JPH1117166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1117166A JPH1117166A JP9165800A JP16580097A JPH1117166A JP H1117166 A JPH1117166 A JP H1117166A JP 9165800 A JP9165800 A JP 9165800A JP 16580097 A JP16580097 A JP 16580097A JP H1117166 A JPH1117166 A JP H1117166A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】
【課題】寄生容量を低減する為のエアギャップを制御性
よく形成するのが困難である。 【解決手段】シリコン基板１に素子分離領域２、チャネ
ル領域３を形成した後、ゲート酸化膜４を介してゲート
電極５を形成し、次で全面に窒化シリコン膜７、酸化シ
リコン膜８を形成し、エッチバックして第１及び第２の
サイドウォール７Ａ，８Ａを形成し、次でリン酸で窒化
膜からなる第１のサイドウォール７Ａを部分的にエッチ
ングして溝９を形成し、次で全面に酸化膜１０を形成す
る。
よく形成するのが困難である。 【解決手段】シリコン基板１に素子分離領域２、チャネ
ル領域３を形成した後、ゲート酸化膜４を介してゲート
電極５を形成し、次で全面に窒化シリコン膜７、酸化シ
リコン膜８を形成し、エッチバックして第１及び第２の
サイドウォール７Ａ，８Ａを形成し、次でリン酸で窒化
膜からなる第１のサイドウォール７Ａを部分的にエッチ
ングして溝９を形成し、次で全面に酸化膜１０を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、高集積で寄生容量の低減された半導
体装置の製造方法に関する。
方法に関し、特に、高集積で寄生容量の低減された半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の大規模化に伴い、半導体素
子は微細化されてきている。微細化に伴って半導体素子
の性能は、その寄生成分、即ち、寄生抵抗や寄生容量に
よって影響を受けるようになる。大規模な集積回路の高
性能化、即ち、演算の処理速度を向上するためには、回
路自身の高速動作が必要となる。即ち、半導体素子は高
速でスイッチング動作しなくてはならないが、これは、
基本的にはスイッチング素子としての半導体素子の抵抗
と、その半導体素子に接続しているゲート容量の積、即
ち、ＣＲ時定数が小さいほど高速動作が可能となる。つ
まり、半導体素子を微細化することによって、このＣＲ
時定数を小さくすることで、高速化という性能向上をし
ているわけである。
子は微細化されてきている。微細化に伴って半導体素子
の性能は、その寄生成分、即ち、寄生抵抗や寄生容量に
よって影響を受けるようになる。大規模な集積回路の高
性能化、即ち、演算の処理速度を向上するためには、回
路自身の高速動作が必要となる。即ち、半導体素子は高
速でスイッチング動作しなくてはならないが、これは、
基本的にはスイッチング素子としての半導体素子の抵抗
と、その半導体素子に接続しているゲート容量の積、即
ち、ＣＲ時定数が小さいほど高速動作が可能となる。つ
まり、半導体素子を微細化することによって、このＣＲ
時定数を小さくすることで、高速化という性能向上をし
ているわけである。
【０００３】しかし、実際には、寄生抵抗や寄生容量が
存在し、これらが、素子の微細化とともに低減されない
ので、回路性能は微細化したほど向上しないといった事
態が生じてくる。例えば、寄生容量に関しては、ゲート
電極とソース・ドレイン領域である拡散層領域との間の
フリンジ容量が大きな問題となってきている。
存在し、これらが、素子の微細化とともに低減されない
ので、回路性能は微細化したほど向上しないといった事
態が生じてくる。例えば、寄生容量に関しては、ゲート
電極とソース・ドレイン領域である拡散層領域との間の
フリンジ容量が大きな問題となってきている。
【０００４】これに対して、このゲート電極とソース・
ドレイン間の寄生容量を低減するＭＯＳＦＥＴ構造とし
て、特開平７−１９３２３３号公報に示されるように、
エアギャップを形成する構造が提案されている。
ドレイン間の寄生容量を低減するＭＯＳＦＥＴ構造とし
て、特開平７−１９３２３３号公報に示されるように、
エアギャップを形成する構造が提案されている。
【０００５】このトランジスタは図３に示すように、Ｓ
ｉ基板上にゲート絶縁膜を介して側壁Ｓｉ3 Ｎ4 膜を設
けたゲート電極２０を形成し、イオン注入によりソース
・ドレイン３０を形成したのち選択エピタキシャルでソ
ース・ドレイン上にせり上げ部を作り、次でＳｉ3 Ｎ4
膜を除去したのちＣＶＤ酸化膜７０を堆積し、Ｓｉ3Ｎ4
膜除去部を真空とするものである。
ｉ基板上にゲート絶縁膜を介して側壁Ｓｉ3 Ｎ4 膜を設
けたゲート電極２０を形成し、イオン注入によりソース
・ドレイン３０を形成したのち選択エピタキシャルでソ
ース・ドレイン上にせり上げ部を作り、次でＳｉ3 Ｎ4
膜を除去したのちＣＶＤ酸化膜７０を堆積し、Ｓｉ3Ｎ4
膜除去部を真空とするものである。
【０００６】この構造では、ＭＯＳＦＥＴのサイドウォ
ール部が除去されており、ゲート・ソース・ドレイン間
のフリンジ容量は比誘電率が３．９の酸化膜が詰まって
いる場合よりも低減でき、その結果寄生容量が低減す
る。また、選択Ｓｉ成長技術を用いない方法として、１
９９６ シンポジウム オン ＶＬＳＩ テクノロジ
ー、ダイゲスト オブ テクニカル ペーパーズ（１９
９６ ＳｙｍｐｏｓｉｕｍＯｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ，Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ
ｐａｐｅｒｓ）に東郷らが報告したように、ＭＯＳＦ
ＥＴのサイドウォールをエッチングしてゲート多結晶シ
リコンの周囲に隙間、即ち、エアギャップを形成する構
造がある。以下図４を用いて説明する。
ール部が除去されており、ゲート・ソース・ドレイン間
のフリンジ容量は比誘電率が３．９の酸化膜が詰まって
いる場合よりも低減でき、その結果寄生容量が低減す
る。また、選択Ｓｉ成長技術を用いない方法として、１
９９６ シンポジウム オン ＶＬＳＩ テクノロジ
ー、ダイゲスト オブ テクニカル ペーパーズ（１９
９６ ＳｙｍｐｏｓｉｕｍＯｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ，Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ
ｐａｐｅｒｓ）に東郷らが報告したように、ＭＯＳＦ
ＥＴのサイドウォールをエッチングしてゲート多結晶シ
リコンの周囲に隙間、即ち、エアギャップを形成する構
造がある。以下図４を用いて説明する。
【０００７】まず図４（ａ）に示すように、シリコン基
板１上にゲート酸化膜４を介してゲート電極５を形成し
たのち、その側面に窒化シリコン膜１７からなる第１の
サイドウォールを形成する。次で図４（ｂ）に示すよう
に、第１のサイドウォールの側面に酸化シリコン膜１８
からなる第２のサイドウォールを形成する。次に図４
（ｃ）に示すように、第１のサイドウォールをエッチン
グし、ゲート電極５の周囲にエアギャップ１１Ａを形成
する。
板１上にゲート酸化膜４を介してゲート電極５を形成し
たのち、その側面に窒化シリコン膜１７からなる第１の
サイドウォールを形成する。次で図４（ｂ）に示すよう
に、第１のサイドウォールの側面に酸化シリコン膜１８
からなる第２のサイドウォールを形成する。次に図４
（ｃ）に示すように、第１のサイドウォールをエッチン
グし、ゲート電極５の周囲にエアギャップ１１Ａを形成
する。
【０００８】
【発明が解決しようとする課題】しかし、図３に示した
前者の方法では、ソース・ドレイン領域にＳｉ選択成長
を用いなくてはならず、工程が複雑になる。又、現状の
Ｓｉ選択成長技術では、酸化膜表面と、Ｓｉ表面とで選
択性を上げるためには、成長領域端でファセットが生じ
て図に示されたようなエアギャップが生じにくくなると
いうデメリットがある。従って、工程を極端に複雑にせ
ずに、ゲート電極と、ソース・ドレイン間のフリンジ容
量を低減すべくエアギャップを形成することが必要であ
る。
前者の方法では、ソース・ドレイン領域にＳｉ選択成長
を用いなくてはならず、工程が複雑になる。又、現状の
Ｓｉ選択成長技術では、酸化膜表面と、Ｓｉ表面とで選
択性を上げるためには、成長領域端でファセットが生じ
て図に示されたようなエアギャップが生じにくくなると
いうデメリットがある。従って、工程を極端に複雑にせ
ずに、ゲート電極と、ソース・ドレイン間のフリンジ容
量を低減すべくエアギャップを形成することが必要であ
る。
【０００９】一方、図４に示した後者の方法では、エッ
チングをゲート多結晶Ｓｉ電極の縁の細い隙間、即ち、
アスペクトレシオの高い領域に対して行わなければなら
ず、制御性よくエアギャップ１１Ａを形成することは極
めて困難である。
チングをゲート多結晶Ｓｉ電極の縁の細い隙間、即ち、
アスペクトレシオの高い領域に対して行わなければなら
ず、制御性よくエアギャップ１１Ａを形成することは極
めて困難である。
【００１０】前述したように、回路の高性能化のために
は、寄生容量を低減することが、必須である。但し、こ
の低減の実現に素子の製造プロセスは複雑になっても、
また、製造の際のプロセスウィンドーが狭くなってもい
けない。従って、本発明の目的は、より簡便な方法で効
果的に寄生容量を低減する為のエアギャップを制御性よ
く形成することのできる半導体装置の製造方法を提供す
ることにある。
は、寄生容量を低減することが、必須である。但し、こ
の低減の実現に素子の製造プロセスは複雑になっても、
また、製造の際のプロセスウィンドーが狭くなってもい
けない。従って、本発明の目的は、より簡便な方法で効
果的に寄生容量を低減する為のエアギャップを制御性よ
く形成することのできる半導体装置の製造方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板上にゲート酸化膜を介して多
結晶シリコンからなるゲート電極を形成する工程と、こ
のゲート電極を含む全面に第１の絶縁膜と第２の絶縁膜
とを順次形成する工程と、前記第２及び第１の絶縁膜を
エッチバックし前記ゲート電極の側面に第２及び第１の
サイドウォールを形成する工程と、前記第１のサイドウ
ォールの露出面を部分的にエッチングし溝を形成する工
程と、全面に第３の絶縁膜を形成し前記溝部にエアギャ
ップを形成する工程とを含むことを特徴とするものであ
る。
の製造方法は、半導体基板上にゲート酸化膜を介して多
結晶シリコンからなるゲート電極を形成する工程と、こ
のゲート電極を含む全面に第１の絶縁膜と第２の絶縁膜
とを順次形成する工程と、前記第２及び第１の絶縁膜を
エッチバックし前記ゲート電極の側面に第２及び第１の
サイドウォールを形成する工程と、前記第１のサイドウ
ォールの露出面を部分的にエッチングし溝を形成する工
程と、全面に第３の絶縁膜を形成し前記溝部にエアギャ
ップを形成する工程とを含むことを特徴とするものであ
る。
【００１２】第２の発明の半導体装置の製造方法は、半
導体基板上にゲート酸化膜を介して多結晶シリコンから
なるゲート電極を形成する工程と、このゲート電極を含
む全面に第１の絶縁膜を形成する工程と、この第１の絶
縁膜の表面を熱処理したのち全面に第２の絶縁膜を形成
する工程と、前記第２及び第１の絶縁膜をエッチバック
し前記ゲート電極の側面に第２及び第１のサイドウォー
ルを形成する工程と、前記第１のサイドウォールの露出
面を部分的にエッチングし溝を形成する工程と、全面に
第３の絶縁膜を形成し前記溝部にエアギャップを形成す
る工程とを含むことを特徴とするものである。
導体基板上にゲート酸化膜を介して多結晶シリコンから
なるゲート電極を形成する工程と、このゲート電極を含
む全面に第１の絶縁膜を形成する工程と、この第１の絶
縁膜の表面を熱処理したのち全面に第２の絶縁膜を形成
する工程と、前記第２及び第１の絶縁膜をエッチバック
し前記ゲート電極の側面に第２及び第１のサイドウォー
ルを形成する工程と、前記第１のサイドウォールの露出
面を部分的にエッチングし溝を形成する工程と、全面に
第３の絶縁膜を形成し前記溝部にエアギャップを形成す
る工程とを含むことを特徴とするものである。
【００１３】本発明では、多層化されたサイドウォール
として、エッチングの際に選択比のある材料を用いるこ
と、ゲートのフリンジ容量を低減するには、ゲート端の
みにエアギャップを形成すればよいことから、ゲート電
極に接する部分に窒化シリコン膜、続いて酸化シリコン
膜のような二重のサイドウォールを形成し、ゲート電極
の側面のみに窒化シリコン膜が部分的に残るようにエッ
チングし、その後更に、通常の層間膜形成プロセスで用
いられているような、堆積温度の低い条件で酸化シリコ
ン膜を堆積することで、ゲート電極端部にエアギャップ
を形成する。
として、エッチングの際に選択比のある材料を用いるこ
と、ゲートのフリンジ容量を低減するには、ゲート端の
みにエアギャップを形成すればよいことから、ゲート電
極に接する部分に窒化シリコン膜、続いて酸化シリコン
膜のような二重のサイドウォールを形成し、ゲート電極
の側面のみに窒化シリコン膜が部分的に残るようにエッ
チングし、その後更に、通常の層間膜形成プロセスで用
いられているような、堆積温度の低い条件で酸化シリコ
ン膜を堆積することで、ゲート電極端部にエアギャップ
を形成する。
【００１４】
【発明の実施の形態】次に本発明について図面を用いて
説明する。図１（ａ）〜（ｄ）は本発明の第１の実施の
形態を説明する為の半導体チップの断面図であり、本発
明をｎ型ＭＯＳＦＥＴに適用した場合である。ｐ型のＭ
ＯＳＦＥＴに対しても同様に実施できる。
説明する。図１（ａ）〜（ｄ）は本発明の第１の実施の
形態を説明する為の半導体チップの断面図であり、本発
明をｎ型ＭＯＳＦＥＴに適用した場合である。ｐ型のＭ
ＯＳＦＥＴに対しても同様に実施できる。
【００１５】まず、図１（ａ）に示すように、ｐ型シリ
コン（Ｓｉ）基板１に素子分離領域２を形成した後、ｐ
型導電層のウェル及びしきい値を０．５Ｖ程度にするよ
うｐ型のチャネル領域３を形成し、更に熱酸化方法によ
って厚さ５ｎｍのゲート酸化膜４を形成する。更に、多
結晶シリコン膜を２００ｎｍの厚さに化学的気相法（Ｃ
ＶＤ法）によって堆積しパターニングしてゲート電極５
を形成したのちＬＤＤ領域６を形成する。素子分離領域
２は、基板Ｓｉを３００〜４００ｎｍほどエッチング
し、ＣＶＤ法によって酸化膜で埋め込み、更に、膜の平
坦化のため化学的機械研磨（ＣＭＰ）法を行うことで形
成される。
コン（Ｓｉ）基板１に素子分離領域２を形成した後、ｐ
型導電層のウェル及びしきい値を０．５Ｖ程度にするよ
うｐ型のチャネル領域３を形成し、更に熱酸化方法によ
って厚さ５ｎｍのゲート酸化膜４を形成する。更に、多
結晶シリコン膜を２００ｎｍの厚さに化学的気相法（Ｃ
ＶＤ法）によって堆積しパターニングしてゲート電極５
を形成したのちＬＤＤ領域６を形成する。素子分離領域
２は、基板Ｓｉを３００〜４００ｎｍほどエッチング
し、ＣＶＤ法によって酸化膜で埋め込み、更に、膜の平
坦化のため化学的機械研磨（ＣＭＰ）法を行うことで形
成される。
【００１６】ゲート電極用の多結晶Ｓｉ膜のエッチング
は、ゲート酸化膜４に対して選択比の十分取れる反応性
イオンエッチングにて行われる。ＬＤＤ領域６は、この
ｎ型ＭＯＳＦＥＴの場合、不純物としてひ素（Ａｓ）を
例えば、注入エネルギー１５ｋｅＶでドーズ量を１×１
０14ｃｍ-2の条件で、イオン注入法によって形成され
る。
は、ゲート酸化膜４に対して選択比の十分取れる反応性
イオンエッチングにて行われる。ＬＤＤ領域６は、この
ｎ型ＭＯＳＦＥＴの場合、不純物としてひ素（Ａｓ）を
例えば、注入エネルギー１５ｋｅＶでドーズ量を１×１
０14ｃｍ-2の条件で、イオン注入法によって形成され
る。
【００１７】次に図１（ｂ）に示すように、ＣＶＤ法に
よって窒化シリコン膜７を１０〜３０ｎｍ堆積する。こ
の後、酸素（又はＮ2 Ｏ）雰囲気中で高温急峻酸化を行
う。この工程は、後の工程であるＣＶＤ法による酸化膜
の密着性をよくするためで、常圧の酸素雰囲気中で１０
００℃、１０秒ほど行う。密着性が問題にならない場合
は、この工程を省略することができる。更に、ＣＶＤ法
によって酸化シリコン膜８を６０〜８０ｎｍ堆積する。
この酸化膜堆積はゲート電極５に対してカバレッジをよ
くするため基板温度を７００〜８００℃にて行われる。
よって窒化シリコン膜７を１０〜３０ｎｍ堆積する。こ
の後、酸素（又はＮ2 Ｏ）雰囲気中で高温急峻酸化を行
う。この工程は、後の工程であるＣＶＤ法による酸化膜
の密着性をよくするためで、常圧の酸素雰囲気中で１０
００℃、１０秒ほど行う。密着性が問題にならない場合
は、この工程を省略することができる。更に、ＣＶＤ法
によって酸化シリコン膜８を６０〜８０ｎｍ堆積する。
この酸化膜堆積はゲート電極５に対してカバレッジをよ
くするため基板温度を７００〜８００℃にて行われる。
【００１８】次に図１（ｃ）に示すように、酸化シリコ
ン膜８と窒化シリコン膜７を等方性エッチング法によっ
てエッチバックし、第１のサイドウォール７Ａ及び第２
のサイドウォール８Ａを形成する。このエッチバックの
エッチングはゲート電極５である多結晶Ｓｉの表面が露
出するまで行われる。ついでこの構造に対してリン酸
（液温約６５℃程度）で窒化膜の第１のサイドウォール
７Ａの露出面が１０〜３０ｎｍエッチングされる分だけ
エッチングする。このエッチングによってゲート酸化膜
端部の窒化シリコン膜及びゲート電極側壁上部の窒化シ
リコン膜のみがエッチングされ溝９が形成される。
ン膜８と窒化シリコン膜７を等方性エッチング法によっ
てエッチバックし、第１のサイドウォール７Ａ及び第２
のサイドウォール８Ａを形成する。このエッチバックの
エッチングはゲート電極５である多結晶Ｓｉの表面が露
出するまで行われる。ついでこの構造に対してリン酸
（液温約６５℃程度）で窒化膜の第１のサイドウォール
７Ａの露出面が１０〜３０ｎｍエッチングされる分だけ
エッチングする。このエッチングによってゲート酸化膜
端部の窒化シリコン膜及びゲート電極側壁上部の窒化シ
リコン膜のみがエッチングされ溝９が形成される。
【００１９】次に図１（ｄ）に示すように、この状態で
ソース・ドレイン領域である高濃度のｎ型拡散層６Ａを
イオン注入法によって形成する。イオン注入はＡｓを注
入エネルギー５０ｋｅＶでドーズ量５×１０15ｃｍ-2程
度によって行われる。その後、不純物の活性化のため高
温急峻熱処理（ＲＴＡ）を窒素雰囲気中で１０００℃、
１０秒行うことで、ｎ型拡散層が形成される。ついで、
酸化膜１０を、ＣＶＤ法により比較的低温（例えば基板
温度４００℃程度）で６０〜１００ｎｍ堆積する。この
酸化膜成長において、堆積温度を低くすることでカバレ
ッジが悪くでき、ゲート酸化膜端部には酸化膜が堆積さ
れず、エアギャップ１１が形成される。
ソース・ドレイン領域である高濃度のｎ型拡散層６Ａを
イオン注入法によって形成する。イオン注入はＡｓを注
入エネルギー５０ｋｅＶでドーズ量５×１０15ｃｍ-2程
度によって行われる。その後、不純物の活性化のため高
温急峻熱処理（ＲＴＡ）を窒素雰囲気中で１０００℃、
１０秒行うことで、ｎ型拡散層が形成される。ついで、
酸化膜１０を、ＣＶＤ法により比較的低温（例えば基板
温度４００℃程度）で６０〜１００ｎｍ堆積する。この
酸化膜成長において、堆積温度を低くすることでカバレ
ッジが悪くでき、ゲート酸化膜端部には酸化膜が堆積さ
れず、エアギャップ１１が形成される。
【００２０】その後で、更に、平坦性のよい酸化膜（例
えば、リンやボロンを含むＢＰＳＧなど）をＣＶＤ法に
よって堆積し、コンタクト孔を開けて電極を形成する工
程は従来の技術と同様である。尚、上記の実施の形態に
おいてはｎ型拡散層形成後すぐにカバレッジの悪い低温
の酸化膜を堆積しているが、その前にゲート電極上及び
ｎ型拡散層上にシリサイドを形成する工程を行っても特
に問題はない。
えば、リンやボロンを含むＢＰＳＧなど）をＣＶＤ法に
よって堆積し、コンタクト孔を開けて電極を形成する工
程は従来の技術と同様である。尚、上記の実施の形態に
おいてはｎ型拡散層形成後すぐにカバレッジの悪い低温
の酸化膜を堆積しているが、その前にゲート電極上及び
ｎ型拡散層上にシリサイドを形成する工程を行っても特
に問題はない。
【００２１】図２（ａ）〜（ｄ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００２２】まず図２（ａ）に示すように、第１の実施
の形態と同様に操作し、ｐ型Ｓｉ基板１に素子分離領域
２を形成した後に、ｐ型導電層のウェル及びしきい値を
０．５Ｖ程度にするようｐ型のチャネル領域３を形成
し、更に熱酸化方法によって厚さ５ｎｍのゲート酸化膜
４を形成し、更に、ゲート電極となる多結晶シリコン膜
を２００ｎｍの厚さに化学的気相法（ＣＶＤ法）によっ
て堆積し、ゲート電極５とＬＤＤ領域６を形成する。素
子分離領域２は、基板Ｓｉを３００〜４００ｎｍほどエ
ッチングし、ＣＶＤ法によって酸化膜で埋め込み、更
に、膜の平坦化のため化学的機械的研磨（ＣＭＰ）法を
行うことで形成される。
の形態と同様に操作し、ｐ型Ｓｉ基板１に素子分離領域
２を形成した後に、ｐ型導電層のウェル及びしきい値を
０．５Ｖ程度にするようｐ型のチャネル領域３を形成
し、更に熱酸化方法によって厚さ５ｎｍのゲート酸化膜
４を形成し、更に、ゲート電極となる多結晶シリコン膜
を２００ｎｍの厚さに化学的気相法（ＣＶＤ法）によっ
て堆積し、ゲート電極５とＬＤＤ領域６を形成する。素
子分離領域２は、基板Ｓｉを３００〜４００ｎｍほどエ
ッチングし、ＣＶＤ法によって酸化膜で埋め込み、更
に、膜の平坦化のため化学的機械的研磨（ＣＭＰ）法を
行うことで形成される。
【００２３】ゲート電極用の多結晶Ｓｉのエッチング
は、ゲート酸化膜４に対して選択比の十分取れる反応性
イオンエッチングにて行われる。ＬＤＤ６領域は、この
ｎ型ＭＯＳＦＥＴの場合、不純物としてひ素（以下 Ａ
ｓ）を例えば、注入エネルギー１５ｋｅＶでドーズ量を
１×１０14ｃｍ-2の条件で、イオン注入法によって形成
される。
は、ゲート酸化膜４に対して選択比の十分取れる反応性
イオンエッチングにて行われる。ＬＤＤ６領域は、この
ｎ型ＭＯＳＦＥＴの場合、不純物としてひ素（以下 Ａ
ｓ）を例えば、注入エネルギー１５ｋｅＶでドーズ量を
１×１０14ｃｍ-2の条件で、イオン注入法によって形成
される。
【００２４】この後、ＣＶＤ法によって窒化膜７を１０
〜３０ｎｍ堆積する。この後、酸素雰囲気中で高温急峻
酸化を行う。この工程は、後の工程であるＣＶＤ法によ
る酸化膜の密着性をよくするためで、常圧の酸素雰囲気
中で１０００℃、１０秒ほど行う。続いて、ＣＶＤ法に
よって酸化膜８を６０〜８０ｎｍ堆積する。この酸化膜
堆積はカバレッジをよくするため基板温度を７００〜８
００℃にて行われる。更に、サイドウォール形成のため
等方性エッチング法によってエッチバックし、第１のサ
イドウォール７Ａ及び第２のサイドウォール８Ａを形成
する。このエッチバックのエッチングは、ゲート電極５
である多結晶Ｓｉの表面が露出するまで行われる。
〜３０ｎｍ堆積する。この後、酸素雰囲気中で高温急峻
酸化を行う。この工程は、後の工程であるＣＶＤ法によ
る酸化膜の密着性をよくするためで、常圧の酸素雰囲気
中で１０００℃、１０秒ほど行う。続いて、ＣＶＤ法に
よって酸化膜８を６０〜８０ｎｍ堆積する。この酸化膜
堆積はカバレッジをよくするため基板温度を７００〜８
００℃にて行われる。更に、サイドウォール形成のため
等方性エッチング法によってエッチバックし、第１のサ
イドウォール７Ａ及び第２のサイドウォール８Ａを形成
する。このエッチバックのエッチングは、ゲート電極５
である多結晶Ｓｉの表面が露出するまで行われる。
【００２５】次に図２（ｂ）に示すように、リン酸（液
温約６５℃程度）で窒化膜の第１のサイドウォール７Ａ
が１０〜３０ｎｍエッチングされる分だけエッチングす
る。このエッチングによってゲート酸化膜端部の窒化膜
及びゲート電極側壁上部の窒化膜のみがエッチングされ
溝９が形成される。
温約６５℃程度）で窒化膜の第１のサイドウォール７Ａ
が１０〜３０ｎｍエッチングされる分だけエッチングす
る。このエッチングによってゲート酸化膜端部の窒化膜
及びゲート電極側壁上部の窒化膜のみがエッチングされ
溝９が形成される。
【００２６】次に図２（ｃ）に示すように、酸化膜１０
をＣＶＤ法で堆積する。この時、酸化膜１０はゲート電
極に対してカバレッジがあまりよくない条件、即ち、４
００℃程度の比較的低温で１０〜３０ｎｍほど形成す
る。その結果、先に部分的に窒化膜をエッチングした領
域は、この酸化膜によって埋め戻されず、エアギャップ
１１を生じる。
をＣＶＤ法で堆積する。この時、酸化膜１０はゲート電
極に対してカバレッジがあまりよくない条件、即ち、４
００℃程度の比較的低温で１０〜３０ｎｍほど形成す
る。その結果、先に部分的に窒化膜をエッチングした領
域は、この酸化膜によって埋め戻されず、エアギャップ
１１を生じる。
【００２７】次に図２（ｄ）に示すように、再び、ゲー
ト電極の多結晶シリコンが露出するまでエッチバックを
行い、酸化膜からなる第３のサイドウォール１０Ａを形
成する。
ト電極の多結晶シリコンが露出するまでエッチバックを
行い、酸化膜からなる第３のサイドウォール１０Ａを形
成する。
【００２８】その後、ソース、ドレイン領域を形成する
べく、イオン注入及び、その活性化は通常の工程と同様
である。また、配線を形成する工程、即ち、平坦性のよ
い酸化膜（例えば、リンやボロンを含むＢＰＳＧなど）
をＣＶＤ法によって堆積し、コンタクト孔を開けて電極
を形成する工程等は従来の技術と同様である。
べく、イオン注入及び、その活性化は通常の工程と同様
である。また、配線を形成する工程、即ち、平坦性のよ
い酸化膜（例えば、リンやボロンを含むＢＰＳＧなど）
をＣＶＤ法によって堆積し、コンタクト孔を開けて電極
を形成する工程等は従来の技術と同様である。
【００２９】この第２の実施の形態では、第１の実施の
形態に比べて、酸化膜１０のエッチバックの分工程が増
える反面、ソース・ドレインの拡散層形成後に通常行わ
れるシリサイド形成プロセスにおいて、エアギャップ領
域が酸化膜１０のサイドウォールによって覆われるの
で、トランジスタの信頼性は第１の実施の形態の場合よ
り向上するという利点を持つ。
形態に比べて、酸化膜１０のエッチバックの分工程が増
える反面、ソース・ドレインの拡散層形成後に通常行わ
れるシリサイド形成プロセスにおいて、エアギャップ領
域が酸化膜１０のサイドウォールによって覆われるの
で、トランジスタの信頼性は第１の実施の形態の場合よ
り向上するという利点を持つ。
【００３０】
【発明の効果】以上説明したように本発明によれば、選
択Ｓｉ成長技術を用いることなく、又、アスペクトレシ
オの大きい領域のエッチングに頼ることなく、効果的に
寄生容量を低減するエアギャップを制御性良く形成でき
る為、寄生容量の低減された半導体装置の製造方法が得
られる。
択Ｓｉ成長技術を用いることなく、又、アスペクトレシ
オの大きい領域のエッチングに頼ることなく、効果的に
寄生容量を低減するエアギャップを制御性良く形成でき
る為、寄生容量の低減された半導体装置の製造方法が得
られる。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】従来の技術を説明する為の半導体チップの断面
図。
図。
【図４】他の従来の技術を説明する為の半導体チップの
断面図。
断面図。
１ シリコン基板 ２ 素子分離領域 ３ チャネル領域 ４ ゲート酸化膜 ５ ゲート電極 ６ ＬＤＤ領域 ６Ａ ｎ型拡散層 ７，１７ 窒化シリコン膜 ７Ａ 第１のサイドウォール ８，１８ 酸化シリコン膜 ８Ａ 第２のサイドウォール ９ 溝 １０ 酸化膜 １０Ａ 第３のサイドウォール １１，１１Ａ エアギャップ ２０ ゲート電極 ３０ ソース・ドレイン ４０ 真空 ７０ ＣＶＤ酸化膜
Claims (6)
- 【請求項１】 半導体基板上にゲート酸化膜を介して多
結晶シリコンからなるゲート電極を形成する工程と、こ
のゲート電極を含む全面に第１の絶縁膜と第２の絶縁膜
とを順次形成する工程と、前記第２及び第１の絶縁膜を
エッチバックし前記ゲート電極の側面に第２及び第１の
サイドウォールを形成する工程と、前記第１のサイドウ
ォールの露出面を部分的にエッチングし溝を形成する工
程と、全面に第３の絶縁膜を形成し前記溝部にエアギャ
ップを形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 第１の絶縁膜は窒化シリコン膜であり第
２及び第３の絶縁膜は酸化シリコン膜である請求項１記
載の半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート酸化膜を介して多
結晶シリコンからなるゲート電極を形成する工程と、こ
のゲート電極を含む全面に第１の絶縁膜を形成する工程
と、この第１の絶縁膜の表面を熱処理したのち全面に第
２の絶縁膜を形成する工程と、前記第２及び第１の絶縁
膜をエッチバックし前記ゲート電極の側面に第２及び第
１のサイドウォールを形成する工程と、前記第１のサイ
ドウォールの露出面を部分的にエッチングし溝を形成す
る工程と、全面に第３の絶縁膜を形成し前記溝部にエア
ギャップを形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項４】 第１の絶縁膜は窒化シリコン膜であり第
２及び第３の絶縁膜は酸化シリコン膜である請求項３記
載の半導体装置の製造方法。 - 【請求項５】 酸化性雰囲気により第１の絶縁膜の表面
を熱処理する請求項３記載の半導体装置の製造方法。 - 【請求項６】 酸化性雰囲気として酸素またはＮ2 Ｏガ
スを用いる請求項５記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165800A JPH1117166A (ja) | 1997-06-23 | 1997-06-23 | 半導体装置の製造方法 |
| KR1019980023411A KR100317219B1 (ko) | 1997-06-23 | 1998-06-22 | 기생용량이감소되는반도체장치제조방법 |
| CNB981026362A CN1139973C (zh) | 1997-06-23 | 1998-06-22 | 能减小寄生电容的半导体器件的制造方法 |
| US09/102,363 US6127711A (en) | 1997-06-23 | 1998-06-23 | Semiconductor device having plural air gaps for decreasing parasitic capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165800A JPH1117166A (ja) | 1997-06-23 | 1997-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117166A true JPH1117166A (ja) | 1999-01-22 |
Family
ID=15819240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165800A Pending JPH1117166A (ja) | 1997-06-23 | 1997-06-23 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6127711A (ja) |
| JP (1) | JPH1117166A (ja) |
| KR (1) | KR100317219B1 (ja) |
| CN (1) | CN1139973C (ja) |
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