JP2014160849A - 薄膜トランジスタ - Google Patents
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Abstract
【課題】液晶表示装置の製造方法の簡略化等を課題の一とする。
【解決手段】薄膜トランジスタの作製工程において、第１の導電膜と、絶縁膜と、半導体
膜と、不純物半導体膜と第２の導電膜をこの順に積層した積層体を形成し、第１のエッチ
ングにより第１の導電膜を露出させ、第２のエッチングにより第１の導電膜のパターンを
形成する。また、薄膜トランジスタの形成後、薄膜トランジスタなどに起因する凹凸を緩
和するようにカラーフィルタ層を形成することで、画素電極層の被形成面の段差を低減す
る。または、薄膜トランジスタなどに起因する凹凸を利用して、選択的にカラーフィルタ
層を形成する
【選択図】図３
【解決手段】薄膜トランジスタの作製工程において、第１の導電膜と、絶縁膜と、半導体
膜と、不純物半導体膜と第２の導電膜をこの順に積層した積層体を形成し、第１のエッチ
ングにより第１の導電膜を露出させ、第２のエッチングにより第１の導電膜のパターンを
形成する。また、薄膜トランジスタの形成後、薄膜トランジスタなどに起因する凹凸を緩
和するようにカラーフィルタ層を形成することで、画素電極層の被形成面の段差を低減す
る。または、薄膜トランジスタなどに起因する凹凸を利用して、選択的にカラーフィルタ
層を形成する
【選択図】図３
Description
液晶表示装置及びその製造方法、該液晶表示装置を用いた電子機器に関する。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ
程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジス
タは、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）や電気光学装置などの
電子デバイスに広く応用されている。薄膜トランジスタは、特に、液晶表示装置やＥＬ（
Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに代表される画像表示装置の
スイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では
、具体的には、スイッチング素子に接続された画素電極と、該画素電極に対応する対向電
極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の
光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、ア
クティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチ
ング素子により駆動することによって、画面上に表示パターンが形成される方式を採用し
た液晶表示装置をいう。
程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジス
タは、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）や電気光学装置などの
電子デバイスに広く応用されている。薄膜トランジスタは、特に、液晶表示装置やＥＬ（
Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに代表される画像表示装置の
スイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では
、具体的には、スイッチング素子に接続された画素電極と、該画素電極に対応する対向電
極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の
光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、ア
クティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチ
ング素子により駆動することによって、画面上に表示パターンが形成される方式を採用し
た液晶表示装置をいう。
上記のようなアクティブマトリクス型液晶表示装置の用途は拡大しており、該液晶表示
装置における画面の大型化、高精細化、高開口率化などの要求が高まっている。また、ア
クティブマトリクス型液晶表示装置には高い信頼性と共に、高い生産性、低い製造コスト
などが求められている。生産性を高め、製造コストを低減する方法の一つに、工程の簡略
化が挙げられる。
装置における画面の大型化、高精細化、高開口率化などの要求が高まっている。また、ア
クティブマトリクス型液晶表示装置には高い信頼性と共に、高い生産性、低い製造コスト
などが求められている。生産性を高め、製造コストを低減する方法の一つに、工程の簡略
化が挙げられる。
アクティブマトリクス型液晶表示装置では、スイッチング素子として主に薄膜トランジ
スタが用いられている。薄膜トランジスタの作製工程簡略化のためには、フォトリソグラ
フィに用いるフォトマスクの枚数を低減することが効果的である。例えばフォトマスクが
一枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベークなどの工程と、
その前後の工程における被膜の形成やエッチング工程、更にはレジスト剥離、洗浄、乾燥
工程などが必要になる。そのため、作製工程に使用するフォトマスクが一枚増加するだけ
で、工程数が大幅に増加する。このように、フォトマスクの枚数によって、工程が大幅に
簡略化され又は複雑化するため、作製工程におけるフォトマスクを低減すべく、数多くの
技術開発がなされている。
スタが用いられている。薄膜トランジスタの作製工程簡略化のためには、フォトリソグラ
フィに用いるフォトマスクの枚数を低減することが効果的である。例えばフォトマスクが
一枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベークなどの工程と、
その前後の工程における被膜の形成やエッチング工程、更にはレジスト剥離、洗浄、乾燥
工程などが必要になる。そのため、作製工程に使用するフォトマスクが一枚増加するだけ
で、工程数が大幅に増加する。このように、フォトマスクの枚数によって、工程が大幅に
簡略化され又は複雑化するため、作製工程におけるフォトマスクを低減すべく、数多くの
技術開発がなされている。
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又
はリフトオフ法といった複雑な技術を用いるものが多く、また、特殊な装置を必要とする
ものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、
歩留まりの低下が懸念されていた。また、薄膜トランジスタの電気的特性を犠牲にせざる
を得ないことも多かった。
はリフトオフ法といった複雑な技術を用いるものが多く、また、特殊な装置を必要とする
ものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、
歩留まりの低下が懸念されていた。また、薄膜トランジスタの電気的特性を犠牲にせざる
を得ないことも多かった。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手
段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）
を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として
、例えば特許文献１が挙げられる。
段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）
を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として
、例えば特許文献１が挙げられる。
薄膜トランジスタの作製工程を簡略化し、液晶表示装置の製造方法を簡略化することを
課題の一とする。または、上記製造方法により生じる問題を解決した液晶表示装置の製造
方法を提供することを課題の一とする。または、上記製造方法の特徴を有効に利用した液
晶表示装置の製造方法を提供することを課題の一とする。
課題の一とする。または、上記製造方法により生じる問題を解決した液晶表示装置の製造
方法を提供することを課題の一とする。または、上記製造方法の特徴を有効に利用した液
晶表示装置の製造方法を提供することを課題の一とする。
上記課題を解決すべく、開示する発明では、第１の導電膜と、絶縁膜と、半導体膜と、
不純物半導体膜と第２の導電膜をこの順に積層した積層体を形成し、第１のエッチングに
より第１の導電膜を露出させ、第２のエッチングにより第１の導電膜のパターンを形成す
る。第２のエッチングの際に、第１の導電膜がサイドエッチングされることにより、第１
のエッチングにより形成されるパターン（絶縁膜、半導体膜、不純物半導体膜、第２の導
電膜によるパターン）と、第２のエッチングにより形成されるパターン（第２の導電膜に
よるパターン）を異ならせることができる。これにより、フォトマスクの枚数が低減され
、工程が簡略化される。また、薄膜トランジスタの形成後、薄膜トランジスタなどに起因
する凹凸を緩和するようにカラーフィルタ層を形成することで、画素電極層の被形成面の
段差を低減する。または、薄膜トランジスタなどに起因する凹凸を利用して、選択的にカ
ラーフィルタ層を形成する。より具体的な解決手段を以下に示す。
不純物半導体膜と第２の導電膜をこの順に積層した積層体を形成し、第１のエッチングに
より第１の導電膜を露出させ、第２のエッチングにより第１の導電膜のパターンを形成す
る。第２のエッチングの際に、第１の導電膜がサイドエッチングされることにより、第１
のエッチングにより形成されるパターン（絶縁膜、半導体膜、不純物半導体膜、第２の導
電膜によるパターン）と、第２のエッチングにより形成されるパターン（第２の導電膜に
よるパターン）を異ならせることができる。これにより、フォトマスクの枚数が低減され
、工程が簡略化される。また、薄膜トランジスタの形成後、薄膜トランジスタなどに起因
する凹凸を緩和するようにカラーフィルタ層を形成することで、画素電極層の被形成面の
段差を低減する。または、薄膜トランジスタなどに起因する凹凸を利用して、選択的にカ
ラーフィルタ層を形成する。より具体的な解決手段を以下に示す。
開示する発明の液晶表示装置の製造方法の一は、第１の導電膜、第１の絶縁膜、半導体
膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上に凹部を有
するレジストマスクを形成し、レジストマスクを用いて第１の絶縁膜、半導体膜、不純物
半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出さ
せ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極
層を形成し、第１のレジストマスクを後退させて（または、第１のレジストマスクの縁を
除去し、また、第１のレジストマスクの凹部を除去して）第１のレジストマスクの凹部と
重畳する領域の第２の導電膜を露出させ、後退させたレジストマスクを用いて第２の導電
膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電極及びドレ
イン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、レジストマスクを
除去した後、ソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導
体層を含む薄膜トランジスタを覆うように第２の絶縁膜を形成し、第２の絶縁膜上にカラ
ーフィルタ層を形成し、カラーフィルタ層上に画素電極層を形成し、カラーフィルタ層に
よって、画素電極層の被形成面の段差が低減されることを特徴としている。
膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上に凹部を有
するレジストマスクを形成し、レジストマスクを用いて第１の絶縁膜、半導体膜、不純物
半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出さ
せ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極
層を形成し、第１のレジストマスクを後退させて（または、第１のレジストマスクの縁を
除去し、また、第１のレジストマスクの凹部を除去して）第１のレジストマスクの凹部と
重畳する領域の第２の導電膜を露出させ、後退させたレジストマスクを用いて第２の導電
膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電極及びドレ
イン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、レジストマスクを
除去した後、ソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導
体層を含む薄膜トランジスタを覆うように第２の絶縁膜を形成し、第２の絶縁膜上にカラ
ーフィルタ層を形成し、カラーフィルタ層上に画素電極層を形成し、カラーフィルタ層に
よって、画素電極層の被形成面の段差が低減されることを特徴としている。
また、開示する発明の液晶表示装置の製造方法の他の一は、第１の導電膜、第１の絶縁
膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上
に第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電膜、第１の
絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なく
とも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッ
チングを行ってゲート電極層を形成し、第１のレジストマスクを除去した後、第２のレジ
ストマスクを形成し、第２のレジストマスクを用いて第２の導電膜、不純物半導体膜及び
半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域
及びドレイン領域層並びに半導体層を形成し、第２のレジストマスクを除去した後、ソー
ス電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を含む薄膜ト
ランジスタを覆うように第２の絶縁膜を形成し、第２の絶縁膜上にカラーフィルタ層を形
成し、カラーフィルタ層上に画素電極層を形成し、カラーフィルタ層によって、画素電極
層の被形成面の段差が低減されることを特徴としている。
膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上
に第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電膜、第１の
絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なく
とも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッ
チングを行ってゲート電極層を形成し、第１のレジストマスクを除去した後、第２のレジ
ストマスクを形成し、第２のレジストマスクを用いて第２の導電膜、不純物半導体膜及び
半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域
及びドレイン領域層並びに半導体層を形成し、第２のレジストマスクを除去した後、ソー
ス電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を含む薄膜ト
ランジスタを覆うように第２の絶縁膜を形成し、第２の絶縁膜上にカラーフィルタ層を形
成し、カラーフィルタ層上に画素電極層を形成し、カラーフィルタ層によって、画素電極
層の被形成面の段差が低減されることを特徴としている。
また、開示する発明の液晶表示装置の製造方法の他の一は、第１の導電膜、第１の絶縁
膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上
に凹部を有するレジストマスクを形成し、レジストマスクを用いて第１の絶縁膜、半導体
膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電
膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行って
ゲート電極層を形成し、第１のレジストマスクを後退させて（または、第１のレジストマ
スクの縁を除去し、また、第１のレジストマスクの凹部を除去して）第１のレジストマス
クの凹部と重畳する領域の第２の導電膜を露出させ、後退させたレジストマスクを用いて
第２の導電膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電
極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、レジス
トマスクを除去した後、ソース電極及びドレイン電極層、ソース領域及びドレイン領域層
並びに半導体層を含む薄膜トランジスタを覆うように第２の絶縁膜を形成し、第２の絶縁
膜上に選択的にカラーフィルタ層を形成し、カラーフィルタ層上に画素電極層を形成する
ことを特徴としている。
膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上
に凹部を有するレジストマスクを形成し、レジストマスクを用いて第１の絶縁膜、半導体
膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電
膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行って
ゲート電極層を形成し、第１のレジストマスクを後退させて（または、第１のレジストマ
スクの縁を除去し、また、第１のレジストマスクの凹部を除去して）第１のレジストマス
クの凹部と重畳する領域の第２の導電膜を露出させ、後退させたレジストマスクを用いて
第２の導電膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電
極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、レジス
トマスクを除去した後、ソース電極及びドレイン電極層、ソース領域及びドレイン領域層
並びに半導体層を含む薄膜トランジスタを覆うように第２の絶縁膜を形成し、第２の絶縁
膜上に選択的にカラーフィルタ層を形成し、カラーフィルタ層上に画素電極層を形成する
ことを特徴としている。
また、開示する発明の液晶表示装置の製造方法の他の一は、第１の導電膜、第１の絶縁
膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上
に第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の絶縁膜、半導体
膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電
膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行って
ゲート電極層を形成し、第１のレジストマスクを除去した後、第２のレジストマスクを形
成し、第２のレジストマスクを用いて第２の導電膜、不純物半導体膜及び半導体膜の一部
に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領
域層並びに半導体層を形成し、第２のレジストマスクを除去した後、ソース電極及びドレ
イン電極層、ソース領域及びドレイン領域層並びに半導体層を含む薄膜トランジスタを覆
うように第２の絶縁膜を形成し、第２の絶縁膜上に選択的にカラーフィルタ層を形成し、
カラーフィルタ層上に画素電極層を形成することを特徴としている。
膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上
に第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の絶縁膜、半導体
膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電
膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行って
ゲート電極層を形成し、第１のレジストマスクを除去した後、第２のレジストマスクを形
成し、第２のレジストマスクを用いて第２の導電膜、不純物半導体膜及び半導体膜の一部
に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領
域層並びに半導体層を形成し、第２のレジストマスクを除去した後、ソース電極及びドレ
イン電極層、ソース領域及びドレイン領域層並びに半導体層を含む薄膜トランジスタを覆
うように第２の絶縁膜を形成し、第２の絶縁膜上に選択的にカラーフィルタ層を形成し、
カラーフィルタ層上に画素電極層を形成することを特徴としている。
なお、上記において、上面に凹部を有するレジストマスクは多階調マスクを用いて形成
されることが好ましい。また、カラーフィルタ層は、印刷法、インクジェット法などを用
いて選択的に形成しても良い。
されることが好ましい。また、カラーフィルタ層は、印刷法、インクジェット法などを用
いて選択的に形成しても良い。
なお、サイドエッチングにより、第１の絶縁層の側面から所定の距離だけ内側に側面を
有するゲート電極層を形成することができる。また、第１のエッチングをドライエッチン
グにより行い、第２のエッチングをウエットエッチングにより行うことが好ましい。これ
は、第１のエッチングによる加工は高精度に行うことが好ましく、第２のエッチングによ
る加工はサイドエッチングを伴う必要があるためである。
有するゲート電極層を形成することができる。また、第１のエッチングをドライエッチン
グにより行い、第２のエッチングをウエットエッチングにより行うことが好ましい。これ
は、第１のエッチングによる加工は高精度に行うことが好ましく、第２のエッチングによ
る加工はサイドエッチングを伴う必要があるためである。
上記液晶表示装置の製造方法を用いて、液晶表示装置及び液晶表示装置を有する電子機
器を提供することができる。
器を提供することができる。
なお、第１の導電膜のパターンとは、例えば、ゲート電極及びゲート配線並びに容量電
極及び容量配線を形成する金属配線の上面レイアウトをいう。
極及び容量配線を形成する金属配線の上面レイアウトをいう。
なお、本明細書中において、「食刻」とは、エッチングによる加工の際の意図しないエ
ッチングをいう。すなわち、「食刻」が極力生じない条件によりエッチングを行うことが
好ましい。
ッチングをいう。すなわち、「食刻」が極力生じない条件によりエッチングを行うことが
好ましい。
なお、本明細書中において、「ゲート配線」とは、薄膜トランジスタのゲート電極に接
続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線
は走査線と呼ばれることがある。
続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線
は走査線と呼ばれることがある。
なお、本明細書中において、「ソース配線」とは、薄膜トランジスタのソース電極及び
ドレイン電極に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層に
より形成される。また、ソース配線は信号線と呼ばれることがある。
ドレイン電極に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層に
より形成される。また、ソース配線は信号線と呼ばれることがある。
開示する発明により、薄膜トランジスタの作製に係る工程数を大幅に低減することがで
きる。つまり、液晶表示装置の製造工程を簡略化することができる。なお、フォトマスク
枚数の低減を目的とした従来の技術では、電気的特性を犠牲にせざるを得ないことも少な
くなかったが、開示する発明により、電気的特性を維持しつつ、薄膜トランジスタの作製
に係る工程数を低減することができる。すなわち、性能の良い液晶表示装置を、低コスト
にて提供することができる。
きる。つまり、液晶表示装置の製造工程を簡略化することができる。なお、フォトマスク
枚数の低減を目的とした従来の技術では、電気的特性を犠牲にせざるを得ないことも少な
くなかったが、開示する発明により、電気的特性を維持しつつ、薄膜トランジスタの作製
に係る工程数を低減することができる。すなわち、性能の良い液晶表示装置を、低コスト
にて提供することができる。
また、薄膜トランジスタなどに起因する凹凸を緩和するようにカラーフィルタ層を形成
することで、画素電極層の被形成面の段差を低減することができる。これにより、液晶に
印加される電圧を均一にすることができるため、配向の乱れを抑制し、良好な表示が実現
される。印刷法やインクジェット法などを用いて選択的にカラーフィルタ層を形成する場
合には、薄膜トランジスタなどに起因する凹凸（例えば、ソース配線に係る凹凸）を利用
してカラーフィルタの塗り分けを行うことができるため、カラーフィルタの塗り分け精度
が向上する。すなわち、特別な構成を採用することなく、カラーフィルタを良好に形成す
ることができる。
することで、画素電極層の被形成面の段差を低減することができる。これにより、液晶に
印加される電圧を均一にすることができるため、配向の乱れを抑制し、良好な表示が実現
される。印刷法やインクジェット法などを用いて選択的にカラーフィルタ層を形成する場
合には、薄膜トランジスタなどに起因する凹凸（例えば、ソース配線に係る凹凸）を利用
してカラーフィルタの塗り分けを行うことができるため、カラーフィルタの塗り分け精度
が向上する。すなわち、特別な構成を採用することなく、カラーフィルタを良好に形成す
ることができる。
なお、開示する発明の一態様に係る作製方法により作製した薄膜トランジスタは、ゲー
ト電極層端部に接して空洞を有するため、ゲート電極とドレイン電極との間に生じるリー
ク電流が小さいものとなる。また、空洞が設けられることによってゲート電極端部近傍を
低誘電率化（ｌｏｗ−ｋ）できる。
ト電極層端部に接して空洞を有するため、ゲート電極とドレイン電極との間に生じるリー
ク電流が小さいものとなる。また、空洞が設けられることによってゲート電極端部近傍を
低誘電率化（ｌｏｗ−ｋ）できる。
発明の実施の形態について、図面を参照して以下に説明する。但し、開示する発明の一
態様は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなく
形態及び詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の
形態に係る構成は、適宜組み合わせて実施することができる。なお、以下に説明する発明
の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り
返しの説明は省略する。また、同様のものを指す際にはハッチパターンを同じくし、特に
符号を付さない場合がある。
態様は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなく
形態及び詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の
形態に係る構成は、適宜組み合わせて実施することができる。なお、以下に説明する発明
の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り
返しの説明は省略する。また、同様のものを指す際にはハッチパターンを同じくし、特に
符号を付さない場合がある。
（実施の形態１）
本実施の形態では、液晶表示装置の製造方法の一例について、図１乃至図２５を参照し
て説明する。
本実施の形態では、液晶表示装置の製造方法の一例について、図１乃至図２５を参照し
て説明する。
なお、図１６乃至図２０には本実施の形態に係る薄膜トランジスタの平面図を示し、図
２０は画素電極まで形成した図である。図１乃至図３は、図１６乃至図２０に示すＡ−Ａ
’における断面図である。図４乃至図６は、図１６乃至図２０に示すＢ−Ｂ’における断
面図である。図７乃至図９は、図１６乃至図２０に示すＣ−Ｃ’における断面図である。
図１０乃至図１２は、図１６乃至図２０に示すＤ−Ｄ’における断面図である。図１３乃
至図１５は、図１６乃至図２０に示すＥ−Ｅ’における断面図である。
２０は画素電極まで形成した図である。図１乃至図３は、図１６乃至図２０に示すＡ−Ａ
’における断面図である。図４乃至図６は、図１６乃至図２０に示すＢ−Ｂ’における断
面図である。図７乃至図９は、図１６乃至図２０に示すＣ−Ｃ’における断面図である。
図１０乃至図１２は、図１６乃至図２０に示すＤ−Ｄ’における断面図である。図１３乃
至図１５は、図１６乃至図２０に示すＥ−Ｅ’における断面図である。
まず、基板１００上に第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不
純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成して
もよいし、複数の膜を積層した積層膜であってもよい。
純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成して
もよいし、複数の膜を積層した積層膜であってもよい。
基板１００には、絶縁性基板を用いることができる。絶縁性基板には、例えば、ガラス
基板や石英基板がある。本実施の形態においては、基板１００としてガラス基板を用いる
。
基板や石英基板がある。本実施の形態においては、基板１００としてガラス基板を用いる
。
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えば、
チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、
ニオブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性
材料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成等）
に耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチング等）
で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、第１の導電
膜１０２は特定の材料に限定されるものではない。
チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、
ニオブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性
材料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成等）
に耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチング等）
で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、第１の導電
膜１０２は特定の材料に限定されるものではない。
なお、第１の導電膜１０２は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又は
プラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定
されるものではない。
プラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定
されるものではない。
第１の絶縁膜１０４は、ゲート絶縁膜として機能するものであり、絶縁性材料により形
成する。第１の絶縁膜１０４は、例えば、シリコンの酸化膜、窒化膜、酸化窒化膜、窒化
酸化膜等を用いて形成することができる。ただし、第１の導電膜１０２と同様に、ある程
度の耐熱性が必要であり、後の工程にて食刻又は腐食されにくい材料を選択することを要
する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されるものではない。
成する。第１の絶縁膜１０４は、例えば、シリコンの酸化膜、窒化膜、酸化窒化膜、窒化
酸化膜等を用いて形成することができる。ただし、第１の導電膜１０２と同様に、ある程
度の耐熱性が必要であり、後の工程にて食刻又は腐食されにくい材料を選択することを要
する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されるものではない。
なお、第１の絶縁膜１０４は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を
含む）又はスパッタリング法等により形成することができるが、特定の方法に限定される
ものではない。
含む）又はスパッタリング法等により形成することができるが、特定の方法に限定される
ものではない。
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガ
スにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導
電膜１０２等と同様に、ある程度の耐熱性が必要であり、後の工程において食刻又は腐食
されにくい材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材
料に限定されるものではない。従って、ゲルマニウム等を用いても良い。なお、半導体膜
１０６の結晶性についても特に限定されない。
スにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導
電膜１０２等と同様に、ある程度の耐熱性が必要であり、後の工程において食刻又は腐食
されにくい材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材
料に限定されるものではない。従って、ゲルマニウム等を用いても良い。なお、半導体膜
１０６の結晶性についても特に限定されない。
なお、半導体膜１０６は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む
）又はスパッタリング法等により形成することができる。ただし、特定の方法に限定され
るものではない。
）又はスパッタリング法等により形成することができる。ただし、特定の方法に限定され
るものではない。
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導
電性を付与する不純物元素が添加された半導体材料ガス等により形成される。例えば、フ
ォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスを用
いて形成される、リンまたはボロンを含むシリコン膜である。ただし、第１の導電膜１０
２等と同様に、ある程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料
を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限
定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定される
ものではない。
電性を付与する不純物元素が添加された半導体材料ガス等により形成される。例えば、フ
ォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスを用
いて形成される、リンまたはボロンを含むシリコン膜である。ただし、第１の導電膜１０
２等と同様に、ある程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料
を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限
定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定される
ものではない。
なお、ｎ型の薄膜トランジスタを作製する場合には、添加する一導電性を付与する不純
物元素として、リン又はヒ素等を用いればよい。すなわち、不純物半導体膜１０８の形成
に用いるシランガスにはフォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度
で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、添加する不純
物元素として、ボロン等を用いればよい。すなわち、不純物半導体膜１０８の形成に用い
るシランガスにはジボラン等を所望の濃度で含ませればよい。
物元素として、リン又はヒ素等を用いればよい。すなわち、不純物半導体膜１０８の形成
に用いるシランガスにはフォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度
で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、添加する不純
物元素として、ボロン等を用いればよい。すなわち、不純物半導体膜１０８の形成に用い
るシランガスにはジボラン等を所望の濃度で含ませればよい。
なお、不純物半導体膜１０８は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等
を含む）等により形成することができる。ただし、特定の方法に限定されるものではない
。
を含む）等により形成することができる。ただし、特定の方法に限定されるものではない
。
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料等）であ
って、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは
、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチ
ングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、ある程度
の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する
。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではな
い。
って、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは
、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチ
ングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、ある程度
の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する
。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではな
い。
なお、第２の導電膜１１０は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又は
プラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定
されるものではない。
プラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定
されるものではない。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、
図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）を参照）。第１のレジストマスク
１１２は凹部又は凸部を有するレジストマスクである。厚さの異なる（ここでは二種類の
厚さ）複数の領域からなるレジストマスクということもできる。以下において、第１のレ
ジストマスク１１２の厚い部分を第１のレジストマスク１１２の凸部と呼び、薄い部分を
第１のレジストマスク１１２の凹部と呼ぶこととする。
図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）を参照）。第１のレジストマスク
１１２は凹部又は凸部を有するレジストマスクである。厚さの異なる（ここでは二種類の
厚さ）複数の領域からなるレジストマスクということもできる。以下において、第１のレ
ジストマスク１１２の厚い部分を第１のレジストマスク１１２の凸部と呼び、薄い部分を
第１のレジストマスク１１２の凹部と呼ぶこととする。
第１のレジストマスク１１２において、後にソース電極及びドレイン電極層が形成され
る領域には凸部が形成され、後にソース電極及びドレイン電極層を有さず、半導体層が露
出して形成される領域には凹部が形成される。
る領域には凸部が形成され、後にソース電極及びドレイン電極層を有さず、半導体層が露
出して形成される領域には凹部が形成される。
第１のレジストマスク１１２は、多階調マスクを用いることで形成することができる。
ここで、多階調マスクについて図２５を参照して以下に説明する。
ここで、多階調マスクについて図２５を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には
、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用
いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有す
るレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フ
ォトマスクの枚数を削減することができる。
、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用
いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有す
るレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フ
ォトマスクの枚数を削減することができる。
図２５（Ａ−１）及び図２５（Ｂ−１）は、代表的な多階調マスクの断面図である。図
２５（Ａ−１）にはグレートーンマスク１４０を示し、図２５（Ｂ−１）にはハーフトー
ンマスク１４５を示している。
２５（Ａ−１）にはグレートーンマスク１４０を示し、図２５（Ｂ−１）にはハーフトー
ンマスク１４５を示している。
図２５（Ａ）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光
膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられたスリット部１
４３で構成されている。
膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられたスリット部１
４３で構成されている。
スリット部１４３は露光に用いる光の解像度限界以下の間隔で設けられたスリット（ド
ットやメッシュ等を含む）を有することで、光の透過率を制御する。なお、スリット部１
４３に設けられるスリットは周期的なものであってもよいし、非周期的なものであっても
よい。
ットやメッシュ等を含む）を有することで、光の透過率を制御する。なお、スリット部１
４３に設けられるスリットは周期的なものであってもよいし、非周期的なものであっても
よい。
透光性を有する基板１４１としては、石英等を材料とする基板を用いることができる。
遮光部１４２及びスリット部１４３を構成する遮光膜は、金属材料を用いて形成すればよ
く、好ましくはクロム又は酸化クロム等により形成される。
遮光部１４２及びスリット部１４３を構成する遮光膜は、金属材料を用いて形成すればよ
く、好ましくはクロム又は酸化クロム等により形成される。
グレートーンマスク１４０に露光のための光を照射した場合、図２５（Ａ−２）に示す
ように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２及びス
リット部１４３が設けられていない領域における透光率は１００％となる。また、スリッ
ト部１４３における透光率は、概ね１０〜７０％の範囲であり、スリットの間隔等により
調整可能である。
ように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２及びス
リット部１４３が設けられていない領域における透光率は１００％となる。また、スリッ
ト部１４３における透光率は、概ね１０〜７０％の範囲であり、スリットの間隔等により
調整可能である。
図２５（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に
半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で
構成されている。
半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で
構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の
材料を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同
様の金属材料を用いて形成すればよく、好ましくはクロム又は酸化クロム等により形成さ
れる。
材料を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同
様の金属材料を用いて形成すればよく、好ましくはクロム又は酸化クロム等により形成さ
れる。
ハーフトーンマスク１４５に露光するための光を照射した場合、図２５（Ｂ−２）に示
すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８また
は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透
光部１４７における透光率は、概ね１０％〜７０％の範囲であり、用いる材料やその膜厚
等により調整可能である。
すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８また
は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透
光部１４７における透光率は、概ね１０％〜７０％の範囲であり、用いる材料やその膜厚
等により調整可能である。
多階調マスクを用いて露光し、現像を行うことで、膜厚の異なる領域を有する第１のレ
ジストマスク１１２を形成することができる。
ジストマスク１１２を形成することができる。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１
の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッ
チングし、薄膜積層体１１４を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０
（Ｂ）、図１３（Ｂ）、図１６を参照）。このとき、少なくとも第１の導電膜１０２を露
出させることが好ましい。本明細書において、このエッチング工程を第１のエッチングと
よぶ。第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用い
ればよいが、異方性の高いエッチング法により行うことが好ましい。第１のエッチングに
異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができ
る。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行う
ことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数
の工程により第１のエッチングを行うことになる。従って、第１のエッチングには、ドラ
イエッチングを用いることが好ましい。
の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッ
チングし、薄膜積層体１１４を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０
（Ｂ）、図１３（Ｂ）、図１６を参照）。このとき、少なくとも第１の導電膜１０２を露
出させることが好ましい。本明細書において、このエッチング工程を第１のエッチングと
よぶ。第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用い
ればよいが、異方性の高いエッチング法により行うことが好ましい。第１のエッチングに
異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができ
る。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行う
ことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数
の工程により第１のエッチングを行うことになる。従って、第１のエッチングには、ドラ
イエッチングを用いることが好ましい。
次に、第１のレジストマスク１１２を用いて第２のエッチングを行う。すなわち、第１
の導電膜１０２をエッチングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ
）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１７を参照）。本明細書において、こ
のエッチング工程を第２のエッチングとよぶ。
の導電膜１０２をエッチングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ
）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１７を参照）。本明細書において、こ
のエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層１１６は、ゲート配線、容量配線、支持部を構成しているが、ゲー
ト電極層１１６Ａと表記する場合にはゲート配線を構成するゲート電極層を指し、ゲート
電極層１１６Ｂ又はゲート電極層１１６Ｄと表記する場合には支持部を構成するゲート電
極層を指し、ゲート電極層１１６Ｃと表記する場合には容量配線を構成するゲート電極層
を指す。そして、これらを総括してゲート電極層１１６と呼ぶ。
ト電極層１１６Ａと表記する場合にはゲート配線を構成するゲート電極層を指し、ゲート
電極層１１６Ｂ又はゲート電極層１１６Ｄと表記する場合には支持部を構成するゲート電
極層を指し、ゲート電極層１１６Ｃと表記する場合には容量配線を構成するゲート電極層
を指す。そして、これらを総括してゲート電極層１１６と呼ぶ。
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面
が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すれ
ば、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエ
ッチングを行う（Ａ−Ａ’断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅
より小さくなるようにエッチングを行う）。ゲート電極層１１６の側面が、パターニング
された第１の絶縁膜１０４（すなわちゲート絶縁層）などの側面より内側に形成されると
言っても良い。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第
１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２
の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う
。このような条件で第２のエッチングを行うことにより、ゲート電極層１１６を形成する
ことができる。
が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すれ
ば、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエ
ッチングを行う（Ａ−Ａ’断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅
より小さくなるようにエッチングを行う）。ゲート電極層１１６の側面が、パターニング
された第１の絶縁膜１０４（すなわちゲート絶縁層）などの側面より内側に形成されると
言っても良い。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第
１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２
の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う
。このような条件で第２のエッチングを行うことにより、ゲート電極層１１６を形成する
ことができる。
第２のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いれば
よいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うこ
とが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的
エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。すな
わち、第２のエッチングには、ウエットエッチングを用いることが好ましい。
よいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うこ
とが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的
エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。すな
わち、第２のエッチングには、ウエットエッチングを用いることが好ましい。
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であ
っても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液
等の条件によって決められるものである。
っても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液
等の条件によって決められるものである。
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜
１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第
１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の
要件を満たすものをいう。
１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第
１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の
要件を満たすものをいう。
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層
１１６の必要な箇所とは、図１７乃至図２０に点線で示される領域をいう。すなわち、第
２のエッチング後に、ゲート電極層１１６がゲート配線、容量配線及び支持部を構成する
ように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するた
めには、これらの配線が断線しないように第２のエッチングを行う必要がある。図１及び
図２０に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層
１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜
設定すればよい。
１１６の必要な箇所とは、図１７乃至図２０に点線で示される領域をいう。すなわち、第
２のエッチング後に、ゲート電極層１１６がゲート配線、容量配線及び支持部を構成する
ように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するた
めには、これらの配線が断線しないように第２のエッチングを行う必要がある。図１及び
図２０に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層
１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜
設定すればよい。
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の幅ｄ３
、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ
２が適切なものとなることである（図２０を参照）。第２のエッチングによりソース電極
及びドレイン電極層１２０Ａがエッチングされるとソース配線の最小幅ｄ２が小さくなり
、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第
２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の
導電膜１１０のエッチングレートが可能な限り小さい条件で行う。加えて、後に説明する
第３のエッチングにおける第１の導電膜１０２のエッチングレートが可能な限り小さい条
件で行う。
、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ
２が適切なものとなることである（図２０を参照）。第２のエッチングによりソース電極
及びドレイン電極層１２０Ａがエッチングされるとソース配線の最小幅ｄ２が小さくなり
、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第
２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の
導電膜１１０のエッチングレートが可能な限り小さい条件で行う。加えて、後に説明する
第３のエッチングにおける第１の導電膜１０２のエッチングレートが可能な限り小さい条
件で行う。
また、ソース配線の最小幅ｄ２は大きくすることが困難である。ソース配線の最小幅ｄ
２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２
を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線
と容量配線とを絶縁させることが困難になるためである。開示する発明において、半導体
層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ
１は半導体層の最小幅ｄ４の約半分よりも大きくする。
２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２
を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線
と容量配線とを絶縁させることが困難になるためである。開示する発明において、半導体
層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ
１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、
該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましく
は、図２０に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導
体層の幅を最小幅ｄ４とすればよい。
該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましく
は、図２０に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導
体層の幅を最小幅ｄ４とすればよい。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分
の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
上述のように、開示する発明において、サイドエッチングを伴う条件により第２のエッ
チングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイド
エッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート
配線と容量配線とを絶縁させることができるためである（図１７を参照）。
チングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイド
エッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート
配線と容量配線とを絶縁させることができるためである（図１７を参照）。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は
被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（
基板面に平行な方向又は被エッチング膜の下地膜の面に平行な方向）にも被エッチング膜
が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッ
チング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによっ
て様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い
。
被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（
基板面に平行な方向又は被エッチング膜の下地膜の面に平行な方向）にも被エッチング膜
が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッ
チング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによっ
て様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い
。
なお、図１７に示すように、第１のエッチングにより形成される薄膜積層体１１４は、
ゲート電極層１１６Ｂ及びゲート電極層１１６Ｄにより構成される支持部に接する部分で
は細くなるように設計される（図１７において両矢印で示す部分を参照）。このような構
造とすることで、第２のエッチングによりゲート電極層１１６Ａと、ゲート電極層１１６
Ｂ又はゲート電極層１１６Ｄとを分断して絶縁させることができる。
ゲート電極層１１６Ｂ及びゲート電極層１１６Ｄにより構成される支持部に接する部分で
は細くなるように設計される（図１７において両矢印で示す部分を参照）。このような構
造とすることで、第２のエッチングによりゲート電極層１１６Ａと、ゲート電極層１１６
Ｂ又はゲート電極層１１６Ｄとを分断して絶縁させることができる。
なお、図１７に示すゲート電極層１１６Ｂ及びゲート電極層１１６Ｄは、薄膜積層体１
１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成
されるゲート絶縁膜等の膜剥がれを防止することができる。更には支持部を設けることで
、第２のエッチングによりゲート電極層１１６に接して形成される、空洞の領域が必要以
上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体１１４が自重
によって破壊され、又は破損することをも防止でき、歩留まりが向上するため好ましい。
ただし、開示する発明の一態様は支持部を有する形態に限定されず、支持部を有しない構
成とすることもできる。支持部を有しない形態の平面図（図２０に対応）の一例を図２１
に示す。
１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成
されるゲート絶縁膜等の膜剥がれを防止することができる。更には支持部を設けることで
、第２のエッチングによりゲート電極層１１６に接して形成される、空洞の領域が必要以
上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体１１４が自重
によって破壊され、又は破損することをも防止でき、歩留まりが向上するため好ましい。
ただし、開示する発明の一態様は支持部を有する形態に限定されず、支持部を有しない構
成とすることもできる。支持部を有しない形態の平面図（図２０に対応）の一例を図２１
に示す。
以上のように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜１０２として
アルミニウム又はモリブデンを形成し、第２の導電膜１１０としてチタン又はタングステ
ンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、
第１の導電膜１０２としてモリブデンを形成し、第２の導電膜１１０としてチタン、アル
ミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いれば
よい。
アルミニウム又はモリブデンを形成し、第２の導電膜１１０としてチタン又はタングステ
ンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、
第１の導電膜１０２としてモリブデンを形成し、第２の導電膜１１０としてチタン、アル
ミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いれば
よい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導
電膜１０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形
成し、第２の導電膜１１０としてタングステンを形成し、エッチングには硝酸を２％、酢
酸を１０％、リン酸を７２％含む薬液を用いる。このような組成比の薬液を用いることで
、第２の導電膜１１０がエッチングされることなく、第１の導電膜１０２がエッチングさ
れる。なお、第１の導電膜１０２に添加したネオジムは、アルミニウムの低抵抗化とヒロ
ック防止を目的として添加されたものである。
電膜１０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形
成し、第２の導電膜１１０としてタングステンを形成し、エッチングには硝酸を２％、酢
酸を１０％、リン酸を７２％含む薬液を用いる。このような組成比の薬液を用いることで
、第２の導電膜１１０がエッチングされることなく、第１の導電膜１０２がエッチングさ
れる。なお、第１の導電膜１０２に添加したネオジムは、アルミニウムの低抵抗化とヒロ
ック防止を目的として添加されたものである。
なお、図１７に示すように、平面図におけるゲート電極層１１６は角部（例えば、角部
１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方
的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概
略等しくなるようにエッチングされるためである。
１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方
的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概
略等しくなるようにエッチングされるためである。
次に、第１のレジストマスク１１２を後退させて、第２の導電膜１１０を露出させつつ
、第２のレジストマスク１１８を形成する。第１のレジストマスク１１２を後退させて（
または、第１のレジストマスクの縁を除去し、また、第１のレジストマスクの凹部を除去
して）、第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用
いたアッシングが挙げられる。しかし、第１のレジストマスク１１２を後退させて第２の
レジストマスク１１８を形成する手段はこれに限定されるものではない。なお、ここでは
第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが
、開示する発明の一態様はこれに限定されず、第２のレジストマスク１１８を形成した後
に第２のエッチングを行ってもよい。
、第２のレジストマスク１１８を形成する。第１のレジストマスク１１２を後退させて（
または、第１のレジストマスクの縁を除去し、また、第１のレジストマスクの凹部を除去
して）、第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用
いたアッシングが挙げられる。しかし、第１のレジストマスク１１２を後退させて第２の
レジストマスク１１８を形成する手段はこれに限定されるものではない。なお、ここでは
第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが
、開示する発明の一態様はこれに限定されず、第２のレジストマスク１１８を形成した後
に第２のエッチングを行ってもよい。
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４における第２の導電膜
１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図２（Ｄ）、
図５（Ｄ）、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）、図１８を参照）。ここでエッチ
ング条件として、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じず、又は生じ
難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い
条件により行うことが重要である。
１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図２（Ｄ）、
図５（Ｄ）、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）、図１８を参照）。ここでエッチ
ング条件として、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じず、又は生じ
難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い
条件により行うことが重要である。
なお、ソース電極及びドレイン電極層１２０は、ソース配線、薄膜トランジスタと画素
電極とを接続する電極、又は保持容量として機能する容量素子の一方の電極を構成してい
るが、ソース電極及びドレイン電極層１２０Ａ又はソース電極及びドレイン電極層１２０
Ｃと表記する場合にはソース配線を構成する電極層を指し、ソース電極及びドレイン電極
層１２０Ｂと表記する場合には薄膜トランジスタのドレイン電極と画素電極とを接続する
電極層を指し、ソース電極及びドレイン電極層１２０Ｄと表記する場合には容量配線との
間で容量素子を形成する一方の電極層を指す。そして、これらを総括してソース電極及び
ドレイン電極層１２０と呼ぶ。
電極とを接続する電極、又は保持容量として機能する容量素子の一方の電極を構成してい
るが、ソース電極及びドレイン電極層１２０Ａ又はソース電極及びドレイン電極層１２０
Ｃと表記する場合にはソース配線を構成する電極層を指し、ソース電極及びドレイン電極
層１２０Ｂと表記する場合には薄膜トランジスタのドレイン電極と画素電極とを接続する
電極層を指し、ソース電極及びドレイン電極層１２０Ｄと表記する場合には容量配線との
間で容量素子を形成する一方の電極層を指す。そして、これらを総括してソース電極及び
ドレイン電極層１２０と呼ぶ。
なお、薄膜積層体１１４における第２の導電膜１１０のエッチングは、ウエットエッチ
ング又はドライエッチングのどちらを用いても良い。
ング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（
バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２を形成する（
図２（Ｅ）、図５（Ｅ）、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）、図１９を参照）。
ここでエッチング条件としては、不純物半導体膜１０８及び半導体膜１０６以外の膜に対
する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の
食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２を形成する（
図２（Ｅ）、図５（Ｅ）、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）、図１９を参照）。
ここでエッチング条件としては、不純物半導体膜１０８及び半導体膜１０６以外の膜に対
する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の
食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バ
ックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うこ
とができる。
ックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うこ
とができる。
その後、第２のレジストマスク１１８を除去し（図２（Ｆ）、図５（Ｆ）、図８（Ｆ）
、図１１（Ｆ）、図１４（Ｆ）を参照）、薄膜トランジスタが完成する（図２（Ｆ）を参
照）。上述のように、薄膜トランジスタを一枚のフォトマスクにより形成することができ
る。
、図１１（Ｆ）、図１４（Ｆ）を参照）、薄膜トランジスタが完成する（図２（Ｆ）を参
照）。上述のように、薄膜トランジスタを一枚のフォトマスクにより形成することができ
る。
なお、本明細書中において、上記の図２（Ｄ）及び図２（Ｅ）を参照して説明した工程
を一括して第３のエッチングとよぶ。第３のエッチングは、上述のように、複数の段階に
分けて行っても良いし、一括して行っても良い。
を一括して第３のエッチングとよぶ。第３のエッチングは、上述のように、複数の段階に
分けて行っても良いし、一括して行っても良い。
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで
は、保護膜１２６を第２の絶縁膜として用いる例について示すが、このような単層構造に
限らず、２層以上の積層構造を用いても良い。第１の保護膜１２６は、第１の絶縁膜１０
４と同様に形成することができる。その後、第２の絶縁膜上にカラーフィルタ層１２８を
形成する（図３（Ｇ）、図６（Ｇ）、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）
。
は、保護膜１２６を第２の絶縁膜として用いる例について示すが、このような単層構造に
限らず、２層以上の積層構造を用いても良い。第１の保護膜１２６は、第１の絶縁膜１０
４と同様に形成することができる。その後、第２の絶縁膜上にカラーフィルタ層１２８を
形成する（図３（Ｇ）、図６（Ｇ）、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）
。
カラーフィルタ層１２８は、薄膜積層体１１４などに起因する表面の凹凸が低減される
ように形成する。より具体的には、後の画素電極層の被形成面の平坦性が向上するように
カラーフィルタ層を形成する。本実施の形態においては、薄膜積層体１１４などが形成さ
れていない領域に埋め込むようにカラーフィルタ層１２８を形成しているが、薄膜積層体
１１４などに起因する凹凸を低減することができれば、該構成に限定して解釈されるもの
ではない。
ように形成する。より具体的には、後の画素電極層の被形成面の平坦性が向上するように
カラーフィルタ層を形成する。本実施の形態においては、薄膜積層体１１４などが形成さ
れていない領域に埋め込むようにカラーフィルタ層１２８を形成しているが、薄膜積層体
１１４などに起因する凹凸を低減することができれば、該構成に限定して解釈されるもの
ではない。
上述のように、カラーフィルタ層を用いて画素電極の被形成面の凹凸を低減させること
により、一の工程で、カラーフィルタ層を形成し、平坦性の向上を図ることができる。こ
れにより画素電極の平坦性が向上するため、液晶の配向乱れを防止し、表示画質が向上す
る。また、カラーフィルタ層と平坦性の向上を図るための層と別に形成する必要が無くな
るため、より一層の工程簡略化につながる。
により、一の工程で、カラーフィルタ層を形成し、平坦性の向上を図ることができる。こ
れにより画素電極の平坦性が向上するため、液晶の配向乱れを防止し、表示画質が向上す
る。また、カラーフィルタ層と平坦性の向上を図るための層と別に形成する必要が無くな
るため、より一層の工程簡略化につながる。
なお、カラーフィルタ層１２８は、例えば、印刷法やインクジェット法、フォトリソグ
ラフィ法などを用いて適宜形成すればよい。例えば、Ｒ（赤）Ｇ（緑）Ｂ（青）に対応す
る顔料を含む樹脂を、スピンコート法などを用いて成膜した後、フォトリソグラフィ法を
用いてパターニングすることによってカラーフィルタ層１２８を形成することができる。
カラーフィルタの配列としては、ストライプ配列、デルタ配列、正方配列などを用いるこ
とができる。
ラフィ法などを用いて適宜形成すればよい。例えば、Ｒ（赤）Ｇ（緑）Ｂ（青）に対応す
る顔料を含む樹脂を、スピンコート法などを用いて成膜した後、フォトリソグラフィ法を
用いてパターニングすることによってカラーフィルタ層１２８を形成することができる。
カラーフィルタの配列としては、ストライプ配列、デルタ配列、正方配列などを用いるこ
とができる。
なお、フォトリソグラフィ法によりカラーフィルタを形成することで、フォトマスクを
一枚使用することになる。もちろん、フォトマスクを使用しない他の方法を用いてカラー
フィルタを形成しても良い。
一枚使用することになる。もちろん、フォトマスクを使用しない他の方法を用いてカラー
フィルタを形成しても良い。
次に、第２の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図３（
Ｈ）、図６（Ｈ）、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１
３０及び第２の開口部１３１は、ソース電極及びドレイン電極層の少なくとも表面に達す
るように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方
法に限定されず、第１の開口部１３０の径などに応じて実施者が適宜選択すればよい。例
えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及
び第２の開口部１３１を形成することができる。
Ｈ）、図６（Ｈ）、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１
３０及び第２の開口部１３１は、ソース電極及びドレイン電極層の少なくとも表面に達す
るように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方
法に限定されず、第１の開口部１３０の径などに応じて実施者が適宜選択すればよい。例
えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及
び第２の開口部１３１を形成することができる。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを一枚使
用することになる。
用することになる。
次に、第２の絶縁膜上に画素電極層１３２を形成する（図３（Ｉ）、図６（Ｉ）、図９
（Ｉ）、図１２（Ｉ）、図１５（Ｉ）、図２０を参照）。画素電極層１３２は、開口部を
介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、
画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０
Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接
続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成
することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物
（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステン
を含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイ
ンジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物
等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法
等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２
についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
（Ｉ）、図１２（Ｉ）、図１５（Ｉ）、図２０を参照）。画素電極層１３２は、開口部を
介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、
画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０
Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接
続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成
することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物
（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステン
を含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイ
ンジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物
等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法
等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２
についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を
用いたが、開示する発明の一態様はこれに限定されない。第１の導電膜１０２及び第２の
導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
用いたが、開示する発明の一態様はこれに限定されない。第１の導電膜１０２及び第２の
導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマス
クを一枚使用することになる。
クを一枚使用することになる。
以上により、液晶表示装置に用いるアクティブマトリクス基板が完成する。本実施の形
態にて説明したように、サイドエッチングを利用してゲート電極層を形成し、更には多階
調マスクを用いてソース電極及びドレイン電極層を形成することで、一枚のマスクによる
薄膜トランジスタの作製が可能となる。また、カラーフィルタを用いて画素電極の被形成
面の凹凸を低減させることにより、一の工程で、カラーフィルタ層を形成し、平坦性の向
上を図ることができる。つまり、より一層の工程簡略化につながる。
態にて説明したように、サイドエッチングを利用してゲート電極層を形成し、更には多階
調マスクを用いてソース電極及びドレイン電極層を形成することで、一枚のマスクによる
薄膜トランジスタの作製が可能となる。また、カラーフィルタを用いて画素電極の被形成
面の凹凸を低減させることにより、一の工程で、カラーフィルタ層を形成し、平坦性の向
上を図ることができる。つまり、より一層の工程簡略化につながる。
なお、本実施の形態においては示していないが、カラーフィルタ層を形成した後、画素
電極層の形成前にオーバーコート層を形成しても良い。オーバーコート層を形成すること
で画素電極の被形成面の平坦性を一層向上させることが可能である。また、カラーフィル
タ層に含まれる材料の一部が液晶材料中に侵入することを防ぐこともできる。オーバーコ
ート層としては、アクリル樹脂又はエポキシ樹脂をベースとした熱硬化性材料を用いると
よい。
電極層の形成前にオーバーコート層を形成しても良い。オーバーコート層を形成すること
で画素電極の被形成面の平坦性を一層向上させることが可能である。また、カラーフィル
タ層に含まれる材料の一部が液晶材料中に侵入することを防ぐこともできる。オーバーコ
ート層としては、アクリル樹脂又はエポキシ樹脂をベースとした熱硬化性材料を用いると
よい。
開示する発明の一態様に係る作製方法を適用して作製した薄膜トランジスタは、ゲート
電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上
にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極
及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図
３（Ｉ）を参照）。ゲート電極層の側面に接して空洞を有するように形成することで、ゲ
ート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。
電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上
にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極
及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図
３（Ｉ）を参照）。ゲート電極層の側面に接して空洞を有するように形成することで、ゲ
ート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図
２２乃至図２４を参照して説明する。
２２乃至図２４を参照して説明する。
図２２乃至図２４は、上記の工程により作製した、アクティブマトリクス基板における
ゲート配線側の端子接続部及びソース配線側の端子接続部の平面図及び断面図である。
ゲート配線側の端子接続部及びソース配線側の端子接続部の平面図及び断面図である。
図２２には、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素
部から延伸したゲート配線及びソース配線の平面図を示す。
部から延伸したゲート配線及びソース配線の平面図を示す。
図２３には、図２２のＸ−Ｘ’における断面図を示す。すなわち、図２３は、ゲート配
線側の端子接続部における断面図である。図２３では、ゲート電極層１１６のみが露出さ
れている。このゲート電極層１１６が露出された領域に、端子部が接続される。
線側の端子接続部における断面図である。図２３では、ゲート電極層１１６のみが露出さ
れている。このゲート電極層１１６が露出された領域に、端子部が接続される。
図２４には、図２２のＹ−Ｙ’における断面図を示す。すなわち、図２４は、ソース配
線側の端子接続部における断面図である。図２４のＹ−Ｙ’において、ゲート電極層１１
６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている
。図２４にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続
形態を示している。開示する発明の一態様に係る表示装置の端子接続部には、これらのい
ずれを用いても良いし、図２４に示すもの以外の接続形態を用いても良い。ソース電極及
びドレイン電極層１２０をゲート電極層１１６に接続させることで、端子の接続部の高さ
を概ね等しくすることができる。
線側の端子接続部における断面図である。図２４のＹ−Ｙ’において、ゲート電極層１１
６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている
。図２４にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続
形態を示している。開示する発明の一態様に係る表示装置の端子接続部には、これらのい
ずれを用いても良いし、図２４に示すもの以外の接続形態を用いても良い。ソース電極及
びドレイン電極層１２０をゲート電極層１１６に接続させることで、端子の接続部の高さ
を概ね等しくすることができる。
なお、開口部の数は、図２４に示す開口部の数に限定されない。一の端子に対して一の
開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に
対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等
の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現
することができる。更には、全ての開口部が問題なく開口された場合であっても、接触面
積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に
対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等
の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現
することができる。更には、全ての開口部が問題なく開口された場合であっても、接触面
積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
図２４（Ａ）では、保護膜１２６の端部がエッチング等により除去され、ゲート電極層
１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画
素電極層１３２を形成することで電気的な接続を実現している。図２２に示す平面図は、
図２４（Ａ）の平面図に相当する。
１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画
素電極層１３２を形成することで電気的な接続を実現している。図２２に示す平面図は、
図２４（Ａ）の平面図に相当する。
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領
域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができ
る。
域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができ
る。
図２４（Ｂ）では、保護膜１２６に第３の開口部１６０Ａが設けられ、第１の保護膜１
２６及びカラーフィルタ層１２８の端部がエッチング等により除去されることで、ゲート
電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領
域に画素電極層１３２を形成することで電気的な接続を実現している。
２６及びカラーフィルタ層１２８の端部がエッチング等により除去されることで、ゲート
電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領
域に画素電極層１３２を形成することで電気的な接続を実現している。
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成
は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図２４（Ｃ）では、保護膜１２６及びカラーフィルタ層１２８に第３の開口部１６０Ｂ
及び第４の開口部１６１が設けられることで、ゲート電極層１１６と、ソース電極及びド
レイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成するこ
とで電気的な接続を実現している。ここで、図２４（Ａ）及び（Ｂ）と同様に、保護膜１
２６及びカラーフィルタ層１２８の端部はエッチング等により除去されているが、この領
域は端子の接続部として用いられる。
及び第４の開口部１６１が設けられることで、ゲート電極層１１６と、ソース電極及びド
レイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成するこ
とで電気的な接続を実現している。ここで、図２４（Ａ）及び（Ｂ）と同様に、保護膜１
２６及びカラーフィルタ層１２８の端部はエッチング等により除去されているが、この領
域は端子の接続部として用いられる。
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１
６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時
に行うことができる。
６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時
に行うことができる。
次に、上記のアクティブマトリクス基板を用いて液晶表示装置を製造する方法について
説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、開示する
発明の一態様に係る液晶表示の製造方法において、セル工程及びモジュール工程は特に限
定されない。
説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、開示する
発明の一態様に係る液晶表示の製造方法において、セル工程及びモジュール工程は特に限
定されない。
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向
する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の
作製方法について、以下に簡単に説明する。なお、特に説明しない場合であっても、対向
基板上に形成する膜は単層構造又は積層構造で形成することができる。
する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の
作製方法について、以下に簡単に説明する。なお、特に説明しない場合であっても、対向
基板上に形成する膜は単層構造又は積層構造で形成することができる。
まず、基板上に遮光層を形成し、その後、電極層を選択的に形成し、電極層上にリブを
形成する。なお、遮光層を形成した後、電極層を形成する前に、平坦性向上のための絶縁
膜を形成すると好ましい。平坦性向上のための絶縁膜を形成することで電極層の被形成面
の平坦性が向上するため、液晶の配向乱れを抑制することができる。
形成する。なお、遮光層を形成した後、電極層を形成する前に、平坦性向上のための絶縁
膜を形成すると好ましい。平坦性向上のための絶縁膜を形成することで電極層の被形成面
の平坦性が向上するため、液晶の配向乱れを抑制することができる。
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料と
しては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。
または、クロムを主成分とする材料膜の積層膜を用いても良い。クロムを主成分とする材
料膜とは、例えば、クロム、酸化クロム又は窒化クロムなどをいう。遮光層に用いる材料
は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形
成するにはフォトリソグラフィ法等を用いる。
しては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。
または、クロムを主成分とする材料膜の積層膜を用いても良い。クロムを主成分とする材
料膜とは、例えば、クロム、酸化クロム又は窒化クロムなどをいう。遮光層に用いる材料
は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形
成するにはフォトリソグラフィ法等を用いる。
平坦性向上のための絶縁膜を形成する場合には、例えば、感光性ポリイミド、アクリル
又はエポキシ樹脂などの材料を用いて、スピンコーティング法などにより形成すればよい
。ただし、これらの材料又は形成方法に限定されるものではない。
又はエポキシ樹脂などの材料を用いて、スピンコーティング法などにより形成すればよい
。ただし、これらの材料又は形成方法に限定されるものではない。
電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成すること
ができる。ただし、選択的に形成する必要がないため、全面に形成すればよい。
ができる。ただし、選択的に形成する必要がないため、全面に形成すればよい。
電極上に形成するリブとは、視野角を拡げることを目的として形成される、パターン形
成された有機樹脂膜である。なお、特に必要のない場合には形成しなくてもよい。
成された有機樹脂膜である。なお、特に必要のない場合には形成しなくてもよい。
また、リブの形成前又は形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形
成しても良い。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャ
ップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。
ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくても良
い。
成しても良い。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャ
ップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。
ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくても良
い。
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、
例えば、ポリイミド樹脂等を有機溶剤に溶かし、これを印刷法又はスピンコーティング法
等により塗布し、その後、これを乾燥して焼成することにより行う。形成される配向膜の
膜厚は、一般に、約５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子があ
る一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例
えば、ベルベット等の毛足の長い布により配向膜を擦ることで行う。
例えば、ポリイミド樹脂等を有機溶剤に溶かし、これを印刷法又はスピンコーティング法
等により塗布し、その後、これを乾燥して焼成することにより行う。形成される配向膜の
膜厚は、一般に、約５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子があ
る一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例
えば、ベルベット等の毛足の長い布により配向膜を擦ることで行う。
次に、アクティブマトリクス基板と、対向基板をシール材により貼り合わせる。対向基
板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散さ
せて貼り合わせるとよい。
板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散さ
せて貼り合わせるとよい。
次に、貼り合わせられたアクティブマトリクス基板と、対向基板との間に、液晶材料を
注入する。液晶材料を注入した後、注入口は紫外線硬化樹脂等で封止する。または、液晶
材料を滴下した後に、アクティブマトリクス基板と対向基板とを貼り合わせても良い。
注入する。液晶材料を注入した後、注入口は紫外線硬化樹脂等で封止する。または、液晶
材料を滴下した後に、アクティブマトリクス基板と対向基板とを貼り合わせても良い。
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板
を貼り付けてセル工程が完了する。
を貼り付けてセル工程が完了する。
次に、モジュール工程として、端子部の入力端子（図２４において、ゲート電極層１１
６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）
を接続する。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成され
ており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａ
ｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機
能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子によ
り構成される。ペースト中に混入された粒子が、入力端子上の導電層と、ＦＰＣに形成さ
れた配線に接続された端子上の導電層に接触することで、電気的な接続を実現する。なお
、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。
以上により、液晶表示装置を製造することができる。
６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）
を接続する。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成され
ており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａ
ｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機
能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子によ
り構成される。ペースト中に混入された粒子が、入力端子上の導電層と、ＦＰＣに形成さ
れた配線に接続された端子上の導電層に接触することで、電気的な接続を実現する。なお
、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。
以上により、液晶表示装置を製造することができる。
開示する発明の一態様により、液晶表示装置の製造工程数を大幅に削減することができ
る。一枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することがで
きるためである。また、カラーフィルタを平坦性向上のために用いることで、別途絶縁膜
等を形成する必要がなくなるため、工程数の削減につながる。また、薄膜トランジスタに
起因する凹凸を低減することで画素電極の平坦性が向上し、液晶の配向乱れを抑制するこ
とができる。
る。一枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することがで
きるためである。また、カラーフィルタを平坦性向上のために用いることで、別途絶縁膜
等を形成する必要がなくなるため、工程数の削減につながる。また、薄膜トランジスタに
起因する凹凸を低減することで画素電極の平坦性が向上し、液晶の配向乱れを抑制するこ
とができる。
開示する発明の一態様では、裏面露光、レジストリフロー、リフトオフなどの複雑な方
法を用いることなく薄膜トランジスタの作製工程数を大幅に削減することができる。その
ため、複雑な工程を用いることなく、液晶表示装置の製造工程数を大幅に削減することが
できる。
法を用いることなく薄膜トランジスタの作製工程数を大幅に削減することができる。その
ため、複雑な工程を用いることなく、液晶表示装置の製造工程数を大幅に削減することが
できる。
また、薄膜トランジスタの電気的特性を維持しつつ、液晶表示装置の製造工程を大幅に
削減することができる。また、製造コストを大幅に削減することができる。
削減することができる。また、製造コストを大幅に削減することができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る薄膜トランジスタの作製方法及び表示
装置の製造方法であって、実施の形態１とは異なるものについて説明する。具体的には、
多階調マスクを用いることなく、実施の形態１と同様の薄膜トランジスタを作製する方法
について図２６乃至図３０を参照して説明する。
本実施の形態では、開示する発明の一態様に係る薄膜トランジスタの作製方法及び表示
装置の製造方法であって、実施の形態１とは異なるものについて説明する。具体的には、
多階調マスクを用いることなく、実施の形態１と同様の薄膜トランジスタを作製する方法
について図２６乃至図３０を参照して説明する。
なお、図２６は実施の形態１における図１及び図２に対応するものである。図２７は実
施の形態１における図１０及び図１１に対応するものである。図２８、図２９及び図３０
は実施の形態１における図１６、図１７及び図１８に対応するものである。また、図２８
乃至図３０に示すＡ−Ａ’における断面図が図２６に相当し、図２８乃至図３０に示すＤ
−Ｄ’断面図が図２７に相当する。
施の形態１における図１０及び図１１に対応するものである。図２８、図２９及び図３０
は実施の形態１における図１６、図１７及び図１８に対応するものである。また、図２８
乃至図３０に示すＡ−Ａ’における断面図が図２６に相当し、図２８乃至図３０に示すＤ
−Ｄ’断面図が図２７に相当する。
まず、実施の形態１と同様に、基板１００上に第１の導電膜１０２、第１の絶縁膜１０
４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これら
に用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１
と同様である。
４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これら
に用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１
と同様である。
次に、第２の導電膜１１０上に第１のレジストマスク１７０を形成する（図２６（Ａ）
及び図２７（Ａ）を参照）。第１のレジストマスク１７０は、実施の形態１における第１
のレジストマスク１１２とは異なるものであり、凸部が設けられておらず、全面が概略同
一の厚さとなるように形成されている。すなわち、第１のレジストマスク１７０は多階調
マスクを用いることなく形成される。
及び図２７（Ａ）を参照）。第１のレジストマスク１７０は、実施の形態１における第１
のレジストマスク１１２とは異なるものであり、凸部が設けられておらず、全面が概略同
一の厚さとなるように形成されている。すなわち、第１のレジストマスク１７０は多階調
マスクを用いることなく形成される。
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、第１
の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２
の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体
１１４を形成する（図２８を参照）。
の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２
の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体
１１４を形成する（図２８を参照）。
次に、実施の形態１と同様に第２のエッチングを行うことで、ゲート電極層１１６を形
成する（図２６（Ｃ）、図２７（Ｃ）及び図２９を参照）。
成する（図２６（Ｃ）、図２７（Ｃ）及び図２９を参照）。
ここで、第２のエッチングの条件は、実施の形態１における第２のエッチングと同様で
ある。そして、第２のエッチングの後、第１のレジストマスク１７０を除去する。
ある。そして、第２のエッチングの後、第１のレジストマスク１７０を除去する。
次に、薄膜積層体１１４上に第２のレジストマスク１７１を形成し、第２のレジストマ
スク１７１を用いてソース電極及びドレイン電極層１２０を形成する。エッチング条件等
は、実施の形態１と同様である。また、その後の工程は実施の形態１と同様である。
スク１７１を用いてソース電極及びドレイン電極層１２０を形成する。エッチング条件等
は、実施の形態１と同様である。また、その後の工程は実施の形態１と同様である。
以上、本実施の形態にて説明したように、多階調マスクを用いることなく薄膜トランジ
スタを作製することができる。また、液晶表示装置を製造することができる。ただし、使
用するマスク数は、実施の形態１と比較すると一枚増加することになる。
スタを作製することができる。また、液晶表示装置を製造することができる。ただし、使
用するマスク数は、実施の形態１と比較すると一枚増加することになる。
なお、本実施の形態に係る薄膜トランジスタの作製方法及び液晶表示装置の製造方法は
、上記説明した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄
膜トランジスタの作製方法及び表示装置の製造方法と同様の効果を有することは勿論であ
るが、使用するマスクの数は一枚増加する。すなわち、本実施の形態によれば、二枚のフ
ォトマスクを用いて薄膜トランジスタを作製することができる。従って、従来の方法と比
較して用いるフォトマスクの枚数が低減され、薄膜トランジスタの作製工程数を削減する
ことができる。また、液晶表示装置の製造工程数を削減することができる。更には、高い
歩留まりで製造することができ、コストを低く抑えることも可能である。
、上記説明した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄
膜トランジスタの作製方法及び表示装置の製造方法と同様の効果を有することは勿論であ
るが、使用するマスクの数は一枚増加する。すなわち、本実施の形態によれば、二枚のフ
ォトマスクを用いて薄膜トランジスタを作製することができる。従って、従来の方法と比
較して用いるフォトマスクの枚数が低減され、薄膜トランジスタの作製工程数を削減する
ことができる。また、液晶表示装置の製造工程数を削減することができる。更には、高い
歩留まりで製造することができ、コストを低く抑えることも可能である。
なお、本実施の形態の作製方法を適用して作製した薄膜トランジスタも、ゲート電極層
上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソー
ス領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びド
レイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる。ゲート電
極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリー
ク電流の小さい薄膜トランジスタを作製することができる。
上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソー
ス領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びド
レイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる。ゲート電
極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリー
ク電流の小さい薄膜トランジスタを作製することができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る薄膜トランジスタの作製方法及び液晶
表示装置の製造方法であって、実施の形態１及び実施の形態２とは異なるものについて説
明する。具体的には、実施の形態１及び実施の形態２にて説明した第１のエッチングによ
り、第１の導電膜１０２をエッチングする態様について図３１乃至図３６を参照して説明
する。
本実施の形態では、開示する発明の一態様に係る薄膜トランジスタの作製方法及び液晶
表示装置の製造方法であって、実施の形態１及び実施の形態２とは異なるものについて説
明する。具体的には、実施の形態１及び実施の形態２にて説明した第１のエッチングによ
り、第１の導電膜１０２をエッチングする態様について図３１乃至図３６を参照して説明
する。
なお、図３１は実施の形態１における図１に対応するものである。図３２は実施の形態
１における図４に対応するものである。図３３は実施の形態１における図７に対応するも
のである。図３４は実施の形態１における図１０に対応するものである。図３５は実施の
形態１における図１３に対応するものである。図３６は実施の形態１における図１６に対
応するものである。
１における図４に対応するものである。図３３は実施の形態１における図７に対応するも
のである。図３４は実施の形態１における図１０に対応するものである。図３５は実施の
形態１における図１３に対応するものである。図３６は実施の形態１における図１６に対
応するものである。
まず、実施の形態１と同様に、基板１００上に第１の導電膜１０２、第１の絶縁膜１０
４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これら
に用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１
と同様である。
４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これら
に用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１
と同様である。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図３１（Ａ）
、図３２（Ａ）、図３３（Ａ）、図３４（Ａ）、図３５（Ａ）を参照）。第１のレジスト
マスク１１２の特徴は、実施の形態１と同様である。
、図３２（Ａ）、図３３（Ａ）、図３４（Ａ）、図３５（Ａ）を参照）。第１のレジスト
マスク１１２の特徴は、実施の形態１と同様である。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１
の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２
の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４及びエッチングさ
れた第１の導電膜１１５を形成する（図３１（Ｂ）、図３２（Ｂ）、図３３（Ｂ）、図３
４（Ｂ）、図３５（Ｂ）、図３６を参照）。
の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２
の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４及びエッチングさ
れた第１の導電膜１１５を形成する（図３１（Ｂ）、図３２（Ｂ）、図３３（Ｂ）、図３
４（Ｂ）、図３５（Ｂ）、図３６を参照）。
上記のように、本実施の形態では、第１のエッチングにより第１の導電膜１０２を加工
し、エッチングされた第１の導電膜１１５を形成することが実施の形態１と異なる点であ
る。
し、エッチングされた第１の導電膜１１５を形成することが実施の形態１と異なる点であ
る。
次に、第２のエッチングにより、エッチングされた第１の導電膜１１５を加工してゲー
ト電極層１１６を形成する（図３１（Ｃ）、図３２（Ｃ）、図３３（Ｃ）、図３４（Ｃ）
、図３５（Ｃ）を参照）。
ト電極層１１６を形成する（図３１（Ｃ）、図３２（Ｃ）、図３３（Ｃ）、図３４（Ｃ）
、図３５（Ｃ）を参照）。
ここで、第２のエッチングの条件等は、実施の形態１における第２のエッチングと同様
である。ただし、以下の点が異なる。
である。ただし、以下の点が異なる。
実施の形態１では、第２のエッチングのみによって第１の導電膜１０２の除去すべき領
域を完全に除去する必要がある。ここで、第１の導電膜１０２の除去すべき領域とは、ゲ
ート電極層１１６を形成する領域以外の領域をいう。
域を完全に除去する必要がある。ここで、第１の導電膜１０２の除去すべき領域とは、ゲ
ート電極層１１６を形成する領域以外の領域をいう。
ここで、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ１は、第１の
導電膜１０２の厚さに依存する。第２のエッチングは、サイドエッチングを伴うエッチン
グであり、概略等方的なエッチング（所謂、化学的なエッチング）である。そのため、実
施の形態１に示す方法では、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくする場
合に第１の導電膜１０２の除去すべき領域を完全に除去することは困難である。
導電膜１０２の厚さに依存する。第２のエッチングは、サイドエッチングを伴うエッチン
グであり、概略等方的なエッチング（所謂、化学的なエッチング）である。そのため、実
施の形態１に示す方法では、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくする場
合に第１の導電膜１０２の除去すべき領域を完全に除去することは困難である。
一方、上述のように、第１のエッチングにより第１の導電膜１０２を加工してエッチン
グされた第１の導電膜１１５を形成し、第２のエッチングによりゲート電極層１１６を形
成することで、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくすることが可能であ
る。つまり、前記間隔ｄ１を第１の導電膜１０２の厚さに対して独立に設計することがで
きるため、レイアウト設計の自由度が向上する。
グされた第１の導電膜１１５を形成し、第２のエッチングによりゲート電極層１１６を形
成することで、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくすることが可能であ
る。つまり、前記間隔ｄ１を第１の導電膜１０２の厚さに対して独立に設計することがで
きるため、レイアウト設計の自由度が向上する。
なお、第２のエッチング後の工程は、実施の形態１と同様である。すなわち、実施の形
態１と本実施の形態にて説明した方法とを組み合わせて薄膜トランジスタを作製すること
ができる。具体的には、サイドエッチングを利用してゲート電極層を形成し、更には多階
調マスクを用いてソース電極及びドレイン電極層を形成することで、一枚のフォトマスク
により薄膜トランジスタが作製される。
態１と本実施の形態にて説明した方法とを組み合わせて薄膜トランジスタを作製すること
ができる。具体的には、サイドエッチングを利用してゲート電極層を形成し、更には多階
調マスクを用いてソース電極及びドレイン電極層を形成することで、一枚のフォトマスク
により薄膜トランジスタが作製される。
以上、本実施の形態において説明したように、第１のエッチングにより第１の導電膜１
０２を加工することで、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ
１は第１の導電膜１０２の厚さに対して独立に設計することができ、レイアウト設計の自
由度が向上する。
０２を加工することで、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ
１は第１の導電膜１０２の厚さに対して独立に設計することができ、レイアウト設計の自
由度が向上する。
なお、本実施の形態に係る薄膜トランジスタの作製方法及び液晶表示装置の製造方法は
、上述した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄膜ト
ランジスタの作製方法及び液晶表示装置の製造方法と同様の効果を有することは勿論であ
る。
、上述した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄膜ト
ランジスタの作製方法及び液晶表示装置の製造方法と同様の効果を有することは勿論であ
る。
なお、実施の形態２と本実施の形態を組み合わせても良い。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る薄膜トランジスタの作製方法及び液晶
表示装置の製造方法であって、カラーフィルタ層の作製方法に特徴を有するものについて
説明する。具体的には、実施の形態１乃至実施の形態３などで説明したカラーフィルタ層
の作製工程において、印刷法やインクジェット法などを用いて選択的にカラーフィルタを
形成する態様について、図３７及び図３８を参照して説明する。
本実施の形態では、開示する発明の一態様に係る薄膜トランジスタの作製方法及び液晶
表示装置の製造方法であって、カラーフィルタ層の作製方法に特徴を有するものについて
説明する。具体的には、実施の形態１乃至実施の形態３などで説明したカラーフィルタ層
の作製工程において、印刷法やインクジェット法などを用いて選択的にカラーフィルタを
形成する態様について、図３７及び図３８を参照して説明する。
なお、図３７（Ａ）は図３（Ｇ）に対応するものであり、図３７（Ｂ）は図６（Ｇ）に
対応するものであり、図３７（Ｃ）は図９（Ｇ）に対応するものである。また、図３８（
Ａ）は図１２（Ｇ）に対応するものであり、図３８（Ｂ）は図１５（Ｇ）に対応するもの
である。
対応するものであり、図３７（Ｃ）は図９（Ｇ）に対応するものである。また、図３８（
Ａ）は図１２（Ｇ）に対応するものであり、図３８（Ｂ）は図１５（Ｇ）に対応するもの
である。
まず、実施の形態１と同様に、所望の形状の薄膜積層体１１４及びゲート電極層１１６
を形成し、第２のレジストマスク１１８を除去する（図２（Ｆ）、図５（Ｆ）、図８（Ｆ
）、図１１（Ｆ）、図１４（Ｆ）を参照）。
を形成し、第２のレジストマスク１１８を除去する（図２（Ｆ）、図５（Ｆ）、図８（Ｆ
）、図１１（Ｆ）、図１４（Ｆ）を参照）。
そして上記により形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで
は、保護膜１２６を第２の絶縁膜として用いるが、このような単層構造に限らず、２層以
上の積層構造を用いても良い。その後、第２の絶縁膜上にカラーフィルタ層１２８を形成
する（図３７（Ａ）、図３７（Ｂ）、図３７（Ｃ）、図３８（Ａ）、図３８（Ｂ）を参照
）。
は、保護膜１２６を第２の絶縁膜として用いるが、このような単層構造に限らず、２層以
上の積層構造を用いても良い。その後、第２の絶縁膜上にカラーフィルタ層１２８を形成
する（図３７（Ａ）、図３７（Ｂ）、図３７（Ｃ）、図３８（Ａ）、図３８（Ｂ）を参照
）。
既に述べたように、本実施の形態においては印刷法やインクジェット法を用いてカラー
フィルタ層１２８を形成する。ここで、開示する発明の一態様に係る薄膜積層体１１４は
、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及
び第２の導電膜１１０の積層構造となっている。このため、従来の作製方法を用いる場合
と比較して、ソース配線やゲート配線となる薄膜積層体１１４の厚みが大きくなる。これ
を利用することで、カラーフィルタ層１２８の作り分けが容易になる。
フィルタ層１２８を形成する。ここで、開示する発明の一態様に係る薄膜積層体１１４は
、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及
び第２の導電膜１１０の積層構造となっている。このため、従来の作製方法を用いる場合
と比較して、ソース配線やゲート配線となる薄膜積層体１１４の厚みが大きくなる。これ
を利用することで、カラーフィルタ層１２８の作り分けが容易になる。
例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色のカラーフィルタ層１２８がソース配線
に平行な方向に伸びるように形成する場合、ソース配線に挟まれた領域（以下、ソース配
線間領域と呼ぶ）に、ある色のカラーフィルタ層１２８を形成し、隣接するソース配線間
領域には別の色のカラーフィルタ層１２８を形成することができる。印刷法やインクジェ
ット法は、液滴を滴下することにより形成する方法であるが、薄膜積層体１１４によるソ
ース配線の存在により、液滴の不要な広がりを防止してカラーフィルタ層１２８の作り込
み精度を向上させることができる。
に平行な方向に伸びるように形成する場合、ソース配線に挟まれた領域（以下、ソース配
線間領域と呼ぶ）に、ある色のカラーフィルタ層１２８を形成し、隣接するソース配線間
領域には別の色のカラーフィルタ層１２８を形成することができる。印刷法やインクジェ
ット法は、液滴を滴下することにより形成する方法であるが、薄膜積層体１１４によるソ
ース配線の存在により、液滴の不要な広がりを防止してカラーフィルタ層１２８の作り込
み精度を向上させることができる。
なお、カラーフィルタ層１２８は、薄膜積層体１１４などに起因する表面凹凸低減の効
果を有する。この効果を有効に活用するため、本実施の形態においては、後に画素電極層
１３２が形成される領域以外の領域にもカラーフィルタ層１２８を形成する構成とした。
しかしながら、表面凹凸低減の効果を重視しないのであれば、画素電極層１３２が形成さ
れる直下の領域にのみカラーフィルタ層１２８を形成する構成としても良い。
果を有する。この効果を有効に活用するため、本実施の形態においては、後に画素電極層
１３２が形成される領域以外の領域にもカラーフィルタ層１２８を形成する構成とした。
しかしながら、表面凹凸低減の効果を重視しないのであれば、画素電極層１３２が形成さ
れる直下の領域にのみカラーフィルタ層１２８を形成する構成としても良い。
また、カラーフィルタ層を形成した後、画素電極層の形成前にオーバーコート層を形成
しても良い。オーバーコート層を形成することで画素電極の被形成面の平坦性を一層向上
させることが可能である。また、カラーフィルタ層に含まれる材料の一部が液晶材料中に
侵入することを防ぐこともできる。オーバーコート層としては、アクリル樹脂又はエポキ
シ樹脂をベースとした熱硬化性材料を用いるとよい。
しても良い。オーバーコート層を形成することで画素電極の被形成面の平坦性を一層向上
させることが可能である。また、カラーフィルタ層に含まれる材料の一部が液晶材料中に
侵入することを防ぐこともできる。オーバーコート層としては、アクリル樹脂又はエポキ
シ樹脂をベースとした熱硬化性材料を用いるとよい。
上述のように、薄膜積層体１１４による凹凸を利用してカラーフィルタ層１２８を作り
分けることにより、カラーフィルタ層１２８の塗り分け精度が向上する。また、画素電極
の被形成面の凹凸を低減させることができるため、一の工程で、カラーフィルタ層を形成
し、且つ、平坦性の向上を図ることができる。画素電極の平坦性を向上させることにより
、液晶の配向乱れを防止し、表示画質が向上する。また、カラーフィルタ層１２８を形成
するためのパターニングなどの工程が不要であるため、より一層の工程数低減につながる
。
分けることにより、カラーフィルタ層１２８の塗り分け精度が向上する。また、画素電極
の被形成面の凹凸を低減させることができるため、一の工程で、カラーフィルタ層を形成
し、且つ、平坦性の向上を図ることができる。画素電極の平坦性を向上させることにより
、液晶の配向乱れを防止し、表示画質が向上する。また、カラーフィルタ層１２８を形成
するためのパターニングなどの工程が不要であるため、より一層の工程数低減につながる
。
以降の工程については、実施の形態１乃至実施の形態３などに示した方法と同様である
ため、ここでは省略する。本実施の形態は、実施の形態１乃至実施の形態３と適宜組み合
わせて用いることができる。
ため、ここでは省略する。本実施の形態は、実施の形態１乃至実施の形態３と適宜組み合
わせて用いることができる。
（実施の形態５）
本実施の形態は、実施の形態１乃至実施の形態４において説明した方法を用いて製造し
た液晶表示装置を表示部として組み込んだ電子機器について、図３９乃至図４１を参照し
て説明する。このような電子機器としては、例えば、ビデオカメラやデジタルカメラ等の
カメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、プロジェクタ、カー
ナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）が挙げられる。
本実施の形態は、実施の形態１乃至実施の形態４において説明した方法を用いて製造し
た液晶表示装置を表示部として組み込んだ電子機器について、図３９乃至図４１を参照し
て説明する。このような電子機器としては、例えば、ビデオカメラやデジタルカメラ等の
カメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、プロジェクタ、カー
ナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）が挙げられる。
図３９（Ａ）にテレビジョン装置を示す。開示する発明の一態様を適用して製造した液
晶表示装置を筐体に組み込むことで、図３９（Ａ）に示すテレビジョン装置を完成させる
ことができる。実施の形態１乃至実施の形態３にて説明した製造方法を適用した液晶表示
装置により主画面２２３が形成され、その他付属設備としてスピーカ部２２９、操作スイ
ッチ等が備えられている。
晶表示装置を筐体に組み込むことで、図３９（Ａ）に示すテレビジョン装置を完成させる
ことができる。実施の形態１乃至実施の形態３にて説明した製造方法を適用した液晶表示
装置により主画面２２３が形成され、その他付属設備としてスピーカ部２２９、操作スイ
ッチ等が備えられている。
図３９（Ａ）に示すように、筐体２２１に実施の形態１乃至実施の形態３にて説明した
製造方法を適用した液晶表示装置２２２が組み込まれ、受信機２２５により一般のテレビ
放送の受信をはじめ、モデム２２４を介して有線又は無線による通信ネットワークに接続
することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者
間同士）の情報通信をすることもできる。
製造方法を適用した液晶表示装置２２２が組み込まれ、受信機２２５により一般のテレビ
放送の受信をはじめ、モデム２２４を介して有線又は無線による通信ネットワークに接続
することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者
間同士）の情報通信をすることもできる。
テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は筐体とは別個のリモコン
操作機２２６により行うことが可能であり、このリモコン操作機２２６にも、出力する情
報を表示する表示部２２７が設けられていても良い。
操作機２２６により行うことが可能であり、このリモコン操作機２２６にも、出力する情
報を表示する表示部２２７が設けられていても良い。
また、テレビジョン装置にも、主画面２２３の他にサブ画面２２８を設け、チャネルや
音量などを表示する構成が付加されていても良い。
音量などを表示する構成が付加されていても良い。
図４０は、テレビジョン装置の主要な構成を示すブロック図を示している。表示領域は
、画素部２５１が形成されている。信号線駆動回路２５２と走査線駆動回路２５３はＣＯ
Ｇ方式により実装されていても良い。
、画素部２５１が形成されている。信号線駆動回路２５２と走査線駆動回路２５３はＣＯ
Ｇ方式により実装されていても良い。
外部回路の構成として、映像信号の入力側では、チューナ２５４で受信した信号のうち
、映像信号を増幅する映像信号増幅回路２５５と、そこから出力される信号を赤、緑、青
の各色に対応した色信号に変換する映像信号処理回路２５６と、その映像信号を駆動回路
の入力仕様に変換するためのコントロール回路２５７等を有している。コントロール回路
２５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、
信号線側に信号分割回路２５８を設け、入力デジタル信号を整数個に分割して供給する構
成としても良い。
、映像信号を増幅する映像信号増幅回路２５５と、そこから出力される信号を赤、緑、青
の各色に対応した色信号に変換する映像信号処理回路２５６と、その映像信号を駆動回路
の入力仕様に変換するためのコントロール回路２５７等を有している。コントロール回路
２５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、
信号線側に信号分割回路２５８を設け、入力デジタル信号を整数個に分割して供給する構
成としても良い。
チューナ２５４で受信した信号のうち、音声信号は、音声信号増幅回路２５９に送られ
、その出力は音声信号処理回路２６０を経てスピーカ２６３に供給される。制御回路２６
１は受信局（受信周波数）、音量の制御情報を入力部２６２から受け、チューナ２５４及
び音声信号処理回路２６０に信号を送出する。
、その出力は音声信号処理回路２６０を経てスピーカ２６３に供給される。制御回路２６
１は受信局（受信周波数）、音量の制御情報を入力部２６２から受け、チューナ２５４及
び音声信号処理回路２６０に信号を送出する。
主画面２２３、サブ画面２２８に、実施の形態１乃至実施の形態３で説明した製造方法
を適用した液晶表示装置を用いることで、テレビジョン装置の生産性を高めることができ
る。
を適用した液晶表示装置を用いることで、テレビジョン装置の生産性を高めることができ
る。
なお、上記の構成はテレビジョン装置に限定されず、パーソナルコンピュータのモニタ
をはじめとして、駅や空港などにおける情報表示盤、街頭における広告表示盤などの大面
積の表示媒体にも適用することができる。開示する発明の一態様を用いることにより、こ
れらの表示媒体の生産性を向上させることができる。
をはじめとして、駅や空港などにおける情報表示盤、街頭における広告表示盤などの大面
積の表示媒体にも適用することができる。開示する発明の一態様を用いることにより、こ
れらの表示媒体の生産性を向上させることができる。
図３９（Ｂ）に示す携帯型のコンピュータは、本体２３１及び表示部２３２等を有する
。表示部２３２に、実施の形態１乃至実施の形態３で示した方法による液晶表示装置を用
いることで、コンピュータの生産性を高めることができる。
。表示部２３２に、実施の形態１乃至実施の形態３で示した方法による液晶表示装置を用
いることで、コンピュータの生産性を高めることができる。
図４１は、電話としての機能と、情報端末としての機能を併せ持った携帯電子機器３０
０の構成の一例である。ここで、図４１（Ａ）は正面図、図４１（Ｂ）は背面図、図４１
（Ｃ）は展開図である。携帯電子機器３００は、電話と情報端末の双方の機能を備えてお
り、音声通話以外にも様々なデータ処理が可能な、いわゆるスマートフォンと呼ばれる電
子機器である。
０の構成の一例である。ここで、図４１（Ａ）は正面図、図４１（Ｂ）は背面図、図４１
（Ｃ）は展開図である。携帯電子機器３００は、電話と情報端末の双方の機能を備えてお
り、音声通話以外にも様々なデータ処理が可能な、いわゆるスマートフォンと呼ばれる電
子機器である。
携帯電子機器３００は、筐体３０１及び筐体３０２で構成されている。筐体３０１は、
表示部３１１、スピーカ３１２、マイクロフォン３１３、操作キー３１４、ポインティン
グデバイス３１５、カメラ用レンズ３１６、外部接続端子３１７等を備え、筐体３０２は
、キーボード３２１、外部メモリスロット３２２、カメラ用レンズ３２３、ライト３２４
、イヤフォン端子３２５等を備えている。また、アンテナは筐体３０１内部に内蔵されて
いる。上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
表示部３１１、スピーカ３１２、マイクロフォン３１３、操作キー３１４、ポインティン
グデバイス３１５、カメラ用レンズ３１６、外部接続端子３１７等を備え、筐体３０２は
、キーボード３２１、外部メモリスロット３２２、カメラ用レンズ３２３、ライト３２４
、イヤフォン端子３２５等を備えている。また、アンテナは筐体３０１内部に内蔵されて
いる。上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
表示部３１１には、開示する発明の一態様に係る半導体装置が組み込まれている。なお
、表示部３１１に表示される映像（及びその表示方向）は、携帯電子機器３００の使用形
態に応じて様々に変化する。また、表示部３１１と同一面にカメラ用レンズ３１６を備え
ているため、映像を伴う音声通話（いわゆるテレビ電話）が可能である。なお、スピーカ
３１２及びマイクロフォン３１３は音声通話に限らず、録音、再生等に用いることが可能
である。カメラ用レンズ３２３（及び、ライト３２４）を用いて静止画及び動画の撮影を
行う場合には、表示部３１１はファインダーとして用いられることになる。操作キー３１
４は、電話の発信や着信、電子メール等の情報入力、画面のスクロール、カーソル移動等
に用いられる。
、表示部３１１に表示される映像（及びその表示方向）は、携帯電子機器３００の使用形
態に応じて様々に変化する。また、表示部３１１と同一面にカメラ用レンズ３１６を備え
ているため、映像を伴う音声通話（いわゆるテレビ電話）が可能である。なお、スピーカ
３１２及びマイクロフォン３１３は音声通話に限らず、録音、再生等に用いることが可能
である。カメラ用レンズ３２３（及び、ライト３２４）を用いて静止画及び動画の撮影を
行う場合には、表示部３１１はファインダーとして用いられることになる。操作キー３１
４は、電話の発信や着信、電子メール等の情報入力、画面のスクロール、カーソル移動等
に用いられる。
重なり合った筐体３０１と筐体３０２（図４１（Ａ））は、スライドし、図４１（Ｃ）
のように展開し、情報端末として使用できる。この場合には、キーボード３２１、ポイン
ティングデバイス３１５を用いた円滑な操作が可能である。外部接続端子３１７はＡＣア
ダプタやＵＳＢケーブル等の各種ケーブルと接続可能であり、充電やコンピュータ等との
データ通信を可能にしている。また、外部メモリスロット３２２に記録媒体を挿入し、よ
り大容量のデータの保存及び移動に対応できる。上記機能に加えて、赤外線などの電磁波
を用いた無線通信機能や、テレビ受信機能等を有していても良い。
のように展開し、情報端末として使用できる。この場合には、キーボード３２１、ポイン
ティングデバイス３１５を用いた円滑な操作が可能である。外部接続端子３１７はＡＣア
ダプタやＵＳＢケーブル等の各種ケーブルと接続可能であり、充電やコンピュータ等との
データ通信を可能にしている。また、外部メモリスロット３２２に記録媒体を挿入し、よ
り大容量のデータの保存及び移動に対応できる。上記機能に加えて、赤外線などの電磁波
を用いた無線通信機能や、テレビ受信機能等を有していても良い。
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態３にて説明し
た液晶表示装置の製造方法を適用して作製することができるため、これら電子機器の生産
性を向上させることができる。
た液晶表示装置の製造方法を適用して作製することができるため、これら電子機器の生産
性を向上させることができる。
従って、開示する発明の一態様を適用することで、これらの電子機器の製造コストを大
幅に削減することができる。
幅に削減することができる。
１００ 基板
１０２ 導電膜
１０４ 絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 導電膜
１１２ レジストマスク
１１４ 薄膜積層体
１１５ 導電膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ レジストマスク
１２０ ドレイン電極層
１２０Ａ ドレイン電極層
１２０Ｂ ドレイン電極層
１２０Ｃ ドレイン電極層
１２０Ｄ ドレイン電極層
１２２ ドレイン領域
１２６ 保護膜
１２８ カラーフィルタ層
１３０ 開口部
１３１ 開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ スリット部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角部
１６０Ａ 開口部
１６０Ｂ 開口部
１６１ 開口部
１７０ レジストマスク
１７１ レジストマスク
２２１ 筐体
２２２ 液晶表示装置
２２３ 主画面
２２４ モデム
２２５ 受信機
２２６ リモコン操作機
２２７ 表示部
２２８ サブ画面
２２９ スピーカ部
２３１ 本体
２３２ 表示部
２５１ 画素部
２５２ 信号線駆動回路
２５３ 走査線駆動回路
２５４ チューナ
２５５ 映像信号増幅回路
２５６ 映像信号処理回路
２５７ コントロール回路
２５８ 信号分割回路
２５９ 音声信号増幅回路
２６０ 音声信号処理回路
２６１ 制御回路
２６２ 入力部
２６３ スピーカ
３００ 携帯電子機器
３０１ 筐体
３０２ 筐体
３１１ 表示部
３１２ スピーカ
３１３ マイクロフォン
３１４ 操作キー
３１５ ポインティングデバイス
３１６ カメラ用レンズ
３１７ 外部接続端子
３２１ キーボード
３２２ 外部メモリスロット
３２３ カメラ用レンズ
３２４ ライト
３２５ イヤフォン端子
１０２ 導電膜
１０４ 絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 導電膜
１１２ レジストマスク
１１４ 薄膜積層体
１１５ 導電膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ レジストマスク
１２０ ドレイン電極層
１２０Ａ ドレイン電極層
１２０Ｂ ドレイン電極層
１２０Ｃ ドレイン電極層
１２０Ｄ ドレイン電極層
１２２ ドレイン領域
１２６ 保護膜
１２８ カラーフィルタ層
１３０ 開口部
１３１ 開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ スリット部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角部
１６０Ａ 開口部
１６０Ｂ 開口部
１６１ 開口部
１７０ レジストマスク
１７１ レジストマスク
２２１ 筐体
２２２ 液晶表示装置
２２３ 主画面
２２４ モデム
２２５ 受信機
２２６ リモコン操作機
２２７ 表示部
２２８ サブ画面
２２９ スピーカ部
２３１ 本体
２３２ 表示部
２５１ 画素部
２５２ 信号線駆動回路
２５３ 走査線駆動回路
２５４ チューナ
２５５ 映像信号増幅回路
２５６ 映像信号処理回路
２５７ コントロール回路
２５８ 信号分割回路
２５９ 音声信号増幅回路
２６０ 音声信号処理回路
２６１ 制御回路
２６２ 入力部
２６３ スピーカ
３００ 携帯電子機器
３０１ 筐体
３０２ 筐体
３１１ 表示部
３１２ スピーカ
３１３ マイクロフォン
３１４ 操作キー
３１５ ポインティングデバイス
３１６ カメラ用レンズ
３１７ 外部接続端子
３２１ キーボード
３２２ 外部メモリスロット
３２３ カメラ用レンズ
３２４ ライト
３２５ イヤフォン端子
Claims (1)
- ゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の半導体層と、
前記半導体層上のソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極、並びに半導体を覆う絶縁膜と、を有し、
前記ゲート電極の側面と、前記ゲート絶縁膜と、前記絶縁膜とに囲まれた空洞を有することを特徴する薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014081525A JP5788052B2 (ja) | 2008-02-27 | 2014-04-11 | 薄膜トランジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008046601 | 2008-02-27 | ||
| JP2008046601 | 2008-02-27 | ||
| JP2014081525A JP5788052B2 (ja) | 2008-02-27 | 2014-04-11 | 薄膜トランジスタ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009040576A Division JP5525166B2 (ja) | 2008-02-27 | 2009-02-24 | 液晶表示装置及びその製造方法、電子機器 |
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| Publication Number | Publication Date |
|---|---|
| JP2014160849A true JP2014160849A (ja) | 2014-09-04 |
| JP5788052B2 JP5788052B2 (ja) | 2015-09-30 |
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|---|---|---|---|
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|---|---|---|---|
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| TW (1) | TWI483049B (ja) |
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|---|---|---|---|---|
| US8101442B2 (en) * | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| US7749820B2 (en) * | 2008-03-07 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof |
| US8207026B2 (en) * | 2009-01-28 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US7989234B2 (en) | 2009-02-16 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
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| JP5539765B2 (ja) * | 2009-03-26 | 2014-07-02 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| US8456586B2 (en) | 2009-06-11 | 2013-06-04 | Apple Inc. | Portable computer display structures |
| US8408780B2 (en) | 2009-11-03 | 2013-04-02 | Apple Inc. | Portable computer housing with integral display |
| US8743309B2 (en) | 2009-11-10 | 2014-06-03 | Apple Inc. | Methods for fabricating display structures |
| US9143668B2 (en) | 2010-10-29 | 2015-09-22 | Apple Inc. | Camera lens structures and display structures for electronic devices |
| US8467177B2 (en) | 2010-10-29 | 2013-06-18 | Apple Inc. | Displays with polarizer windows and opaque masking layers for electronic devices |
| US9894781B2 (en) | 2012-06-06 | 2018-02-13 | Apple Inc. | Notched display layers |
| US11637919B2 (en) | 2019-12-03 | 2023-04-25 | Apple Inc. | Handheld electronic device |
| US11503143B2 (en) | 2019-12-03 | 2022-11-15 | Apple Inc. | Handheld electronic device |
| US12003657B2 (en) | 2021-03-02 | 2024-06-04 | Apple Inc. | Handheld electronic device |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242674A (ja) * | 1984-05-17 | 1985-12-02 | Oki Electric Ind Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPS6269680A (ja) * | 1985-09-24 | 1987-03-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS6273669A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置の製造方法 |
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
| JP2001102573A (ja) * | 1999-09-29 | 2001-04-13 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JP2008009372A (ja) * | 2006-06-29 | 2008-01-17 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| WO2008099528A1 (ja) * | 2007-02-13 | 2008-08-21 | Sharp Kabushiki Kaisha | 表示装置、表示装置の製造方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122123A (en) | 1980-03-03 | 1981-09-25 | Shunpei Yamazaki | Semiamorphous semiconductor |
| JPH0311744A (ja) | 1989-06-09 | 1991-01-21 | Citizen Watch Co Ltd | 薄膜トランジスタの製造方法 |
| JPH03161938A (ja) | 1989-11-20 | 1991-07-11 | Seiko Instr Inc | 薄膜トランジスタの製造方法 |
| JPH04188770A (ja) * | 1990-11-22 | 1992-07-07 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP3161938B2 (ja) * | 1995-05-11 | 2001-04-25 | キヤノン株式会社 | 超伝導線の製造方法 |
| EP0775931B1 (en) | 1995-11-21 | 2005-10-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a liquid crystal display |
| JPH09292633A (ja) * | 1996-02-27 | 1997-11-11 | Canon Inc | カラー液晶表示装置の製造方法 |
| JPH1084669A (ja) * | 1996-09-10 | 1998-03-31 | Fuji Electric Co Ltd | 電力変換装置のノイズフィルタ |
| US6493048B1 (en) | 1998-10-21 | 2002-12-10 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| US6858898B1 (en) * | 1999-03-23 | 2005-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR100325079B1 (ko) | 1999-12-22 | 2002-03-02 | 주식회사 현대 디스플레이 테크놀로지 | 고개구율 및 고투과율 액정표시장치의 제조방법 |
| KR100494683B1 (ko) | 2000-05-31 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크 |
| US7223643B2 (en) | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP4570278B2 (ja) * | 2000-08-28 | 2010-10-27 | シャープ株式会社 | アクティブマトリクス基板 |
| TW488080B (en) | 2001-06-08 | 2002-05-21 | Au Optronics Corp | Method for producing thin film transistor |
| JP2003179069A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法 |
| US20040224241A1 (en) | 2003-02-03 | 2004-11-11 | Samsung Electronics Co., Ltd. | Thin film transistor array panel, manufacturing method thereof, and mask therefor |
| US7579220B2 (en) * | 2005-05-20 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device manufacturing method |
| KR101201017B1 (ko) | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101225440B1 (ko) | 2005-06-30 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR20070019457A (ko) * | 2005-08-12 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정표시장치 |
| US8149346B2 (en) | 2005-10-14 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP5105811B2 (ja) | 2005-10-14 | 2012-12-26 | 株式会社半導体エネルギー研究所 | 表示装置 |
| EP2479604B1 (en) | 2005-12-05 | 2015-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| EP2270583B1 (en) | 2005-12-05 | 2017-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration |
| JP2007227440A (ja) * | 2006-02-21 | 2007-09-06 | Idemitsu Kosan Co Ltd | Ｔｆｔ基板及びその製造方法 |
| TWI322288B (en) | 2006-03-07 | 2010-03-21 | Au Optronics Corp | Manufacture method of pixel array substrate |
| KR101296653B1 (ko) * | 2007-10-05 | 2013-08-14 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| KR101243824B1 (ko) * | 2008-09-24 | 2013-03-18 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242674A (ja) * | 1984-05-17 | 1985-12-02 | Oki Electric Ind Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPS6269680A (ja) * | 1985-09-24 | 1987-03-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS6273669A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置の製造方法 |
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
| JP2001102573A (ja) * | 1999-09-29 | 2001-04-13 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JP2008009372A (ja) * | 2006-06-29 | 2008-01-17 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| WO2008099528A1 (ja) * | 2007-02-13 | 2008-08-21 | Sharp Kabushiki Kaisha | 表示装置、表示装置の製造方法 |
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