JP2001102573A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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Abstract

(57)【要約】 【課題】 高い電流駆動力並びに十分な短チャネル効果
の抑制機能を保つと同時に寄生容量を抑制し、十分に短
チャネル効果を抑制しながら高速の動作を実現する。 【解決手段】 ソース・ドレイン領域７間のチャネル領
域４上に、一部がソース・ドレイン領域７と重なるよう
に、ゲート絶縁膜を介してゲート電極６が形成された電
界効果トランジスタにおいて、ゲート絶縁膜は、チャネ
ル領域４上が誘電率の高いＴｉＯ2 膜１１で形成され、
ソース・ドレイン領域７とゲート電極６との重なる領域
で、且つ少なくともゲート電極端部側が誘電率の低い酸
化シリコン膜９’で形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造（ＭＩ
Ｓ構造を含む）の電界効果トランジスタに係わり、特に
ゲート絶縁膜の改良をはかった電界効果トランジスタ及
びその製造方法に関する。
【０００２】
【従来の技術】図１７は、従来のＭＯＳ型電界効果トラ
ンジスタの素子構造を示す断面図であり、ここではｎチ
ャネル電界効果トランジスタを例に取って示す。図中の
１はｐ型シリコン基板、２は素子分離領域、３はｐウェ
ル領域、４はｎチャネル（電界効果トランジスタのしき
い値電圧調整のための不純物）、５はＳｉＯ2 等のゲー
ト絶縁膜、６は多結晶シリコン膜等からなるゲート電
極、７はソース・ドレイン領域、８は配線、９は層間絶
縁膜である。
【０００３】上記構成の電界効果トランジスタは、ゲー
ト電極６に覆われる領域全体に渡ってゲート絶縁膜５が
一様な物質で形成されている。素子の電流駆動力を高め
ると言う観点からはゲート絶縁膜５の誘電率を高く設定
することが好ましいが、このことは同時にゲート電極６
とソース・ドレイン領域７との重なり部分の容量を増大
させると言う結果をも引き起こす。重なり部分の容量増
大は、素子の寄生容量の増大を意味し素子の遅延時間を
長くする、つまり素子の動作速度を低下させると言う問
題を引き起こしてしまう。特に、ＣＭＯＳインバータに
おけるｐＭＯＳの電源と反対側、並びにｎＭＯＳのグラ
ウンドと反対側はミラー容量のためにこの問題が大き
い。
【０００４】ゲート電極６とソース・ドレイン領域７と
の重なり部分の容量を低減するためにはゲート絶縁膜５
を誘電率の低い物質で形成すればよいが、そのようにす
ることは素子の電流駆動力を低下させるために、やはり
素子の動作速度を低下させると言う問題を引き起こして
しまう。さらに、ゲート絶縁膜５を誘電率の低い物質で
形成することは、チャネル領域の電荷に対するゲート電
極６の制御性を弱めることをも意味するので、短チャネ
ル効果の増大と言う問題をも引き起こしてしまう。
【０００５】
【発明が解決しようとする課題】このように従来、ゲー
ト電極とソース・ドレイン領域との間に形成される容量
を低減すると言う観点からは、ゲート絶縁膜の誘電率は
低いことが好ましく、短チャネル効果の抑制及び素子の
電流駆動力の増大と言う観点からは、ゲートとチャネル
領域との間に形成される容量は大きいことが好ましいた
めにゲート絶縁膜の誘電率は高いことが好ましい。その
ために、従来の素子においては、十分な短チャネル効果
の抑制並びに十分な電流駆動力を実現すると同時に、素
子の寄生容量を十分に低減することは不可能であった。
そして、このことが素子の高速動作の実現への大きな障
害となっていた。
【０００６】本発明は、上記問題点を解決するために成
されたもので、その目的とするところは、高い電流駆動
力並びに十分な短チャネル効果の抑制機能を保つと同時
に寄生容量を抑制し、十分に短チャネル効果を抑制しつ
つ高速の動作を実現し得る電界効果トランジスタを提供
することにある。
【０００７】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
【０００８】即ち本発明は、ソース・ドレイン領域間の
チャネル領域上に、一部がソース・ドレイン領域と重な
るように、ゲート絶縁膜を介してゲート電極が形成され
た電界効果トランジスタにおいて、前記ソース・ドレイ
ン領域の少なくとも一方と前記ゲート電極との重なる領
域で、且つ少なくともゲート電極端部側のゲート絶縁膜
の誘電率が、前記チャネル領域上のゲート絶縁膜の誘電
率よりも低いことを特徴とする。
【０００９】また本発明は、ソース・ドレイン領域間の
チャネル領域上に、一部がソース・ドレイン領域と重な
るように、ゲート絶縁膜を介してゲート電極が形成され
た電界効果トランジスタにおいて、前記ソース・ドレイ
ン領域の少なくとも一方と前記ゲート電極との重なる領
域で、且つ少なくともゲート電極端部側のゲート絶縁膜
の誘電率が、基板に垂直方向の全領域に渡って、前記チ
ャネル領域上のゲート絶縁膜の誘電率よりも低いことを
特徴とする。
【００１０】また本発明は、ソース・ドレイン領域間の
チャネル領域上に、一部がソース・ドレイン領域と重な
るように、ゲート絶縁膜を介してゲート電極が形成され
た電界効果トランジスタにおいて、前記ゲート絶縁膜
は、前記チャネル領域上が誘電率の高い材料で形成さ
れ、前記ソース・ドレイン領域の少なくとも一方と前記
ゲート電極との重なる領域で、且つ少なくともゲート電
極端部側が誘電率の低い材料で形成されていることを特
徴とする。
【００１１】また本発明は、電界効果トランジスタの製
造方法において、半導体基板上に誘電率の高い第１のゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
基板の表面層に前記ゲート電極と自己整合的にソース・
ドレイン領域を形成する工程と、第１のゲート絶縁膜を
その側面側から一部除去する工程と、第１のゲート絶縁
膜を一部除去した領域に誘電率の低い第２のゲート絶縁
膜を形成する工程とを含むことを特徴とする。
【００１２】また本発明は、電界効果トランジスタの製
造方法において、半導体基板上に誘電率の高い第１のゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極の側面に導電膜を選択的に形成する工程と、
前記基板の表面層に前記ゲート電極と自己整合的にソー
ス・ドレイン領域を形成する工程と、前記導電膜と基板
との間の領域に誘電率の低い第２のゲート絶縁膜を形成
する工程とを含むことを特徴とする。
【００１３】ここで、本発明の望ましい実施態様として
は次のものがあげられる。
【００１４】(1) 誘電率の高い材料は、チャネル領域上
からソース・ドレイン領域上に一部延在していること。
【００１５】(2) 誘電率の低い材料は空隙からなるこ
と。
【００１６】(3) ソース・ドレイン領域のゲート電極と
重なる領域と、ゲート電極との間の領域の少なくとも一
部に空隙を有すること。
【００１７】(4) 空隙が、ゲート絶縁膜のチャネル領域
と接する部分には存在しないこと。
【００１８】(5) 第１のゲート絶縁膜の誘電率が酸化シ
リコンの誘電率よりも高いこと。
【００１９】(6) 第１のゲート絶縁膜は、チャネル長方
向の長さが、基板厚み方向に対して基板側及びゲート電
極側で長く、中央部で短いこと。
【００２０】(6) 第１のゲート絶縁膜に対し、異方性エ
ッチングを施した後に等方性エッチングを施すこと。
【００２１】（作用）本発明によれば、チャネル領域上
のゲート絶縁膜の誘電率は高く設定されているので、短
チャネル効果が有効に抑制されると同時に高い電流駆動
力が実現され、またソース領域並びにドレイン領域上の
ゲート絶縁膜の誘電率は低く設定されているので、寄生
容量の低減もまた同時にはかられる。その結果として、
短チャネル効果を十分に抑制するのと同時に高速の動作
を実現することが可能となる。
【００２２】また、ソース領域ないしドレイン領域上の
ゲート絶縁膜中に空隙を形成することにより、ソース領
域及びドレイン領域とゲート電極との間に形成される容
量を更に低減することができる。その結果として、短チ
ャネル効果の抑制と高速動作の実現をより有効に達成す
ることが可能となる。
【００２３】ここで、本発明のように高誘電率膜を用い
ても寄生容量の増加を抑制できる効果について説明して
おく。
【００２４】図１５は、本発明構造と従来構造におけ
る、単位幅当たりの寄生容量（全負荷容量からゲート容
量（ゲートとチャネルとの間に形成される容量）を差し
引いた値）の、ゲート絶縁膜の誘電率に対する依存性を
示す図である。○印で示すのは、ゲート下の絶縁膜が一
様な誘電率である場合（図１６（ａ））、△印で示すの
は、ゲート下の絶縁膜の誘電率がチャネル上のみ高い誘
電率で、ソースとドレインの上は誘電率が３．９の場合
である（図１６（ｂ））。何れの場合も、横軸はチャネ
ル上のゲート絶縁膜の誘電率で、縦軸は単位幅当たりの
寄生容量である。
【００２５】素子のパラメータは以下の通りとした。
【００２６】ゲート長＝５０ｎｍ ゲートとソース・ドレインとの重なり部分の長さ＝７ｎ
ｍ ゲート絶縁膜の厚さ＝１．５ｎｍ×高誘電率膜の誘電率
／３．９ ウェルの不純物濃度＝１×１０18ｃｍ-3 図１５のグラフから、△の寄生容量は○のそれに比べて
３から４割ほど減っている。今回調べた素子において
は、ゲート容量は約１ｆＦ／μｍであり、全負荷容量は
△の場合は○のそれに比べて１から２割ほど減っている
ことになる。遅延時間が負荷容量に比例することを考え
ると、図１６（ｂ）の構造においては図１６（ａ）の構
造に比べて遅延時間が１から２割ほど短くなる、換言す
ると△の構造の方が高速化されるということになる。
【００２７】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
【００２８】なお、本発明は以下の実施形態に限定され
るものではなく、種々変更して用いることができる。
【００２９】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＭＯＳ型電界効果トランジスタの素
子構造を示す断面図である。
【００３０】本実施形態では、ｎチャネル電界効果トラ
ンジスタを例に取って示す。不純物の導電型を逆にすれ
ばｐチャネル電界効果トランジスタの場合にも全く同様
であり、また光蝕刻法等の方法を用いて基板内の特定の
領域のみに不純物を注入する等の方法を用いれば、相補
型電界効果トランジスタの場合も全く同様の効果が得ら
れる。
【００３１】ｐ型シリコン基板１上に、トレンチ素子分
離法により素子分離領域２が形成されている。素子分離
領域２で囲まれてｐウェル領域３が形成され、このｐウ
ェル領域３の表面層にはｎチャネル（電界効果トランジ
スタのしきい値電圧調整のための不純物）４が形成され
ている。チャネル領域４上にはＴｉＯ2 等の第１のゲー
ト絶縁膜１１が形成され、このゲート絶縁膜１１上には
多結晶シリコンからなるゲート電極６が形成されてい
る。チャネル領域４を挟んでｐウェル領域３の表面層に
ソース・ドレイン領域７が形成されている。ここで、ゲ
ート電極６はソース・ドレイン領域７と一部重なるよう
に形成され、ゲート絶縁膜１１はソース・ドレイン領域
７とゲート電極６との間が一部除去されている。
【００３２】これらの上には、層間絶縁膜９が形成され
ている。層間絶縁膜９は、ゲート電極６とソース・ドレ
イン領域７間のゲート絶縁膜１１を一部除去した部分に
も埋め込まれ、この埋め込み部分で第２のゲート絶縁膜
９’を形成している。層間絶縁膜９にはソース・ドレイ
ン領域７及びゲート電極６を配線と接続するためのコン
タクトホールが設けられ、各々のコンタクトホールを埋
め込むように層間絶縁膜９上に配線８が形成されてい
る。
【００３３】本実施形態の電界効果トランジスタは、ゲ
ート絶縁膜の誘電率がチャネル領域４上の領域とソース
・ドレイン領域７上の領域とで異なる値を有する点に特
徴がある。即ち、チャネル領域４上の領域においてはゲ
ート絶縁膜（第１のゲート絶縁膜１１）は高い誘電率を
有するためにゲート電極６のチャネル領域４の電荷に対
する制御性は高く保たれ、そのために短チャネル効果は
十分に抑制されると共に高い電流駆動力が得られる。ま
た、ソース・ドレイン領域７の上の領域においてはゲー
ト絶縁膜（第２のゲート絶縁膜９’）は低い誘電率を有
するために、ソース・ドレイン領域７とゲート電極６と
の間に形成される容量は低く抑えられ、寄生容量の低減
が図られる。
【００３４】次に、本実施形態の電界効果トランジスタ
の製造方法について説明する。まず、図２（ａ）に示す
ように、ｐ型シリコン基板１にトレンチ素子分離法によ
り素子分離領域２を形成し、ｐウェル形成領域に例えば
Ｂイオンを１００ｋｅＶ，２．０×１０13ｃｍ-2で注入
し、その後に１０５０℃，３０秒の熱工程によりｐウェ
ル領域３を形成する。
【００３５】次いで、図２（ｂ）に示すように、ｐウェ
ル領域３中に、所望のしきい値電圧を得るために、例え
ばＢイオンを３０ｋｅＶ，１．０×１０13ｃｍ-2で注入
し、チャネル領域４の表面の濃度を調節する。次いで、
図２（ｃ）に示すように、ＣＶＤ法等の方法を用いるこ
とにより、第１のゲート絶縁膜となる厚さ１５ｎｍのＴ
ｉＯ2 膜１１を形成する。
【００３６】次いで、図２（ｄ）に示すように、ＴｉＯ
2 膜１１の上にＬＰＣＶＤ法により厚さ２００ｎｍの多
結晶シリコン膜を堆積し、ＲＩＥ法等の異方性エッチン
グを施すことによりこの多結晶シリコン膜を加工してゲ
ート電極６を形成する。さらに、ＴｉＯ2 膜１１にも異
方性エッチングを施す。
【００３７】次いで、図３（ｅ）に示すように、例えば
Ａｓイオンを５０ｋｅＶ，５．０×１０15ｃｍ-2で注入
する。そして、熱工程によりソース・ドレイン領域７を
形成する。次いで、図３（ｆ）に示すように、ＣＤＥ法
等の等方性エッチングをＴｉＯ2膜１１に施すことによ
り、ソース・ドレイン領域７上の一部にあるＴｉＯ2 膜
１１を除去する。
【００３８】次いで、図３（ｇ）に示すように、層間絶
縁膜としてＣＶＤ法で酸化シリコン膜９を５００ｎｍ堆
積したのち、ＲＩＥ法にてソース・ドレイン領域７及び
ゲート電極６上にコンタクトホール１２を開孔する。こ
のとき、ＴｉＯ2 膜１１を除去した領域に酸化シリコン
膜９が十分に回り込むようにする。
【００３９】これ以降は、スパッタ法等によりシリコン
基板１全面に、例えばＳｉを１％含有する厚さ３００ｎ
ｍのＡｌ膜を形成する。そして、Ａｌ膜にＲＩＥ法等の
異方性エッチングを施すことにより配線８を形成するこ
とにより、前記図１に示す構造の電界効果トランジスタ
が完成することになる。
【００４０】本実施形態においては、ｎチャネルのＭＯ
Ｓ型電界効果トランジスタを例に取って説明したが、不
純物の導電型を逆にすればｐチャネルのＭＯＳ型電界効
果トランジスタの場合にも、そして光蝕刻法等の方法を
用いて基板内の特定の領域のみに不純物を導入すれば相
補型電界効果トランジスタに対しても同様に適用でき
る。また、それらを一部として含む半導体装置に適用す
ることもできる。
【００４１】また、電界効果トランジスタの他に、バイ
ポーラ型トランジスタや単一電子トランジスタ等の他の
能動素子、ないしは抵抗体やダイオードやインダクタや
キャパシタ等の受動素子をも含む半導体装置の一部とし
て電界効果トランジスタを形成する場合にも用いること
ができる。さらに、ＳＯＩ構造の素子にも同様に適用す
ることができる。
【００４２】また、本実施形態では、ｎ型半導体層を形
成するための不純物としてＡｓを、ｐ型半導体層を形成
するための不純物としてＢを用いたが、ｎ型半導体層を
形成するための不純物として他のＶ族不純物を用いた
り、ｐ型半導体層を形成するための不純物として他の I
II族不純物を用いてもよい。さらに、III 族やＶ族の不
純物をそれらを含む化合物の形で導入してもよい。
【００４３】また、本実施形態では、不純物の導入をイ
オン注入を用いて行ったが、イオン注入以外の固相拡散
や気相拡散等の方法を用いてもよい。さらに、不純物を
含有する半導体を堆積するないしは成長させる等の方法
を用いてもよい。
【００４４】また、本実施形態では、シングルドレイン
構造の素子を示したが、シングルドレイン構造以外の、
ＬＤＤ構造やＧＤＤ構造等の構造の素子を構築したとし
てもよい。さらに、ポケット構造やエレベート構造等の
素子を用いてもよい。
【００４５】また、本実施形態では、ソース・ドレイン
領域７への不純物の導入をゲート電極６ないしゲート絶
縁膜９’の加工に先立って行っているが、不純物の導入
と加工との順序は本質ではなく、逆の順序で行ってもよ
い。
【００４６】また、本実施形態では、シリサイド化には
言及していないが、ソース・ドレイン領域７ないしゲー
ト電極６に対してシリサイド化を施してもよい。さら
に、ソース・ドレイン領域７上に金属層を堆積ないしは
成長させる等の方法を用いてもよい。
【００４７】また、本実施形態では、配線のための金属
層の形成はスパッタ法を用いて行っているが、スパッタ
法以外に例えば堆積法等の異なる方法を用いて金属層を
形成してもよい。さらに、金属の選択成長等の方法を用
いてもよい。
【００４８】また、本実施形態では、ゲート電極６への
不純物の導入はソース・ドレイン形成のための不純物の
注入と同時に行ったが、ソース・ドレイン形成のための
不純物の導入と別の工程でゲート電極６の不純物導入を
行ってもよい。さらに、ゲート電極６への不純物の導入
も本実施形態で示したイオン注入の方法に限るものでは
なく、固相拡散や気相拡散の方法で導入したり、不純物
を含有するシリコン膜を形成する等の方法を用いてもよ
い。
【００４９】また、本実施形態では、ゲート電極６には
多結晶シリコンを用いたが、単結晶シリコンや非晶質シ
リコンや金属、金属を含む化合物等、ないしはそれらの
積層等で形成してもよい。さらに、ゲート電極６の上部
は多結晶シリコンが露出する構造であるが、上部に酸化
シリコンや窒化シリコン等の絶縁物を設けてもよい。
【００５０】また、本実施形態では、ゲート電極６の形
成はゲート電極材料を堆積した後に異方性エッチングを
施すと言う方法で形成しているが、例えばダマシンプロ
セス等のような埋め込みの方法を用いてゲート電極６を
形成してもよい。
【００５１】また、本実施形態では、第１のゲート絶縁
膜１１として堆積法により形成したＴｉＯ2 膜を用いた
が、窒化膜や窒化酸化膜ないしは積層等の他の絶縁膜を
用いてもよい。さらに、Ｔａ2 Ｏ5 等の他の高誘電体膜
をゲート絶縁膜１１として用いてもよい。但し、本発明
の方法により効果がもたらされることの本質はゲート絶
縁膜の誘電率が場所により異なることにある。そのた
め、ゲート絶縁膜の内で誘電率の高い領域を従来のゲー
ト絶縁膜によく用いられていた酸化シリコン膜等のあま
り誘電率の高くない物質で形成したとすると、本発明の
効果はあまり大きくはならない。それ故、ゲート絶縁膜
の誘電率の高い領域は酸化シリコンよりも大きな誘電率
を有する物質で形成されている場合に本発明の効果は著
しい。
【００５２】また、ゲート絶縁膜の形成方法は堆積法に
限るものではなく、スパッタ法等の他の方法を用いても
よい。さらに、ゲート絶縁膜として或る物質の酸化物を
用いる等の場合には、まずその物質の膜を形成しておい
てそれを酸化する等の方法を用いてもよい。またさら
に、ゲート絶縁膜に強誘電体膜を用いた素子を形成して
もよい。
【００５３】また、本実施形態では、ゲート絶縁膜に対
する等方性エッチングは気相反応を用いる方法で行って
いるが、これを例えば薬液に浸漬する等の方法で行って
もよい。
【００５４】また、本実施形態では、ゲートの側壁を形
成していないが、ゲート側壁を形成してもよい。さら
に、本実施形態では、素子分離をトレンチ素子分離法を
用いて行ったが、例えば局所酸化法やメサ型素子分離法
等の他の方法を用いて素子分離を行ってもよい。
【００５５】また、本実施形態では、ゲート電極形成後
の後酸化には言及していないが、後酸化工程を行っても
よい。さらに、本実施形態では、層間絶縁膜９として酸
化シリコン膜を用いているが、例えば低誘電率材料等の
酸化シリコン以外の物質を層間絶縁膜に用いてもよい。
また、層間絶縁膜９とゲート側壁とを異なる物質で形成
する場合には自己整合コンタクトを形成することも可能
である。さらに、本実施形態では、配線８が一層のみの
半導体装置の場合を示したが、素子や配線等が二層以上
形成してもよい。
【００５６】また、本実施形態では、ゲート電極下にお
けるＴｉＯ2 膜（誘電率の高い膜）１１とＳｉＯ2 膜
（誘電率の低い膜）９’との境界が、ほぼソース・ドレ
イン領域７の端部と一致しているが、このことは本質的
ではない。
【００５７】図４に示すように本実施形態に示したより
もチャネル中央部分に近い所、又は図５に示すように本
実施形態に示したよりもチャネル中央部分に遠い所に境
界が形成されていてもよい。但し、基板の直上からゲー
ト電極６の直下まで誘電率の低い物質で形成されている
領域がチャネル領域４上のゲート絶縁膜に有ると、そこ
においては局所的なしきい値電圧が深くなり、このこと
は素子の電流駆動力を低減させることになる。それ故、
チャネル領域４上の任意の点において、その上のゲート
絶縁膜は基板の直上からゲート電極６の直下までの間の
少なくとも一箇所においては誘電率の高い物質で形成さ
れていることが好ましい。
【００５８】また、殊に酸化シリコンよりも誘電率の高
い物質をゲート絶縁膜に用いたいわゆる高誘電体ゲート
絶縁膜素子においては、ゲート絶縁膜の厚さが厚いため
に、ソース・ドレイン領域７の上のゲート絶縁膜が全て
誘電率の低い物質で形成されていると、実質的にゲート
電極６とソース・ドレイン領域７との重なりが存在しな
いのと同様になる。このような場合にはやはり素子の電
流駆動力が低くなることが知られているので、ソース・
ドレイン領域７上のゲート絶縁膜に誘電率の高い物質で
形成されている領域が存在することが好ましい。
【００５９】また、ゲート絶縁膜の内で誘電率の高い領
域を酸化シリコン膜よりも誘電率の高い物質で形成し
た、いわゆる高誘電体ゲート絶縁膜素子においては、ゲ
ート電極と基板との間隔が長くなるために電気力線の分
布は必ずしも基板表面と垂直ではなくなる。そのために
図４に示したように、ゲート絶縁膜が誘電率の低い物質
で形成されている領域がチャネル上にも存在する場合で
も、素子の電流駆動力の低下は極めて小さくなる。それ
故、本発明を適用するに当たってはゲート絶縁膜の誘電
率の高い領域は酸化シリコンよりも大きな誘電率を有す
る物質で形成されていることが好ましい。
【００６０】また、本実施形態では、ソース・ドレイン
領域７とゲート電極６の重なる領域の少なくとも一部に
おいては基板の直上からゲート電極６の直下までゲート
絶縁膜が誘電率の低い物質で形成されている。このこと
は必ずしも必要ではなく、図６に示すように基板の直上
は誘電率の高い物質で形成されていてもよい。同様に、
図７に示すように、ゲート電極６の直下は誘電率の高い
物質で形成されていてもよい。同様に、図８に示すよう
に、基板の直上及びゲート電極６の直下の両方が誘電率
の高い物質で形成されていてもよい。但し、ソース・ド
レイン領域７とゲート電極６との間に形成される容量を
抑制するためには、ソース・ドレイン領域７の少なくと
も一部においては基板の直上からゲート電極６の直下ま
で誘電率の低い物質で形成されていることが好ましい。
【００６１】なお、図４〜図８においては単一のトラン
ジスタのみの構造を示してある。これらの図４〜図８に
示す変形例は、単一のトランジスタの場合に限定される
ものではなく、上に記したのと同様の変形が可能であ
り、かつ同様の効果が得られることは勿論のことであ
る。
【００６２】（第２の実施形態）次に、図９を用いて本
発明の第２の実施形態に係わるＭＯＳ型電界効果トラン
ジスタを説明する。
【００６３】本実施形態では、第１の実施形態の図２
（ｂ）の工程の後に、図９（ａ）に示すように、７００
℃の酸素雰囲気で基板表面を酸化することにより、厚さ
１ｎｍの酸化シリコン膜１３を形成する。そして、ＣＶ
Ｄ法等の方法を用いることにより、厚さ１５ｎｍのＴｉ
Ｏ2 膜１１を形成する。
【００６４】次いで、図９（ｂ）に示すように、ＴｉＯ
2 膜１１の上にＬＰＣＶＤ法により厚さ２００ｎｍの多
結晶シリコン膜を堆積し、ＲＩＥ法等の異方性エッチン
グを施すことにより多結晶シリコン膜を加工してゲート
電極６を形成する。さらに、ＴｉＯ2 膜１１にも異方性
エッチングを施す。
【００６５】次いで、図９（ｃ）に示すように、エピタ
キシャル成長等の方法を用いることに、よりゲート電極
６の周囲にシリコン層１４を形成する。ここで、基板の
表面には酸化シリコン膜１３が形成されているので、シ
リコン層は成長せず、ゲート電極６の周囲のみに選択的
にシリコン層１４を成長させることができる。
【００６６】次いで、図９（ｄ）に示すように、例えば
Ａｓイオンを５０ｋｅＶ，５．０×１０15ｃｍ-2で注入
する。そして、熱工程を施すことによりソース・ドレイ
ン領域７を形成する。これ以降は、第１の実施形態の図
３（ｇ）以降に示す工程と同様である。
【００６７】本実施形態においても、第１の実施形態に
記したような種々の変形が可能であり、同様の効果が得
られる。また、本実施形態では、ゲート電極６に接して
形成されるシリコン層１４をファセットの生ずる条件で
形成しているが、この条件に限るものではなく、ファセ
ットの生じない条件でシリコン層１４の形成を行っても
よい。但し、ファセットが生ずる条件で形成すると、ソ
ース・ドレイン領域７とゲート電極６との間に形成され
る容量は、ファセットの生じていない場合と比較して小
さくなるので、ファセットの生ずる条件でシリコン層１
４の形成を行うと更に効果的である。
【００６８】また、本実施形態では、ゲート電極６を半
導体で形成し、加工の後にそれに接して半導体層を形成
したが、これらの物質が何れも半導体である必要はな
い。半導体や金属ないし金属珪素化物等の相互の組み合
わせを用いてもよい。
【００６９】また、本実施形態では、積層構造となるゲ
ート絶縁膜の形成において基板の直上に形成した絶縁膜
１３には酸化シリコン膜を用いたが、これは酸化シリコ
ン膜以外の例えば窒化シリコン膜や窒化酸化膜ないしは
積層等の他の絶縁膜を用いてもよい。また、基板の直上
に形成した絶縁膜１３の形成方法は熱酸化に限るもので
はなく、堆積等の方法を用いてもよい。
【００７０】（第３の実施形態）次に、図１０を用いて
本発明の第３の実施形態に係わるＭＯＳ型電界効果トラ
ンジスタを説明する。
【００７１】本実施形態では、第１の実施形態の図３
（ｅ）の工程の後に、図１０（ａ）に示すように、基板
上にレジスト膜１５を形成し、光蝕刻法等の方法により
レジスト膜１５の一部を選択的に除去する。
【００７２】次いで、図１０（ｂ）に示すように、ＣＤ
Ｅ法等の等方性エッチングをＴｉＯ 2 膜１１に施すこと
により、ソース・ドレイン領域７上の一方にあるＴｉＯ
2 膜１１を一部除去する。その後に、レジスト膜１５を
除去する。これ以降は、第１の実施形態の図３（ｇ）以
降に示す工程と同様である。
【００７３】本実施形態においても、前述の第１の実施
形態に記した様な種々の変形が可能であり、同様の効果
が得られる。
【００７４】（第４の実施形態）次に、図１１を用いて
本発明の第４の実施形態に係わるＭＯＳ型電界効果トラ
ンジスタを説明する。
【００７５】本実施形態では、第１の実施形態の図３
（ｆ）の工程の後に、図１１に示すように、ＣＶＤ法等
の方法により半導体基板の全面に酸化シリコン膜（第２
のゲート絶縁膜）１６を形成する。これ以後は、第１の
実施形態の図３（ｇ）以降に示す工程と同様である。
【００７６】本実施形態においても、前述の第１の実施
形態に記した様な種々の変形が可能であり、同様の効果
が得られる。
【００７７】また、本実施形態では、ゲート電極６下の
絶縁膜の一部を除去した後にその除去した領域に形成す
る絶縁物１６として酸化シリコンを用いたが、この絶縁
物１６として酸化シリコン以外の窒化シリコン，窒化酸
化シリコン等、ないしはＦ，Ｃ等を含有する絶縁物等の
他の絶縁物を用いたとしても、それらの誘電率がチャネ
ル領域上に形成されているゲート絶縁膜の誘電率よりも
低ければ、同様の効果が得られる。
【００７８】また、絶縁物層の形成方法も堆積に限るも
のではなく、例えばスパッタや酸化ないしは窒化等の他
の方法を用いて形成してもよい。但し、例えば基板を酸
化する等の基板のシリコン層が消費される方法を用いる
ことはソース・ドレイン領域７を薄くするために抵抗の
増大を招く。それ故、堆積等の基板のシリコンを消費し
ない方法を用いることが好ましい。
【００７９】また、本実施形態では、ゲート電極６下の
絶縁膜の一部を除去した後に絶縁物１６を形成し、続い
て層間絶縁膜９を形成したが、ゲート電極６下のソース
・ドレイン領域７上に形成した絶縁物１６の一部を除去
した後に層間絶縁膜９を形成してもよい。
【００８０】また、本実施形態では、ゲート電極６下の
絶縁膜の一部を除去した後に形成した絶縁物１６は第１
のゲート絶縁膜１１と等しい厚さとしたが、このことは
本質ではなくゲート絶縁膜１１よりも厚くないしは薄く
形成してもよい。
【００８１】（第５の実施形態）次に、図１２を用いて
本発明の第５の実施形態に係わるＭＯＳ型電界効果トラ
ンジスタを説明する。
【００８２】本実施形態では、第１の実施形態の図３
（ｆ）の工程の後に、図１２に示すように、層間絶縁膜
としてＣＶＤ法で酸化シリコン膜９を５００ｎｍ堆積す
る。但しこの時に第１の実施形態の条件とは被覆性の異
なる条件を用い、ＴｉＯ2 膜１１を除去した領域ないし
その近傍に空隙１７が形成されるようにする。そして、
ソース・ドレイン領域７及びゲート電極６上にコンタク
トホール１２をＲＩＥ法にて開孔する。これ以後は、第
１の実施形態に示す工程と同様である。
【００８３】本実施形態においては、空隙１７が第２の
ゲート絶縁膜として機能することになり、空隙１７の誘
電率は酸化シリコン等よりも更に小さいことから、短チ
ャネル効果の抑制に更に有効である。また、前述の第１
の実施形態に記した様な種々の変形が可能であり、同様
の効果が得られる。
【００８４】（第６の実施形態）次に、図１３を用いて
本発明の第６の実施形態に係わるＭＯＳ型電界効果トラ
ンジスタを説明する。
【００８５】本実施形態では、第２の実施形態の図９
（ｄ）の工程の後に、図１３に示すように、層間絶縁膜
としてＣＶＤ法で酸化シリコン膜９を５００ｎｍ堆積す
る。但し、この時に第１の実施形態の条件とは被覆性の
異なる条件を用い、ＴｉＯ2 膜１１の近傍に空隙１７が
形成されるようにする。そして、ソース・ドレイン領域
７及びゲート電極６上にコンタクトホール１２をＲＩＥ
法にて開孔する。これ以後は、第１の実施形態に示す工
程と同様である。
【００８６】本実施形態においても、第５の実施形態と
同様に、酸化シリコン等よりも誘電率の小さい空隙１７
が第２のゲート絶縁膜として機能することになり、短チ
ャネル効果の抑制に更に有効である。また、前述の第１
の実施形態に記した様な種々の変形が可能であり、同様
の効果が得られる。
【００８７】（第７の実施形態）次に、図１４を用いて
本発明の第７の実施形態に係わるＭＯＳ型電界効果トラ
ンジスタを説明する。
【００８８】本実施形態では、第３の実施形態の図１０
（ｂ）の工程の後に、図１４に示すように、層間絶縁膜
としてＣＶＤ法で酸化シリコン膜９を５００ｎｍ堆積す
る。但し、この時に第１の実施形態の条件とは被覆性の
異なる条件を用い、ＴｉＯ2膜１１を除去した領域ない
しその近傍に空隙１７が形成されるようにする。そし
て、ソース・ドレイン領域７及びゲート電極６上にコン
タクトホール１２をＲＩＥ法にて開孔する。これ以後
は、第１の実施形態に示す工程と同様である。
【００８９】本実施形態においても、第５の実施形態と
同様に、酸化シリコン等よりも誘電率の小さい空隙１７
が第２のゲート絶縁膜として機能することになり、短チ
ャネル効果の抑制に更に有効である。また、前述の第１
の実施形態に記した様な種々の変形が可能であり、同様
の効果が得られる。
【００９０】また、本実施形態では、ＴｉＯ2 に等方性
エッチングを施す際にレジストで覆っておいた側には空
隙が生じていないが、このことは本質ではなくゲート絶
縁膜の両側に空隙が生ずる条件で層間絶縁膜の堆積を行
ってもよい。
【００９１】
【発明の効果】以上詳述したように本発明によれば、ソ
ース・ドレイン領域とゲート電極との重なる領域のゲー
ト絶縁膜の誘電率が、チャネル領域上のゲート絶縁膜の
誘電率よりも低く形成されている。それ故、短チャネル
効果の抑制ならびに高い電流駆動力と低い寄生容量との
両立が図られる。その結果として、短チャネル効果の十
分に抑制され且つ高速動作をする高性能の半導体装置が
実現される。
【図面の簡単な説明】
【図１】第１の実施形態に係わる型電界効果トランジス
タの素子構造を示す断面図。
【図２】第１の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図３】第１の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図４】第１の実施形態の変形例を示す素子構造断面
図。
【図５】第１の実施形態の変形例を示す素子構造断面
図。
【図６】第１の実施形態の変形例を示す素子構造断面
図。
【図７】第１の実施形態の変形例を示す素子構造断面
図。
【図８】第１の実施形態の変形例を示す素子構造断面
図。
【図９】第２の実施形態に係わる電界効果トランジスタ
の製造工程を示す断面図。
【図１０】第３の実施形態に係わる電界効果トランジス
タの製造工程を示す断面図。
【図１１】第４の実施形態に係わる電界効果トランジス
タの製造工程を示す断面図。
【図１２】第５の実施形態に係わる電界効果トランジス
タの製造工程を示す断面図。
【図１３】第６の実施形態に係わる電界効果トランジス
タの製造工程を示す断面図。
【図１４】第７の実施形態に係わる電界効果トランジス
タの製造工程を示す断面図。
【図１５】単位幅当たりの寄生容量のゲート絶縁膜の誘
電率に対する依存性を示す図。
【図１６】図１５のグラフで示した△及び○に対応する
素子構造を示す模式図。
【図１７】従来のＭＯＳ他電界効果トランジスタの素子
構造を示す断面図
【符号の説明】
１…半導体基板 ２…素子分離領域 ３…ｐウェル領域 ４…ｎチャネル領域 ５…ゲート絶縁膜 ６…ゲート電極 ７…ソース・ドレイン領域 ８…配線 ９…層間絶縁膜 ９’…埋め込み絶縁膜（第２のゲート絶縁膜） １１…ＴｉＯ2 膜（第１のゲート絶縁膜） １２…コンタクトホール １３…酸化シリコン膜 １４…シリコン層 １５…レジスト膜 １６…酸化シリコン膜 １７…空隙（第２のゲート絶縁膜）
フロントページの続き Ｆターム(参考） 5F040 DA01 DA11 DA18 DB03 DB06 DB07 DB09 DB10 DC01 EC07 EC20 ED03 ED07 EF02 EF12 EF18 EK01 EK05 EM00 FC02 FC21 5F110 AA02 CC02 DD05 EE09 EE45 EE50 FF01 FF02 FF12 FF29 GG02 GG12 HK05 HL01 HL23 HM12 HM15 HM20 QQ05

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】ソース・ドレイン領域間のチャネル領域上
    に、一部がソース・ドレイン領域と重なるように、ゲー
    ト絶縁膜を介してゲート電極が形成された電界効果トラ
    ンジスタにおいて、 前記ソース・ドレイン領域の少なくとも一方と前記ゲー
    ト電極との重なる領域で、且つ少なくともゲート電極端
    部側のゲート絶縁膜の誘電率が、前記チャネル領域上の
    ゲート絶縁膜の誘電率よりも低いことを特徴とする電界
    効果トランジスタ。
  2. 【請求項２】ソース・ドレイン領域間のチャネル領域上
    に、一部がソース・ドレイン領域と重なるように、ゲー
    ト絶縁膜を介してゲート電極が形成された電界効果トラ
    ンジスタにおいて、 前記ソース・ドレイン領域の少なくとも一方と前記ゲー
    ト電極との重なる領域で、且つ少なくともゲート電極端
    部側のゲート絶縁膜の誘電率が、基板に垂直方向の全領
    域に渡って、前記チャネル領域上のゲート絶縁膜の誘電
    率よりも低いことを特徴とする電界効果トランジスタ。
  3. 【請求項３】ソース・ドレイン領域間のチャネル領域上
    に、一部がソース・ドレイン領域と重なるように、ゲー
    ト絶縁膜を介してゲート電極が形成された電界効果トラ
    ンジスタにおいて、 前記ゲート絶縁膜は、前記チャネル領域上が誘電率の高
    い第１の材料で形成され、前記ソース・ドレイン領域の
    少なくとも一方と前記ゲート電極との重なる領域で、且
    つ少なくともゲート電極端部側が第１の材料よりも誘電
    率の低い第２の材料で形成されていることを特徴とする
    電界効果トランジスタ。
  4. 【請求項４】前記ゲート絶縁膜を構成する第１の材料
    は、前記チャネル領域上から前記ソース・ドレイン領域
    上に一部延在していることを特徴とする請求項３記載の
    電界効果トランジスタ。
  5. 【請求項５】前記ゲート絶縁膜を構成する第２の材料
    は、空隙からなることを特徴とする請求項３記載の電界
    効果トランジスタ。
  6. 【請求項６】半導体基板上に誘電率の高い第１のゲート
    絶縁膜を介してゲート電極を形成する工程と、前記基板
    の表面層に前記ゲート電極と自己整合的にソース・ドレ
    イン領域を形成する工程と、第１のゲート絶縁膜をその
    側面側から一部除去する工程と、第１のゲート絶縁膜を
    一部除去した領域に誘電率の低い第２のゲート絶縁膜を
    形成する工程とを含むことを特徴とする電界効果トラン
    ジスタの製造方法。
  7. 【請求項７】半導体基板上に誘電率の高い第１のゲート
    絶縁膜を介してゲート電極を形成する工程と、前記ゲー
    ト電極の側面に導電膜を選択的に形成する工程と、前記
    基板の表面層に前記ゲート電極と自己整合的にソース・
    ドレイン領域を形成する工程と、前記導電膜と基板との
    間の領域に誘電率の低い第２のゲート絶縁膜を形成する
    工程とを含むことを特徴とする電界効果トランジスタの
    製造方法。
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