JPH02304935A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02304935A JPH02304935A JP12575989A JP12575989A JPH02304935A JP H02304935 A JPH02304935 A JP H02304935A JP 12575989 A JP12575989 A JP 12575989A JP 12575989 A JP12575989 A JP 12575989A JP H02304935 A JPH02304935 A JP H02304935A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体集積回路の製造方法に関し、特にＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）
構造のＭＯＳトランジスタを有する半導体集積回路の製
造方法に関する。
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）
構造のＭＯＳトランジスタを有する半導体集積回路の製
造方法に関する。
〔従来の技術］
従来、ＬＤＤ構造のＭＯＳトランジスタの製造方法では
、ゲートの側面に側壁を形成し、この側壁をマスクに利
用することでＬＤＤ構造を形成している。
、ゲートの側面に側壁を形成し、この側壁をマスクに利
用することでＬＤＤ構造を形成している。
例えば、第２図はその一例を示しており、半導体基板１
１にフィールド酸化膜１２とゲート酸化膜１３を形成し
、ゲート１４を形成した上で、自己整合法により低濃度
の拡散層（ソース・ドレイン層）１５を形成する。
１にフィールド酸化膜１２とゲート酸化膜１３を形成し
、ゲート１４を形成した上で、自己整合法により低濃度
の拡散層（ソース・ドレイン層）１５を形成する。
そして、ウヱハ全面にＣＶＤ法でシリコン酸化膜を堆積
し、これを異方性エツチング法またはフォトレジストを
利用した選択エツチング法を用いてエツチングバックす
ることで、ゲート１４の側面にのみシリコン酸化膜から
なる側壁１６を形成する。
し、これを異方性エツチング法またはフォトレジストを
利用した選択エツチング法を用いてエツチングバックす
ることで、ゲート１４の側面にのみシリコン酸化膜から
なる側壁１６を形成する。
その後、この側壁１６をマスクにして高濃度の拡散層（
ソース・ドレイン層）１７を形成することで、ＬＤＤ構
造が構成される。
ソース・ドレイン層）１７を形成することで、ＬＤＤ構
造が構成される。
上述した従来のＬＤＤ構造の製造方法においては、ＣＶ
Ｄ法により堆積したシリコン酸化膜をゲート１４の側面
に側壁１６として残す際に異方性のあるドライエツチン
グ法を使用したときには、エツチング時に半導体基板１
１にダメージを与えて特性劣化を生じ易い。
Ｄ法により堆積したシリコン酸化膜をゲート１４の側面
に側壁１６として残す際に異方性のあるドライエツチン
グ法を使用したときには、エツチング時に半導体基板１
１にダメージを与えて特性劣化を生じ易い。
また、シリコン酸化膜をフォトレジスト工程により選択
エツチングする場合には、ＬＤＤｉｌＩ造を採用しない
半導体集積回路に比較してフォトレジスト工程が増える
ことになり、半導体集積回路の製造が煩雑になるという
問題がある。
エツチングする場合には、ＬＤＤｉｌＩ造を採用しない
半導体集積回路に比較してフォトレジスト工程が増える
ことになり、半導体集積回路の製造が煩雑になるという
問題がある。
本発明は特性劣化を防止し、かつ製造工程を増大するこ
とがない半導体集積回路の製造方法を提供することを目
的とする。
とがない半導体集積回路の製造方法を提供することを目
的とする。
本発明の半導体集積回路の製造方法は、半導体基板のゲ
ート酸化膜上にゲートを形成し、このゲートをマスクに
低濃度不純物を導入して低濃度拡散層を形成する工程と
、このゲートの上面及び側面に選択ＣＶＤ法により金属
膜を形成する工程と、この金属膜をマスクに高濃度不純
物を導入して高濃度拡散層を形成する工程と、この金属
膜をウェットエツチング法で除去する工程とを含んでい
る。
ート酸化膜上にゲートを形成し、このゲートをマスクに
低濃度不純物を導入して低濃度拡散層を形成する工程と
、このゲートの上面及び側面に選択ＣＶＤ法により金属
膜を形成する工程と、この金属膜をマスクに高濃度不純
物を導入して高濃度拡散層を形成する工程と、この金属
膜をウェットエツチング法で除去する工程とを含んでい
る。
この製造方法では、ゲートの側壁として選択ＣＶＤ法で
形成した金属膜を用いているので、そのエツチング除去
にウェットエツチング法を用いることができ、異方性ド
ライエツチングによるダメージを防止し、かつフォトレ
ジスト工程を不要にする。
形成した金属膜を用いているので、そのエツチング除去
にウェットエツチング法を用いることができ、異方性ド
ライエツチングによるダメージを防止し、かつフォトレ
ジスト工程を不要にする。
次に、本発明を図面を参照して説明する。
第１図（ａ）及び（ｂ）は本発明の一実施例を工程順に
示す縦断面図である。
示す縦断面図である。
先ず、第１図（ａ）のように、半導体基板１の表面にフ
ィールド酸化Ｍ２を形成して素子領域を画成し、かつ素
子領域にゲート酸化膜３を形成する。そして、このゲー
ト酸化膜３上に膜厚５０００人のゲート４を形成し、こ
のゲート４をマスクとしてドーズ量をＩＥ１４ｃｍ−”
でイオン注入を行い、低濃度ソース・ドレイン層として
のｎ一層５を形成する。
ィールド酸化Ｍ２を形成して素子領域を画成し、かつ素
子領域にゲート酸化膜３を形成する。そして、このゲー
ト酸化膜３上に膜厚５０００人のゲート４を形成し、こ
のゲート４をマスクとしてドーズ量をＩＥ１４ｃｍ−”
でイオン注入を行い、低濃度ソース・ドレイン層として
のｎ一層５を形成する。
次いで、選択ＣＶＤ法によりゲート４の側面及び上に１
５００〜２０００人の厚さにタングステン６を堆積する
。
５００〜２０００人の厚さにタングステン６を堆積する
。
しかる後、第１図（ｂ）のように、前記タングステン５
をマスクとして、ドーズ１１ Ｅ１６ｃｍ−”でイオン
注入を行い、高濃度ソース・ドレイン層としてのｎ゛層
７形成する。これにより、ＬＤＤ構造が構成される。
をマスクとして、ドーズ１１ Ｅ１６ｃｍ−”でイオン
注入を行い、高濃度ソース・ドレイン層としてのｎ゛層
７形成する。これにより、ＬＤＤ構造が構成される。
なお、その後、堆積されたタングステン５はウェットエ
ツチング法により除去する。
ツチング法により除去する。
したがって、この製造方法では、ゲート４の上面及び側
面に形成されたタングステン５をエツチング除去する際
には、半導体基板１上に露呈されるフィールド酸化膜２
やゲート酸化膜３とは異なる金属であるため、そのまま
ウェットエツチング法により選択的にエツチング除去す
ることができる。これにより、異方性のあるドライエツ
チング法を用いる必要はなく、またフォトレジスト工程
による選択エツチング法を用いる必要もない。
面に形成されたタングステン５をエツチング除去する際
には、半導体基板１上に露呈されるフィールド酸化膜２
やゲート酸化膜３とは異なる金属であるため、そのまま
ウェットエツチング法により選択的にエツチング除去す
ることができる。これにより、異方性のあるドライエツ
チング法を用いる必要はなく、またフォトレジスト工程
による選択エツチング法を用いる必要もない。
したがって、エツチングに際しての半導体基板のダメー
ジを防止することができ、かつフォトレジスト工程の増
加を防止して製造を容易に行うことができる。
ジを防止することができ、かつフォトレジスト工程の増
加を防止して製造を容易に行うことができる。
なお、ゲートの側壁としては、選択ＣＶＤ法により１５
００〜２０００人の厚さに堆積したモリブデンを用いて
もよい。
００〜２０００人の厚さに堆積したモリブデンを用いて
もよい。
以上説明したように本発明は、ＬＤＤを形成するために
用いるゲートの側壁に選択ＣＶＤ法で形成した金属膜を
用いているので、このエツチング除去にウェットエツチ
ング法を用いることができ、異方性ドライエツチングに
よるダメージを防止することができる。また、側壁形成
のためのフォトレジスト工程が不要となり、製造工程の
煩雑化が防止できる効果がある。
用いるゲートの側壁に選択ＣＶＤ法で形成した金属膜を
用いているので、このエツチング除去にウェットエツチ
ング法を用いることができ、異方性ドライエツチングに
よるダメージを防止することができる。また、側壁形成
のためのフォトレジスト工程が不要となり、製造工程の
煩雑化が防止できる効果がある。
第１図（ａ）及び（ｂ）は本発明の一実施例を製造工程
順に示す断面図、第２図は従来の製造方法を示す断面図
である。 １．１１・・・半導体基板、２．１２・・・フィールド
酸化膜、３，１３・・・ゲート酸化膜、４．１４・・・
ゲート、５，１５・・・低濃度ソース・ドレイン層、６
・・・側壁（選択ＣＶＤ法によるタングステン）、７．
１７・・・高濃度ソース・ドレイン層、１６・・・側壁
（シリコン酸化膜）。 第１図
順に示す断面図、第２図は従来の製造方法を示す断面図
である。 １．１１・・・半導体基板、２．１２・・・フィールド
酸化膜、３，１３・・・ゲート酸化膜、４．１４・・・
ゲート、５，１５・・・低濃度ソース・ドレイン層、６
・・・側壁（選択ＣＶＤ法によるタングステン）、７．
１７・・・高濃度ソース・ドレイン層、１６・・・側壁
（シリコン酸化膜）。 第１図
Claims (1)
- １、半導体基板のゲート酸化膜上にゲートを形成し、こ
のゲートをマスクに低濃度不純物を導入して低濃度拡散
層を形成する工程と、前記ゲートの上面及び側面に選択
ＣＶＤ法により金属膜を形成する工程と、この金属膜を
マスクに高濃度不純物を導入して高濃度拡散層を形成す
る工程と、前記金属膜をウェットエッチング法で除去す
る工程とを含むことを特徴とする半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575989A JPH02304935A (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575989A JPH02304935A (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304935A true JPH02304935A (ja) | 1990-12-18 |
Family
ID=14918117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12575989A Pending JPH02304935A (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304935A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
| US5599741A (en) * | 1990-05-31 | 1997-02-04 | Cannon Kabushiki Kaisha | Method for making semiconductor device with metal deposited on electron donating surface of gate electrode |
| EP1089344A2 (en) * | 1999-09-29 | 2001-04-04 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
-
1989
- 1989-05-19 JP JP12575989A patent/JPH02304935A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599741A (en) * | 1990-05-31 | 1997-02-04 | Cannon Kabushiki Kaisha | Method for making semiconductor device with metal deposited on electron donating surface of gate electrode |
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
| EP1089344A2 (en) * | 1999-09-29 | 2001-04-04 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
| EP1089344A3 (en) * | 1999-09-29 | 2003-07-23 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
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