JP3399111B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＭＯＳ型電界効果トランジスタに関す
る。
方法に関し、特にＭＯＳ型電界効果トランジスタに関す
る。
【０００２】
【従来の技術】シリコン集積回路の集積化に伴い、ＭＯ
Ｓトランジスタのゲート電極サイズの微細化、ゲート酸
化膜の薄膜化が進んでいる。６４ＭＤＲＡＭクラスでは
ゲート長０．３５μｍ、ゲート酸化膜厚１０ｎｍ以下と
なる。
Ｓトランジスタのゲート電極サイズの微細化、ゲート酸
化膜の薄膜化が進んでいる。６４ＭＤＲＡＭクラスでは
ゲート長０．３５μｍ、ゲート酸化膜厚１０ｎｍ以下と
なる。
【０００３】一方、ＭＯＳトランジスタの構造は、ソー
ス・ドレイン構造としてＬＤＤあるいはゲートオーバー
ラップＬＤＤを基本としたものが微細化に適している。
ス・ドレイン構造としてＬＤＤあるいはゲートオーバー
ラップＬＤＤを基本としたものが微細化に適している。
【０００４】ゲート電極材料である多結晶シリコンある
いはポリサイドのエッチングでは、きわめて高い寸法精
度と下地酸化膜との高い選択比の両立が要求される。
いはポリサイドのエッチングでは、きわめて高い寸法精
度と下地酸化膜との高い選択比の両立が要求される。
【０００５】このような要求を実現する方法としてＣｌ
2、ＨＣｌ等のＣｌ系、Ｂｒ2、ＨＢｒ等のＢｒ系による
異方性エッチングが挙げられる。
2、ＨＣｌ等のＣｌ系、Ｂｒ2、ＨＢｒ等のＢｒ系による
異方性エッチングが挙げられる。
【０００６】これらのガス系では、条件を最適化できれ
ば、異方性形状を得てなおかつ１００以上の対酸化膜選
択比を得ることが可能となる。
ば、異方性形状を得てなおかつ１００以上の対酸化膜選
択比を得ることが可能となる。
【０００７】これらのガス系による異方性エッチング
は、反応性イオンエッチング（ＲＩＥ）、電子サイクロ
トロン共鳴（ＥＣＲ）等の装置によりイオンの方向性の
揃えることで達成される。
は、反応性イオンエッチング（ＲＩＥ）、電子サイクロ
トロン共鳴（ＥＣＲ）等の装置によりイオンの方向性の
揃えることで達成される。
【０００８】異方性エッチングのメカニズムはプラズマ
生成時、あるいはエッチング反応時などに形成されるの
反応生成物が側壁保護膜として機能することによるが、
これについては例えば特開平５−５５１７７に示されて
いる。
生成時、あるいはエッチング反応時などに形成されるの
反応生成物が側壁保護膜として機能することによるが、
これについては例えば特開平５−５５１７７に示されて
いる。
【０００９】異方性エッチングの後は、フォトレジスト
及び側壁保護膜の除去が必要となる。
及び側壁保護膜の除去が必要となる。
【００１０】Ｃｌ系、Ｂｒ系による多結晶シリコンある
いはポリサイドのエッチングにおける反応生成物の主成
分はＳｉＣｌx、ＳｉＢｒxである。これら反応生成物は
エッチング後に一旦大気に曝してしまえば、すぐさまＣ
ｌ、Ｂｒが酸素と置換してＳｉＯxとなってしまう。こ
のため酸素を用いた通常のレジストアッシング工程では
フォトレジストは除去できるが、側壁保護膜は除去する
ことはできない。
いはポリサイドのエッチングにおける反応生成物の主成
分はＳｉＣｌx、ＳｉＢｒxである。これら反応生成物は
エッチング後に一旦大気に曝してしまえば、すぐさまＣ
ｌ、Ｂｒが酸素と置換してＳｉＯxとなってしまう。こ
のため酸素を用いた通常のレジストアッシング工程では
フォトレジストは除去できるが、側壁保護膜は除去する
ことはできない。
【００１１】側壁保護膜を除去せずにおくと、ゲート電
極の両側から側壁保護膜が突きでた断面形状（ラビット
イヤー）となり、層間絶縁膜の埋め込み性に多大な悪影
響を及ぼす。
極の両側から側壁保護膜が突きでた断面形状（ラビット
イヤー）となり、層間絶縁膜の埋め込み性に多大な悪影
響を及ぼす。
【００１２】このため、側壁保護膜の除去が必要となる
わけであるが、従来方法は、レジストアッシング後、希
フッ酸、あるいはアンモニア系溶液処理を行なってい
た。
わけであるが、従来方法は、レジストアッシング後、希
フッ酸、あるいはアンモニア系溶液処理を行なってい
た。
【００１３】
【発明が解決しようとする課題】ＭＯＳトランジスタの
構造面から見てみると、微細化に対して、如何にホット
キャリア特性を良好なものとするかが１つの課題であ
る。このため、ソース・ドレイン構造をＬＤＤ、ゲート
オーバーラップＬＤＤ構造とするわけであるが、ハーフ
ミクロン以降のデバイスでは、ゲート電極周りのストレ
スにも注意しなければならない。すなわちゲート電極と
その周りの絶縁層（サイドウォールを含む）の材質の差
に起因するストレスにより、界面準位が発生しホットキ
ャリア特性を大きく悪化させる問題が生じる。
構造面から見てみると、微細化に対して、如何にホット
キャリア特性を良好なものとするかが１つの課題であ
る。このため、ソース・ドレイン構造をＬＤＤ、ゲート
オーバーラップＬＤＤ構造とするわけであるが、ハーフ
ミクロン以降のデバイスでは、ゲート電極周りのストレ
スにも注意しなければならない。すなわちゲート電極と
その周りの絶縁層（サイドウォールを含む）の材質の差
に起因するストレスにより、界面準位が発生しホットキ
ャリア特性を大きく悪化させる問題が生じる。
【００１４】ゲート電極の加工面から見てみると、ウェ
ット処理による側壁保護膜除去は、この技術に対する問
題点は、再現性、制御性に欠けることが挙げられる。大
気中へ曝す操作とウェットエッチングが持つ本質的な不
安定要素により、側壁保護膜の除去が不可能な時が多々
あり、ラビットイヤーが発生し、層間絶縁膜の埋め込み
性に多大な悪影響を及ぼす。
ット処理による側壁保護膜除去は、この技術に対する問
題点は、再現性、制御性に欠けることが挙げられる。大
気中へ曝す操作とウェットエッチングが持つ本質的な不
安定要素により、側壁保護膜の除去が不可能な時が多々
あり、ラビットイヤーが発生し、層間絶縁膜の埋め込み
性に多大な悪影響を及ぼす。
【００１５】希フッ酸を用いた場合、長時間の処理は下
地酸化膜を抜いてしまうため、厳密なフッ酸濃度の管
理、処理時間の管理が必要不可欠となり、今後の微細化
（下地酸化膜の薄膜化）が進むにつれ、管理条件はます
ます厳しくなり量産性が失われていく可能性が大きい。
地酸化膜を抜いてしまうため、厳密なフッ酸濃度の管
理、処理時間の管理が必要不可欠となり、今後の微細化
（下地酸化膜の薄膜化）が進むにつれ、管理条件はます
ます厳しくなり量産性が失われていく可能性が大きい。
【００１６】アンモニア系溶液を用いた場合、特にシリ
サイド表面を荒してしまい再酸化により、シリサイド表
面に異常酸化をもたらすという弊害が生じる。
サイド表面を荒してしまい再酸化により、シリサイド表
面に異常酸化をもたらすという弊害が生じる。
【００１７】本発明は以上の問題点を解決するものでそ
の課題は、微細化に対応した良好な特性が得られるＭＯ
Ｓトランジスタを構造、形成方法の両面から得るところ
にある。
の課題は、微細化に対応した良好な特性が得られるＭＯ
Ｓトランジスタを構造、形成方法の両面から得るところ
にある。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板上のゲート電極形成領域及びソ
ース／ドレイン形成領域を含む領域に第１酸化膜を形成
する工程と、前記第１酸化膜上に多結晶シリコンを形成
する工程と、前記多結晶シリコン上に所定のパターンを
有する第２酸化膜を形成する工程と、前記第２酸化膜を
マスクとして前記多結晶シリコンをエッチングしてゲー
ト電極を形成する工程と、前記多結晶シリコンのエッチ
ング工程によって前記多結晶シリコンの側壁に形成され
た側壁保護膜に酸素プラズマ処理を行うことによって、
SiOx（０＜ｘ＜２）からなる側壁酸化膜を形成する工程
と、前記ゲート電極を含む前記シリコン基板上に第３酸
化膜を形成する工程と、前記第３酸化膜をエッチバック
することにより前記側壁酸化膜の側面にサイドウオール
スペーサーを形成する工程と、前記サイドウオールスペ
ーサーをマスクとしてソース／ドレイン形成領域にイオ
ン打ち込みを行う工程と、備え、前記エッチバックする
工程は、前記ソース／ドレイン形成領域上に形成された
前記第１酸化膜を残すように行われることを特徴とす
る。
造方法は、シリコン基板上のゲート電極形成領域及びソ
ース／ドレイン形成領域を含む領域に第１酸化膜を形成
する工程と、前記第１酸化膜上に多結晶シリコンを形成
する工程と、前記多結晶シリコン上に所定のパターンを
有する第２酸化膜を形成する工程と、前記第２酸化膜を
マスクとして前記多結晶シリコンをエッチングしてゲー
ト電極を形成する工程と、前記多結晶シリコンのエッチ
ング工程によって前記多結晶シリコンの側壁に形成され
た側壁保護膜に酸素プラズマ処理を行うことによって、
SiOx（０＜ｘ＜２）からなる側壁酸化膜を形成する工程
と、前記ゲート電極を含む前記シリコン基板上に第３酸
化膜を形成する工程と、前記第３酸化膜をエッチバック
することにより前記側壁酸化膜の側面にサイドウオール
スペーサーを形成する工程と、前記サイドウオールスペ
ーサーをマスクとしてソース／ドレイン形成領域にイオ
ン打ち込みを行う工程と、備え、前記エッチバックする
工程は、前記ソース／ドレイン形成領域上に形成された
前記第１酸化膜を残すように行われることを特徴とす
る。
【００１９】また、本発明の半導体装置の製造方法は、
シリコン基板上のゲート電極形成領域及びソース／ドレ
イン形成領域を含む領域に第１酸化膜を形成する工程
と、前記第１酸化膜上にポリサイドを形成する工程と、
前記ポリサイド上に所定のパターンを有する第２酸化膜
を形成する工程と、前記第２酸化膜をマスクとして前記
ポリサイドをエッチングしてゲート電極を形成する工程
と、前記ポリサイドのエッチング工程において前記ポリ
サイドの側壁に形成された側壁保護膜に酸素プラズマ処
理を行うことによって、前記側壁保護膜から側壁酸化膜
を形成する工程と、前記ゲート電極を含む前記シリコン
基板上に第３酸化膜を形成する工程と、前記第３酸化膜
をエッチバックすることにより前記側壁酸化膜の側面に
サイドウオールスペーサーを形成する工程と、前記サイ
ドウオールスペーサーをマスクとしてソース／ドレイン
形成領域にイオン打ち込みを行う工程と、備え、前記エ
ッチバックする工程は、前記ソース／ドレイン形成領域
上に形成された前記第１酸化膜を残すように行われるこ
とを特徴とする。
シリコン基板上のゲート電極形成領域及びソース／ドレ
イン形成領域を含む領域に第１酸化膜を形成する工程
と、前記第１酸化膜上にポリサイドを形成する工程と、
前記ポリサイド上に所定のパターンを有する第２酸化膜
を形成する工程と、前記第２酸化膜をマスクとして前記
ポリサイドをエッチングしてゲート電極を形成する工程
と、前記ポリサイドのエッチング工程において前記ポリ
サイドの側壁に形成された側壁保護膜に酸素プラズマ処
理を行うことによって、前記側壁保護膜から側壁酸化膜
を形成する工程と、前記ゲート電極を含む前記シリコン
基板上に第３酸化膜を形成する工程と、前記第３酸化膜
をエッチバックすることにより前記側壁酸化膜の側面に
サイドウオールスペーサーを形成する工程と、前記サイ
ドウオールスペーサーをマスクとしてソース／ドレイン
形成領域にイオン打ち込みを行う工程と、備え、前記エ
ッチバックする工程は、前記ソース／ドレイン形成領域
上に形成された前記第１酸化膜を残すように行われるこ
とを特徴とする。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【作用】本発明は、ＭＯＳトランジスタのホットキャリ
ア特性を向上させるために、ゲート電極周りの絶縁層を
２層構造とする。すなわち、ゲート電極に接した絶縁層
は、その外側に配した絶縁層に対しストレスを緩和させ
るものとし、ゲート電極とその周りの絶縁層（サイドウ
ォールを含む）の材質の差に起因するストレスによる界
面準位の発生を抑制する。
ア特性を向上させるために、ゲート電極周りの絶縁層を
２層構造とする。すなわち、ゲート電極に接した絶縁層
は、その外側に配した絶縁層に対しストレスを緩和させ
るものとし、ゲート電極とその周りの絶縁層（サイドウ
ォールを含む）の材質の差に起因するストレスによる界
面準位の発生を抑制する。
【００２７】このストレス緩和の絶縁膜は、ゲート電極
加工時における側壁保護膜を利用する。Ｃｌ系、Ｂｒ系
の異方性エッチングに形成される側壁保護膜、ＳｉＣｌ
x、ＳｉＢｒxは酸素プラズマ処理によりポーラスな酸化
膜ＳｉＯxとなり、層間絶縁膜であるＳｉＯ2、あるいは
Ｓｉ3Ｎ4に対してストレス緩和材として機能する。
加工時における側壁保護膜を利用する。Ｃｌ系、Ｂｒ系
の異方性エッチングに形成される側壁保護膜、ＳｉＣｌ
x、ＳｉＢｒxは酸素プラズマ処理によりポーラスな酸化
膜ＳｉＯxとなり、層間絶縁膜であるＳｉＯ2、あるいは
Ｓｉ3Ｎ4に対してストレス緩和材として機能する。
【００２８】またゲート電極加工時には、シリコン酸化
膜をマスクをするため、レジストマスクの時に生じるラ
ビットイヤーは発生せず、層間絶縁膜の埋め込み特性を
悪化させることはない。
膜をマスクをするため、レジストマスクの時に生じるラ
ビットイヤーは発生せず、層間絶縁膜の埋め込み特性を
悪化させることはない。
【００２９】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【００３０】まず本発明の実施例に用いた製造装置につ
いて説明を加えておく。
いて説明を加えておく。
【００３１】図２は、本発明の実施例に用いたゲート電
極のエッチング装置の概略図である。
極のエッチング装置の概略図である。
【００３２】一般的な平行平板電極を有するＲＩＥ（反
応性イオンエッチング）装置で、上部電極１０と下部電
極１１を有し、上部電極は接地電位、下部電極にはウエ
ハー１２を載置し、１３．５６ＭＨｚの高周波１３を印
加する。
応性イオンエッチング）装置で、上部電極１０と下部電
極１１を有し、上部電極は接地電位、下部電極にはウエ
ハー１２を載置し、１３．５６ＭＨｚの高周波１３を印
加する。
【００３３】図３は酸素プラズマ処理装置である。電極
１６領域で酸素をプラズマ化し、主にラジカルをウエハ
−１７に輸送し、表面を酸素プラズマ処理するものであ
る。
１６領域で酸素をプラズマ化し、主にラジカルをウエハ
−１７に輸送し、表面を酸素プラズマ処理するものであ
る。
【００３４】図１（ａ）〜（ｄ）は本発明の方法による
ＮチャネルＭＯＳトランジスタの形成方法の一部であ
り、ここでは本発明の根幹を示すところのゲート電極の
加工まわりの工程に限っている。
ＮチャネルＭＯＳトランジスタの形成方法の一部であ
り、ここでは本発明の根幹を示すところのゲート電極の
加工まわりの工程に限っている。
【００３５】図１（ａ）に示すようにＰ型シリコン基板
１上にゲート酸化膜２を８ｎｍ形成する。形成方法は熱
酸化などの方法で行う。次にゲート酸化膜２上に多結晶
シリコン、あるいはポリサイドの形成を行う。本実施例
では多結晶シリコン３の形成を行った。形成方法は一例
として、ＳｉＨ4を原料としたＣＶＤ法により２５０ｎ
ｍの成膜を行った。また多結晶シリコン３は拡散法など
により、燐をドープしＮ型の導電型とした。次いで、多
結晶シリコン３上に酸化膜４の形成を行なう。酸化膜４
の形成はＣＶＤ法により１００ｎｍの成膜を行なった。
そしてフォトリソグラフィによりフォトレジストによる
パターン５の形成を行う。
１上にゲート酸化膜２を８ｎｍ形成する。形成方法は熱
酸化などの方法で行う。次にゲート酸化膜２上に多結晶
シリコン、あるいはポリサイドの形成を行う。本実施例
では多結晶シリコン３の形成を行った。形成方法は一例
として、ＳｉＨ4を原料としたＣＶＤ法により２５０ｎ
ｍの成膜を行った。また多結晶シリコン３は拡散法など
により、燐をドープしＮ型の導電型とした。次いで、多
結晶シリコン３上に酸化膜４の形成を行なう。酸化膜４
の形成はＣＶＤ法により１００ｎｍの成膜を行なった。
そしてフォトリソグラフィによりフォトレジストによる
パターン５の形成を行う。
【００３６】次に、フォトレジスト５をマスクとして酸
化膜４のエッチングを行う。このエッチングは、ＣＦ4
を主体としたガスでＲＩＥ法により行った。この後フォ
トレジスト５の除去を行う（図１（ｂ））。
化膜４のエッチングを行う。このエッチングは、ＣＦ4
を主体としたガスでＲＩＥ法により行った。この後フォ
トレジスト５の除去を行う（図１（ｂ））。
【００３７】次に多結晶シリコン３の酸化膜４をマスク
としてエッチングを行う。 エッチング装置は図２に示
したＲＩＥ装置を使用した。エッチング条件は一例とし
て、エッチングガスとしてＨＢｒガス、圧力１００ｍＴ
ｏｒｒ、ＲＦパワー４００Ｗの条件である。この条件に
おけるエッチング特性は、多結晶シリコンのエッチング
速度が約２００ｎｍ／分、下地酸化膜との選択比が約１
００であり、ゲート酸化膜８ｎｍのエッチングを行なう
には十分の特性である。
としてエッチングを行う。 エッチング装置は図２に示
したＲＩＥ装置を使用した。エッチング条件は一例とし
て、エッチングガスとしてＨＢｒガス、圧力１００ｍＴ
ｏｒｒ、ＲＦパワー４００Ｗの条件である。この条件に
おけるエッチング特性は、多結晶シリコンのエッチング
速度が約２００ｎｍ／分、下地酸化膜との選択比が約１
００であり、ゲート酸化膜８ｎｍのエッチングを行なう
には十分の特性である。
【００３８】エッチング後の多結晶シリコン３のエッチ
ングプロファイルは図１（ｃ）に示すようにほぼ基板に
対して垂直となる。またこのとき多結晶シリコン３の側
壁には側壁保護膜６が形成されている。この側壁保護膜
６の成分はＳｉＢｒx（０＜ｘ＜４）が主である。
ングプロファイルは図１（ｃ）に示すようにほぼ基板に
対して垂直となる。またこのとき多結晶シリコン３の側
壁には側壁保護膜６が形成されている。この側壁保護膜
６の成分はＳｉＢｒx（０＜ｘ＜４）が主である。
【００３９】従来技術では、側壁保護膜の除去を行った
が、本発明では、除去を行わず側壁保護膜６の酸化を行
う。酸化は酸素プラズマにより行い、図３に示した装置
を使用した。処理条件の一例は酸素流量２００ｓｃｃ
ｍ、処理圧力０．５Ｔｏｒｒ、ＲＦ出力３００Ｗ、処理
時間は３０秒である。この処理により、側壁保護膜６は
ＳｉＢｒxのＢｒとＯが置換して、ＳｉＯx（０＜ｘ＜
２）となる。この時の側壁保護膜６の厚さは約３０ｎｍ
であった。
が、本発明では、除去を行わず側壁保護膜６の酸化を行
う。酸化は酸素プラズマにより行い、図３に示した装置
を使用した。処理条件の一例は酸素流量２００ｓｃｃ
ｍ、処理圧力０．５Ｔｏｒｒ、ＲＦ出力３００Ｗ、処理
時間は３０秒である。この処理により、側壁保護膜６は
ＳｉＢｒxのＢｒとＯが置換して、ＳｉＯx（０＜ｘ＜
２）となる。この時の側壁保護膜６の厚さは約３０ｎｍ
であった。
【００４０】次にＭＯＳトランジスタのソース、ドレイ
ン領域の形成を行なう（図１（ｄ））が、以下の工程は
シリコン酸化膜２及び側壁保護膜６を残したまま行う。
まず図１（ｃ）の状態で薄いＮ形の領域（オフセット領
域）７の形成を行なう。形成条件の一例は、イオン打ち
込みによりＰ+を１３０ＫｅＶのエネルギーで２×１０
13のドーズ量を打ち込む。次に濃いＮ形の領域８の形成
を行なう。この形成は、酸化膜を全面に形成しこの酸化
膜をエッチバックする事により得られるサイドウォール
スペーサー９を形成後、イオン打ち込みを行なう。形成
条件の一例は、サイドウォールスペーサ９の幅を２５０
ｎｍ、イオン打ち込みはＡｓ+を８０ＫｅＶのエネルギ
ーで２×１０15のドーズ量で打ち込む。
ン領域の形成を行なう（図１（ｄ））が、以下の工程は
シリコン酸化膜２及び側壁保護膜６を残したまま行う。
まず図１（ｃ）の状態で薄いＮ形の領域（オフセット領
域）７の形成を行なう。形成条件の一例は、イオン打ち
込みによりＰ+を１３０ＫｅＶのエネルギーで２×１０
13のドーズ量を打ち込む。次に濃いＮ形の領域８の形成
を行なう。この形成は、酸化膜を全面に形成しこの酸化
膜をエッチバックする事により得られるサイドウォール
スペーサー９を形成後、イオン打ち込みを行なう。形成
条件の一例は、サイドウォールスペーサ９の幅を２５０
ｎｍ、イオン打ち込みはＡｓ+を８０ＫｅＶのエネルギ
ーで２×１０15のドーズ量で打ち込む。
【００４１】この後、層間絶縁膜の形成を行うが、本発
明によれば図１（ｄ）から明らかなように、シリコン酸
化膜２を除去しないため、側壁保護膜６を残したままで
もラビットイヤーは生じない。このため層間絶縁膜の埋
め込み特性が悪化することはない。
明によれば図１（ｄ）から明らかなように、シリコン酸
化膜２を除去しないため、側壁保護膜６を残したままで
もラビットイヤーは生じない。このため層間絶縁膜の埋
め込み特性が悪化することはない。
【００４２】次に、コンタクトホール、配線などを形成
すれば、ＭＯＳトランジスタは完成するが、ここでは本
発明の根幹に関わらないためその詳細は省略する。
すれば、ＭＯＳトランジスタは完成するが、ここでは本
発明の根幹に関わらないためその詳細は省略する。
【００４３】上記の工程により完成したＭＯＳトランジ
スタについて、ホットキャリア特性について調べた。本
発明の方法により作製したＭＯＳトランジスタと、従来
方法により作製したＭＯＳトランジスタ（ＳｉＯxが存
在しない）の相互コンダクタンスｇｍの劣化を比較した
ところ、本発明の方法は、従来法に比べ５０％の特性向
上が見られた。
スタについて、ホットキャリア特性について調べた。本
発明の方法により作製したＭＯＳトランジスタと、従来
方法により作製したＭＯＳトランジスタ（ＳｉＯxが存
在しない）の相互コンダクタンスｇｍの劣化を比較した
ところ、本発明の方法は、従来法に比べ５０％の特性向
上が見られた。
【００４４】以上、本発明の実施例について示したが、
この限りではない。
この限りではない。
【００４５】ゲート電極材については、多結晶シリコン
に限らず、ポリサイド構造についても同様の効果が得ら
れる。
に限らず、ポリサイド構造についても同様の効果が得ら
れる。
【００４６】また、ゲート電極のエッチングについて
も、エッチングガスとしてＨＢｒの他に、Ｂｒ2も有効
であり、さらにＣｌ2、ＨＣｌなどのＣｌ系についても
側壁保護膜組成がＳｉＣｌx（０＜ｘ＜４）であり、こ
のＳｉＣｌxがその後の酸素プラズマ処理により、Ｓｉ
Ｏx（０＜ｘ＜２）となるため同様の効果が得られる。
も、エッチングガスとしてＨＢｒの他に、Ｂｒ2も有効
であり、さらにＣｌ2、ＨＣｌなどのＣｌ系についても
側壁保護膜組成がＳｉＣｌx（０＜ｘ＜４）であり、こ
のＳｉＣｌxがその後の酸素プラズマ処理により、Ｓｉ
Ｏx（０＜ｘ＜２）となるため同様の効果が得られる。
【００４７】また層間絶縁膜あるいはサイドウォールス
ペーサの材質についても、シリコン酸化膜に限らず、シ
リコン窒化膜についても同様の効果が得られる。特にシ
リコン窒化膜とシリコンの間は多大なストレスが発生す
るため、本発明によるＭＯＳトランジスタ構造はホット
キャリア特性に対し大きな優位性を持つ。
ペーサの材質についても、シリコン酸化膜に限らず、シ
リコン窒化膜についても同様の効果が得られる。特にシ
リコン窒化膜とシリコンの間は多大なストレスが発生す
るため、本発明によるＭＯＳトランジスタ構造はホット
キャリア特性に対し大きな優位性を持つ。
【００４８】さらにエッチング装置に関しても、図３に
示したＲＩＥ装置以外に、ＥＣＲ源を持った装置など、
異方性エッチングが可能である装置、エッチング条件で
あれば有効である。
示したＲＩＥ装置以外に、ＥＣＲ源を持った装置など、
異方性エッチングが可能である装置、エッチング条件で
あれば有効である。
【００４９】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタの特性あるいはゲート電極のエッチング工程
に関し、以下の効果を有する。
ランジスタの特性あるいはゲート電極のエッチング工程
に関し、以下の効果を有する。
【００５０】１．ゲート電極とその周りの絶縁層（サイ
ドウォールを含む）の材質の差に起因するストレスを緩
和させる層を形成することにより、ホットキャリア特性
を大きく改善できる。
ドウォールを含む）の材質の差に起因するストレスを緩
和させる層を形成することにより、ホットキャリア特性
を大きく改善できる。
【００５１】２．エッチング時に形成される側壁保護膜
の除去目的で行なう希フッ酸処理に代表されるウェット
処理の工程を削除できるため、再現性の高い、且つ下地
酸化膜が抜けることの無い側壁保護膜除去が可能とな
る。
の除去目的で行なう希フッ酸処理に代表されるウェット
処理の工程を削除できるため、再現性の高い、且つ下地
酸化膜が抜けることの無い側壁保護膜除去が可能とな
る。
【図１】本発明の方法によるＭＯＳトランジスタの製造
方法を示した工程断面図。
方法を示した工程断面図。
【図２】本発明の実施例における多結晶シリコンのエッ
チングに用いたエッチング装置の概略図。
チングに用いたエッチング装置の概略図。
【図３】本発明の実施例における酸素プラズマ処理に用
いた装置の概略図。
いた装置の概略図。
１・・・シリコン基板
２・・・ゲート酸化膜
３・・・多結晶シリコン
４・・・フォトレジスト
５・・・酸化膜
６・・・側壁保護膜
６ａ・・・側壁保護膜（プラズマ処理後）
７・・・ソース・ドレイン領域
８・・・ソース・ドレイン領域
９・・・サイドウォールスペーサー
１０・・・上部電極
１１・・・下部電極
１２・・・ウエハー
１３・・・高周波電極
１４・・・ガス道入管
１５・・・排気ポンプ
１６・・・高周波電極
１７・・・ウエハー
１８・・・ウエハー台
１９・・・石英チャンバー
２０・・・ガス導入管
２１・・・不活性ガスの導入口
Claims (2)
- 【請求項１】 シリコン基板上のゲート電極形成領域及
びソース／ドレイン形成領域を含む領域に第１酸化膜を
形成する工程と、 前記第１酸化膜上に多結晶シリコンを形成する工程と、 前記多結晶シリコン上に所定のパターンを有する第２酸
化膜を形成する工程と、 前記第２酸化膜をマスクとして前記多結晶シリコンをエ
ッチングしてゲート電極を形成する工程と、 前記多結晶シリコンのエッチング工程によって前記多結
晶シリコンの側壁に形成された側壁保護膜に酸素プラズ
マ処理を行うことによって、SiOx（０＜ｘ＜２）からな
る側壁酸化膜を形成する工程と、 前記ゲート電極を含む前記シリコン基板上に第３酸化膜
を形成する工程と、 前記第３酸化膜をエッチバックすることにより前記側壁
酸化膜の側面にサイドウオールスペーサーを形成する工
程と、 前記サイドウオールスペーサーをマスクとしてソース／
ドレイン形成領域にイオン打ち込みを行う工程と、備
え、 前記エッチバックする工程は、前記ソース／ドレイン形
成領域上に形成された前記第１酸化膜を残すように行わ
れることを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板上のゲート電極形成領域及
びソース／ドレイン形成領域を含む領域に第１酸化膜を
形成する工程と、 前記第１酸化膜上にポリサイドを形成する工程と、 前記ポリサイド上に所定のパターンを有する第２酸化膜
を形成する工程と、 前記第２酸化膜をマスクとして前記ポリサイドをエッチ
ングしてゲート電極を形成する工程と、 前記ポリサイドのエッチング工程において前記ポリサイ
ドの側壁に形成された側壁保護膜に酸素プラズマ処理を
行うことによって、前記側壁保護膜から側壁酸化膜を形
成する工程と、 前記ゲート電極を含む前記シリコン基板上に第３酸化膜
を形成する工程と、 前記第３酸化膜をエッチバックすることにより前記側壁
酸化膜の側面にサイドウオールスペーサーを形成する工
程と、 前記サイドウオールスペーサーをマスクとしてソース／
ドレイン形成領域にイオン打ち込みを行う工程と、備
え、 前記エッチバックする工程は、前記ソース／ドレイン形
成領域上に形成された前記第１酸化膜を残すように行わ
れることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24311194A JP3399111B2 (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24311194A JP3399111B2 (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111525A JPH08111525A (ja) | 1996-04-30 |
| JP3399111B2 true JP3399111B2 (ja) | 2003-04-21 |
Family
ID=17098965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24311194A Expired - Fee Related JP3399111B2 (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399111B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390848B1 (ko) * | 1999-06-24 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체소자의 게이트전극 형성 방법 |
| JP5933953B2 (ja) | 2011-10-06 | 2016-06-15 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-10-06 JP JP24311194A patent/JP3399111B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08111525A (ja) | 1996-04-30 |
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