CN1067801C - 集成电路的制造方法 - Google Patents
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Abstract
一种集成电路的制造方法，其步骤：在硅半导体衬底上形成第一氧化硅垫层和第一氮化硅层，形成第一光致抗蚀剂图案，再蚀去第一氮化硅以形成第一氮化硅图案。以第一光致抗蚀剂图案作为离子注入掩模形成N掺杂区域。再形成第二光致抗蚀剂图案，并蚀去第一氮化硅图案以形成第二氮化硅图案。以第二光致抗蚀剂图案作为离子注入掩模，在P型硅半导体衬底形成P掺杂区域。再形成N及P阱区，同时形成氧化物，使在第二氮化硅图案与氧化物之间形成阶梯以作对准标记。
Description
本发明关于一种集成电路的制造方法，特别是一种集成电路双阱区形成中(twin-well process)对准标记(alignment mark)的形成方法，是利用双氮化光蚀刻(double nitride etching)方法中提供对准标记的方法。
在集成电路的制造过程中，会产生起伏不平的各形成层表面，这些起伏不平的表面在硅半导体衬底上仿佛是一个标记(mark)，人们可利用标记起到光刻技术中的不同层次的光掩模对准(alignment)作用。例如，隔离电元件的场氧化层突出硅半导体衬底表面大约1000到3000埃之间，便可作为后续多晶硅栅极的光刻法曝光工艺的对准标记。
问题是，传统双阱区集成电路工艺(twin-well process)所形成的各层表面在N阱区和P阱区之间呈现高低差，而由于光学效应的影响将造成光致抗蚀剂临界值(critical dimension)不易控制。另外以目前半导体广泛应用的Nikon步进对准机而言，又必须考虑其对准标记，藉以改善工艺步骤。
本发明的主要目的在于提供一种形成有对准标记(alignmentmark)的集成电路的制造方法。
此方法首先在P型硅半导体衬底上形成第一氧化硅垫层和第一氮化硅，接着，利用光刻技术形成第一光致抗蚀剂图案，并以第一光致抗蚀剂图案作为蚀刻掩模(etching mask)，利用等离子体蚀刻技术除去所述第一氮化硅以形成第一氮化硅图案。然后，以该图案作为离子注入掩模(implantation mask)，通过“第一氧化硅垫层”进行N型离子注入，以在所述P型硅半导体衬底形成N掺杂区域(N-dopedregion)，并去除所述图案。
接着，利用光刻技术形成第二光致抗蚀剂图案，并以所述第二光致抗蚀剂图案作为蚀刻掩模，利用等离子体蚀刻技术除去所述“第一氮化硅图案”以形成第二氮化硅图案，所述第二氮化硅图案的位置介于N阱区与P阱区之间。然后，以所述第二光致抗蚀剂图案作为离子注入掩模，通过“第一氧化硅垫层”进行P型离子注入，以在所述P型硅半导体衬底形成P掺杂区域(P-doped region)，并去除所述第二光致抗蚀剂图案。
接着，在高温环境下进行阱区形成步骤，以活化所述N掺杂区域与P掺杂区域，以分别形成N阱区与P阱区(N-well and P-well)，然后去除所述“第二氮化硅图案”。在阱区形成过程会产生氧化物，使得在所述“第二氮化硅图案”与“氧化物”之间形成具高度的阶梯是因氮化硅会抑制二氧化硅的生长，故形成一阶梯，以作为对准标记(alignment mark)，作为后续光刻法曝光对准之用。
接着，形成第二氧化硅垫层和第三氮化硅，再利用光刻技术形成第三光致抗蚀剂图案，并以该图案作为蚀刻掩模，利用等离子体蚀刻技术除去N阱区与P阱区之间的第三氮化硅，以露出所述第二氧化硅垫层，以形成“第三氮化硅图案”。然后，在含氧气的高温环境中，以所述“第三氮化硅图案”作为氧化掩模(oxidation mask)，在露出的所述第二氧化硅垫层区域形成场氧化层(field oxide)。
本发明与现有技术相比具有如下效果：
由于所述“第二氮化硅图案”的位置对称地介于N掺杂区域和P掺杂区域之间，故形成场氧化层后，所述N阱区与P阱区以场氧化层作为对称中心，呈现对称一致的各层表面。场氧化层可以作为一个理想的光刻法工艺的对准标记(alignment mark)，供后续工艺对准之用，因此可保证后续工艺的质量。
附图的简要说明
图1到图11是本发明实施例的制作产品的剖面示意图。
本发明的详细说明：
以下利用P型硅半导体衬底作为实施例说明本发明的方法，但本发明的制造方法同样适合于N型硅半导体衬底。
请参考图1、图2和图3。首先，在P型硅半导体衬底1上形成第一氧化硅垫层3和第一氮化硅层5，如图1所示，接着，利用光刻技术形成第一光致抗蚀剂图案7，如图2所示，并以所述第一光致抗蚀剂图案7作为蚀刻掩模，利用等离子蚀刻技术除去所述第一氮化硅层5以形成“第一氮化硅图案5A”，然后，以所述第一光致抗蚀剂图案7作为离子注入掩模，通过“第一氧化硅垫层3”进行N型离子注入9，以在所述P型硅半导体衬底1形成N掺杂区域11，如图3所示。
所述“第一氧化硅垫层3”通常是以热氧化技术形成，氧化温度介于800℃到1000℃之间，其厚度介于320到380埃之间。所述“第一氮化硅层5”是以低压化学气相淀积法形成，其反应温度约760℃，反应压力约46.6帕斯卡，反应气体是SiH2Cl2和NH3，其厚度介于1350到1650埃之间。形成N掺杂区域11的N型离子通常是磷(P)，其离子注入剂量介于1E11，到1E13原子/平方厘米之间，离子注入能量介于50到150Kev之间。另外，对所述“第一氮化硅层5”的等离子体蚀刻，可以利用磁场增强式活性离子式等离子体蚀刻技术(MERIE)或电子回旋共振等离子体蚀刻技术(ECR)或传统的活性离子式等离子体蚀刻技术(RIE)，通常是利用磁场增强式活性离子式等离子体蚀刻技术，其等离子体反应气体是CF4、CHF3、Ar和O2气体。
请参考图4、图5和图6。利用氧气等离子体和硫酸溶液去除所述第一光致抗蚀剂图案7后，接着，利用光刻技术形成第二光致抗蚀剂图案13，如图4所示，并以所述第二光致抗蚀剂图案13作为蚀刻掩模，利用等离子体蚀刻技术除去所述“第一氮化硅图案5A”以形成第二氮化硅图案5B，如图5所示，所述“第二氮化硅图案5B”的位置将介于N阱区和P阱区之间。然后，以所述第二光致抗蚀剂图案13作为离子注入掩模，透过“第一氧化硅垫层3”进行P型离子注入15，以在所述P型硅半导体衬底1形成P掺杂区域17(P-doped region)如图6所示，最后利用氧气等离子体和硫酸溶液去除所述第二光致抗蚀剂图案13。
形成P掺杂区域17的P型离子通常是硼(B)，也可以是二氟化硼(BF2)，其离子注入剂量介于1E12到1E13原子/平方厘米之间，其离子注入能量则介于10到80Kev之间。对所述“第一氮化硅图案5A”的等离子体蚀刻，也是利用磁场增强式活性离子式等离子体蚀刻技术，其等离子体反应气体是CF4、CHF3、Ar和O2气体。
请参考图7。接着，在含氮气和氧气的高温环境下进行阱区形成步骤(well drive-in)，以活化所述N掺杂区域11与P掺杂区域17，以分别形成N阱区11A与P阱区17A(N-well and Pwell)，另一方面， 在阱区形成过程会形成氧化物19，其厚度介于2000到2400埃之间，如图7所示。请注意，完成阱区输入后，在所述“第二氮化硅图案5B”与“氧化物19”之间形成了高度约1000埃的阶梯99，如图7所示，所述“阶梯99”附近呈现对称一致的表层，能作为对准标记(alignment mark)，可为后续光刻法曝光对准用，这是本发明的关键。
请参考图8、图9和图10。利用氧气等离子体或磷酸溶液去除所述“第二氮化硅图案5B”和“氧化物”19；接着形成第二氧化硅垫层21和第三氮化硅层23；如图8所示，然后，利用光刻技术形成第三光致抗蚀剂图案25，如图9所示，并以所述第三光致抗蚀剂图案25作为蚀刻掩模，利用等离子体蚀刻技术蚀去N阱区11A与P阱区17A之间的所述第三氮化硅23以露出N阱区11A与P阱区17A之间的所述第二氮化硅垫层21，以形成“第三氮化硅图案23A”，再利用氧气等离子体和硫酸溶液去除所述第三光致抗蚀剂图案25，如图10所示。
同样的，所述“第二氧化硅垫层21”也是以热氧化技术形成，氧化温度约介于800℃到1000℃之间，其厚度介于320到380埃之间。所述“第三氮化硅23”是以低压化学气相淀积法形成，其反应温度约760℃，反应压力约46.6帕斯卡，反应气体是SiH2Cl2和NH3，其厚度介于1350到1650埃之间。而对所述“第三氮化硅23”的等离子体蚀刻，也是利用磁场增强式活性离子式等离子体蚀刻技术，其等离子体反应气体是CF4、CHF3、Ar和O2气体。
请参考图11。然后，在含氧气的高温环境中，介于925到975℃之间，以所述“第三氮化硅图案23A作为氧化掩模，在露出的所述第二氧化硅垫层21区域热氧化所述P型硅半导体衬底1以形成场氧化层27，其氧化时间介于150到200分钟之间，所形成场氧化层27的厚度介于4000到6000埃之间，利用磷酸溶液去除所述“第三氮化硅图案23A”和利用氢氟酸溶液去除所述“第二氧化硅垫层21”，如图11所示。
请注意，由于所述“第二氮化硅图案5B”的位置对称的介于N掺杂区域11与P掺杂区域17之间，故形成场氧化层27后，所述N阱区11A与P阱区17A以所述场氧化层27作为对称中心，呈现对称一致的表层。所述场氧化层27作为后续工艺步骤的对准标记(alignment mark)。
以上是以最佳实施例来阐述本发明，并非用以限制本发明，并且，熟知半导体技术的人士皆能明了，适当作些改变及调整，仍将不失本发明的本义所在，并不脱离本发明的保护范围。
Claims (8)
1、一种集成电路的制造方法，包括以下步骤：
(a)在P型硅半导体衬底上形成第一氧化硅垫层和第一氮化硅；
(b)利用光刻技术形成第一光致抗蚀剂图案；
(c)以所述第一光致抗蚀剂图案作为蚀刻掩模，利用蚀刻技术除去所述第一氮化硅以形成“第一氮化硅图案”；
(d)以所述第一光致抗蚀剂图案作为离子注入掩模，透过“第一氧化硅垫层”进行N型离子注入，以在所述P型硅半导体衬底形成N掺杂区域，然后去除所述第一光致抗蚀剂图案；
(e)利用光刻技术形成第二光致抗蚀剂图案；
(f)以所述第二光致抗蚀剂图案作为蚀刻掩模，利用等离子体蚀刻技术除去所述第一氮化硅图案以形成第二氮化硅图案，而所述第二氮化硅图案的位置介于N阱区与P阱区之间；
(g)以所述第二光致抗蚀剂图案作为离子注入掩模，透过“第一氧化硅垫层”进行P型离子注入，以在所述P型硅半导体衬底形成P掺杂区域，然后去除所述第二光致抗蚀剂图案；
(h)进行阱区形成步骤，以活化所述N掺杂区域与P掺区域，以形成N阱区与P阱区，同时，阱区形成过程在所述“第二氮化硅图案”覆盖区域以外会形成氧化物；
(i)去除所述“第二氮化硅图案”和“氧化物”；
(j)形成第二氧化硅垫层和第三氮化硅层；
(k)利用光刻技术形成第三光致抗蚀剂图案，并以所述第三光致抗蚀剂图案作为蚀刻掩模，利用蚀刻技术蚀去N阱区与P阱区之间的所述第三氮化硅，以露出所述第二氧化硅垫层，以形成“第三氮化硅图案”；
在含氧气的高温环境中，以所述“第三氮化硅图案”作为氧化掩模，在露出的所述第二氧化硅垫层区域形成场氧化层。
2、根据权利要求1所述的制造方法，其特征在于，所述第一氧化硅垫层于富含氧气的高温环境中形成，温度介于800℃到1000℃之间，厚度介于320到380埃之间。
3、根据权利要求1所述的制造方法，其特征在于，所述第一氮化硅，是利用低压化学气相淀积法形成，其厚度介于1350到1650埃之间。
4、根据权利要求1所述的制造方法，其特征在于，所述N掺杂区域，是利用离子注入技术形成，其离子种类是磷P，其离子注入剂量介于1E11到1E13原子/平方厘米之间，离子注入能量介于50到150Kev之间。
5、权根据利权利要求1所述的制造方法，其特征在于，所述P掺杂区域，是利用离子注入技术形成，其离子种类是硼B或二氟化硼BF2，其离子注入剂量介于1E12到1E13原子/平方厘米之间，其离子注入能量则介于10到80Kev之间。
6、根据权利要求1所述的制造方法，其特征在于，所述第二氧化硅垫层于富含氧气的高温环境中形成，温度介于800℃到1000℃之间，厚度介于320到380埃之间。
7、根据权利要求1所述的制造方法，其特征在于，所述第三氮化硅层，是利用低压化学气相淀积法形成，其厚度介于1350到1650埃之间。
8、根据权利要求1所述的制造方法，其特征在于，所述制造方法同样适合于N型硅半导体衬底。
Priority Applications (1)
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| CN96120656A CN1067801C (zh) | 1996-11-01 | 1996-11-01 | 集成电路的制造方法 |
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|---|---|---|---|---|
| EP0564191A2 (en) * | 1992-03-31 | 1993-10-06 | STMicroelectronics, Inc. | Structure and method for fabricating integrated circuits |
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1996
- 1996-11-01 CN CN96120656A patent/CN1067801C/zh not_active Expired - Lifetime
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