CN1053995C - 一种集成电路之对准标记的制造方法 - Google Patents

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Abstract

一种集成电路之对准标记的制造方法，包括在P型硅半导体基片上形成氧化硅垫层和氮化硅，形成对准标记光致抗蚀剂图案作蚀刻掩模，蚀去氮化硅形成氮化硅层。形成N井区光致抗蚀剂图案作离子注入掩模，在P型硅半导体基片形成N掺杂区域再去除该图案。形成P井区光致抗蚀剂图案作离子注入掩模，在P型硅半导体基片形成P掺杂区域再去除该图案。进行井区驱入形成N井区和P井区，去除热二氧化硅形成凹陷，形成一个对准标记。

Description

一种集成电路之对准标记的制造方法
本发明是关于集成电路制备过程中的对准标记(alignment mark)的制造方法，特别是关于具有高阶梯之对准标记的制造方法。
在集成电路的制造过程中，会产生起伏不平的表面形貌，这些起伏不平的表面形貌在硅半导体基片上仿佛一个标记(mark)，可利用标记作为光刻法(photolithography)曝光过程之不同层次之掩模的对准。例如，隔离电性元件之场氧化层突出硅半导体基片表面大约1000到3000埃之间，便可作为光刻法曝光过程之对准标记。另外，在双井区集成电路(twin-well)过程中，去除井区驱入过程所形成之热二氧化硅也能形成阶梯，于是该阶梯提供了对准标记，以作为后续光刻法曝光对准之用。
为了得到够高的对准标记以获得较理想的光刻法曝光过程，通常需增加井区驱入的时间，使得去除井区驱入过程所形成之热二氧化硅后能形成高度较高的阶梯，问题是，某些集成电路制造过程不允许井区驱入时间太长。
本发明之主要目的是提供一种短井区驱入时间之集成电路制造过程之对准标记的制造方法。
本发明之另一个目的是提供一种具有高阶梯(high step)之对准标记的制造方法。
此方法首先在P型硅半导体基片上形成氧化硅垫层和氮化硅，接着，利用光刻法技术形成对准标记光致抗蚀剂图案(photoresistpattem)，除了“对准标记光致抗蚀剂图案”外，其余均为亮区(clearfield)，并以所述“对准标记光致抗蚀剂图案”作为蚀刻掩模(etchingmask)，利用电浆蚀刻技术蚀去所述氮化硅以形成“氮化硅层”。
然后，利用光刻法技术形成N井区光致抗蚀剂图案，并以所述N井区光致抗蚀剂图案作为离子注入掩模，透过所述“氧化硅垫层”进行N型离子注入，以在所述P型硅半导体基片形成N掺杂区域，并旋即去除所述N井区光致抗蚀剂图案。
接着，利用光刻法技术形成P井区光致抗蚀剂图案，并以所述P井区光致抗蚀剂图案作为离子注入掩模，透过所述“氧化硅垫层”进行P型离子注入，以在所述P型硅半导体基片形成P掺杂区域，并旋即去除所述P井区光致抗蚀剂图案。
接着，在高温的环境下进行井区驱入步骤，以活化所述N掺杂区域与P掺杂区域，以分别形成N井区(N-well)和P井区(P-well)，而在井区驱入过程，在“N井区表面”、“P井区表面”和“氮化硅层之间”会形成热二氧化硅。
然后，去除所述“N井区表面”、“P井区表面”和“氮化硅层之间”之热二氧化硅以在所述“井区”形成凹陷(recess)，也在“氮化硅层之间”形成凹陷，所述“氮化硅层”的高度加上“氮化硅层之间的凹陷”提供了相当高的阶梯，形成一个对准标记，作为后续光刻法曝光对准之用，这是本发明之关键。
附图的简要说明如下：
图1到图8是本发明之实施例的制程剖面示意图。
图1是形成氧化硅垫层和氮化硅后的剖面示意图。
图2是利用光刻法技术形成对准标记光致抗蚀剂图案后的剖面示意图。
图3是利用电浆蚀刻技术蚀去所述氮化硅后的剖面示意图。
图4是利用光刻法技术在“井区区域”形成N井区光致抗蚀剂图案，并以所述N井区光致抗蚀剂图案作为离子注入掩模，透过所述“氮化硅层”和“氧化硅垫层”进行N型离子注入，以在所述P型硅半导体基片形成N掺杂区域后的剖面示意图。
图5是利用光刻法技术在“井区区域”形成P井区光致抗蚀剂图案，并以所述P井区光致抗蚀剂图案作为离子注入掩模，透过所述“氮化硅层”和“氧化硅垫层”进行P型离子注入，以在所述P型硅半导体基片形成P掺杂区域后的剖面示意图。
图6是去除所述P井区光致抗蚀剂图案后的剖面示意图。
图7是进行井区驱入后的剖面示意图，所述井区驱入并形成热二氧化硅。
图8是去除剩余之所述热二氧化硅后的剖面示意图。
以下利用P型硅半导体基片作为实施例说明本发明之方法，但本发明之方法可以延伸推广到用N型硅半导体基片。
请参考图1、图2和图3。首先在P型硅半导体基片1上形成氧化硅垫层3和氮化硅5，如图1所示，接着，利用光刻法技术形成对准标记光致抗蚀剂图案7，除了“对准标记光致抗蚀剂图案7”外，其余均为亮区，如图2所示，并以所述“对准标记光致抗蚀剂图案7”作为蚀刻掩模，利用电浆蚀刻技术蚀去所述氮化硅5以形成“氮化硅层5A”，利用氧气电浆和硫酸溶液去除所述“对准标记光致抗蚀剂图案7”后，如图3所示。
所述“氧化硅垫层3”通常是以热氧化技术形成，即在富含氧气的高温环境中形成，氧化温度为800℃至1000℃之间，其厚度介于320到380埃之间。所述“氮化硅5”是以低压化学气相沉积法形成，其反应温度约760℃，反应压力约350毫托尔，反应气体是SiH2Cl2和NH3，其厚度介于1350到1650埃之间。另外，对所述“氮化硅5”之电浆蚀刻，可以利用磁场增强式活性离子式电浆蚀刻技术(MERIE)或电子回旋共振电浆蚀刻技术(ECR)或传统的活性离子式电浆蚀刻技术(RIE)，通常是利用磁场增强式活性离子式电浆蚀刻技术，其电浆反应气体是CF4、CHF3、Ar和O2气体。
请参考图4。然后，利用光刻法技术形成N井区光致抗蚀剂图案9，并以所述N井区光致抗蚀剂图案9作为离子注入掩模透过“氧化硅垫层3”进行N型离子注入11，以在所述P型硅半导体基片1形成N掺杂区域13，如图4所示。通常，形成N掺杂区域13之N型离子是磷(P31)，其离子注入剂量介于1E11到1E13原子/平方厘米之间，离子注入能量介于50到150KeV之间。
请参考图5和图6。利用氧气电浆和硫酸溶液去除所述N井区光致抗蚀剂图案9后，接着，利用光刻法技术形成P井区光致抗蚀剂图案15，并以所述P井区光致抗蚀剂图案15作为离子注入掩模，透过所述“氧化硅垫层3”进行P型离子注入17，以在所述P型硅半导体基片1形成P掺杂区域19，如图5所示。最后，利用氧气电浆和硫酸溶液去除所述P井区光致抗蚀剂图案15，如图6所示。形成所述P掺杂区域19之P型离子通常是硼(B11)，也可以是二氟化硼(BF2)，其离子注入剂量介于1E12到1E13原子/平方厘米之间，其离子注入能量则介于10到80KeV之间。
请参考图7。接着，在含氮气和氧气的高温环境下进行井区驱入步骤(well drive-in)，以活化所述N掺杂区域13与P掺杂区域19，以分别形成N井区13A和P井区19A，另一方面，在井区驱入过程中，会在所述“N井区13A”表面和“P井区19A”表面形成热二氧化硅21A，也在所述“氮化硅层5A”之间形成热二氧化硅21B，其厚度介于2000到2400埃之间，如图7所示。
请参考图8。然后，去除所述“N井区13A”表面和“P井区19A”表面之热二氧化硅21A以在所述“井区”形成凹陷88，同时也去除所述“氮化硅层5A”之间之热二氧化硅21B以在所述“氮化硅层5A”之间形成凹陷99，使所述氧化硅垫层3成为氧化硅垫层3A，如图8所示。
请注意，所述“氧化硅垫层3A”和“氮化硅层5A”的高度加上所述“氮化硅层5A”之间的凹陷99，提供了相当高的阶梯，形成一个对准标记，作为后续光刻法曝光对准之用，这是本发明之关键。也因为所述“氮化硅层5A”的存在，井区驱入的时间不需太长，也就是说，不需形成太厚的热二氧化硅，因此本发明之方法特别适用在某些不允许井区驱入时间太长之集成电路制造过程。
完成所述对准标记的制造后，可利用标准制造过程继续后续隔离过程(isolation)。
以上系以优选实施例来阐述本发明，而非限制本发明，并且，熟知半导体技术之人士皆能明了，适当而作些微的改变而调整，仍将不失本发明之要义所在，亦不脱离本发明之精神和范围。

Claims (7)

1、一种集成电路之对准标记的制造方法，包括：
a.在P型硅半导体基片上形成氧化硅垫层和氮化硅；
b.利用光刻法技术形成对准标记光致抗蚀剂图案；
c.以所述对准标记光致抗蚀剂图案作为蚀刻掩模，利用蚀刻技术蚀去所述氮化硅以形成氮化硅层；
d.利用光刻法技术形成N井区光致抗蚀剂图案；
e.以所述N井区光致抗蚀剂图案作为离子注入掩模，透过氧化硅垫层进行N型离子注入，以在所述P型硅半导体基片形成N掺杂区域，然后去除所述N井区光致抗蚀剂图案；
f.利用光刻法技术形成P井区光致抗蚀剂图案；
g.以所述P井区光致抗蚀剂图案作为离子注入掩模，透过氧化硅垫层进行P离子注入，以在所述P型硅半导体基片形成P掺杂区域，然后去除所述P井区光致抗蚀剂图案；
h.进行井区驱入，以形成N井区和P井区，所述井区驱入并在N井区表面、P井区表面和氮化硅层之间形成热二氧化硅；
i.去除所述热二氧化硅，以在所述氮化硅层之间形成凹陷，所述氮化硅层的高度加上氮化硅层之间的凹陷提供了相当高的阶梯，形成一个对准标记。
2、如权利要求1所述之制造方法，其特征在于：所述氧化硅垫层是在富含氧气的高温环境中形成的，温度介于800℃到1000℃之间，厚度介于320到380埃之间。
3、如权利要求1所述之制造方法，其特征在于：所述氮化硅，是利用低压化学气相沉积法形成的，其厚度介于1350到1650埃之间。
4、如权利要求1所述的制造方法，其特征在于：所述N掺杂区域，是利用离子注入技术形成的，其离子种类是磷，其离子注入剂量介于1E11到1E13原子/平方厘米之间，离子注入能量介于50到150KeV之间。
5、如权利要求1所述之制造方法，其中所述P掺杂区域，是利用离子注入技术形成的，其离子种类是硼或二氟化硼，其离子注入剂量介于1E12到1E13原子/平方厘米之间，其离子注入能量则介于10到80KeV之间。
6、如权利要求1所述之制造方法，其中所述之对准标记光致抗蚀剂图案以外之区域均为亮区。
7、如权利要求1所述之制造方法，其中所述P型硅半导体基片，可以用N型硅半导体基片替代之。
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* Cited by examiner, † Cited by third party
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CN101866119B (zh) * 2009-04-14 2012-02-22 上海华虹Nec电子有限公司 零标的形成方法
CN103367251B (zh) * 2012-03-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN110416077A (zh) * 2019-07-12 2019-11-05 深圳市华星光电技术有限公司 膜层结构的干法刻蚀方法及膜层结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0178440A2 (en) * 1984-10-15 1986-04-23 International Business Machines Corporation Process of making dual well CMOS semiconductor structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0178440A2 (en) * 1984-10-15 1986-04-23 International Business Machines Corporation Process of making dual well CMOS semiconductor structure

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