KR100255404B1 - 드라이에칭방법 - Google Patents

드라이에칭방법 Download PDF

Info

Publication number
KR100255404B1
KR100255404B1 KR1019930014012A KR930014012A KR100255404B1 KR 100255404 B1 KR100255404 B1 KR 100255404B1 KR 1019930014012 A KR1019930014012 A KR 1019930014012A KR 930014012 A KR930014012 A KR 930014012A KR 100255404 B1 KR100255404 B1 KR 100255404B1
Authority
KR
South Korea
Prior art keywords
etching
sulfur
dry etching
nitride compound
deposited
Prior art date
Application number
KR1019930014012A
Other languages
English (en)
Inventor
신고 가도무라
Original Assignee
이데이 노부유끼
소니 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시키가이샤 filed Critical 이데이 노부유끼
Application granted granted Critical
Publication of KR100255404B1 publication Critical patent/KR100255404B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 S2F2/N2혼합가스를 사용하여 Si3N4기층막(3)상에 형성되는 SiO2층간절연막(4)을 에칭하는 드라이에칭방법에 관한 것이다. 에칭 S2F2로부터 생성되는 F*와 SFX +에 의해 진행되는 동안, S2F2로부터 생성되는 S 원자 및 N2로부터 생성되는 N 원자가 상호 결합되어서, 측벽표면의 패턴상에 퇴적되는 폴리티아질(SN)X과 같은 질화황계 화합물을 생성한다. Si3N4기층막(3)이 노출되면, 막내의 N원자 및 플라즈마내의 S 원자는 결합되어 (SN)X을 형성한다. 기상이면서 고체면상에 있는 이러한 (SN)X는 웨이퍼표면을 보호하여 선택성을 개선한다. 또한 SiO2층간 절연막 및 Si3N4마스크를 에칭하는 것도 가능하게 되어 마스크에 대한 고선택성을 달성한다.

Description

드라이에칭방법
제1(a)도 내지 제1(d)도는 접촉공정에 본 발명에 적용한 공정을 공정순으로 도시한 개략단면도로서, 제1(a)도는 Si3N4기층막상에 적층된 SiO2층간 절연막상에 레지스트마스크가 형성된 상태를 도시한 도면, 제1(b)도는 SiO2층간절연막이 에칭된 상태를 도시한 도면, 제1(c)도는 레지스트마스크 S와 질화황화합물이 에싱에 의해 제거된 상태를 도시한 도면, 제1(d)도는 접촉공의 저부상에 노출된 Si3N4기층막이 선택적으로 제거된 상태를 도시한 도면
제2(a)도 내지 제2(c)도는 소위 ONO 구조를 갖는 게이트절연막상의 게이트전극의 양 측벽부상에 측벽을 형성하기 위한 에치백에 본 발명을 적용한 공정을 공정순으로 도시한 개략단면도로서, 제2(a)도는 SiO2층이 웨이퍼의 전체면상에 형성된 상태를 도시한 도면, 제2(b)도는 SiO2층의 에치 백 및 제2 SiO2게이트절연막의 선택적인 에칭이 종료된 상태를 도시한 도면, 제2(c)도는 퇴적된 S와 질화황계화합물이 분해 또는 가열에 의한 승화에 의해 제거된 상태를 도시한 도면.
제3도는 측벽을 형성하기 위한 에치벡에 본 발명을 적용한 공정의 다른 예에서 저스트에칭이 종료된 상태를 도시한 개략단면도.
제4(a)도 내지 제4(c)도는 접촉공 공정에 본 발명을 적용한 공정의 다른 예를 공정순으로 도시한 개략단면도로서, 제4(a)도는 SiO2층간절연막상에 Si3N4마스크에 의한 에칭전의 웨이퍼의 상태를 도시한 도면, 제4(b)도는 SiO2층간절연막의 에칭이 종료된 상태를 도시한 도면, 제4(c)도는 적층된 S 및 질화황계 화합물이 분해 또는 열에 의한 승화에 의해 제거된 상태를 도시한 도면.
제5(a)도 및 제5(b)도는 접촉공 공정에 본 발명을 적용한 공정의 또 다른 예를 공정순으로 도시한 개략부분단면도로서, 제5(a)도는 저스트에칭이 종료된 상태를 도시한 도면, 제5(b)도는 오버에칭이 종료된 상태를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 불순물확산영역
3 : Si3N4기층막 4 : SiO2층간절연막
5 : 레지스트마스크 14 : Si3N4게이트절연막
17 : 게이트 전극
본 발명은 반도체장치의 제조에 적용되는 드라이에칭방법에 관한 것으로, 특히 질화실리콘계 재료층에 대한 고선택성을 확보하면서 산화실리콘층을 에칭하는 방법에 관한 것이다.
최근의 VLSI 및 ULSI에서 볼수 있는 바와 같이, 고집적 및 고성능의 반도체장치가 보급됨에 따라 절연막을 위한 드라이에칭의 기술에서는 고이방성(高異方性), 고에칭율, 고선택성, 저손상 및 저오염성 모두가 요구되고 있는 것이다.
산화 실리콘(SiOX, 특히 x=2)으로 이루어지는 절연막의 에칭을 위해서는 CHF3, CF4/H2혼합가스, CF4/O2혼합가스 및 C2F6/CHF3혼합가스가 에칭가스로서 사용되어 왔다. 이러한 가스는 1분자내의 탄소원자수 대 플루오르원자수 비, 즉 C/F 비가 0.25이상인 플루오로탄소계 가스로 구성된다. 이러한 가스계는 (a) 플루오로탄소계 가스내에 함유된 C가 SiO2층면상에서 C-O 결합을 형성하게 되므로, Si-O 결합이 절단되거나 약화되고, (b) SiO2층의 에칭제로서 CFn +(특히 n=3)이 사용되고, (c) 플라즈마내에서 탄소가 비교적 풍부한 상태로 되므로 가스내에 포함된 C, H 및 F의 분포로 인해 기층실리콘상의 탄소질중합체의 퇴적에 의해 에칭비가 저하되는 반면에, SiO2내의 산소는 CO 또는 CO2의 형태로 제거되므로, 기층에 대한 고선택성이 확보된다.
선택비의 제어를 위해 사용되는 H2, O2등과 같은 전술한 부가가스는 F*생성의 양을 감소 또는 증가시킬 수 있다. 요컨대, 이러한 부가가스는 에칭반응계에서 명백한 C/F비의 제어효과를 나타낸다.
기본적으로, 질화실리콘(SiXNy, 특히 x=3, y=4)으로 이루어지는 절연막도 SiO2층을 에칭하는 경우와 동일한 가스계에 의해 에칭된다. 그러나, SiO2층이 먼저 이온보조반응의 메카니즘에 의해 에칭되지만, SiXNy층은 SiO2층의 경우보다 높은 에칭비를 가지는 주에칭액으로서 F*를 사용하는 라디칼반응메카니즘을 기초로 하여 에칭된다. 이는 원자간 결합에너지의 양에서 Si-F 결합(132kcal/mole)>Si-O 결합(111kcal/mole)>Si-N 결합(105kcal/mole)과 같은 이상의 관계로부터 다소 예측가능하여, 원자가 결합에너지의 상이치는 계산방법에 의해 구할 수 있으나, 위스트(R. C Weast)편집의 “이화학 핸드북(Handbook of Chemistry and Physics)”(69판, 1988, CRC사, 플로리다, 미합중국)에 기술된 데이터를 참조한다.
한편, 최근 장치의 구조가 복잡하게 됨에 따라 SiOX층 및 SiXNy층 사이에서 고선택적인 에칭을 할 필요가 있다.
예를 들면, SiOX층상의 SiXNy층의 에칭은 LOCOS법의 소자분리영역을 지정하기 위한 패터닝으로 행한다. 패드산화막(SiO2층)을 버즈비크(bird’s beak)의 길이의 최소화를 위해 박형화하는 현 기술수준에서 전술한 에칭은 기층에 대한 극히 고선택성을 요하는 공정이다.
한편, 예를 들어 접촉공 공정에는 SiNX상의 SiOX층의 에칭을 요한다. 최근, SiXNy박층이 오버에칭(overetching)시 웨이퍼에의 손상을 감소시킬 목적으로 SiOX층간절연막 하부에 형성되는 경우가 있다. 이러한 경우에 전술한 목적을 달성하기 위해 기층에 대한 고선택성이 요구된다.
그러나, SiOX층 및 SiXNy층을 사용하는 경우, Si-O 결합 및 Si-N 결합의 원자간 결합에너지값은 상호 근사하고, 공통 에칭가스를 사용하므로 고선택적 에칭이 본질적으로 어렵다. 지금까지 고선택적 에칭을 가능하게 하기 위한 기술이 다방면에서 개발되고 있다.
그 중, SiOX층상의 SiXNy층을 에칭하는 기술에 관한 수개의 보고서가 있다.
예를 들면, 본 발명자에 의해 30~70%의 몰비로 CO2가 혼합된 낮은 C/F비의 CH2F2가스로 이루어진 에칭가스를 사용하는 기술이 일본국 특개소 61-142744호에 이미 개시되어 있다. 낮은 C/F비의 가스는 SiOX층용 에칭액으로서 F*의 재결합에 의해서만 CFX +(특히, x=3)를 형성할 수 있다. 그러나, 이러한 가스계에 다량의 CO*를 공급하여 COF의 형태로 제거하기 위해 F*를 포집하게 되면, CFX +생성양이 저감되어, SiO2층을 에칭하기 위한 에칭비가 저감된다. 한편, SiXNy는 CFX +이외의 이온 및 라디칼에 의해 에칭되고, 다량의 CO2의 첨가는 에칭비를 변화시키지 않으며, 이와 같이 하여 두 층사이의 선택성이 달성될 수 있다.
또한, 화학적 드라이에칭장치에 NF3및 Cl2를 공급하여 마이크로파방전에 의해 가스상으로 형성된 FCI을 사용하여 SiOX층상의 SiXNy층을 에칭하는 기술이 드라이공정에 대한 심포지움의 회보(Proceedings of Symposium on Dry Process, vol 88, No.7, 1987, 86~94페이지)에 보고되어 있다. Si-O 결합의 55%가 이온결합인 반면, Si-N 결합의 30%만이 이온결합이고, 공유결합이 더 많다. 요컨대, SiXNy층내의 화학결합의 특성은 단결정실리콘의 화학결합(공유결합)의 특성과 근사하고, 이와 같이 SiXNy층은 FCI로부터 해리(解離)된 F*와 Cl*과 같은 라디칼에 의해 에칭된다. 한편, SiOX층은 상기 라디칼에 의해 거의 에칭되지 않으므로, 고선택적 에칭이 가능하다.
또, SiOX층상의 SiXNy층의 선택적으로 에칭하는 기술에 대한 수개의 보고서가 있으며, 이러한 기술은 2개의 층에 대한 에칭비를 고려하면 어느 정도 자명해진다. 즉, SiOX층이 라디칼 반응 초기의 메카니즘에 의해 SiXNy층을 에칭하는 공정도중에 노출되면 에칭비가 필연적으로 저하된다.
그러나, 이러한 종래기술은 다음과 같은 결점을 갖는다. 예를 들면 FCI을 사용하는 전술한 공정에 있어서, 라디칼반응의 이용은 근본적으로 이방성(異方性)공정의 실행을 어렵게 한다.
반면, SiXNy층상의 SiOX층을 선택적으로 에칭하는 기술에 대한 보고서는 없다. 이러한 경우에, SiOX층이 이온보조반응 초기에 메카니즘에 의해 에칭되는 경우에도 라디칼은 반드시 반응계에 형성되므로, SiXNy의 노출시 에칭비가 상승되고, 이에 따라 선택성의 보장이 더욱 어렵게 된다. 그러나, 이 선택적 에칭은 앞으로 요구되는 공정이므로 그 실현이 요망된다.
본 발명의 목적은 종래기술의 전술한 사정을 감안하여 SiXNy층에 대한 고선택성을 보정하면서 SiOX층을 에칭하는 에칭방법을 제공하는 것이다.
본 발명에 따르면, 질화실리콘계 재료층상에 형성되는 산화실리콘계 재료층을 선택적으로 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하고, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 에칭하는 공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법을 제공한다.
본 발명에 따르면, 질화 실리콘계 재료층상에 형성되는 산화실리콘계 재료층을 선택적으로 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적가능한 황을 생성하면서 산화실리콘계 재료층을 대략 그 두께를 에칭하는 저스트에칭공정과, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서, 산화실리콘계 재료층의 잔여부를 에칭하는 오버에칭공정으로 이루어지느 것을 특징으로 하는 드라이에칭방법을 제공한다.
본 발명에 따르면, 산화실리콘계 재료층과 그 상부에 마스크로서 선택적으로 형성되는 질화황계 화합물층을 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하고, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 에칭하는 공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법을 제공한다.
또한, 본 발명에 따르면, 산화실리콘계 재료층과 그 상부에 마스크로서 선택적으로 형성되는 질화황계 화합물을 에칭하는 드라이에칭 방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적가능한 황 및 질화황계 화합물을 생성하면서 실리콘계 재료층을 대략 그 두께로 에칭하는 저스트에칭공정과, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 산화실리콘재료층의 잔여부를 에칭하는 오버에칭공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법을 제공한다.
본 발명은 먼저 SiXNy층상의 SiOX층에 대한 선택적 에칭을 행하기 위한 기술을 제안한다.
본 발명에 사용되는 플루오르화황의 4가지 형태, 즉 S2F2, SF2, SF4및 S2F10은 본 발명자에 의해 특개평 4-84427호에서의 산화실리콘계 재료층을 에칭하는 에칭가스로서 이미 제안되어 있다. 이러한 플루오르화황의 4가지 형태는 CFC에 대한 효과적인 방지책을 제공한다. 플루오르화황은 전기 방전에 의해 해리되어 SiOX층을 위한 주에칭제로서 SFX +를 플라즈마내에서 형성할 수 있다. SiOX층내의 Si는 SiFX의 형태로 제거된다.
플루오르화황의 중요한 특성은 전기방전으로 인한 해리시 황(S)의 방출 능력이다. 이하는 상기 공보에 상세히 설명된 그 온도가 약 90℃ 또는 그 이하로 제어되어 웨이퍼상에 흡착되는 S의 다양한 종류의 반응을 요약한 것이다. 즉, 수직이온입사되지 않은 웨이퍼표면사이의 측벽의 패턴상에서 S은 측벽보호효과를 나타내면서 퇴적된다. 다량의 O 원자가 스퍼터링되지 않은 레지스트마스크, 즉 Si 기판 및 금속화 재료의 표면상에서 이러한 표면이 수직이온입사면이라도 S 퇴적공정은 스퍼터링제거공정에 필적하므로, 이러한 재료층의 선택성을 개선시킨다. 반면, 에칭되는 층으로서의 SiOX층의 표면상에서 O 원자는 SOX의 형태로 S를 제거하기 위해 스퍼터링되므로, 결국 에칭공정은 방해 받지 않는다.
본 발명에 있어서, 플루오르화황을 함유하는 에칭가스는 질소계 화합물을 더 포함한다. 플루오르화황으로부터 생성되는 S 원자의 일부는 질화황계 화합물의 다양한 유형을 형성하기 위해 질소계 화합물의 해리시에 생성되는 N 원자와 결합되므로, 측벽 보호효과를 더 강하게 나타낸다.
질소계 화합물로서 알려진 다양한 화합물종류 및 그 이용은 이미 본 발명자에 의해 최초로 일본국 특허평 3-155454호의 명세서에 제안되어 잇다.
본 발명에 있어서, 특히 측벽보호효과를 가질 수 있는 대표적인 질화황계 화합물은 폴리티아질 (SN)X이다. 이 중합체는 결정상태에서 S-N-S-N …의 반복구조를 갖는 공유결합쇄가 상호 평행으로 배열되고, 에칭액의 공격에 대하여 단일 S 보다 높은 내구성을 나타내는 구조를 갖는다.
이 때, 플라즈마내에 F*가 존재하므로 플루오르와 결합되는 (SN)X에 의해 형성되는 플루오르화 티아질이 생성될 수 있다. F*발생량을 제어하기 위해 수소계 가스를 첨가하는 경우, 티아질화 수소가 생성될 수 있다.
또, 분자내의 S 원자의 수와 N 원자의 수가 부동변화(不同變化)적인 환식 질화황 화합물 또는 N 원자와 결합된 H 원자를 함유하는 환식 질화황 화합물로 구성되는 이미드형 화합물은 조건에 따라 생성될 수 있다.
이러한 질화황계 화합물은 다른 조건에도 의존하지만 웨이퍼의 온도가 약 130℃이하로 유지되는 동안 웨이퍼의 표면상에 퇴적될 수 있다. 그러나, S 의 경우와 같이 질화황계 화합물은 다량의 O 원자를 스퍼터링하는 재료의 표면상에 퇴적될 수 없으므로, SOX, NOX등의 형태로 제거될 수 있다.
한편, 전술한 바와 같은 에칭계에 있어서 플루오르화황으로부터 해리되는 모든 S는 반드시 질화황계 화합물로 변화되지는 않는다. 따라서, 질화황계 화합물이 본 출원 명세서에 언급되어 있는 경우, S가 항상 생성되는지 또는 질화황계 화합물로 변화하는지 주의해야 한다.
이와 같이 하여, 질화황계 화합물에 의한 표면보호 및 측벽보호를 행하면서 에칭이 행해진다. 본 발명의 다른 중요한 점은 기층 SiXNy의 표면이 노출되는 경우에 기층 SiXNy의 고선택성이 실현되는 메카니즘에 있다.
기층 SiXNy이 노출되면 F*는 층의 표면으로부터 Si 원자를 추출하므로, N의 댕글링본드(dangling bond)를 형성한다. 댕글링본드의 존재는 스가노 다꾸오의 “반도체 플라즈마 처리기술”(133~134페이지 산교 도쇼 가부시기가이샤) 및 1980년 일본전기공학학회의 회보 S6-2에 이미 거론되어 있다. 본 발명에 있어서, 댕글링본드는 플라즈마내에 생성되는 S과 결합되므로, 다양한 종류의 질화황계 화합물을 형성한다. 또, 플라즈마로부터 퇴적되는 질화화계 화합물은 질화황계 화합물에 첨가되므로, 표면보호효과를 강하게 나타내고, 선택성을 향상시킨다.
한편, 퇴적된 S 및 질화황계 화합물은 에칭 후의 레지스트마스크상에 O2플라즈마에싱을 행하여 N2, NOX, SOX등의 형태로 제거될 수 있다. 그러므로, S 및 질화황계 화합물은 웨이퍼상에 남아 있지 않는 공정에 있어서, S 및 질화황계 화합물은 웨이퍼가 약 130℃이상으로 가열되면 해리에 의해 제거될 수 있다.
또한, 본 발명에 있어서 에칭공정은 2단계 즉 저스트에칭공정 및 오버에칭공정으로 구분되므로, 고에칭비 및 고선택성을 달성한다.
즉, 질소계 화합물은 기층에 특히 고선택성을 요하는 오버에칭공정에서만 에칭가스에 첨가된다. 저스트에칭공정에 있어서, 주로 플루오르화항을 함유하는 에칭가스가 사용되고, S는 주로 퇴적에 사용된다. 이러한 방법에 따르면, 저스트에칭공정에서 퇴적양이 저감될수 있으므로, 고에칭비를 달성한다.
본 발명의 다른 기술에 따르면, 마스크로서 SiXNy층을 사용하여 SiOX층을 에칭할 경우 마스크에의 선택성이 상승되는 에칭방법을 제안한다.
고선택성이 상기 방법으로 달성되는 원리는 기층으로서 SiXNy층을 사용하여 SiOX층을 에칭하는 경우와 동일하다. 이 경우에, 에칭시 이미 마스크인 SiXNy층의 표면이 플라즈마에 노출되면, F*과 S의 결합으로 인한 Si 원자의 추출은 에칭의 개시 후에 곧 발생한다. 그러므로, 이러한 층표면은 (SN)X와 같은 질화황계 화합물로 덮혀 있다. 또한, 플라즈마내에 생성되는 질화황계 화합물은 SiXNy층상에 퇴적되므로, 전자 및 후자의 질화황계 화합물은 함께 작용하여 층표면을 강하게 보호한다. 보통, SiOX층의 에칭은 고이온도로 행해지므로, 마스크의 재처리에 의한 치수손실이 발생할 수 있다. 그러나, 전술한 방법에서 마스크에의 선택성은 치수손실의 우려를 남기지 않는 표면보호로 인해 극히 높게 한다.
한편, 측벽보호메카니즘과 SiOX층의 노출표면상에 에칭을 발생하기 위한 메카니즘은 전술한 바와 같다.
또한, 본원 기술에 있어서, 레지스트마스크가 SiOX층의 에칭시에 사용되지 않으므로, 레지스트재료에 의한 탄소질분해생성물이 발생될 수 있는 우려가 없으면서, 입자오염을 감소시키는 이점을 얻을 수 있다.
또한, 본 발명에 있어서, 에칭공정이 2단계 즉 저스트에칭공정 및 오버에칭공정으로 분할되고, 오비에칭공정에서만 에칭가스에 질화물계 화합물을 첨가하는 방법을 제안한다. 이러한 방법에서 저스트에칭공정의 퇴적의 양을 상대적으로 감소시키는 것이 가능하므로, 에칭비는 증가한다. 오버에칭공정에 있어서, 질화황계 화합물이 퇴적되므로, Si계 재료층과 같이 F*에 의해 매우 용이하게 에칭되는 재료가 SiOX계 재료층의 기층으로서 사용되면 고선택성이 확보될 수 있게 된다.
다음에, 본 발명의 실시예에 대하여 도면에 따라서 설명한다.
[실시예 1]
본 실시예에 있어서, SiO2층간절연막이 S2F2/N2/H2혼합가스를 사용하여 에칭되는 접촉공 공정에 본 발명을 적용한다. 이 공정은 제1(a)도 내지 제1(d)도를 참조하여 설명한다. 제1(a)도 내지 제1(d)도는 도시의 편의를 위해 실제 종횡비보다 압축된 종횡비로 나타낸다.
먼저, 이미 불순물확산영역(2)이 형성되어 있는 실리콘기판(1)상에 예를 들어 감압 CVD법에 의한 500㎚ 두께의 Si3N4기층막(3)이 형성되어 있고, 제1(a)도에 도시된 바와 같이 SiO2층간절연막(4)이 통상의 CVD법에 의해 500㎚ 두께로 형성되어 있다. 또한, 화학증폭네가티브 3성분 포토레지스트가 SiO2층간절연막(4)상에 적용된 SAL-601(상품명 : 쉬프레이(Shipley Co., Inc)제품) 및 개구부(5a)를 갖는 레지스트마스크(5)는 엑시머레이저리소그래피 및 알칼리성 현상에 의해 형성된다.
이와 같이 형성된 웨이퍼는 마그네트론 RIE(reactive ion etching) 장치의 웨이퍼세팅전극에 사용되고, 에탄올계 냉매는 칠러(chiller)와 같은 냉각장치로부터 순환을 위해 웨이퍼세팅전극내에 갖추어진 냉각파이프로 공급된다. 이 상태에서 SiO2층간절연막(4)은 예를 들어 다음의 조건하에서 에칭된다.
S2F2유량 50SCCM
N2유량 20SCCM
H2유량 20SCCM
가스압 1.3Pa(= 10mTorr)
RF 파워밀도 7.9w/㎠(2㎒)
웨이퍼온도 -50℃
이러한 에칭공정의 메카니즘은 제1(b)도에 개략적으로 도시되어 있다. 제1(b)도에 있어서, 퇴적과 스퍼터링이 상호 경합하는 화학적 구성요소는 점선으로 둘러싸여 있고, 안정적으로 퇴적된 구성요소는 실선으로 둘러싸여 있다. 질화황계 화합물은 “SN”으로 나타내고, 폴리티아질 (SN)X은 쇄상태로 연결된 “SN”으로 개략적으로 나타냈다.
SiO2층간절연막(4)의 에칭은 플라즈마내에 생성된 S*, F*등으로 인한 라디칼반응이 SFX +, S+및 N+와 같은 이온의 부수적 에너지에 의해 보조되는 메카니즘에 의해 진행된다. 또한, 전기방전으로 인한 S2F2의 해리상의 플라즈마에 생성되는 유리 S 및 N2로부터 이탈된 N 원자에 의한 유리 S의 일부의 반응에 의해 생성된 질화황계 화합물 SN은 냉각된 웨이퍼의 표면에 흡착된다.
SiO2층간절연막(4)의 수직이온입사면상에 흡착된 S는 그 표면으로부터 스퍼터링되는 O 원자와 결합되어, SOX형태로 제거되고, SiO2층간절연막(4)의 에칭비가 전혀 저하되지 않는 반면에, 레지스트마스크(5)의 표면상에서 S의 퇴적과 스퍼터링제거가 상호 경합되어 에칭비가 감소하게 되므로, 저항에 대한 선택성은 향상된다.
한편, 근본적으로 수직이온입사가 일어나지 않는 패턴측벽영역상에서는 (SN)X의 대부분의 질화황계 화합물이 퇴적되어 측벽보호효과를 나타낸다. 그 결과, 수직측벽을 갖는 접촉공(4a)이 형성된다.
한편, F*로 인한 선택성의 감소를 피하기 위해 에칭계에서 표면상의 S/F비가 증가하도록 H2를 가한다. H2로부터 해리된 H*는 F*의 일부를 포획할 수 있고, 에칭계로부터 HF의 형태로 제거될 수 있다. 이와 같은 S/F비의 제어는 비교적 과잉 F*일 때, 오버에칭시에 기층에서 이방성 및 선택성이 감소되는 것을 방지하는데 매우 효과적이다.
또, Si3N4기층막(3)은 SiO2층간절연막(4)의 에칭이 대략 종료된 접촉공(4a)의 기저상에 노출되면 Si3N4기층막(3)으로부터 제공된 N 원자는 플라즈마내의 S 원자와 결합되므로, 막의 노출표면에 덮힌 질화황계 화합물이 형성된다. 또한, 플라즈마내에서 생성된 질화황계 화합물은 이 부분에서 퇴적 및 스퍼터링제거의 경합을 유발한다. 그러므로, 에칭비는 현저히 저하되고, Si3N4기층막(3)에 약 50의 고선택비가 달성된다.
다음에, 웨이퍼는 플라즈마에싱장치로 제거되고, 레지스트마스크(5)가 O2플라즈마에 의해 제거되는 동시에, 패턴측벽상에 최적된 S가 연소반응에 의해 SOX의 형태로 제거되고, Si3N4기층막(3)의 표면상에 퇴적된 (SN)X는 결합과 분해에 의해 N2, NOX및 SOX의 형태로 제거된다.
끝으로, 웨이퍼는 고온의 인산염용액에 침지시켜서 접촉공(4a)의 기저상에 노출된 Si3N4기층막(3)은 분해에 의해 제거된다.
전술한 공정에 있어서, 고이방성 형태의 접촉공(4a)은 불순물확산영역(2)에 손상을 일으키거나 입자오염을 발생하지 않고 형성된다.
[실시예 2]
본 실시예에 있어서, Si3N4층을 포함하는 게이트절연막상에 게이트전극의 양 측벽영역상에 SiO2층으로 구성된 측벽을 형성해 S2F2/N2혼합가스를 사용하여 에치벡을 행한다. 이 공정은 LDD 구조를 갖는 MOS-FET의 제조공정에 포함되며, 제2(a)도 내지 제2(c)도를 참조하여 다음에 설명한다.
먼저, ONO(oxide film/nitride film/oxide film) 구조를 갖는 게이트절연막이 실리콘기판(11)상에 형성되고, 제2(a)도에 도시된 바와같이 n+형 다결정실리콘층으로 구성된 게이트전극(17)이 패터닝에 의해 형성된다. 저농도불순물확산영역(12)은 마스크로서의 게이트전극(17)과 함께 이온주입을 행하여 형성하고, SiO2층(18)은 CVD 법에 의해 웨이퍼의 전표면에 퇴적된다. 게이트절연막(17)은 실리콘기판(11)으로부터 차례로 4㎚ 두께의 제1 SiO2게이트절연막(13), 6㎚ 두께의 Si3N4게이트절연막(14) 및 제2 SiO2게이트절연막(15)을 포함한다.
웨이퍼는 RF 바이어스마그네틱마이크로파 플라즈마에칭장치상에 재치되고, 예를 들어 다음의 조건하에서 SiO2층(18)의 에치백 및 제2 SiO2절연막(15)의 에칭을 행한다.
S2F2유량 50SCCM
H2유량 50SCCM
가스압 1.3Pa(= 10mTorr)
마이크로파파워 850W(2.45㎓)
RF 바이어스 파워 200W(400㎑)
웨이퍼온도 -30℃
이러한 에칭공정에 의한 메카니즘은 실시예 1에서 설명한 바와 같다. 케이트전극(17)과 Si3N4게이트절연막(14)의 표면이 노출되는 동시에 에칭이 종료되고, 측벽(18A)은 게이트전극(17)의 양 측면영역상에 형성된다. SiO2층(18)과 달리 O원자는 게이트(17)의 표면상에 공급되지 않는다. 그러므로, S 및 질화황계 화합물 SN의 퇴적이 스퍼터링제거와 경합되어 현저히 저하된 에칭비를 가진 고선택성을 얻는다. 또한, Si3N4게이트절연막(14)의 표면상에서 에칭비가 상당히 저하된 질화황계 화합물의 퇴적은 약 50의 고선택비를 얻는다.
상기 공정에 있어서, 레지스트마스크를 사용하지 않았기 때문에 O2플라즈마애싱을 에칭이후 행하므로 다른 공정에는 웨이퍼표면상에 퇴적된 S 및 질화황계 화합물을 제거하는 것이 필요하다. 상기 S 및 질화황계 화합물은 플라즈마공정을 행하지 않고 에칭 후에 대략 130℃이상으로 웨이퍼를 가열함으로써 간단히 제거된다. 이때, 웨이퍼가 약 90℃로 가열되면 승화에 의해 S가 제거된다. 웨이퍼온도가 좀더 높아지면 분해에 의해 질화황계 화합물이 제거된다. 그 결과, 측벽(18a)은 제2(c)도에 도시한 바와 같이 저부의 저농도 불순물확산영역(12)에 손상을 일으키거나 입자오염을 발생시키지 않고 형성된다.
[실시예 3]
본 실시예에 있어서, 실시예 2에서 설명한 측벽형성을 위한 에치백공정은 2단계 즉 S2F2가스를 사용한 저스트에칭공정 및 S2F2/N2혼합가스를 사용한 오버에칭공정으로 나누어진다.
먼저, 제2(a)도에 도시된 바와 같이, 웨이퍼가 마그네틱마이크로파 플라즈마에칭장치에 재치되고, 예를들어 다음의 조건하에서 저스트에칭을 행한다.
S2F2유량 50SCCM
가스압 1.3Pa(= 10mTorr)
RF 바이어스파워 200w(400㎑)
마이크로파파워 850w(2.45㎓)
웨이퍼온도 -80℃
이러한 저스트에칭공정에 있어서, 단일 S2F2화합물 에칭가스를 사용한다. 제3도에 도시된 바와 같이, 상기 공정에 게이트전극(17)의 노출된 표면을 보호하는 퇴적물은 S 뿐이다. 그러므로, 게이트전극(17)이 노출되면 F*에 의한 부식으로부터 게이트전극표면을 보호하기 위해 웨이퍼온도는 라디칼 반응을 제어하기 위한 실시예 2보다 저하된다. 그러나, 이온모드에서 SiO2층 자체의 에치백이 진행되므로, 에치백비는 저온에 영향받지 않고 퇴적의 감소에 의해 더 상승된다.
SiXNy게이트절연막의 일부가 노출되는 경우, 질화황계 화합물이 노출된 표면상에 생성된다.
저스트에칭이 종료되면 에칭잔류물(18b)은 SiO2층간절연막(18)상에 남는다.
그러므로, 에칭잔류물(18b)(더 정확하게는 제2 SiO2게이트절연막(15)이 포함됨)을 제거하기 위해 예를 들어 다음과 같은 변경된 에칭조건하에서 오버에칭을 행한다.
S2F2유량 50SCCM
N2유량 50SCCM
가스압 1.3Pa(= 10mTorr)
RF 바이어스파워 200W(400㎑)
마이크로파파워 850W(2.45㎓)
웨이퍼온도 -30℃
이러한 오버에칭공정에 있어서, Si3N4게이트절연막(14)상에 형성된 질화황계 화합물과 기상으로 퇴적된 질화황계 화합물의 기여에 의해 기층에 손상을 일으키지 않고 잔류물(18b)이 제거된다. 노출된 게이트전극(17)의 표면은 기체상으로부터 퇴적된 질화황계 화합물에 의해 보호된다.
본 실시예에 있어서, 에칭가스의 조성은 저스트에칭공정과 오버에칭공정사이에서 변화되므로, 고에칭비와 고선택성이 얻어진다.
[실시예 4]
본 실시예에 있어서, 본 발명은 SiO2층간절연막이 S2F2/N2/H2혼합가스와 Si3N4마스크를 사용하여 에칭되는 접촉공 공정에 적용된다. 이 공정에 대하여 제4도를 참조하여 설명한다.
먼저, 웨이퍼는 다음과 같이 제조된다. 즉, 예를 들어 불순물확산영역(22)이 미리 형성되어 있는 실리콘기판상에 정상압력 CVD법에 의해 SiO2층간절연막(23)이 1㎛ 두께로 형성된다. 또한, 제4(a)도에 도시된 바와 같이, 소정의 형상으로 패터닝된 Si3N4마스크(24)는 예를들어 엑시머레이저리소그래피현상에 의해 형성된 화학증폭포토레지스트패턴을 마스크로 사용하여 예를 들어 감압 CVD법에 의해 형성된 100㎚ 두께의 Si3N4층을 에칭함으로써 형성된다. Si3N4마스크(24)는 개구부(24a)를 갖고, 포토레지스트마스크는 애싱에 의해 제거된다.
웨이퍼는 RF바이어스 자기강화된 마이크로파 플라즈마에칭장치에 재치되고, SiO2층간절연막(23)은 예를 들어 다음의 조건하에서 에칭된다.
S2F2유량 50SCCM
N2유량 20SCCM
H2유량 20SCCM
가스압 1.3Pa(= 10mTorr)
RF 바이어스파워 200W(400㎑)
마이크로파파워 850W(2.45㎓)
웨이퍼온도 -30℃
본 실시예에 있어서, Si3N4마스크(24)는 에칭을 개시하기 전에 이미 웨이퍼의 표면에 노출되기 때문에, 그 표면은 에칭을 개시한 직후 (SN)X와 같은 질화황계 화합물로 덮혀진다. 질화황계 화합물은 Si3N4마스크(24)의 표면상에서 에칭비가 매우 낮아져서 마스크의 재처리에 기인하는 치수의 감소 및 접촉공(23a)의 횡단면상의 열화가 발생하는 것이 회피된다. Si3N4마스크의 선택비는 약 50이다.
한편, SiO2층간절연막(23)의 에칭은 질화황계 화합물에 의해 보호되는 SiO2층간절연막(23)의 측벽부분에 의해 이방성으로 진행된다. 기저불순물확산영역(22)이 노출되기 때문에, 불순물확산영역(22)의 표면상에서 질화황계 화합물이 퇴적과 스퍼터링제거가 경합하여, 기저층에 대한 고선택성을 달성하게 된다.
에칭 후 제4(c)도에 도시된 바와 같이, 질화황계 화합물은 약 130℃이상으로 웨이퍼를 가열함으로써 제거된다.
일반적으로 SiO2층 에칭을 위해 높은 이온입사에너지가 사용된다. 그러므로, 레지스트마스크를 사용하는 공정은 입사이온스퍼터링에 기인하는 마스크의 재처리 및 입자오염의 발생을 수반하는 등의 단점이 있다. 그런, 본 실시예의 공정에 따르면, Si3N4층을 마스크로 사용하여 SiO2층을 에칭할 수 있기 때문에 레지스트마스크가 필요하지 않고, 이에 따라 전술한 문제점을 피할 수 있다. 이 경우, 마스크로서 사용된 Si3N4마스크는 제거될 필요가 없고, 절연막의 일부로서 사용될 수 있다
[실시예 5]
본 실시예에 있어서, 실시예 4의 접촉공 공정은 2단계, 즉 S2F2/H2혼합가스를 사용한 저스트에칭공정 및 S2F2/N2혼합가스를 사용한 오버에칭공정으로 나누어진다.
먼저, 제4(a)도에 나타낸 웨이퍼는 자기강화 마이크로파 플라즈마에칭장치에 재치되고, 예를 들어 다음과 같은 조건하에서 저스트에칭을 행한다.
S2F2유량 50SCCM
H2유량 20SCCM
가스압 1.3Pa(= 10mTorr)
RF 바이어스파워 200W(400㎑)
마이크로파파워 850W(2.45㎓)
웨이퍼온도 -30℃
이러한 저스트에칭공정에 있어서, 기상으로 생성된 퇴적물은 S 뿐이므로, 측벽보호는 S에 의해 행해진다. SiXNy마스크(24)의 표면보호효과는 실시예 4에 설명된 바와 같다. 접촉공(23a)의 저부상의 불순물확산영역(22)의 노출된 표면상에서 S의 퇴적 및 스퍼터링제거가 서로 경합한다.
저스트에칭의 종료시에는 소량의 SiO2층간절연막(23)의 에칭잔류물(23b)이 남는다.
따라서, 예를 들어 다음의 조건하에서 에칭잔류물(23b)을 제거하기 위하여 오버에칭을 행한다.
S2F2유량 50SCCM
N2유량 50SCCM
가스압 1.3Pa(= 10mTorr)
RF 바이어스파워 200W(400㎑)
마이크로파파워 850W(2.50㎓)
웨이퍼온도 -30℃
이러한 오버에칭공정에 있어서, 표면보호를 위해 기상으로부터 생성된 질화황계 화합물의 기여 및 이온입사에너지의 감소 때문에 실리콘기판(21)에 약 50의 고선택비가 확보된다.
본 발명은 상기 5개의 실시예에 의거하여 설명하였지만, 이러한 실시예에만 한정되는 것은 아니고, 예를 들어 에칭가스로서 여러 종류의 부가적인 가스들이 혼합될 수도 있다. 에칭반응계에서 S/F 비를 증가하기 위한 부가적인 가스로서는 상기한 H2이외에, H2S 및 SiH4와 Si2H6와 같은 실란계 가스가 사용될 수 있다. 또, He 와 Ar과 같은 희가스가 스퍼터링효과, 냉각효과 및 희석효과를 얻기 위한 목적으로 첨가될 수 있다.
상기 실시예에 있어서, S2F2는 플루오르화황으로서 사용된다. 그러나, 본 발명에서 제안된 플루오르화황과는 다른 것을 사용하는 경우에도 동일한 메카니즘으로 에칭을 행할 수 있다.
황계 화합물로서는 상기 질소외에도 NF3, NCl3, NBr3, NO2및 N2H2가 사용될 수 있다. 그러나, NH3는 애싱이나 가열승화로 제거될 수 없는 (NH4)2S를 생성하므로 바람직하지 않다.
또한, 웨이퍼구조 및 에칭조건은 적절히 변화될 수 있다.
상기한 바로부터 명백한 바와 같이, 본 발명의 드라이에칭법에 의하면 이제까지는 어려웠던 SiXNy층에 대해 고선택성을 확보하면서 SiOX층을 에칭하기 위한 공정이 가능하게 되고, SiXNy층은 기저층이나 SiOX층의 마스크로 될 수 있어서, 새로운 장치구조가 개발될 수 있는 가능성이 있다. 또한, 본 발명은 CFCS에 대한 우수한 대책을 제공한다.
미세한 설계룰을 기초로 설계된 본 발명은 고성능 및 고밀도 집적을 요구하는 반도체소자의 생산성에 적합하므로, 현저한 산업적 이점을 갖는다.

Claims (24)

  1. 질화실리콘계 재료층상에 형성되는 산화실리콘계 재료층을 선택적으로 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하고, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 에칭하는 공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법.
  2. 제1항에 있어서, 질소계 화합물은 N2, NF3, NCl3, NBr3, NO2와 N2H2의 군에서 선택되는 것을 특징으로 하는 드라이에칭방법.
  3. 제1항에 있어서, 에칭가스에는 H2, H2S의 군에서 선택된 H 계 가스 및 실란계 가스가 첨가되는 것을 특징으로 하는 드라이에칭방법.
  4. 제1항에 있어서, 질화황계 화합물은 (SN)n으로 나타낸 폴리티아질인 것을 특징으로 하는 드라이에칭방법.
  5. 제1항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 애싱에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  6. 제1항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 가열에 의한 승화에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  7. 질화실리콘계 재료층상에 형성되는 산화실리콘계 재료층을 선택적으로 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적 가능한 황을 생성하면서 산화실리콘계 재료층을 대략 그 두께로 에칭하는 저스트에칭공정과, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하여, 에칭 반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서, 산화실리콘계 재료층의 잔여부를 에칭하는 오버에칭공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법.
  8. 제7항에 있어서, 질소계 화합물은 N2, NF3, NCl3, NBr3, NO2와 N2H2의 군에서 선택되는 것을 특징으로 하는 드라이에칭방법.
  9. 제7항에 있어서, 에칭가스에는 H2, H2S의 군에서 선택된 H 계 가스 및 실란계 가스가 첨가되는 것을 특징으로 하는 드라이에칭방법.
  10. 제7항에 있어서, 질화황계 화합물은 (SN)n으로 나타낸 폴리티아질인 것을 특징으로 하는 드라이에칭방법.
  11. 제7항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 애싱에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  12. 제7항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 가열에 의한 승화에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  13. 산화실리콘계 재료층과 그 상부에 마스크로서 선택적으로 형성되는 질화황계 화합물층을 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하고, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 에칭하는 공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법.
  14. 제13항에 있어서, 질소계 화합물은 N2, NF3, NCl3, NBr3, NO2와 N2H2의 군에서 선택되는 것을 특징으로 하는 드라이에칭방법.
  15. 제13항에 있어서, 에칭가스에는 H2, H2S의 군에서 선택된 H 계 가스 및 실란계 가스가 첨가되는 것을 특징으로 하는 드라이에칭방법.
  16. 제13항에 있어서, 질화황계 화합물은 (SN)n으로 나타낸 폴리티아질인 것을 특징으로 하는 드라이에칭방법.
  17. 제13항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 애싱에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  18. 제13항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 가열에 의한 승화에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  19. 산화실리콘계 재료층과 그 상부에 마스크로서 선택적으로 형성되는 질화황계 화합물을 에칭하는 드라이에칭방법에 있어서, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 실리콘계 재료층을 대략 그 두께로 에칭하는 저스트에칭공정과, S2F2, SF2, SF4와 S2F10의 군에서 선택된 최소한 1종의 플루오르화황 및 질소계 화합물을 함유하는 에칭가스를 사용하여, 에칭반응계내에서 퇴적가능한 질화황계 화합물을 생성하면서 산화실리콘재료층의 잔여부를 에칭하는 오버에칭공정으로 이루어지는 것을 특징으로 하는 드라이에칭방법.
  20. 제19항에 있어서, 질소계 화합물은 N2, NF3, NCl3, NBr3, NO2와 N2H2의 군에서 선택되는 것을 특징으로 하는 드라이에칭방법.
  21. 제19항에 있어서, 에칭가스에는 H2, H2S의 군에서 선택된 H 계 가스 및 실란계 가스가 첨가되는 것을 특징으로 하는 드라이에칭방법.
  22. 제19항에 있어서, 질화황계 화합물은 (SN)n으로 나타낸 폴리티아질인 것을 특징으로 하는 드라이에칭방법.
  23. 제19항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 애싱에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
  24. 제19항에 있어서, 퇴적된 질화황계 화합물은 에칭 후에 가열에 의한 승화에 의해 제거되는 것을 특징으로 하는 드라이에칭방법.
KR1019930014012A 1992-07-24 1993-07-23 드라이에칭방법 KR100255404B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-198,736 1992-07-24
JP04198736A JP3111661B2 (ja) 1992-07-24 1992-07-24 ドライエッチング方法

Publications (1)

Publication Number Publication Date
KR100255404B1 true KR100255404B1 (ko) 2000-06-01

Family

ID=16396131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930014012A KR100255404B1 (ko) 1992-07-24 1993-07-23 드라이에칭방법

Country Status (3)

Country Link
US (1) US5397431A (ko)
JP (1) JP3111661B2 (ko)
KR (1) KR100255404B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5716494A (en) * 1992-06-22 1998-02-10 Matsushita Electric Industrial Co., Ltd. Dry etching method, chemical vapor deposition method, and apparatus for processing semiconductor substrate
KR100454275B1 (ko) * 1995-08-16 2005-01-31 시크리스탈 아게 단결정을생성시키기위한시이드결정,상기시이드결정의용도및SiC단결정또는단결정SiC층의생성방법
JP2996159B2 (ja) * 1995-10-26 1999-12-27 ヤマハ株式会社 ドライエッチング方法
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US5969805A (en) 1997-11-04 1999-10-19 Micron Technology, Inc. Method and apparatus employing external light source for endpoint detection
US6704107B1 (en) 1997-11-04 2004-03-09 Micron Technology, Inc. Method and apparatus for automated, in situ material detection using filtered fluoresced, reflected, or absorbed light
US7102737B2 (en) * 1997-11-04 2006-09-05 Micron Technology, Inc. Method and apparatus for automated, in situ material detection using filtered fluoresced, reflected, or absorbed light
US20020003126A1 (en) * 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
US6486070B1 (en) * 2000-09-21 2002-11-26 Lam Research Corporation Ultra-high oxide to photoresist selective etch of high-aspect-ratio openings in a low-pressure, high-density plasma
DE10103524A1 (de) * 2001-01-26 2002-08-22 Infineon Technologies Ag Verfahren und Halbleiteranordnung zur Ätzung einer Schicht eines Halbleitersubstrats mittels einer siliziumhaltigen Ätzmaske
US20080124937A1 (en) * 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
JP2010056574A (ja) * 2009-12-07 2010-03-11 Nec Electronics Corp 半導体装置の製造方法
US9209178B2 (en) 2013-11-25 2015-12-08 International Business Machines Corporation finFET isolation by selective cyclic etch
JP6449141B2 (ja) * 2015-06-23 2019-01-09 東京エレクトロン株式会社 エッチング処理方法及びプラズマ処理装置
US11107904B2 (en) * 2018-10-23 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer formation in multi-gate transistors
TW202024047A (zh) * 2018-10-26 2020-07-01 日商關東電化工業股份有限公司 含有含硫氟碳化合物之乾蝕刻氣體組成物及使用其之乾蝕刻方法
TWI808274B (zh) * 2018-10-26 2023-07-11 日商關東電化工業股份有限公司 含有具有不飽和鍵之含硫氟碳化合物的乾式蝕刻氣體組成物及使用其之乾式蝕刻方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4465552A (en) * 1983-08-11 1984-08-14 Allied Corporation Method of selectively etching silicon dioxide with SF6 /nitriding component gas
JPS6050923A (ja) * 1983-08-31 1985-03-22 Hitachi Ltd プラズマ表面処理方法
JPH07118474B2 (ja) * 1984-12-17 1995-12-18 ソニー株式会社 エツチングガス及びこれを用いたエツチング方法
JPS61220432A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd エツチング方法
JPS648628A (en) * 1987-06-30 1989-01-12 Kyocera Corp Gas etching
JPS6432627A (en) * 1987-07-29 1989-02-02 Hitachi Ltd Low-temperature dry etching method
JPH01166539A (ja) * 1987-12-23 1989-06-30 Hitachi Ltd 低温ドライエツチング方法および低温ドライエツチング装置
JPH0817170B2 (ja) * 1988-07-28 1996-02-21 富士通株式会社 半導体装置のエッチング方法
JP3006048B2 (ja) * 1990-07-27 2000-02-07 ソニー株式会社 ドライエッチング方法
JPH04354331A (ja) * 1991-05-31 1992-12-08 Sony Corp ドライエッチング方法

Also Published As

Publication number Publication date
JP3111661B2 (ja) 2000-11-27
JPH06260452A (ja) 1994-09-16
US5397431A (en) 1995-03-14

Similar Documents

Publication Publication Date Title
KR100229241B1 (ko) 드라이 에칭방법
KR100255404B1 (ko) 드라이에칭방법
KR100274080B1 (ko) 드라이에칭방법
Flamm et al. The design of plasma etchants
JP3109253B2 (ja) ドライエッチング方法
JP3116569B2 (ja) ドライエッチング方法
US6613681B1 (en) Method of removing etch residues
JP2660117B2 (ja) 半導体基板ウェファー上の層のドライエッチング方法
US5522520A (en) Method for forming an interconnection in a semiconductor device
JPH05267157A (ja) 配線形成法
JP3318801B2 (ja) ドライエッチング方法
US6921493B2 (en) Method of processing substrates
KR100218772B1 (ko) 드라이에칭방법
JP2687787B2 (ja) ドライエッチング方法
JP3259529B2 (ja) 選択エッチング方法
US6774029B2 (en) Method for forming a conductive film and a conductive pattern of a semiconductor device
US6455232B1 (en) Method of reducing stop layer loss in a photoresist stripping process using a fluorine scavenger
KR100190498B1 (ko) 다결정실리콘막의 에칭방법
JP3079656B2 (ja) ドライエッチング方法
JP3380947B2 (ja) 低誘電率酸化シリコン系絶縁膜のプラズマエッチング方法
JP3318777B2 (ja) ドライエッチング方法
JP3880968B2 (ja) 半導体装置の製造方法
JPH05343366A (ja) ドライエッチング方法
JP2000012521A (ja) プラズマアッシング方法
WO2000026954A1 (en) Method of reducing stop layer loss in a photoresist stripping process using hydrogen as a fluorine scavenger

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050131

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee