JPS6072268A - バイポ−ラ・トランジスタ構造の製造方法 - Google Patents

バイポ−ラ・トランジスタ構造の製造方法

Info

Publication number
JPS6072268A
JPS6072268A JP59175809A JP17580984A JPS6072268A JP S6072268 A JPS6072268 A JP S6072268A JP 59175809 A JP59175809 A JP 59175809A JP 17580984 A JP17580984 A JP 17580984A JP S6072268 A JPS6072268 A JP S6072268A
Authority
JP
Japan
Prior art keywords
layer
oxide layer
emitter
silicon oxide
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59175809A
Other languages
English (en)
Inventor
アルミン、ウイーダー
ハンスクリスチアン、シヤーバー
ジークフリート、シユワルツル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens AG
Original Assignee
Siemens Schuckertwerke AG
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens AG filed Critical Siemens Schuckertwerke AG
Publication of JPS6072268A publication Critical patent/JPS6072268A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 発明は自己整合型のエミッタ・ベース領域を持つ超高周
波用バイポーラ・トランジスタ構造の製造方法に関する
。
〔従来の技術〕
エミッタ領域とベース領域の双方が基板表面に析出した
ポリシリコン層構造内のドーパントの拡散によって作ら
れ、その際エミッタ領域はマスク層と絶縁分離層として
酸化シリコン層を使用してベース領域の中央に形成され
エミッタ領域の下には能動ベース領域と非能動ベース領
域が互に対称的に作られ、更に酸化シリコン層とポリシ
リコン層の構造形成には垂直エツチングプロフィルを作
る乾式エツチング法が採用されるような方法の一つは既
に提案されている（ドイツ連邦共和国特許出願公開第３
２４．３０５９号明細書）。
従来のバイポーラ構造ではベース領域とエミッタ領域カ
シリコン基板へのドーパントのイオン注入とそれに続く
拡散進入によって作られ、その際エミッタは適当な許容
限界をもって重なり合いなしにベース領域内に位置合せ
されなければならない。この条件から比較的大きな構造
に限定されることになるが、この外に金属導体路面から
エミッタ領域とコレクタ領域の外ベース領域への接触も
作り出さなければならないことから粗大金属網構造とな
り微細構造は不可能である。
冒頭に挙げた方法に採用されているエミッタとベースの
自己整合式の形成は原理的にこの欠点を取す除く。ドー
パントを含むポリシリコンヲ使用しての構造形成は、ベ
ース抵抗の低減、容量の減小、−ポリシリコン層への局
部的配線の可能性等種々の利点をもたらす。低出方と短
い論理回路走行時間に対する高度の要求を満たす自己整
合性エミッタ・ベース・バイポーラ構造の製作を可能に
する製法はＮ　ｉ　ｎ　ｇ等による文献（ＩＥＥＥＴｒ
ｄｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅ
ｖｉｃｅｓＥＤ−２８（９：］、］５ｅｐｔ、１９８１
．ｐ−１０１０１０１．３）に記載されている。この方
法ではエミッタとベースの接触間の分離は側面の酸化物
層の厚さたりによって決定されるが、この厚さはシリコ
ン基板の場合０４μｍ程度である。側面の酸化物層はベ
ース接続を形成するホウ素をドープされたポリシリコン
層にエミッタ区域を露出させる構造を作った後に析出す
るものである。この構造形成の一部は垂直エツチングプ
ロフィルを作る乾式エツチングにより、残りの厚さはフ
ッ化水素酸、硝酸、酢酸混合液による１゛−バント選択
性湿式化学エツチングによって行なわれる。
公知方法によって作られた自己整合エミッタ・ベース構
造は、湿式化学エツチングに際して横方向の回り込みエ
ツチングのＭｌ　ｍが困難であるため充分な再現性をも
って製作することができないという欠点を持つ。
〔発明が解決しようとする問題点〕
本発明が解決しようとする問題点は、バイポーラ・トラ
ンジスタの自己整合ポリシリコン・エミッタ・ベース構
造を簡単な工程により再現性良く製造することができる
方法を提供することである。
〔問題点を解決するための手段〕
」二連の問題点は本発明によれば、冒頭に挙げた製法に
おいて次の工程段順序に従って製造を進めることによっ
て達成される。
（ａ）　シリコン半導体基板の表面に酸化シリコン層を
設け、この層の構造を作ってベース領域に予定されてい
る基板表面部分を露出させる：０〕）第１ポリシリコン
層を全面的に析出させ、ホウ素イオンを最大でこの層の
厚さの半分に達するまで注入する； （Ｃ）　第２ポリシリコン層を全面的に析出させる；（
ｄ）ベース領域とベース領域内に置がれるエミッタ領域
を確定する感光樹脂構造を作る；：ｅ）異方性反応イオ
ンエツチングによって感光樹脂マスクで覆われていない
第２酸化シリコン層部分を除去する； （ｆ）　異方性反応イオンエツチングによって第２酸化
シリコン層で覆われていない第１ポリシリコン層を最大
で約１００　ｎｍの厚さが基板表面に残るように除去す
る； （ｇ）　残留ポリシリコン層を酸化して側面絶縁を形成
する酸化シリコン層を作る； （ｈ）　側面絶縁を拡げる第４酸化シリコン層を析出さ
せる； （ｉ）　側面絶縁部分以外の第４酸化シリコン層部分と
エミッタ領域内の第３酸化シリコン層部分を除去するた
めの異方性反応イオンエツチングを実施し、その際垂直
エツチング速度対横方向エツチング速度比を５：１以上
、酸化物エツチングｍ　反対シリコンエツチング速度比
を１５：１以上にする： （ｊ）　ヒ素又はアンチモンをドープした第２ポリシリ
コン層をエミッタ領域内に析出させそれに構造を作る； （ト））　エミッタ領域を活性化する熱処理を実施する
（１）　ポリシリコン領域への接触孔を明ける。
この発明の実施態様は特３′１゛請求の範囲第２項以下
に示されている。
この発明の方法によればスペーサと呼ばれている絶縁部
を被覆する酸化膜による側面絶縁の拡大に基き、ベース
・コレクタ容量とベース抵抗に関する高度の要求を満た
し、高いスイッチング用度を達成するバイポーラ・Ｉ・
ランジスタ描造を再現性良く製造することがてきる。
所定のエミッタ・ベース構造に到達するまでの製造工程
段階におけるデバイスの断面構造を示す第１図乃至第６
図についてこの発明を更に詳細に説明する。たたし第１
図から第５図までには対称的なエミッタ・ベース接触区
域の半分たりが示されている。総ての図面において対応
部分には同じ符号がつけである。
第１図：ｎ−型にドープされたエピタキシャル層２を備
えるｎ＋ドープ・シリコン基板］の表面に第１酸化シリ
コン層３を２００乃至４．ＯＯｎｍの厚さに設けこれに
構造を作って基板表面のベース領域に予定されている区
域を露出させる。次いで無ドープのポリシリコン層４を
シランの熱分解によってガス相から全面的に析出させ（
厚さ：３００ｎｍ）その最上層５にホウ素イオンな面密
度５×１０　ｃｍ　Ｎイオンエネルギー約４ＱｋｅＶで
注入する。ポリシリコン層４，５の上にＣＶ　］）法に
より第２酸化シリコン層６を４００　ｎｍの厚さに全面
的に析出させる。感光樹脂マスク７を使用してエミッタ
領域とベース領域（第ｃ′８図の１２と１４）を自己整
合式に位置決めする、これによって第１図に示した構造
どなる。
第２図−次いで反応イオンエツチングを実施し、まず三
フフ化メタンと酸素４乃至８％の混合ガスにより感光樹
脂マスク７を使用して酸化膜６の露出部分を除去し、次
に三塩化ホウ素、塩素およびヘリウムの混合力スによっ
てポリシリコン層４゜５を約５０ｎｍ厚さまで食刻する
。この場合精確なエッチ・ストップは必要でなく、はぼ
完全に酸化膜３で覆われたシリコン基板の色の変化によ
って決定することがてきる。これによって第２図の構造
となる。
次の工程段は酸化物による側面絶縁の形成でおる。
第３図：厚さ約：ｃ　５０　ｎ’ｍの第３酸化膜８を作
゛７ る酸化処理は標準気圧でイｊなうかあるいは酸素によっ
て誘起される積重ね欠陥の発生を阻止し更にポリシリコ
ン層内で注入ホウ素の横方向拡散を低減させるため高圧
で行なう。即ち酸化処理は例えば標準気圧の下に８００
℃、５時間とするか気圧２０　ｂａｒで８００℃、約２
０分間とする。この酸化処理により矢印９で示すように
ポリシリコン層（４、’５　）の絶縁部の絶縁被覆が形
成される。
第４図二酸化処理によって作られた第３酸化膜８の」二
に側面絶縁層を拡げるため別の第４＃１１Ｚ物層１０を
ＣＶＤ法によりガス相から２５　Ｑ　ｎｍの厚さに析出
させる。
第５図：マスクを使用しない異方性エツチング例えば三
フッ化メタンと酸素の混合ガス中の反応イオンエンチン
グにより第４酸化シリコン層１（］の側面絶縁以外の部
分を除去した後エミッタ領域１２内の第３酸化シリコン
Ｎ８を単結晶基板に対する選択性を利用して厚さ４００
　ｎｍとなるまで腐食除去する。この場合の選択性は、
垂直コーソヂング速度対横方向エツチング速度比ば５：
１以」−１酸化物エツチング速度対シリコンエツチング
速度比は１５：１以」二である。このエツチング処理に
よりベース領域は側面絶縁層９によりエミッタ領域に対
して自己整合式に絶縁される。
第６図：ポリシリコン・エミッタ用のポリシリコン層の
析出に先立ってエミッタ区域内で・露出した基板表面に
、不純物を除失し荒れた面を平滑による表面処理を実施
する。その際３ｎｍ以下の薄い酸化膜を境界面に形成さ
せることがデバイスの電気的特性に対して有利であるこ
とが確められているが、この酸化膜は無くてもよい。続
いてヒ素をドープされたｎ　型ポリシリコンから成る第
２ポリシリコン層１１を析出させ、この層に第１ポリシ
リコン層４，５に重なりエミッタ領域１２を覆う構造を
作る。それに続いて第６図に示されていない絶縁分離用
の酸化物層を第５酸化シリコン層として設け１回だけの
高温処理（９５０乃至１０００℃、約３０分間）により
構造を活性化する。その際ホウ素ドーパントが第」ポリ
シリコン層（４，，５）から単結晶シリコン基板（１，
２）とエミッタ用のポリシリコン層１１とに拡散するこ
とができる。これによって１４として示されている能動
ベース領域と非能動ベース領域１３および極めて平坦な
エミッタ領域１２が作られる。この構造に対して公知方
法によりポリシリコン区域とコレクタ領域に対する接触
孔を明け、トランジスタ接続端の金属化を行なう。
〔発明の効果〕
この発明の方法によればスペーサと呼ばれている絶縁部
を被覆する酸化膜による側面絶縁の拡大に基き、ベース
・コレクタ容量とベース抵抗に関する高度の要求を満た
し、高いスイッチング速度を達成するバイポーラ・トラ
ンジスタ構造を再現性良く製造することができる。
【図面の簡単な説明】
第１図乃至第６図はこの発明による製造工程の種々の段
階におけるデバイスの断面構造を示す断面図である。 １−・・・シリコン基板、２・・・エピタキシャル成長
層、３．６，８．１０・・・酸［ヒシリコン層、４，５
゜１］・・・ポリシリコン層、１２・・・エミッタ領域
、１．３．１４・・・ベース領域。 ＦＩＧ　Ｉ ＦＩＧ　２ ＦＩＧ　３ ＦＩＧ　４ ＦＩＧ　５ ＦＩＧ　６

Claims (1)

  1. 【特許請求の範囲】 １）エミッタ領域とベース領域が基板表面に直接析出し
    たドープされたポリシリコン層構造からのドーパントの
    拡散によって作られ、その際エミッタ領域は酸化シリコ
    ン層をマスク層ならびに絶縁分離層としてベース領域の
    中央に作られ、エミッタ領域の下には能動ベース領域と
    非能動ベース領域とが互に対称的に作られ、酸化シリコ
    ン層とポリシリコン層の構造形成が垂直エツチングプロ
    フィルを作る乾式エツチングによって行なわれる方法に
    おいて、次の工程段順序： （２）　シリコン半導体基板（１，，２）の表面に第１
    酔化シリコン層（３）を設けこれ夕こ基２？。 板表面のベース予定区域（１３，１４，）が露出するよ
    うに構造を作る； （ｂ）　第１ポリシリコン層（４）を全面的に析出させ
    この層にホウ素イオンを最大で層の厚さの半分まで注入
    する； （Ｃ）　第２酸化シリコン層（６）を全面的に析出させ
    る； （ｄ）　ベース領域（１３，’１４）とベース領域内に
    あるエミッタ領域を確定する写真食刻を実施する； （ｅ）　感光樹脂マスク（７）で覆われていない第２酸
    化シリコン層（６）の部分を除去する異方性反応イオン
    エツチングを実施する（ｆ）　第２酸化シリコン層で覆
    われていない第１ポリシリコン層部分に対して最も深い
    ところで第１ポリシリコン層の約１００　ｎｍが基板表
    面に残るように異方性反応イオンエツチングを実施する
    ； （ｇ）　側面絶縁用の第３酸化シリコン層（８）を残っ
    ているポリシリコン層の酸化によつて作る； （Ｉ））側面絶縁を拡げるため第４＃、化シリコン層（
    １０）を析出さゼる； （ｉ）側面絶縁部以外の第４酸化シリコン層とエミッタ
    領域内の第：３酸化シリコン層を除去するためマスク無
    しの異方性反応イオンエツチングを実施し、その際垂直
    方向エツチング速度対横方向エツチング速度比は５：１
    以上、酸化物エツチング速度対シリコンエツチング速度
    は］５：」以上とする；（ｊ）　ヒ素又はアンチモンを
    ドープした第２ポリシリコン層（］、　１　）をエミッ
    タ区Ｍ　（１２）に析出さゼこれに構造を作る； （１り）　エミッタ領域（］２）を活性化する熱処理を
    実施する； （１）　ポリシリコン区域（４，５，１１）に達する接
    触孔とベースとエミッタの接触端に対する接触孔を明け
    る； に従って製造過程が進行することを特徴とする超高周波
    回路用の自己整合エミッタ・ベース領域を備えるバイポ
    ーラ・トランジスタ構造の製造方法。 ２）　ｋにドープされたエビタキ多ヤル層（２）を備え
    るｎドープシリコン基板（１）が使用されることを特徴
    とする特許請求の範ｆｌｆ＋第１項記載の方法。 ３）工程段（ａ）の代りに溝絶縁分離技術又は局部酸化
    技術（ＬＯＣＯ８法）が採用されることを特徴とする特
    許請求の範囲第１項記載の方法。 ４）工程段（ｃ）における第２酸化物層の厚みが４．　
    ＯＯｎｍ程度に、工程段（ｇ）における第３酸化物層の
    厚さが１５０　ｎｍ程度に、工程段（１］）における第
    ４酸化物層の厚さが２５０　ｎｍ程度に調整されること
    を特徴とする特許請求の範囲第１項乃至第３項のいずれ
    かに記載の方法。 ５）第１ポリシリコン層（４）と第２ポリシリコン層（
    １］）の厚さが３００　ｎｍ程度に調整されることを特
    徴とする特許請求の範囲第１項乃至第４項のいずれかに
    記載の方法。 ６）工程段（１））におけるホウ素イオン注入が注入面
    密度５　Ｘ　１０１５ｃｍ−２、イオンエネルギー４０
    ｋｅＶ　に調整されることを特徴とする特許請求の範囲
    第１項乃至第５項のいずれかに記載の方法。 ７）工程段（ｅ）と（ｉ）における反応性イオン・エツ
    チングが三フッ化メタン（ＣＨＩ”りと酸素５乃至８％
    の混合ガスを使用し、工程段（ｆ）における反応性イオ
    ン・エツチングが三塩化ホウ素（ＢＣｔ３）、塩素およ
    びヘリウムの混合力スを使用して実施されることを特徴
    とする特許請求の範囲第１項乃至第６項のいずれかに記
    載の方法。 ８）工程段（１０における熱処理が９５０℃かい１００
    ０℃の間の温度で３０分間実施されることを特徴とする
    特許請求の範囲第１項乃至第７項のいずれかに記載の方
    法。 ９）工程段（ｇ）における酸化シリコン層の形成が標準
    気圧の下に８００℃、５時間で終了することを特徴とす
    る特許請求の範囲第１項乃至第８項のいずれかに記載の
    方法。 １０）工程段（ｇ）における酸化シリコン層（８）の形
    成が２０ｂａｒ付近の高圧の下に８００℃、２０分間で
    終了することを特徴とする特許請求の範囲第１項乃至第
    ８項のいずれかに記載の方法。
JP59175809A 1983-08-26 1984-08-23 バイポ−ラ・トランジスタ構造の製造方法 Pending JPS6072268A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3330895.0 1983-08-26
DE19833330895 DE3330895A1 (de) 1983-08-26 1983-08-26 Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen

Publications (1)

Publication Number Publication Date
JPS6072268A true JPS6072268A (ja) 1985-04-24

Family

ID=6207556

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59175809A Pending JPS6072268A (ja) 1983-08-26 1984-08-23 バイポ−ラ・トランジスタ構造の製造方法

Country Status (6)

Country Link
US (1) US4581319A (ja)
EP (1) EP0142632B1 (ja)
JP (1) JPS6072268A (ja)
AT (1) ATE34050T1 (ja)
CA (1) CA1216076A (ja)
DE (2) DE3330895A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879252A (en) * 1987-01-27 1989-11-07 Kabushiki Kaisha Toshiba Semiconductor device and a method of manufacturing the same

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6146063A (ja) * 1984-08-10 1986-03-06 Hitachi Ltd 半導体装置の製造方法
US4676847A (en) * 1985-01-25 1987-06-30 American Telephone And Telegraph Company At&T Bell Laboratories Controlled boron doping of silicon
US4678537A (en) * 1985-05-23 1987-07-07 Sony Corporation Method of manufacturing semiconductor devices
DE3571366D1 (en) * 1985-09-21 1989-08-10 Itt Ind Gmbh Deutsche Method of applying a contact to a contact area for a semiconductor substrate
US4701998A (en) * 1985-12-02 1987-10-27 International Business Machines Corporation Method for fabricating a bipolar transistor
JPS62208638A (ja) * 1986-03-07 1987-09-12 Toshiba Corp 半導体装置の製造方法
EP0239825B1 (de) * 1986-03-21 1993-08-25 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Bipolartransistorstruktur für Höchstgeschwindigkeitsschaltung
JPH0628266B2 (ja) * 1986-07-09 1994-04-13 株式会社日立製作所 半導体装置の製造方法
US4812417A (en) * 1986-07-30 1989-03-14 Mitsubishi Denki Kabushiki Kaisha Method of making self aligned external and active base regions in I.C. processing
GB2194676B (en) * 1986-07-30 1991-03-20 Mitsubishi Electric Corp A semiconductor integrated circuit device and a method of producing same
US4883772A (en) * 1986-09-11 1989-11-28 National Semiconductor Corporation Process for making a self-aligned silicide shunt
US4740478A (en) * 1987-01-30 1988-04-26 Motorola Inc. Integrated circuit method using double implant doping
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process
US4772566A (en) * 1987-07-01 1988-09-20 Motorola Inc. Single tub transistor means and method
KR890005885A (ko) * 1987-09-26 1989-05-17 강진구 바이폴라 트랜지스터의 제조방법
JPH02153534A (ja) * 1988-12-06 1990-06-13 Toshiba Corp 半導体装置の製造方法
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
EP0396802B1 (de) * 1989-05-11 1997-10-22 Siemens Aktiengesellschaft Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor
GB2236901A (en) * 1989-09-20 1991-04-17 Philips Nv A method of manufacturing a semiconductor device
JPH0756870B2 (ja) * 1990-02-07 1995-06-14 株式会社東芝 半導体装置の製造方法
US5071780A (en) * 1990-08-27 1991-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse self-aligned transistor integrated circuit
US5175123A (en) * 1990-11-13 1992-12-29 Motorola, Inc. High-pressure polysilicon encapsulated localized oxidation of silicon
JP2625602B2 (ja) * 1991-01-18 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路デバイスの製造プロセス
US5416031A (en) * 1992-09-30 1995-05-16 Sony Corporation Method of producing Bi-CMOS transistors
US5866462A (en) * 1995-09-29 1999-02-02 Analog Devices, Incorporated Double-spacer technique for forming a bipolar transistor with a very narrow emitter
AT4149U1 (de) 1999-12-03 2001-02-26 Austria Mikrosysteme Int Verfahren zum herstellen von strukturen in chips
US8669554B2 (en) 2006-05-10 2014-03-11 Ho-Yuan Yu Fast recovery reduced p-n junction rectifier
US7880166B2 (en) * 2006-05-10 2011-02-01 Ho-Yuan Yu Fast recovery reduced p-n junction rectifier
US7795103B2 (en) * 2006-05-19 2010-09-14 Ho-Yuan Yu Bipolar transistors with depleted emitter
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
DE3168688D1 (en) * 1980-11-06 1985-03-14 Toshiba Kk Method for manufacturing a semiconductor device
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
US4483726A (en) * 1981-06-30 1984-11-20 International Business Machines Corporation Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area
US4492008A (en) * 1983-08-04 1985-01-08 International Business Machines Corporation Methods for making high performance lateral bipolar transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879252A (en) * 1987-01-27 1989-11-07 Kabushiki Kaisha Toshiba Semiconductor device and a method of manufacturing the same

Also Published As

Publication number Publication date
US4581319A (en) 1986-04-08
DE3330895A1 (de) 1985-03-14
EP0142632B1 (de) 1988-05-04
ATE34050T1 (de) 1988-05-15
EP0142632A1 (de) 1985-05-29
CA1216076A (en) 1986-12-30
DE3470978D1 (en) 1988-06-09

Similar Documents

Publication Publication Date Title
JPS6072268A (ja) バイポ−ラ・トランジスタ構造の製造方法
US4502913A (en) Total dielectric isolation for integrated circuits
US5304510A (en) Method of manufacturing a multilayered metallization structure in which the conductive layer and insulating layer are selectively deposited
EP0113517B1 (en) Method for forming an isolation region
JPH0322053B2 (ja)
JPS5857902B2 (ja) 狭いマスク開孔の形成方法
EP0125174A2 (en) A method of fabricating integrated circuit structures using replica patterning
JPH11186225A (ja) テーパ形コンタクトホールの形成方法、テーパ形ポリシリコンプラグの形成方法並びにテーパ形ポリシリコンプラグ
JPH01274470A (ja) バイポーラ・トランジスタ装置及びその製造方法
EP0144762B1 (en) Methods for forming closely spaced openings and for making contacts to semiconductor device surfaces
JPH0923001A (ja) 半導体装置の製造方法
JP3039978B2 (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
JPS5923476B2 (ja) 半導体装置の製造方法
JPS5950540A (ja) 半導体装置の製造方法
JPS63228730A (ja) 半導体集積回路の製造方法
JPH09129602A (ja) 半導体装置の製造方法
JPS5968950A (ja) 半導体装置の製造方法
JPH05102145A (ja) ポリシリコン配線の形成方法
JPS6077460A (ja) 半導体装置の製造方法
JPS58175843A (ja) 半導体集積回路の製造方法
JPH0239093B2 (ja)
JPS60251640A (ja) 半導体装置およびその製造方法
JPS6092665A (ja) 半導体装置の製造方法
JPH0312768B2 (ja)
JPH0376140A (ja) 半導体装置の製造方法