JPS6077460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6077460A JPS6077460A JP18542283A JP18542283A JPS6077460A JP S6077460 A JPS6077460 A JP S6077460A JP 18542283 A JP18542283 A JP 18542283A JP 18542283 A JP18542283 A JP 18542283A JP S6077460 A JPS6077460 A JP S6077460A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に高周波トランジスタの製造方
法に関するものである。
法に関するものである。
高周波トランジスタにおいて、よシ高い周波数特性を得
るためにはエミッタ拡散を浅くシ、かつペース幅を狭く
するとともに特にエミツタ幅をできるだけ小さくするこ
とが重璧であるが通常の選択拡散技術によれば、エミツ
タ幅の寸法が写真食刻技術による加工ｆ！ｖ度（１−２
μ）の限界に達しておシ、この拡散領域上に電極を設け
るために、さらに写真食刻技術による加工技術を用いる
ことは困難になる。それゆえ各拡散領域及び、各電極層
の形成になるべく自己整合法を用いれは各写真食刻技術
による工程におけるマスク目金せ及び加工による所望す
る寸法からのずれの問題がなくなり、非常に有利となる
。又、各餉、極層間の間隔を半導体基板表面に対して縦
方向にめれば各不純物領域の間隔を小さく設計できるも
ので高周波特性の良いものとなる。さらに高周波トラン
ジスタにお−ス抵抗とコレククベース接合容量を減じる
ことが重要であシ、それ故エミッタ領域とベースコンタ
クト領域の間隔をなるべく小さくする構造が心太となる
。
るためにはエミッタ拡散を浅くシ、かつペース幅を狭く
するとともに特にエミツタ幅をできるだけ小さくするこ
とが重璧であるが通常の選択拡散技術によれば、エミツ
タ幅の寸法が写真食刻技術による加工ｆ！ｖ度（１−２
μ）の限界に達しておシ、この拡散領域上に電極を設け
るために、さらに写真食刻技術による加工技術を用いる
ことは困難になる。それゆえ各拡散領域及び、各電極層
の形成になるべく自己整合法を用いれは各写真食刻技術
による工程におけるマスク目金せ及び加工による所望す
る寸法からのずれの問題がなくなり、非常に有利となる
。又、各餉、極層間の間隔を半導体基板表面に対して縦
方向にめれば各不純物領域の間隔を小さく設計できるも
ので高周波特性の良いものとなる。さらに高周波トラン
ジスタにお−ス抵抗とコレククベース接合容量を減じる
ことが重要であシ、それ故エミッタ領域とベースコンタ
クト領域の間隔をなるべく小さくする構造が心太となる
。
このような要求を満たす構造のトランジスタとして、例
えば特開昭５０−３４４８５号公報に開示されている所
謂段付電極トランジスタが知られている。これはエミッ
タ領域上に逆台形上の多結晶シリコン層を有する構造で
あり、この逆台形状底部の位置及び大きさからエミッタ
領域を定め、しかも底部と逆台形状の上表面部の垂直方
向に投影した位置との相対関係からエミッタ領域とベー
スコンタクト領域との間隔を定めるものである。
えば特開昭５０−３４４８５号公報に開示されている所
謂段付電極トランジスタが知られている。これはエミッ
タ領域上に逆台形上の多結晶シリコン層を有する構造で
あり、この逆台形状底部の位置及び大きさからエミッタ
領域を定め、しかも底部と逆台形状の上表面部の垂直方
向に投影した位置との相対関係からエミッタ領域とベー
スコンタクト領域との間隔を定めるものである。
かがる構造をもつトランジスタの一般的な製法を図面を
用いて説明する。まず、第１図に示すように、コレクタ
領域となる半導体基板１の一生表面に酸化膜３をマスク
する周知の拡散法で半導体基板１とは反対の導電型を呈
するベース領域２を形成した後、半導体基板１と同じ導
電型の不純物を多量に含んだ多結晶シリコン層４Ａと不
純物を含ま々い多結晶シリコン層４Ｂと酸化膜層５とを
順次に形成し、その後酸化膜層５をエミッタ電極パター
ンの形状に力１工する。
用いて説明する。まず、第１図に示すように、コレクタ
領域となる半導体基板１の一生表面に酸化膜３をマスク
する周知の拡散法で半導体基板１とは反対の導電型を呈
するベース領域２を形成した後、半導体基板１と同じ導
電型の不純物を多量に含んだ多結晶シリコン層４Ａと不
純物を含ま々い多結晶シリコン層４Ｂと酸化膜層５とを
順次に形成し、その後酸化膜層５をエミッタ電極パター
ンの形状に力１工する。
次に、第２図に示すように、弗硝酸系のシリコンエツチ
ング液を用い、残った酸化膜５をマスクとして、２層構
成の多糺晶シリコン層４Ａと４Ｂを選択的にエツチング
除去するか両者のエツチング速度の差によシ逆台形状に
加工はれる。次に垂直上方から高ドーズ低エネルギーで
アクセプタ不純物のイオン注入を行ない、ベースコンタ
クト部に注入層９′ を形成する。
ング液を用い、残った酸化膜５をマスクとして、２層構
成の多糺晶シリコン層４Ａと４Ｂを選択的にエツチング
除去するか両者のエツチング速度の差によシ逆台形状に
加工はれる。次に垂直上方から高ドーズ低エネルギーで
アクセプタ不純物のイオン注入を行ない、ベースコンタ
クト部に注入層９′ を形成する。
次に、第３図に示すように、酸化＃層５を除去して熱酸
化層及びＣＶＩ）等によシ逆台形の表面おしてエミッタ
領域８を形成する。この熱処理によりイオン注入Ｎ９′
はアニールされて、ベースコンタクト領域９になる。
化層及びＣＶＩ）等によシ逆台形の表面おしてエミッタ
領域８を形成する。この熱処理によりイオン注入Ｎ９′
はアニールされて、ベースコンタクト領域９になる。
次に、第４図に示すように、表面ＣＶＤ等によシ窒化膜
層７を形成し垂直上方から高ドーズでイオン注入を行な
う。
層７を形成し垂直上方から高ドーズでイオン注入を行な
う。
次に、第５図に示すように、熱リン酸エツチング液を用
いて、イオン注入された部分の窒化膜層７を除去した後
、残った窒化膜１＠７を耐エツチングマスクとして酸化
膜６を弗酸弗化アンモン系でエツチング除去し、エミッ
タ１０およびベース１１の電極形成コンタクト窓を開孔
する。この工程において窒化ＷＡ７を耐エツチングマス
クとして用いて酸化膜層６をエツチングする際、エツチ
ング液の廻り込みによシ必然的にベースｇ埴２と窒化膜
７との間に空洞部１２が発生することになシ、この空洞
部１２は表面のエミッタ・ベース接合を露出させるため
外部からの不純物イオンの侵入によシ、電極形成後ｈＦ
Ｅのコレクタ電流に対する直線性の劣化やｈＦ’Ｅその
ものの低下やあるいは信頼度の劣化等の問題をしばしば
引き起こす原因となっていた。
いて、イオン注入された部分の窒化膜層７を除去した後
、残った窒化膜１＠７を耐エツチングマスクとして酸化
膜６を弗酸弗化アンモン系でエツチング除去し、エミッ
タ１０およびベース１１の電極形成コンタクト窓を開孔
する。この工程において窒化ＷＡ７を耐エツチングマス
クとして用いて酸化膜層６をエツチングする際、エツチ
ング液の廻り込みによシ必然的にベースｇ埴２と窒化膜
７との間に空洞部１２が発生することになシ、この空洞
部１２は表面のエミッタ・ベース接合を露出させるため
外部からの不純物イオンの侵入によシ、電極形成後ｈＦ
Ｅのコレクタ電流に対する直線性の劣化やｈＦ’Ｅその
ものの低下やあるいは信頼度の劣化等の問題をしばしば
引き起こす原因となっていた。
本発明の目的はかかる製法による欠点を解消して性能お
よび信頼性が飛躍的に向上したトランジスタ明によれば
、ベース領域を有する半導体基板上に逆台形状の不純物
を含むポリシリコンを形成し、ポリシリコンから不純物
を導入した後、全表面に少くともシリコン酸化膜を被覆
し、このシリコン酸化膜をリアティブスパッタエッチン
グで選択的に除去して電極導出部を形成する半導体装置
の製造方法を得る。
よび信頼性が飛躍的に向上したトランジスタ明によれば
、ベース領域を有する半導体基板上に逆台形状の不純物
を含むポリシリコンを形成し、ポリシリコンから不純物
を導入した後、全表面に少くともシリコン酸化膜を被覆
し、このシリコン酸化膜をリアティブスパッタエッチン
グで選択的に除去して電極導出部を形成する半導体装置
の製造方法を得る。
以下、本発明の夾施例を図面によシ詳昶ＩＫ説明する。
まず、従来製法と同様、活性ベース領域２が形成された
半導体基板１の一生面上に不純物を含む多結晶シリコン
層４Ａ、不純物を含まない多結晶シリコン層４Ｂおよび
エミッタと同じパターンに成形された酸化膜層５を形成
し、この酸化膜層５をマスクとして多結晶シリコン層４
Ａ、４Ｂを逆台形状に加工する。そして垂直上方から高
ドーズ低エネルギーでアクセプタ不純物のイオン注入を
行ないベースコンタクト部注入層９を形成し、次に酸化
膜層５を除去し、次にＣＶＩＪ等により逆台形層６を形
成後、高温で熱処理することによシイオン注入層９′が
アニールされ、ベースコンタクト領域部９を形成する。
半導体基板１の一生面上に不純物を含む多結晶シリコン
層４Ａ、不純物を含まない多結晶シリコン層４Ｂおよび
エミッタと同じパターンに成形された酸化膜層５を形成
し、この酸化膜層５をマスクとして多結晶シリコン層４
Ａ、４Ｂを逆台形状に加工する。そして垂直上方から高
ドーズ低エネルギーでアクセプタ不純物のイオン注入を
行ないベースコンタクト部注入層９を形成し、次に酸化
膜層５を除去し、次にＣＶＩＪ等により逆台形層６を形
成後、高温で熱処理することによシイオン注入層９′が
アニールされ、ベースコンタクト領域部９を形成する。
ここまでの製造工程は第１図〜第３図に示した従来製法
と同様である。
と同様である。
次に、第６図に示すように、ＣＶＤにより逆台形の多結
晶シリコン層を有する基板１の異面上の酸化膜６上に窒
化膜７′を形成し、感光性樹脂被膜１３のマスクを選択
的に形成する。
晶シリコン層を有する基板１の異面上の酸化膜６上に窒
化膜７′を形成し、感光性樹脂被膜１３のマスクを選択
的に形成する。
次に、第７図に示すように、平行平板型のりアクティブ
スパッタ装置を使い導入ガスＣＦ４： Ｈ，の分圧比が
１：４でかつ真空度０．０２Ｔｏｒｒ入力電力４００Ｗ
の条件でリアクティブスパッタエツチングする。実験デ
ータではシリコン窒化膜７′及びシリコン酸化膜６のエ
ツチング速度が夫々５００Ａ％’ｍｉｎ。
スパッタ装置を使い導入ガスＣＦ４： Ｈ，の分圧比が
１：４でかつ真空度０．０２Ｔｏｒｒ入力電力４００Ｗ
の条件でリアクティブスパッタエツチングする。実験デ
ータではシリコン窒化膜７′及びシリコン酸化膜６のエ
ツチング速度が夫々５００Ａ％’ｍｉｎ。
１３が１１０１’ｙ’ｒｎ ｒ ｔ＋程度であった。そ
れぞれこのようなエツチング速度でエツチングが進行す
るため、これらのエツチング速度を考慮して、窒化膜７
′および酸化膜６のみがエツチングされるように時間を
設定して、エミッタコンタクト窓１０およびべ面より蒸
着して史に光食刻技術により電４へパターン１４．１５
を形成する。
れぞれこのようなエツチング速度でエツチングが進行す
るため、これらのエツチング速度を考慮して、窒化膜７
′および酸化膜６のみがエツチングされるように時間を
設定して、エミッタコンタクト窓１０およびべ面より蒸
着して史に光食刻技術により電４へパターン１４．１５
を形成する。
かかる製法例かられかるようにベースコンタクト窓１１
及びエミッタコンタクＦ Ｒ３Ｉ Ｑを開孔する際リア
クティブスパッタエツチングによシ行っているので、従
来の湿式エツチング法での酸化膜６の食われての表面の
エミッタ・ベース接合が露出するという間力唱が全くな
くなる。したがって従来しばしば発生していたｈＦＥの
コレクタ電流に対する直線性の劣化やＩＩＦＥそのもの
の低下等を防止でき電気的特性を犬１１情に改嵜するこ
とができる。
及びエミッタコンタクＦ Ｒ３Ｉ Ｑを開孔する際リア
クティブスパッタエツチングによシ行っているので、従
来の湿式エツチング法での酸化膜６の食われての表面の
エミッタ・ベース接合が露出するという間力唱が全くな
くなる。したがって従来しばしば発生していたｈＦＥの
コレクタ電流に対する直線性の劣化やＩＩＦＥそのもの
の低下等を防止でき電気的特性を犬１１情に改嵜するこ
とができる。
第１図〜第５図は従来の製法を説明する各工程での断面
図、第６図〜第８図は本発明の一実筒例による製造方法
を説明する各工程での新面図である。 １・・・・・・半導体基板、２・・・・・・ベース電域
％ ”１５１６・・・・・・酸化膜Ｊｍ、 ４Ａ、４Ｂ
・・・・・・多結晶シリコン層、７．７′・・・・・・
窒化膜ｊ−１８・・・・・・エミッタ拡散層、９．９′
・・・・・・ベースコンＩり）拡ｔｌｉｌｉ、１０・・
・・・・エミッタコンタクト窓、１１・・・・・・ベー
スコンタクト窓、１２・・・・・・空洞部、１３・・・
・・・感光樹脂膜、１４゜１５・・・・・・メタル層。 ｚ ７ 図 ぐ り′ 篤ｚ図 Ｌ ３ 図 ｚ４図 名 ５ 図 篤 ６ 図
図、第６図〜第８図は本発明の一実筒例による製造方法
を説明する各工程での新面図である。 １・・・・・・半導体基板、２・・・・・・ベース電域
％ ”１５１６・・・・・・酸化膜Ｊｍ、 ４Ａ、４Ｂ
・・・・・・多結晶シリコン層、７．７′・・・・・・
窒化膜ｊ−１８・・・・・・エミッタ拡散層、９．９′
・・・・・・ベースコンＩり）拡ｔｌｉｌｉ、１０・・
・・・・エミッタコンタクト窓、１１・・・・・・ベー
スコンタクト窓、１２・・・・・・空洞部、１３・・・
・・・感光樹脂膜、１４゜１５・・・・・・メタル層。 ｚ ７ 図 ぐ り′ 篤ｚ図 Ｌ ３ 図 ｚ４図 名 ５ 図 篤 ６ 図
Claims (1)
- 第１の導電型の半導体基体に選択的に形成された第２の
導電型の領域上に前記第１の１％型の不純物を含む逆台
形状に加工されたポリシリコン層を形成し、熱処理によ
ってポリシリコン層中の不純物を＾１１記第２の導電型
の領域に拡散して第１ＯＮ４．′ｌｉ型の領域を形成し
、前記ポリシリコン層をおおって全面に少くともシリコ
ン酸化膜層を形成し、領域を選択的に開孔するとともに
前記ポリシリコン層表面を露出し、前記開孔部および算
出部に金属を被着してそれぞれベース１ｆ極及びエミッ
タ電極を形成することを特徴とする半導体装置の製造
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18542283A JPS6077460A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18542283A JPS6077460A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077460A true JPS6077460A (ja) | 1985-05-02 |
Family
ID=16170508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18542283A Pending JPS6077460A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300446A (en) * | 1992-05-08 | 1994-04-05 | Yamaha Corporation | Method of making staggered gate MOSTFT |
| US5354697A (en) * | 1991-09-23 | 1994-10-11 | U.S. Philips Corporation | Implantation method having improved material purity |
-
1983
- 1983-10-04 JP JP18542283A patent/JPS6077460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354697A (en) * | 1991-09-23 | 1994-10-11 | U.S. Philips Corporation | Implantation method having improved material purity |
| US5300446A (en) * | 1992-05-08 | 1994-04-05 | Yamaha Corporation | Method of making staggered gate MOSTFT |
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