JPH0744183B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0744183B2 JPH0744183B2 JP4764387A JP4764387A JPH0744183B2 JP H0744183 B2 JPH0744183 B2 JP H0744183B2 JP 4764387 A JP4764387 A JP 4764387A JP 4764387 A JP4764387 A JP 4764387A JP H0744183 B2 JPH0744183 B2 JP H0744183B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- emitter
- forming
- oxide film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランジスタの製造方法に関し、特にセルフア
ライン技術に関するものである。
ライン技術に関するものである。
従来、バイポーラトランジスタのセルフアラインによる
製造方法においては、多結晶シリコンからなるベース引
出し電極を先に形成し、その後、その形状を利用して、
エミッタ領域およびエミッタ引出し電極を形成してい
る。その例を第３図に示す。これは例えば「固体装置お
よび材料に関する国際会議のダイジェスト,209頁,198
4」（1984 International Conference on Solid State
Devices ＆ Materials Digest p.209）に記載されてい
る。
製造方法においては、多結晶シリコンからなるベース引
出し電極を先に形成し、その後、その形状を利用して、
エミッタ領域およびエミッタ引出し電極を形成してい
る。その例を第３図に示す。これは例えば「固体装置お
よび材料に関する国際会議のダイジェスト,209頁,198
4」（1984 International Conference on Solid State
Devices ＆ Materials Digest p.209）に記載されてい
る。
まず、第３図（ａ）に示すように、エミットとなる領域
の周囲にボロン添加多結晶シリコン１を形成する。第３
図（ａ）において、1aは窒化膜である。次に、第３図
（ｂ）に示すように、多結晶シリコン１の表面を酸化し
て酸化膜1bを形成し、窒化膜1aのサイドエッチングをす
る。次に第３図（ｃ）に示すように、サイドエッチング
領域を多結晶シリコン２で埋め、薄い酸化膜を形成後、
第３図（ｄ）に示すようにベース領域３を形成する。次
に、エミッタ幅を狭くするため並びにベース引出し電極
の側面を強化するため、絶縁膜4,多結晶シリコン５を形
成し（第３図（ｄ））、その後、エミッタの窓開けを行
なう。
の周囲にボロン添加多結晶シリコン１を形成する。第３
図（ａ）において、1aは窒化膜である。次に、第３図
（ｂ）に示すように、多結晶シリコン１の表面を酸化し
て酸化膜1bを形成し、窒化膜1aのサイドエッチングをす
る。次に第３図（ｃ）に示すように、サイドエッチング
領域を多結晶シリコン２で埋め、薄い酸化膜を形成後、
第３図（ｄ）に示すようにベース領域３を形成する。次
に、エミッタ幅を狭くするため並びにベース引出し電極
の側面を強化するため、絶縁膜4,多結晶シリコン５を形
成し（第３図（ｄ））、その後、エミッタの窓開けを行
なう。
このように、従来の製造方法においては、幅を狭くすべ
く最終のエミッタ幅の均一性を確保するためには、最初
のホト工程によるパターン精度，堆積する膜厚の制御
性、エッチングの制御性が要求される。サイドエッチン
グ部を埋めたボロン多結晶シリコン２の薄い酸化膜のみ
でベースとエミッタを分離する場合には、ボロン多結晶
シリコン２からのボロンの拡散層とエミッタ領域が接触
し、ベース・エミッタ間の接合容量が増大するため、高
周波特性を劣化させる。このように、エミッタ幅の制御
が難しく、制御性を高くするため、予め幅の狭いパター
ンを用い、膜を堆積して幅を狭くする方法を採用しない
場合には、エミッタ幅の制御性は良くなるが、上に述べ
たように、特性が悪くなる欠点を持っている。
く最終のエミッタ幅の均一性を確保するためには、最初
のホト工程によるパターン精度，堆積する膜厚の制御
性、エッチングの制御性が要求される。サイドエッチン
グ部を埋めたボロン多結晶シリコン２の薄い酸化膜のみ
でベースとエミッタを分離する場合には、ボロン多結晶
シリコン２からのボロンの拡散層とエミッタ領域が接触
し、ベース・エミッタ間の接合容量が増大するため、高
周波特性を劣化させる。このように、エミッタ幅の制御
が難しく、制御性を高くするため、予め幅の狭いパター
ンを用い、膜を堆積して幅を狭くする方法を採用しない
場合には、エミッタ幅の制御性は良くなるが、上に述べ
たように、特性が悪くなる欠点を持っている。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、エミッタ幅の制御性を上げ、ウ
ェハ内での特性の均一性の良いトランジスタの製造方法
を提供することにある。
の目的とするところは、エミッタ幅の制御性を上げ、ウ
ェハ内での特性の均一性の良いトランジスタの製造方法
を提供することにある。
このような目的を達成するために本発明は、酸化膜，窒
化膜上に形成した多結晶シリコンをエミッタとなる領域
に残す第１の工程と、多結晶シリコンの側面に酸化膜よ
りエッチング速度の遅い絶縁膜を形成する第２の工程
と、薄い多結晶シリコン，絶縁膜を形成し，この絶縁膜
を側面に残す第３の工程と、ボロンを垂直にイオン注入
した後，第３の工程における絶縁膜およびボロンが注入
されなかった多結晶シリコンを除去して窒化膜を露出す
る第４の工程と、第４の工程で露出した窒化膜を除去
し，その下の酸化膜を除去してシリコンを露出する第５
の工程と、上面に残ったボロン多結晶シリコンを除去す
る第６の工程と、全面に多結晶シリコンを形成し，アニ
ールによりボロンを上方に拡散させ，エミッタとなる領
域上の多結晶シリコンを除去する第７の工程と、第７の
工程で形成された多結晶シリコンのうち不要な多結晶シ
リコンを酸化する第８の工程と、第１の工程で形成した
多結晶シリコンを除去し，さらに，その下の窒化膜を除
去する第９の工程と、第１の工程で形成した薄い酸化膜
を介してＰ形不純物を導入し，ベース領域を形成する第
10の工程と、第10の工程における薄い酸化膜を除去し，
砒素多結晶シリコンを形成し，これを拡散源としてエミ
ッタを形成する第11の工程と、コンタクトを開け電極を
形成する第12の工程とを備え、エミッタとなる領域を先
ず決め、このエミッタとなる領域に対してセルフアライ
ンでベースおよびベース引出し多結晶シリコン電極を形
成するようにしたものである。
化膜上に形成した多結晶シリコンをエミッタとなる領域
に残す第１の工程と、多結晶シリコンの側面に酸化膜よ
りエッチング速度の遅い絶縁膜を形成する第２の工程
と、薄い多結晶シリコン，絶縁膜を形成し，この絶縁膜
を側面に残す第３の工程と、ボロンを垂直にイオン注入
した後，第３の工程における絶縁膜およびボロンが注入
されなかった多結晶シリコンを除去して窒化膜を露出す
る第４の工程と、第４の工程で露出した窒化膜を除去
し，その下の酸化膜を除去してシリコンを露出する第５
の工程と、上面に残ったボロン多結晶シリコンを除去す
る第６の工程と、全面に多結晶シリコンを形成し，アニ
ールによりボロンを上方に拡散させ，エミッタとなる領
域上の多結晶シリコンを除去する第７の工程と、第７の
工程で形成された多結晶シリコンのうち不要な多結晶シ
リコンを酸化する第８の工程と、第１の工程で形成した
多結晶シリコンを除去し，さらに，その下の窒化膜を除
去する第９の工程と、第１の工程で形成した薄い酸化膜
を介してＰ形不純物を導入し，ベース領域を形成する第
10の工程と、第10の工程における薄い酸化膜を除去し，
砒素多結晶シリコンを形成し，これを拡散源としてエミ
ッタを形成する第11の工程と、コンタクトを開け電極を
形成する第12の工程とを備え、エミッタとなる領域を先
ず決め、このエミッタとなる領域に対してセルフアライ
ンでベースおよびベース引出し多結晶シリコン電極を形
成するようにしたものである。
本発明においては、エミッタ幅の均一性が向上し、トラ
ンジスタ特性がウェハ内で均一となる。
ンジスタ特性がウェハ内で均一となる。
まず、本発明の主な特徴について説明する。本発明によ
る製造方法においては、ベース引出し電極を最初に形成
せず、エミッタとなる領域を最初に決める。このときの
形状を利用し、セルフアラインでベース引出し電極を形
成する。このように、１回のホト工程の精度でエミッタ
幅が決まるため、エミッタ幅の均一性が向上する。しか
も、ベース引出し電極の側面の絶縁膜には、酸化膜より
エッチング速度の遅い絶縁膜（SiONx）を用いるので、
エミッタ・ベース引出し電極間がより安定となる。
る製造方法においては、ベース引出し電極を最初に形成
せず、エミッタとなる領域を最初に決める。このときの
形状を利用し、セルフアラインでベース引出し電極を形
成する。このように、１回のホト工程の精度でエミッタ
幅が決まるため、エミッタ幅の均一性が向上する。しか
も、ベース引出し電極の側面の絶縁膜には、酸化膜より
エッチング速度の遅い絶縁膜（SiONx）を用いるので、
エミッタ・ベース引出し電極間がより安定となる。
また、プロセスの制御およびチェックを容易にするため
に、窒化膜のサイドエッチングを用い、その領域を多結
晶シリコンで埋め、ベース領域とベース引出し電極をつ
なぐ工程を止める。サイドエッチングのためのベース引
出し電極の側面の補強と、ベース引出し電極からのＰ形
高濃度領域とエミッタ拡散領域との接触防止のため、絶
縁膜，多結晶シリコンを形成する必要があり、従来方法
では、このために、ホトリソグラフィーの最小パターン
より小さなエミッタ幅が実現できた。しかし、ホトリソ
グラフィーの精度向上にともない、従来方法は、エミッ
タ幅の不均一をもたらし、制御性を悪くする。
に、窒化膜のサイドエッチングを用い、その領域を多結
晶シリコンで埋め、ベース領域とベース引出し電極をつ
なぐ工程を止める。サイドエッチングのためのベース引
出し電極の側面の補強と、ベース引出し電極からのＰ形
高濃度領域とエミッタ拡散領域との接触防止のため、絶
縁膜，多結晶シリコンを形成する必要があり、従来方法
では、このために、ホトリソグラフィーの最小パターン
より小さなエミッタ幅が実現できた。しかし、ホトリソ
グラフィーの精度向上にともない、従来方法は、エミッ
タ幅の不均一をもたらし、制御性を悪くする。
次に、本発明に係わる半導体装置の製造方法の一実施例
を第１図を用いて説明する。
を第１図を用いて説明する。
まず、分離酸化膜形成後、酸化膜7,窒化膜８を形成す
る。この上に、多結晶シリコン9,窒化膜10を形成し、エ
ミッタ領域となる領域11を形成する（第１図（ａ））。
る。この上に、多結晶シリコン9,窒化膜10を形成し、エ
ミッタ領域となる領域11を形成する（第１図（ａ））。
熱酸化膜よりエッチング速度が遅い絶縁膜（SiONx）を
形成し、RIE（Reactive Ion Etching）により領域11の
側面に上記絶縁膜12を残す（第１図（ｂ））。
形成し、RIE（Reactive Ion Etching）により領域11の
側面に上記絶縁膜12を残す（第１図（ｂ））。
全面に多結晶シリコン13,絶縁膜14を堆積し、RIE加工に
より側面に絶縁膜14を残す。次に垂直にボロンをイオン
注入する（第１図（ｃ））。
より側面に絶縁膜14を残す。次に垂直にボロンをイオン
注入する（第１図（ｃ））。
側面に残した絶縁膜14を除去した後、無添加多結晶シリ
コン15をKOHエッチング液により選択的に除去する（第
１図（ｄ））。
コン15をKOHエッチング液により選択的に除去する（第
１図（ｄ））。
次に、残ったボロン多結晶シリコン13をマスクに窒化膜
8,酸化膜７を除去する（第１図（ｅ））。
8,酸化膜７を除去する（第１図（ｅ））。
次に、レジスト15aを全面に塗布し、O2プラズマまたはO
2RIEによりエッチングし、上面の多結晶シリコン16を露
出させる。その後、ボロン多結晶シリコン16をフッ硝酸
液又はプラズマでエッチングする。次に、多結晶シリコ
ンを堆積し、アニールによるボロン拡散により、第１図
（ｇ）に示すように、上面を除きボロン多結晶シリコン
17に変換する（第１図（ｆ），（ｇ））。
2RIEによりエッチングし、上面の多結晶シリコン16を露
出させる。その後、ボロン多結晶シリコン16をフッ硝酸
液又はプラズマでエッチングする。次に、多結晶シリコ
ンを堆積し、アニールによるボロン拡散により、第１図
（ｇ）に示すように、上面を除きボロン多結晶シリコン
17に変換する（第１図（ｆ），（ｇ））。
KOH液により、上面の無添加多結晶シリコン18を選択的
に除去する（第１図（ｇ），（ｈ））。
に除去する（第１図（ｇ），（ｈ））。
第１図（ｈ）で両側に在る不要な多結晶シリコンを選択
的に酸化する。
的に酸化する。
次に、エミッタとなる領域の窒化膜10,多結晶シリコン
９を除去する（第１図（ｉ））。
９を除去する（第１図（ｉ））。
次に、ボロン多結晶シリコン17の表面を酸化する（第１
図（ｊ））。
図（ｊ））。
次に、窒化膜８を除去し、薄い酸化膜７を介してＰ形不
純物をイオン注入し、ベースを形成する。さらに、Ｎ形
不純物をイオン注入し、コレクタペデスタル構造とし、
浅いベース19を形成する（第１図（ｋ））。
純物をイオン注入し、ベースを形成する。さらに、Ｎ形
不純物をイオン注入し、コレクタペデスタル構造とし、
浅いベース19を形成する（第１図（ｋ））。
次に、薄い酸化膜７を除去し、砒素（As）多結晶シリコ
ン20を形成し、アニールによりエミッタ領域21を形成す
る（第１図（１））。
ン20を形成し、アニールによりエミッタ領域21を形成す
る（第１図（１））。
次に、コンタクトを開孔し、電極22を形成する（第１図
（ｍ））。
（ｍ））。
このように、先にエミッタとなる領域を形成し、それに
対してベースをセルフアラインで形成することにより、
次のような利点がある。
対してベースをセルフアラインで形成することにより、
次のような利点がある。
ベース多結晶シリコン引出し電極は熱酸化膜よりエッ
チング速度が遅い安定な膜を介してエミッタ多結晶シリ
コン引出し電極に接するため、エミッタ・ベース間リー
クに対して安定である。
チング速度が遅い安定な膜を介してエミッタ多結晶シリ
コン引出し電極に接するため、エミッタ・ベース間リー
クに対して安定である。
エミッタ幅はホト工程の精度で基本的に決まるため、
均一性が向上する。
均一性が向上する。
次に、本発明の第２の実施例を第２図を用いて説明す
る。
る。
まず、酸化膜23,窒化膜24,多結晶シリコン25,酸化膜26,
窒化膜27,レジストをマスクにシリコンをN+埋込み領域
に達するまでエッチングする（第２図（ａ））。
窒化膜27,レジストをマスクにシリコンをN+埋込み領域
に達するまでエッチングする（第２図（ａ））。
次に、薄い酸化膜28,窒化膜29を形成する。その後、窒
化膜29をRIEで加工し、側面に残す（第２図（ｂ））。
化膜29をRIEで加工し、側面に残す（第２図（ｂ））。
次に、段差程度の酸化膜30を形成し、平坦化する（第２
図（ｃ））。
図（ｃ））。
次に、上面および側面の窒化膜27,29,側面の酸化膜28を
除去し、多結晶シリコン25を露出する（第２図
（ｄ））。
除去し、多結晶シリコン25を露出する（第２図
（ｄ））。
多結晶シリコン25をサイドエッチングする（第２図
（ｅ））。
（ｅ））。
次に、マスクとなった酸化膜26を除去し、第１図（ｂ）
と同様に絶縁膜12を形成する（第２図（ｆ））。
と同様に絶縁膜12を形成する（第２図（ｆ））。
第１図（ｃ）と同様に、多結晶シリコン15の側面に絶縁
膜14を形成し、次に、多結晶シリコン25の上面に酸化膜
31を形成する（第２図（ｇ））。
膜14を形成し、次に、多結晶シリコン25の上面に酸化膜
31を形成する（第２図（ｇ））。
以後の工程は第１の実施例と同様であり、第２図（ｇ）
の工程は第１図（ｃ）の工程に対応する。また、第２図
（ｈ），（ｉ），（ｊ）の工程は第１図（ｅ），
（ｆ），（ｇ）の工程に対応し、第２図（ｋ），（ｌ）
および（ｍ），（ｎ）の工程は第１図（ｈ），（ｉ）お
よび（ｊ）〜（ｍ）の工程に対応する。
の工程は第１図（ｃ）の工程に対応する。また、第２図
（ｈ），（ｉ），（ｊ）の工程は第１図（ｅ），
（ｆ），（ｇ）の工程に対応し、第２図（ｋ），（ｌ）
および（ｍ），（ｎ）の工程は第１図（ｈ），（ｉ）お
よび（ｊ）〜（ｍ）の工程に対応する。
以上説明したように本発明は、エミッタとなる領域を先
ず決め、このエミッタとなる領域に対してセルフアライ
ンでベースおよびベース引出し多結晶シリコン電極を形
成することにより、エミッタ幅の均一性を向上させるこ
とができるので、トランジスタ特性がウェハ内で均一と
なる効果がある。これにより、LSIの歩留まりは向上す
る。
ず決め、このエミッタとなる領域に対してセルフアライ
ンでベースおよびベース引出し多結晶シリコン電極を形
成することにより、エミッタ幅の均一性を向上させるこ
とができるので、トランジスタ特性がウェハ内で均一と
なる効果がある。これにより、LSIの歩留まりは向上す
る。
第１図は本発明による半導体装置の製造方法の第１の実
施例を説明するための断面図、第２図は本発明による半
導体装置の製造方法の第２の実施例を説明するための断
面図、第３図は従来の半導体装置の製造方法を説明する
ための断面図である。 ７……酸化膜,8,10……窒化膜,9,13,15,16,17,18,20…
…多結晶シリコン、11……エミッタ領域となる領域、1
2,14……絶縁膜、15a……レジスト、19……ベース、21
……エミッタ領域、22……電極。
施例を説明するための断面図、第２図は本発明による半
導体装置の製造方法の第２の実施例を説明するための断
面図、第３図は従来の半導体装置の製造方法を説明する
ための断面図である。 ７……酸化膜,8,10……窒化膜,9,13,15,16,17,18,20…
…多結晶シリコン、11……エミッタ領域となる領域、1
2,14……絶縁膜、15a……レジスト、19……ベース、21
……エミッタ領域、22……電極。
Claims (1)
- 【請求項１】酸化膜，窒化膜上に形成した多結晶シリコ
ンをエミッタとなる領域に残す第１の工程と、前記多結
晶シリコンの側面に酸化膜よりエッチング速度の遅い絶
縁膜を形成する第２の工程と、薄い多結晶シリコン，絶
縁膜を形成し，この絶縁膜を側面に残す第３の工程と、
ボロンを垂直にイオン注入した後，第３の工程における
絶縁膜およびボロンが注入されなかった多結晶シリコン
を除去して窒化膜を露出する第４の工程と、第４の工程
で露出した窒化膜を除去し、その下の酸化膜を除去して
シリコンを露出する第５の工程と、上面に残ったボロン
多結晶シリコンを除去する第６の工程と、全面に多結晶
シリコンを形成し，アニールによりボロンを上方に拡散
させ，エミッタとなる領域上の多結晶シリコンを除去す
る第７の工程と、第７の工程で形成された多結晶シリコ
ンのうち不要な多結晶シリコンを酸化する第８の工程
と、第１の工程で形成した多結晶シリコンを除去し，さ
らに，その下の窒化膜を除去する第９の工程と、第１の
工程で形成した薄い酸化膜を介してＰ形不純物を導入
し，ベース領域を形成する第10の工程と、第10の工程に
おける薄い酸化膜を除去し，砒素多結晶シリコンを形成
し，これを拡散源としてエミッタを形成する第11の工程
と、コンタクトを開け電極を形成する第12の工程とを備
え、エミッタとなる領域を先ず決め、このエミッタとな
る領域に対してセルフアラインでベースおよびベース引
出し多結晶シリコン電極を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4764387A JPH0744183B2 (ja) | 1987-03-04 | 1987-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4764387A JPH0744183B2 (ja) | 1987-03-04 | 1987-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63215070A JPS63215070A (ja) | 1988-09-07 |
| JPH0744183B2 true JPH0744183B2 (ja) | 1995-05-15 |
Family
ID=12780924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4764387A Expired - Fee Related JPH0744183B2 (ja) | 1987-03-04 | 1987-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744183B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927774A (en) * | 1988-06-10 | 1990-05-22 | British Telecommunications Plc | Self aligned bipolar fabrication process |
| JP2793837B2 (ja) * | 1989-05-10 | 1998-09-03 | 株式会社日立製作所 | 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ |
-
1987
- 1987-03-04 JP JP4764387A patent/JPH0744183B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63215070A (ja) | 1988-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4866000A (en) | Fabrication method for semiconductor integrated circuits | |
| JPH0744183B2 (ja) | 半導体装置の製造方法 | |
| JPS6252950B2 (ja) | ||
| JP3518471B2 (ja) | バイポーラ・トランジスタの製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPH08316477A (ja) | 半導体素子の製造方法 | |
| JP2812298B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3312384B2 (ja) | ラテラルバイポーラトランジスタとその製造方法 | |
| JP2828126B2 (ja) | 半導体装置及びその製造方法 | |
| JPS58175843A (ja) | 半導体集積回路の製造方法 | |
| JPS63240068A (ja) | 半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPS6395664A (ja) | 半導体装置の製造方法 | |
| JPH05235009A (ja) | 半導体集積回路装置の製造方法 | |
| JPH03224238A (ja) | バイポーラトランジスタの製造方法 | |
| JPS63199462A (ja) | 半導体装置の製造方法 | |
| JPH0548937B2 (ja) | ||
| JPH0233932A (ja) | 半導体装置の製造方法 | |
| JPH04213836A (ja) | 半導体装置の製造方法 | |
| JPH01300559A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH053210A (ja) | 半導体装置の製造方法 | |
| JPH0132669B2 (ja) | ||
| JPH0472738A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0227813B2 (ja) | Handotaisochinoseizohoho | |
| JPH02122620A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |