JPS58175843A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS58175843A JPS58175843A JP5883382A JP5883382A JPS58175843A JP S58175843 A JPS58175843 A JP S58175843A JP 5883382 A JP5883382 A JP 5883382A JP 5883382 A JP5883382 A JP 5883382A JP S58175843 A JPS58175843 A JP S58175843A
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関し、絶縁分離の
場合分離領域の幅が大きくならず、バードビークが少な
くしかも分離領域近傍の結晶欠陥を少なくしてリーク電
流の少ない半導体集積回路を得ることを目的とする。
場合分離領域の幅が大きくならず、バードビークが少な
くしかも分離領域近傍の結晶欠陥を少なくしてリーク電
流の少ない半導体集積回路を得ることを目的とする。
ＭＯ８ＬＳＩにおいてバードビークが生じない絶縁分離
をする場合、第１図に示すようにたとえばＰ形層板１上
に厚さ０．０５ｐｍ（Ｄ ５ｉ０２膜２．厚さ０．１μ
ｍのＳ ｉ３Ｎ４膜３を形成する。そしてホトエッチ技
術によりホトレジスト膜４をマスクとして分離領域上の
５ｔ３Ｎ４膜３ ｅ ５１０２膜２をエツチングし、さ
らにＳｉ 基板１を異方性エツチングし、深さ約０．５
μｍの溝５を形成する。そしてチャネルストッパ用のボ
ロンイオン注入を行いイオン注入領域６を形成する（第
１図Ａ）。
をする場合、第１図に示すようにたとえばＰ形層板１上
に厚さ０．０５ｐｍ（Ｄ ５ｉ０２膜２．厚さ０．１μ
ｍのＳ ｉ３Ｎ４膜３を形成する。そしてホトエッチ技
術によりホトレジスト膜４をマスクとして分離領域上の
５ｔ３Ｎ４膜３ ｅ ５１０２膜２をエツチングし、さ
らにＳｉ 基板１を異方性エツチングし、深さ約０．５
μｍの溝５を形成する。そしてチャネルストッパ用のボ
ロンイオン注入を行いイオン注入領域６を形成する（第
１図Ａ）。
次にホトレジスト膜４を除去し、加熱酸化法により溝６
の周辺に厚さ０．０２μｍの５ｌｏ２膜７を形成し、さ
らにＣＶＤ法により厚さα１μｍのＳ ｉ’ ３ Ｎ４
膜８を形成する。そしてスパンタエッチ法もしくはイオ
ンエッチ法によりＳ ｉ３ Ｎ４膜８を除去し、溝６の
側面にのみ８１３Ｎ４膜８を残す（第１図Ｂ）。
の周辺に厚さ０．０２μｍの５ｌｏ２膜７を形成し、さ
らにＣＶＤ法により厚さα１μｍのＳ ｉ’ ３ Ｎ４
膜８を形成する。そしてスパンタエッチ法もしくはイオ
ンエッチ法によりＳ ｉ３ Ｎ４膜８を除去し、溝６の
側面にのみ８１３Ｎ４膜８を残す（第１図Ｂ）。
そして６〜１ｏＫ９／ｄの加圧水蒸気中で酸化すると溝
６の底面からのみ酸化が進行し、厚さ１μｍの分離用Ｓ
ｉＯ２膜９が形成される。同時にイオン注入領域６のボ
ロンが拡散源となってＰ＋形チャネルストッパー領域１
１が形成される。そして基板１０表面と５ｉ０２膜９表
面とは同じ高さになる。
６の底面からのみ酸化が進行し、厚さ１μｍの分離用Ｓ
ｉＯ２膜９が形成される。同時にイオン注入領域６のボ
ロンが拡散源となってＰ＋形チャネルストッパー領域１
１が形成される。そして基板１０表面と５ｉ０２膜９表
面とは同じ高さになる。
しかし、溝６の側面にＳ ｉ ３Ｎ４膜８があって側面
方向に酸化が進行しないために８１３ Ｎ ４膜８と接
している分離用５ｉ０２膜９の厚さが薄くなり、凹部１
０が形成される。この凹部１０のために微細パターンの
形成歩留が悪くなるという問題がある（第１図Ｃ）。
方向に酸化が進行しないために８１３ Ｎ ４膜８と接
している分離用５ｉ０２膜９の厚さが薄くなり、凹部１
０が形成される。この凹部１０のために微細パターンの
形成歩留が悪くなるという問題がある（第１図Ｃ）。
その後Ｓ １２０４膜３ 、５ｉ０２膜２を除去し、ゲ
ート酸化膜１６、ｐｏｌｙｓｉゲート電極１２、Ｐ＋形
ソースドレイン領域１３．１４を形成する。この場合、
第１図Ｃにおいて、。５ｉ０２膜９を形成するために長
時間酸化を行うと８１３Ｎ４．３直下のＳｉ基板上に薄
くＳｉ３Ｎ４膜１６が形成されるために、酸化しても酸
化膜１６が形成されない領域ができ、ゲート酸化膜１６
のピンホール密度が高くなる。
ート酸化膜１６、ｐｏｌｙｓｉゲート電極１２、Ｐ＋形
ソースドレイン領域１３．１４を形成する。この場合、
第１図Ｃにおいて、。５ｉ０２膜９を形成するために長
時間酸化を行うと８１３Ｎ４．３直下のＳｉ基板上に薄
くＳｉ３Ｎ４膜１６が形成されるために、酸化しても酸
化膜１６が形成されない領域ができ、ゲート酸化膜１６
のピンホール密度が高くなる。
まだＳ Ｉ ３Ｎ４膜８とＳｉＯ２膜９．Ｓｉ基板１間
の歪が大きく、ＳｉＯ２膜９の周辺に結晶欠陥が発生す
るので基板１とドレイン１４間のリーク電流が多くなり
、ＬＳＩの歩留が下る。また、ピ形チャネルストッパー
領域１１とｎ＋形ドレイン領域１４は接しているので逆
方向耐圧が低くなるし、基板、ドレイン間のｐ−ｎ接合
容敏も大きくなるという問題がある（第１図Ｄ）。
の歪が大きく、ＳｉＯ２膜９の周辺に結晶欠陥が発生す
るので基板１とドレイン１４間のリーク電流が多くなり
、ＬＳＩの歩留が下る。また、ピ形チャネルストッパー
領域１１とｎ＋形ドレイン領域１４は接しているので逆
方向耐圧が低くなるし、基板、ドレイン間のｐ−ｎ接合
容敏も大きくなるという問題がある（第１図Ｄ）。
本発明は分離形成領域の半導体基板上に溝を設け、溝の
側面に多結晶半導体もしくは無定形半導体を設けた後、
酸化雰囲気中で加熱することにより、前記多結晶半導体
もしくは無定形半導体を酸化物にすることにより前記溝
部を酸化物で埋め、分離領域の幅が大きくならず、しか
も分離領域の凸部（バードビーク）の少ない半導体集積
回路の製造方法である。
側面に多結晶半導体もしくは無定形半導体を設けた後、
酸化雰囲気中で加熱することにより、前記多結晶半導体
もしくは無定形半導体を酸化物にすることにより前記溝
部を酸化物で埋め、分離領域の幅が大きくならず、しか
も分離領域の凸部（バードビーク）の少ない半導体集積
回路の製造方法である。
ＭＯ８ＬＳＩを製造する場合の第１の実施例を第２図に
従って説明する。
従って説明する。
Ｐ形シリコン半導体基板２ｏ上に厚さ０．０６１１ｒｒ
ＬのＳ＋０２膜２１．約０．１ ｐｍのＳ １３Ｎ４膜
２２を形成する。そしてホ） ＩＪソ技術に↓り分離領
域以外の領域上にホトレジスト膜２３を残し、溝幅ｌを
例えば２μｍとする（第２図Ａ）。
ＬのＳ＋０２膜２１．約０．１ ｐｍのＳ １３Ｎ４膜
２２を形成する。そしてホ） ＩＪソ技術に↓り分離領
域以外の領域上にホトレジスト膜２３を残し、溝幅ｌを
例えば２μｍとする（第２図Ａ）。
そしてホトレジスト膜２３をマスクトシてスパッタエツ
チングする。例えばＣ４Ｆ８ガスを導入し、約０−０７
Ｔｏｒｒ、２００Ｗでプラズマスパッタエツチングを行
う。そうするとＳ ｉ３ Ｎ４膜２２、ＳｉＯ２膜２１
が除去される。さらに例えばＣＦ４ ガスを導入し、約
０．０５ ’ｐｏ ｒ ｒ、 ３０ ｏｗでプラズマス
パッタエヴチすることによりＳｉ基板２０の表面から約
１．５μｍのＳｉ をエツチングし、表面と溝側面との
なす角度が９００の溝２４を形成する（第２図Ｂ）。
チングする。例えばＣ４Ｆ８ガスを導入し、約０−０７
Ｔｏｒｒ、２００Ｗでプラズマスパッタエツチングを行
う。そうするとＳ ｉ３ Ｎ４膜２２、ＳｉＯ２膜２１
が除去される。さらに例えばＣＦ４ ガスを導入し、約
０．０５ ’ｐｏ ｒ ｒ、 ３０ ｏｗでプラズマス
パッタエヴチすることによりＳｉ基板２０の表面から約
１．５μｍのＳｉ をエツチングし、表面と溝側面との
なす角度が９００の溝２４を形成する（第２図Ｂ）。
次に、ＨＮＯ３，ＨＦの混合液で溝２４の底面および側
面を０．１μｍエツチングし、プラズマスパッタエツチ
ング時に生じた結晶歪、汚染領域を除去する。そして６
０Ｋｅｖ、約３×１ｏｌＯｎＳ／ｄのボロンをイオン注
入し、溝２４の底部にイオン注入領域２５を形成する（
第２図Ｃ）。
面を０．１μｍエツチングし、プラズマスパッタエツチ
ング時に生じた結晶歪、汚染領域を除去する。そして６
０Ｋｅｖ、約３×１ｏｌＯｎＳ／ｄのボロンをイオン注
入し、溝２４の底部にイオン注入領域２５を形成する（
第２図Ｃ）。
次に、ホトレジスト膜２３を除去し、加熱酸化法により
溝２４部に厚さ約０，１１ｔｍのＳｉＯ２膜２６全２６
する。そして、ＣＶＤ法、蒸着法、スパンタ法等により
、厚さ約０．５μｍの多結晶のＳｉ 薄膜２７を形成す
る（第２図Ｄ）。
溝２４部に厚さ約０，１１ｔｍのＳｉＯ２膜２６全２６
する。そして、ＣＶＤ法、蒸着法、スパンタ法等により
、厚さ約０．５μｍの多結晶のＳｉ 薄膜２７を形成す
る（第２図Ｄ）。
次に有機樹脂膜（例えば商品名ＡＺ１３５０）を回転塗
布法により基板上に塗布膜２８を形成する。
布法により基板上に塗布膜２８を形成する。
そうすると、多結晶Ｓｉ薄膜２７の表面は厚さ０．８／
１７＋１となるが、溝２４は塗布膜２８で埋まる（第２
図Ｅ）。
１７＋１となるが、溝２４は塗布膜２８で埋まる（第２
図Ｅ）。
次に、０２ガスプラズマ中でエツチング量約０．８７７
７７１の厚さの、塗布膜２８を除去する。そうすると溝
２４にのみ塗布膜２８が残る（第２図Ｆ）。
７７１の厚さの、塗布膜２８を除去する。そうすると溝
２４にのみ塗布膜２８が残る（第２図Ｆ）。
そして、露出した多結晶Ｓｉ薄膜２７をＣＦ４プラズマ
で除去する。そうすると溝２４の周辺に形成された多結
晶Ｓｉ薄膜２７のみが残る。その後湾２４に埋まってい
た塗布膜２８を除去する（第２図Ｇ）。
で除去する。そうすると溝２４の周辺に形成された多結
晶Ｓｉ薄膜２７のみが残る。その後湾２４に埋まってい
た塗布膜２８を除去する（第２図Ｇ）。
次に、９００〜１０ｏｏ℃、６〜１０に９／ｄの加圧水
蒸気中で酸化する。この場合、多結晶Ｓｉ薄膜２７を酸
化すると消費されたＳｉの厚さの約２倍の５ｔ０２厚さ
になる。そこで多結晶Ｓｔ薄膜間距離ＸがＯ，Ｆ５ｐｍ
であって厚さ０．５膜ｍの５ｔ０２膜を形成する。そう
すると多結晶Ｓｉ薄膜２７が０．２５μｍ消費され、０
．２５μｍ盛り上ってＳ ｔ ０２膜３ｏで溝が埋まる
。またボロンイオン注入領域２６が拡散源となってＰ＋
十形ャネルストッパー領域３１が形成される（第２図Ｈ
）。
蒸気中で酸化する。この場合、多結晶Ｓｉ薄膜２７を酸
化すると消費されたＳｉの厚さの約２倍の５ｔ０２厚さ
になる。そこで多結晶Ｓｔ薄膜間距離ＸがＯ，Ｆ５ｐｍ
であって厚さ０．５膜ｍの５ｔ０２膜を形成する。そう
すると多結晶Ｓｉ薄膜２７が０．２５μｍ消費され、０
．２５μｍ盛り上ってＳ ｔ ０２膜３ｏで溝が埋まる
。またボロンイオン注入領域２６が拡散源となってＰ＋
十形ャネルストッパー領域３１が形成される（第２図Ｈ
）。
ＳｉＯ２膜３ｏで埋まった後は溝２４の底面および多結
晶Ｓｉ薄膜２７の酸化速度が遅くなるので少々酸化を続
けても分離領域は盛り上ることはない。その理由は酸化
膜厚は酸化時間の平方根に比例するためで、を時間でα
２７１ｍ形成するとすれば、１μｍの５ｔ０２膜形成後
を時間加熱しても０．０２μｍ酸化が進行するだけであ
る。故に５ｔ０２膜３ｏで埋もれると溝の底面は１．６
μｍの５ｔ０２膜が形成されたのと同じであるので、Ｓ
ｉＯ２膜で埋もれだ後少々酸化しても溝２４の底面の酸
化は進行しない。
晶Ｓｉ薄膜２７の酸化速度が遅くなるので少々酸化を続
けても分離領域は盛り上ることはない。その理由は酸化
膜厚は酸化時間の平方根に比例するためで、を時間でα
２７１ｍ形成するとすれば、１μｍの５ｔ０２膜形成後
を時間加熱しても０．０２μｍ酸化が進行するだけであ
る。故に５ｔ０２膜３ｏで埋もれると溝の底面は１．６
μｍの５ｔ０２膜が形成されたのと同じであるので、Ｓ
ｉＯ２膜で埋もれだ後少々酸化しても溝２４の底面の酸
化は進行しない。
次に５１３Ｎ４膜２２ ＊ ５ｉ０２膜２１を除去し、
ゲート酸化膜３２ 、 ｐｏｌｙｓｉゲート電極３３
、 ｎ十形ソース・ドレイン領域３４．３６を形成する
（第２図■）。
ゲート酸化膜３２ 、 ｐｏｌｙｓｉゲート電極３３
、 ｎ十形ソース・ドレイン領域３４．３６を形成する
（第２図■）。
上記工程において、表面と溝側面とのなす角度が９００
の溝２４を形成してい・３が、９００になっていなくて
も第３図に示すように溝の周辺に多結晶Ｓｉ薄膜を残す
ことができイ、ので上記工程と同じように溝２４をＳｉ
Ｏ２膜で埋ろることができる。
の溝２４を形成してい・３が、９００になっていなくて
も第３図に示すように溝の周辺に多結晶Ｓｉ薄膜を残す
ことができイ、ので上記工程と同じように溝２４をＳｉ
Ｏ２膜で埋ろることができる。
本発明の第２の実施例として溝２４の側面に形成された
多結晶Ｓｔ薄膜２γを全部５ｉｏ２に変換して溝２４を
埋める方法を第４図に示す。
多結晶Ｓｔ薄膜２γを全部５ｉｏ２に変換して溝２４を
埋める方法を第４図に示す。
第２図りに示す工程においてＳ ｉ０２膜２６を形成す
る工程を省く。そして、多結晶Ｓｉ薄膜２７の厚さを０
．２６μｍ、溝の幅ｌを１μｍとして０．５μｍ酸化す
る。そうすると、溝２４の側面の多結晶Ｓｔ薄膜２７が
全部Ｓ ｉＯ２３σに変換して溝２４が埋まる。しかし
溝２４の底面に８１０２膜に変換されない多結晶Ｓｉ薄
膜２７が残り、イオン注入領域２５が拡散源となってピ
ラ多結晶シリコン膜３６が残る。
る工程を省く。そして、多結晶Ｓｉ薄膜２７の厚さを０
．２６μｍ、溝の幅ｌを１μｍとして０．５μｍ酸化す
る。そうすると、溝２４の側面の多結晶Ｓｔ薄膜２７が
全部Ｓ ｉＯ２３σに変換して溝２４が埋まる。しかし
溝２４の底面に８１０２膜に変換されない多結晶Ｓｉ薄
膜２７が残り、イオン注入領域２５が拡散源となってピ
ラ多結晶シリコン膜３６が残る。
そして、上記工程でＭＯ８ＬＳＩを製作すると、第５図
に示すように、ドレイン領域３４、ソース領域３５．５
ｉ０２膜３７、Ａｅ配線３Ｂ カ形成すレる。
に示すように、ドレイン領域３４、ソース領域３５．５
ｉ０２膜３７、Ａｅ配線３Ｂ カ形成すレる。
上記構造において、基板２０に対してＡｌ配線３８が正
の電圧に印加されると、５ｔ０２膜３０′周辺に電子が
誘起され、電圧が上るとｎ形に変換する。そうするとド
レイン領域３４とソース領域３５間に電流が流れる。こ
のときのＡｌ配線の電圧をｖＴＦと名づける。
の電圧に印加されると、５ｔ０２膜３０′周辺に電子が
誘起され、電圧が上るとｎ形に変換する。そうするとド
レイン領域３４とソース領域３５間に電流が流れる。こ
のときのＡｌ配線の電圧をｖＴＦと名づける。
上記構造でば５ｔ０２膜３０′ の周辺がｎ形に変換
してもＰ＋形多結晶Ｓｉ膜３６中の電子の移動度が低い
ため、ドレイン領域３４とソース領域３６間に流れる電
流が小さい。そのだめにＡｌ配線の電圧を高くしてもか
まわない。即ちＶＴＦが高くなる。
してもＰ＋形多結晶Ｓｉ膜３６中の電子の移動度が低い
ため、ドレイン領域３４とソース領域３６間に流れる電
流が小さい。そのだめにＡｌ配線の電圧を高くしてもか
まわない。即ちＶＴＦが高くなる。
上記工程において、多結晶Ｓｉ薄膜の代りに無定形（ア
モルファス）Ｓｊ を用いても良いし、Ｓｉの代りに酸
化によって酸化物を形成し、溝２４を埋める薄膜であれ
ばどんな材料でも良い。
モルファス）Ｓｊ を用いても良いし、Ｓｉの代りに酸
化によって酸化物を形成し、溝２４を埋める薄膜であれ
ばどんな材料でも良い。
本発明によれば、絶縁分離層の厚さは溝２４の深さで決
まる。一方、酸化膜厚は多結晶Ｓｉ薄膜２７の間の距離
で決まる。故に溝２４の深さを深＜Ｌ、Ｓｉ 薄膜間距
離を短かくすると、絶縁分離層の厚さが厚くても酸化時
間は短かくて良い。そうするとチャネルストッパー３１
の拡散深さは浅くなるため横方向の広がりが小さくなる
。
まる。一方、酸化膜厚は多結晶Ｓｉ薄膜２７の間の距離
で決まる。故に溝２４の深さを深＜Ｌ、Ｓｉ 薄膜間距
離を短かくすると、絶縁分離層の厚さが厚くても酸化時
間は短かくて良い。そうするとチャネルストッパー３１
の拡散深さは浅くなるため横方向の広がりが小さくなる
。
そのだめｐ＋十形ャネルストッパー３１とｎ＋形：／−
ス・ドレイン領域３４．３５とが接せず、基板とじレイ
ン間の逆方向耐圧が低くならないし、ｐ−ｎ接合容量も
小さい。また、絶縁分離層形成のだめの酸化時間が短か
くて良いため５ｉ３Ｎ４膜２２直下のＳｉ基板の表面に
新に８１３Ｎ４膜が形成されることはないので、ゲート
酸化膜３２のピンホール密度は小さい。さらに基板２ｏ
を酸化せずにＳｔ薄膜２７を酸化して絶縁分離層を形成
するので基板に歪が生ぜず、積層欠陥が生じることはな
い。そのために基板２ｏとソース、ドレイン３４．３５
間のｐ−ｎ接合リーク電流が小さい。
ス・ドレイン領域３４．３５とが接せず、基板とじレイ
ン間の逆方向耐圧が低くならないし、ｐ−ｎ接合容量も
小さい。また、絶縁分離層形成のだめの酸化時間が短か
くて良いため５ｉ３Ｎ４膜２２直下のＳｉ基板の表面に
新に８１３Ｎ４膜が形成されることはないので、ゲート
酸化膜３２のピンホール密度は小さい。さらに基板２ｏ
を酸化せずにＳｔ薄膜２７を酸化して絶縁分離層を形成
するので基板に歪が生ぜず、積層欠陥が生じることはな
い。そのために基板２ｏとソース、ドレイン３４．３５
間のｐ−ｎ接合リーク電流が小さい。
以上のことから歩留の高いＬＳＩを得ることができる。
溝の側面のＳｉ薄膜２７を酸化するので、分離領域は平
坦になり、微細パターンを法留よ〈形成できる。また、
Ｓ ｉ０２分離領域の面積が溝２４の幅よりも大きくな
らないため、受動、能動素子形成領域の面積が小さくな
らずＬＳＩの特性悪化を防ぐことができる。
坦になり、微細パターンを法留よ〈形成できる。また、
Ｓ ｉ０２分離領域の面積が溝２４の幅よりも大きくな
らないため、受動、能動素子形成領域の面積が小さくな
らずＬＳＩの特性悪化を防ぐことができる。
また、第２の実施例のように分離用５ｔ０２膜３０′
直下にｐ＋形多結晶シリコン薄膜３６があるので寄生
ＭＯＳトランジスタのＶＴ（ＶＴＦ）を高くすることが
できる。
直下にｐ＋形多結晶シリコン薄膜３６があるので寄生
ＭＯＳトランジスタのＶＴ（ＶＴＦ）を高くすることが
できる。
上記工程はＭＯ８ＬＳＩについて述べているが、バイポ
ーラＬＳＩについても同じことがいえる。
ーラＬＳＩについても同じことがいえる。
以上のように、本発明は、分離領域の幅が大きくならず
、凸部の少ない分離領域を形成でき、高密度な半導体装
置の製造に大きく寄与するものである。
、凸部の少ない分離領域を形成でき、高密度な半導体装
置の製造に大きく寄与するものである。
第１図Ａ−Ｄは従来の絶縁分離の製造工程図、第２図は
Ａ〜■は本発明の第一の実施例の絶縁分離製造工程図、
第３図は本発明の絶縁分離の製造工程において溝側面を
基板表面に対して垂直に形成しなかった場合の断面構造
図、第４図は本発明の第二の実施例の工程の要部断面構
造図、第５図は本発明の第二の実施例の方法にて形成さ
れたＭＯ８ＬＳＩの部分断面構造図である。 ２０・・・・・・半導体基板、２２・・・・・・Ｓ ｉ
３Ｎ４膜、２ ｅｓ 、 ３ｏ 、 ３０’−−−−−
−ＳｉＯ膜、２４−−−・−・溝、２７・・・・・・多
結晶シリコン薄膜、２５・・・・・・イオン注入領域、
２８・・・・・・ホトレジスト膜、３６・・・・・・ｐ
＋形多結晶シリコン薄膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第２図
Ａ〜■は本発明の第一の実施例の絶縁分離製造工程図、
第３図は本発明の絶縁分離の製造工程において溝側面を
基板表面に対して垂直に形成しなかった場合の断面構造
図、第４図は本発明の第二の実施例の工程の要部断面構
造図、第５図は本発明の第二の実施例の方法にて形成さ
れたＭＯ８ＬＳＩの部分断面構造図である。 ２０・・・・・・半導体基板、２２・・・・・・Ｓ ｉ
３Ｎ４膜、２ ｅｓ 、 ３ｏ 、 ３０’−−−−−
−ＳｉＯ膜、２４−−−・−・溝、２７・・・・・・多
結晶シリコン薄膜、２５・・・・・・イオン注入領域、
２８・・・・・・ホトレジスト膜、３６・・・・・・ｐ
＋形多結晶シリコン薄膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第２図
Claims (1)
- 【特許請求の範囲】 ０） −導電形半導体基板上に前記基板の酸化を阻止す
る酸化阻止膜を形成する工程と、所定の領域の前記阻止
膜を除去し、さらに前記半導体基板を所定の深さだけ除
去し凹部を形成する工程と、前記凹部の側面部および底
部に薄膜を形成する工程と、前記薄膜の全部もしくは一
部を酸化して酸化物を形成し、該酸化物で前記凹部を埋
める工程とを備えたことを特徴とする半導体集積回路の
製造方法。 （２） 凹部を形成した後、基板上に薄膜を形成し前
記凹部に有機薄膜を形成し、前記有機薄膜をマスクにし
て前記薄膜を除去し、前記凹部に薄膜を残すことを特徴
とする特許請求の範囲第１項に記載の半導体集積回路の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5883382A JPS58175843A (ja) | 1982-04-08 | 1982-04-08 | 半導体集積回路の製造方法 |
| US06/384,030 US4493740A (en) | 1981-06-01 | 1982-06-01 | Method for formation of isolation oxide regions in semiconductor substrates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5883382A JPS58175843A (ja) | 1982-04-08 | 1982-04-08 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58175843A true JPS58175843A (ja) | 1983-10-15 |
Family
ID=13095646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5883382A Pending JPS58175843A (ja) | 1981-06-01 | 1982-04-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0245622A2 (en) * | 1986-05-12 | 1987-11-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| US5116779A (en) * | 1990-02-23 | 1992-05-26 | Sharp Kabushiki Kaisha | Process for forming semiconductor device isolation regions |
-
1982
- 1982-04-08 JP JP5883382A patent/JPS58175843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0245622A2 (en) * | 1986-05-12 | 1987-11-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| US5116779A (en) * | 1990-02-23 | 1992-05-26 | Sharp Kabushiki Kaisha | Process for forming semiconductor device isolation regions |
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