JPS59124143A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS59124143A JPS59124143A JP57233607A JP23360782A JPS59124143A JP S59124143 A JPS59124143 A JP S59124143A JP 57233607 A JP57233607 A JP 57233607A JP 23360782 A JP23360782 A JP 23360782A JP S59124143 A JPS59124143 A JP S59124143A
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- JP
- Japan
- Prior art keywords
- film
- groove
- substrate
- resist
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は手導体集積回路の製造方法に関するもので、特
に素子間分離に関するものである。
に素子間分離に関するものである。
従来例の構成とその問題点
従来、素子間分離方法として分離用溝を設けて溝をｐｏ
ｌｙｓｉ膜で埋める方法が特開昭６７−６０８５１号に
提案されている。
ｌｙｓｉ膜で埋める方法が特開昭６７−６０８５１号に
提案されている。
上記方法は第１図Ａ、Ｈに示す工程によって製造する。
まず、Ｐ形基板１表面にＡｓを拡散して計形埋込領域２
を形成し、厚さ約１．６μｍのｎ形エピタキシアル層３
を形成する。そして、Ｓｌ○２膜４Ｓｉ３Ｎ４膜５を形
成する。そして、分離領域以外にはＳ １０’２もしく
はホトレジスト膜のようなエツチングマスク材６を形成
する。そしてエツチングマスク材６をマスクにし、てエ
ピタキシアル層３゜ｎ＋埋込領域２をエツチングしさら
にＰ形基板１もエツチングして深さ３〜５μｍの′＃８
７を形成する。そしてエツチングマスク材６をマスクに
して溝７の底部にボロンをイオン注入して注入領域８を
形成する（第１図Ａ）。
を形成し、厚さ約１．６μｍのｎ形エピタキシアル層３
を形成する。そして、Ｓｌ○２膜４Ｓｉ３Ｎ４膜５を形
成する。そして、分離領域以外にはＳ １０’２もしく
はホトレジスト膜のようなエツチングマスク材６を形成
する。そしてエツチングマスク材６をマスクにし、てエ
ピタキシアル層３゜ｎ＋埋込領域２をエツチングしさら
にＰ形基板１もエツチングして深さ３〜５μｍの′＃８
７を形成する。そしてエツチングマスク材６をマスクに
して溝７の底部にボロンをイオン注入して注入領域８を
形成する（第１図Ａ）。
次に、酸化雰囲気中で熱処理して溝７０周辺に８１０２
膜９を形成し、基板表面にＳｉ３Ｎ４膜１゜を形成する
。その後ｐｏ ｌ ｙｓ ｉ 膜゛１１を形成した後湾
７内にのみｐｏ １ ｙｓ ｉ膜１１残した後ｐｏ ｌ
ｙｓ ｉ膜１１上に厚さ約０．６μｍＳ ｉＯ２膜１
２が形成する。また注入領域８中のボロンが拡散してＰ
＋形のチャンネルストッパー領域１３を形成する（第１
図Ｂ）。
膜９を形成し、基板表面にＳｉ３Ｎ４膜１゜を形成する
。その後ｐｏ ｌ ｙｓ ｉ 膜゛１１を形成した後湾
７内にのみｐｏ １ ｙｓ ｉ膜１１残した後ｐｏ ｌ
ｙｓ ｉ膜１１上に厚さ約０．６μｍＳ ｉＯ２膜１
２が形成する。また注入領域８中のボロンが拡散してＰ
＋形のチャンネルストッパー領域１３を形成する（第１
図Ｂ）。
上記工程において、溝７０幅が１〜２μｍと狭く、深さ
が３〜５μｍと深いとｐｏ １ ｙＳ ｉ膜１１を形成
する際に溝γが完全にｐｏ １ ｙＳ ｉ膜１１で埋ま
らないで空洞１４ができる確率が高い。さらに、第１図
ＡＫ示す工程においてボロンイオンを注入する際、ボロ
ンイオンの入射角が基板に対して垂直でなければ溝７の
側面にもイオン注入され、注入領域１５が形成される。
が３〜５μｍと深いとｐｏ １ ｙＳ ｉ膜１１を形成
する際に溝γが完全にｐｏ １ ｙＳ ｉ膜１１で埋ま
らないで空洞１４ができる確率が高い。さらに、第１図
ＡＫ示す工程においてボロンイオンを注入する際、ボロ
ンイオンの入射角が基板に対して垂直でなければ溝７の
側面にもイオン注入され、注入領域１５が形成される。
また溝の形状が７字形になると、同じように溝の側面に
ボロンが注入されて側面にもＰ影領域１５が形成される
。そうすると、ｎ形埋込領域２とＰ＋形領領域接し、ｎ
形エピクキシアル層３とＰ形基板の逆方向耐圧が低下す
る。
ボロンが注入されて側面にもＰ影領域１５が形成される
。そうすると、ｎ形埋込領域２とＰ＋形領領域接し、ｎ
形エピクキシアル層３とＰ形基板の逆方向耐圧が低下す
る。
さらに、チャンネルストッパー１３と討形埋込領域２と
接しないようにするために、深い溝を形成するので、エ
ツチングマスク材の材質が限定、 されるし、エツチン
グ方法も限定される。オたエツチング深さの均一性も悪
くなる。
接しないようにするために、深い溝を形成するので、エ
ツチングマスク材の材質が限定、 されるし、エツチン
グ方法も限定される。オたエツチング深さの均一性も悪
くなる。
発明の目的
本発明はこのような従来の問題に鑑み、溝の深□さを深
くすることなく素子間分離の分離領域の深さを深く、シ
かも高集積度の分離領域を形成することを目的とする。
くすることなく素子間分離の分離領域の深さを深く、シ
かも高集積度の分離領域を形成することを目的とする。
発明の構成
本発明は竿導体基板上に酸化阻止力泉（例えばＳｉ３Ｎ
４膜）を形成した後、分離領域形成領域の前記酸化阻止
膜および前記手線体基板をエツチングして溝を形成し、
前記溝周辺に生導体薄膜（例えばｐｏｌｙｓｉ膜）を形
成し、前記基板を酸化雰囲気中で熱処理し、前記手導体
薄膜を酸化して酸化物領域を形成する。そして、前記酸
化阻止膜を除去した後、前記基板上に前記酸化物領域を
絶縁分離領域とするエピタキシアル成長膜を形成する牛
導体集積回路の製造方法である。
４膜）を形成した後、分離領域形成領域の前記酸化阻止
膜および前記手線体基板をエツチングして溝を形成し、
前記溝周辺に生導体薄膜（例えばｐｏｌｙｓｉ膜）を形
成し、前記基板を酸化雰囲気中で熱処理し、前記手導体
薄膜を酸化して酸化物領域を形成する。そして、前記酸
化阻止膜を除去した後、前記基板上に前記酸化物領域を
絶縁分離領域とするエピタキシアル成長膜を形成する牛
導体集積回路の製造方法である。
実施例の説明
本発明の一実施例を第２図Ａ−Ｅに示す。Ｐ形１０Ｑ−
ｃｍｓｉ基板２ｏにＡｓを拡散して拡散深さ約０．６μ
ｍ、シート抵抗約６ｏΩ／口のｎ 形領賠２１を形成す
る。そして厚さ約０．０３μｍの８１０２膜２２．厚さ
約０．１μｍのＳｉ３Ｎ４膜２３を形成する。そして分
離領域以外にホトレジスト膜２４を形成する。そしてホ
トレジスト膜２４をマスクにしてＣＦ４ガスプラズマに
よシ５１３Ｎ４膜２３ 、 Ｓ １０２膜２２を除去し
、さらにｎ 影領域２１、基板２２をエツチングし深さ
１．５μｍの溝２６を形成する。この場合、プラズマエ
ツチングは等方性のため横方向にもエツチングされるた
めひさし２６の長さａは約１．５μｍとなる。そのあと
、ホトレジスト膜２４をマスクにして溝２５の底面にボ
ロンをイオン注入し、Ｐ＋形領領域２７形成する（第２
図Ａ）。
ｃｍｓｉ基板２ｏにＡｓを拡散して拡散深さ約０．６μ
ｍ、シート抵抗約６ｏΩ／口のｎ 形領賠２１を形成す
る。そして厚さ約０．０３μｍの８１０２膜２２．厚さ
約０．１μｍのＳｉ３Ｎ４膜２３を形成する。そして分
離領域以外にホトレジスト膜２４を形成する。そしてホ
トレジスト膜２４をマスクにしてＣＦ４ガスプラズマに
よシ５１３Ｎ４膜２３ 、 Ｓ １０２膜２２を除去し
、さらにｎ 影領域２１、基板２２をエツチングし深さ
１．５μｍの溝２６を形成する。この場合、プラズマエ
ツチングは等方性のため横方向にもエツチングされるた
めひさし２６の長さａは約１．５μｍとなる。そのあと
、ホトレジスト膜２４をマスクにして溝２５の底面にボ
ロンをイオン注入し、Ｐ＋形領領域２７形成する（第２
図Ａ）。
次に、ホトレジスト膜２４を除去し、厚さ０．７５μｍ
のｐｏｌｙｓｉ膜２８を形成する。そしてホトレジスト
膜を基板表面上に塗布した後平坦部のホトレジスト膜を
０２ガスのプラズマでエツチングするとｎイ２５にのみ
ホトレジスト膜２９が残る（第２図Ｂ）。
のｐｏｌｙｓｉ膜２８を形成する。そしてホトレジスト
膜を基板表面上に塗布した後平坦部のホトレジスト膜を
０２ガスのプラズマでエツチングするとｎイ２５にのみ
ホトレジスト膜２９が残る（第２図Ｂ）。
次に、ホトレジスト膜２９をマスクにしてｐｏｌｙｓｉ
膜２８をＣＦ４ガスプラズマで除去すると溝２５の周辺
および、ひさし２６の下部にｐｏｌｙｓｉ膜２８が残る
（第２図Ｃ）。
膜２８をＣＦ４ガスプラズマで除去すると溝２５の周辺
および、ひさし２６の下部にｐｏｌｙｓｉ膜２８が残る
（第２図Ｃ）。
次に、６〜１０Ｋｔｑ／ ｃｔｌ、、 ８ ＱＣ）−１
０００Ｃの水蒸気中で加熱してｐｏｌｙｓｆ膜２８を酸
化すると酸化物領域であるＳｉ○２膜３０膜形０される
。この場合、ｐｏｌｙｓｉ膜２８が５１０２膜３０に変
るとき体積が約２倍に膨張する。一方、５１３Ｎ４膜は
変化がない。そのために、ひさし２６部分は片側のみ膨
張するのでひさし２６部は基板に対して垂直となる。ま
た、Ｐ＋形領領域２７ボロンが拡散し７てＰ＋形チャネ
ルストッパー領域３１が形成される（第２図Ｄ）。
０００Ｃの水蒸気中で加熱してｐｏｌｙｓｆ膜２８を酸
化すると酸化物領域であるＳｉ○２膜３０膜形０される
。この場合、ｐｏｌｙｓｉ膜２８が５１０２膜３０に変
るとき体積が約２倍に膨張する。一方、５１３Ｎ４膜は
変化がない。そのために、ひさし２６部分は片側のみ膨
張するのでひさし２６部は基板に対して垂直となる。ま
た、Ｐ＋形領領域２７ボロンが拡散し７てＰ＋形チャネ
ルストッパー領域３１が形成される（第２図Ｄ）。
次に、５１３Ｎ４膜２３．Ｓｉ○２膜２２全２２した後
厚さ約１．５μｍのエピタキシアル成長膜を形成する。
厚さ約１．５μｍのエピタキシアル成長膜を形成する。
そうするとｎ影領域２１上には１Ω−ｃｍの単結晶膜３
２，３３、Ｓ １０２膜３Ｑ上にはｐｏ］ｙｓｉ膜３４
が形成される（第２図Ｅ）。
２，３３、Ｓ １０２膜３Ｑ上にはｐｏ］ｙｓｉ膜３４
が形成される（第２図Ｅ）。
上記工程によればＳ １０２３０およびｐｏｌｙｓｉ膜
３４で１ピタキシアル層３２と３３の間を分離すること
かできる。また上記のように素子間分離のために８１基
板に凹部を形成する深さはｎ 拡散領域２１を分離する
深さで良い。故に、凹部の深さは１．５μｍ程度と浅く
できるために溝の幅および深さを精度良く制御すること
ができる。さらにｐｏｌｙｓｉ膜２８の厚さを薄くして
も後の工程の酸化で溝を埋めることができる。だからｐ
ｏｌｙｓｉ膜厚が薄いので歩留良く溝周辺にのみｐｏｌ
ｙｓｉ膜を残すことができる。また、溝２５形成の際、
等方性エッチであるため、溝２５の側面はホトレジスト
膜２４の端より後退しているため、第２図Ａに示す工程
（においてＰ影領域２７を形成する際溝側面にボロンが
注入されることはない。そのためにＰ形基板２０と分離
で囲まれた島領域３２．３３との配圧が高い。
３４で１ピタキシアル層３２と３３の間を分離すること
かできる。また上記のように素子間分離のために８１基
板に凹部を形成する深さはｎ 拡散領域２１を分離する
深さで良い。故に、凹部の深さは１．５μｍ程度と浅く
できるために溝の幅および深さを精度良く制御すること
ができる。さらにｐｏｌｙｓｉ膜２８の厚さを薄くして
も後の工程の酸化で溝を埋めることができる。だからｐ
ｏｌｙｓｉ膜厚が薄いので歩留良く溝周辺にのみｐｏｌ
ｙｓｉ膜を残すことができる。また、溝２５形成の際、
等方性エッチであるため、溝２５の側面はホトレジスト
膜２４の端より後退しているため、第２図Ａに示す工程
（においてＰ影領域２７を形成する際溝側面にボロンが
注入されることはない。そのためにＰ形基板２０と分離
で囲まれた島領域３２．３３との配圧が高い。
発明の効果
以上のように、本発明によれば分離用溝の深さを浅くし
ても分離深さの深い絶縁分離領域を得ることができる。
ても分離深さの深い絶縁分離領域を得ることができる。
そのために分離した島と基板間の削正が高い集積回路を
歩留良く形成することがでできる。
歩留良く形成することがでできる。
第１図Ａ、Ｂは従来の絶縁分離方法の製造工程断面図、
第２図Ａ−Ｅは本発明の一実施例の絶縁分離方法の製造
工程断面図である。 ２ｏ・・・・・・Ｐ形Ｓｉ基板、２１・・・・・ｎ影領
域、２５・・・・・・溝、２８，３４・・・・・・ｐｏ
ｌｙｓｉ膜、２２゜３０・・・・・・ＳｉＯ２膜、２３
・・・・・・５１３Ｎ４膜、３・・・・・単結晶膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第 第１図 ２図
第２図Ａ−Ｅは本発明の一実施例の絶縁分離方法の製造
工程断面図である。 ２ｏ・・・・・・Ｐ形Ｓｉ基板、２１・・・・・ｎ影領
域、２５・・・・・・溝、２８，３４・・・・・・ｐｏ
ｌｙｓｉ膜、２２゜３０・・・・・・ＳｉＯ２膜、２３
・・・・・・５１３Ｎ４膜、３・・・・・単結晶膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第 第１図 ２図
Claims (1)
- 生導体基板上に前記基板の酸化を阻止する酸化防止膜を
形成する工程、所定の領域の前記酸化防止膜を除去し、
さらに前記斗導体基板を所定の深さまで除去し溝部を形
成する工程、前記溝部の周辺に百４導体薄膜を形成する
工程、前記基板を酸化性雰囲気中で熱処理して酸化物領
域を形成する工程、前記基板上に前記酸化物領域を分離
領域とするエピタキシアル成長膜を形成する工程を備え
たことを特徴とする斗導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233607A JPS59124143A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233607A JPS59124143A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124143A true JPS59124143A (ja) | 1984-07-18 |
Family
ID=16957694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233607A Pending JPS59124143A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139176A (ja) * | 1994-11-03 | 1996-05-31 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-12-29 JP JP57233607A patent/JPS59124143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139176A (ja) * | 1994-11-03 | 1996-05-31 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
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