JPS5846648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5846648A JPS5846648A JP14379981A JP14379981A JPS5846648A JP S5846648 A JPS5846648 A JP S5846648A JP 14379981 A JP14379981 A JP 14379981A JP 14379981 A JP14379981 A JP 14379981A JP S5846648 A JPS5846648 A JP S5846648A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかわり、半導体基板
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
半導体としてシリコンを用いた半導体装置、特にＭＯＳ
型半導体装置においては寄生チャネルによる給線不良を
なくし、かつ奇生容−を小さくするために素子間のいわ
ゆるフィールド領域に厚い、酸化膜を形成する事が行わ
れている。
型半導体装置においては寄生チャネルによる給線不良を
なくし、かつ奇生容−を小さくするために素子間のいわ
ゆるフィールド領域に厚い、酸化膜を形成する事が行わ
れている。
従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばＢＯＸ法がある。
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばＢＯＸ法がある。
ＢＯｘ法に代表される基板をエツチングした後、酸化膜
を埋め込む素子間分離法は素子分ＩＬ基板表面がほぼ平
坦になり、しかも分ｌＩｌｌｆＩ４域の寸法は一度のマ
スク合せで決められる。そのため高集積化された集積回
路を製作する上で非常に有効な素子分離技術である。
を埋め込む素子間分離法は素子分ＩＬ基板表面がほぼ平
坦になり、しかも分ｌＩｌｌｆＩ４域の寸法は一度のマ
スク合せで決められる。そのため高集積化された集積回
路を製作する上で非常に有効な素子分離技術である。
ＢＯＸ法を第１図を用いて簡単に説明する。
第１図（ａ）に示すように、比抵抗５〜５００Ｃ一程度
のｐ （１００）シリコン基板（１）を用意する。
のｐ （１００）シリコン基板（１）を用意する。
次に熱酸化膜（２）を形成し、その上にマスク材となる
第一の膜、例えば／ｌ膜（３）を堆積し、通常の写真食
刻工程によってレジストＩＩＩ（４）で素子形成予定領
域上を覆いＡｔ１１（３）および熱酸化膜（２）をバタ
ーニングする。次に（ｂ）図に示すように／ＩＩ！Ａ（
３）をマスクにしてシリコン基板（１）をエツチングし
フィールド領域に凹部をつくる。次に同じマスクを用い
てフィールド領域の凹部底面にボロンをイオン注入（５
）する。
第一の膜、例えば／ｌ膜（３）を堆積し、通常の写真食
刻工程によってレジストＩＩＩ（４）で素子形成予定領
域上を覆いＡｔ１１（３）および熱酸化膜（２）をバタ
ーニングする。次に（ｂ）図に示すように／ＩＩ！Ａ（
３）をマスクにしてシリコン基板（１）をエツチングし
フィールド領域に凹部をつくる。次に同じマスクを用い
てフィールド領域の凹部底面にボロンをイオン注入（５
）する。
次に（Ｃ）図に示すようにフィールド領域の溝を酸化Ｉ
Ｉ ＜６）で、はぼ平坦になるまで埋め込む。
Ｉ ＜６）で、はぼ平坦になるまで埋め込む。
酸化膜の埋め込み方法としては、次に述べるような２段
階の埋め込み技術を用いる。即ち第一段階においては、
ＡＪＩＩ（３）を残したまま半導体表面全面に例えばプ
ラズマＣＶＤ５ ｉ ０２膜を堆積する。次に例えば、
緩衝弗酸で、ブラズｖ’ＣＶＤＳｉＯ２膜を一部エッチ
ングすると、上記凹部側面に堆積したプラズマＣＶＤ５
ｉ ０名膜はエツチング速度が速いため選択的に除去
されてしまう。
階の埋め込み技術を用いる。即ち第一段階においては、
ＡＪＩＩ（３）を残したまま半導体表面全面に例えばプ
ラズマＣＶＤ５ ｉ ０２膜を堆積する。次に例えば、
緩衝弗酸で、ブラズｖ’ＣＶＤＳｉＯ２膜を一部エッチ
ングすると、上記凹部側面に堆積したプラズマＣＶＤ５
ｉ ０名膜はエツチング速度が速いため選択的に除去
されてしまう。
その後、ＡＪＩＩを例えばＨ２８０４とＨ２０２の混液
で除去すると、ＡｌＩＩＩ上のプラズマＣｖＤＳ Ｉ
Ｏ２膜もリフトオフされ、結局フィールドの凹部は周辺
にのみ細いＶ字溝を残して上記プラズマＳ Ｉ ０２
ｍで埋め込まれる。次に全面にＣＶＤ５ＩＯ２１１１！
堆積し、ＣＶＤ５ Ｉ ０２１１！（７）Ｓｌｉｌミラ
レジスト平坦化し、レジストとＣＶＤ５ Ｉ ０２ Ｉ
Ｉのエツチング速度が等しくなるようなエツチング条件
で、素子形成領域のシリコン基板が露出するまでエツチ
ングすると、上記周辺の細いＶ字溝はＣＶＤ５ ｉ ０
２膜で埋め込まれ、結果として（Ｃ）図に示すように、
フィールド領域の凹部はほぼ平坦に酸化膜で埋め込まれ
る。その後は、素子形成領域に所望の素子を形成する。
で除去すると、ＡｌＩＩＩ上のプラズマＣｖＤＳ Ｉ
Ｏ２膜もリフトオフされ、結局フィールドの凹部は周辺
にのみ細いＶ字溝を残して上記プラズマＳ Ｉ ０２
ｍで埋め込まれる。次に全面にＣＶＤ５ＩＯ２１１１！
堆積し、ＣＶＤ５ Ｉ ０２１１！（７）Ｓｌｉｌミラ
レジスト平坦化し、レジストとＣＶＤ５ Ｉ ０２ Ｉ
Ｉのエツチング速度が等しくなるようなエツチング条件
で、素子形成領域のシリコン基板が露出するまでエツチ
ングすると、上記周辺の細いＶ字溝はＣＶＤ５ ｉ ０
２膜で埋め込まれ、結果として（Ｃ）図に示すように、
フィールド領域の凹部はほぼ平坦に酸化膜で埋め込まれ
る。その後は、素子形成領域に所望の素子を形成する。
例えばＭＯＳ型トランジスタを試作した場合を（ｄ）図
に示す。（ｄ）図においてはゲート酸化１１（７）とゲ
ート電極材料であるｐｏｌｙｓ ｉ躾（８）を示してい
る。図面とは垂直方向にそれぞれソースとドレインにな
る拡散■がある（図面では省略） （ｄ）図はＭＯＳト
ランジスタのトランジスタ幅Ｗ方向に切断した場合のｌ
ｉ１図を示しでおり、フィールド酸化膜（６）の間隔が
トランジスタ幅Ｗを表わす事になる。
に示す。（ｄ）図においてはゲート酸化１１（７）とゲ
ート電極材料であるｐｏｌｙｓ ｉ躾（８）を示してい
る。図面とは垂直方向にそれぞれソースとドレインにな
る拡散■がある（図面では省略） （ｄ）図はＭＯＳト
ランジスタのトランジスタ幅Ｗ方向に切断した場合のｌ
ｉ１図を示しでおり、フィールド酸化膜（６）の間隔が
トランジスタ幅Ｗを表わす事になる。
しかしながら、このような従来のＢＯＸＩによる素子分
離においてはフィールドに形成した凹部の側壁には反転
を防止するためのボロンのイオン注入（５）が行われて
いない。そのため、上記側壁においては、寄生チャネル
が形成されやすくなり、特にゲート電極（８）によって
側面の上部にはＭＯＳ ｔ−ランジスタの１ｌＩＩＩ電
圧より低いゲート電圧で寄生チャネルが形成されてしま
う。この楊子を示したのが第２図である。第２図は試作
したトランジスタのサブ・スレシホールド特性（Ｉ０９
ＩＤ−ＶＧ特性）を示したもので、本来の特性■に上記
溝部＠面でできる寄生トランジスタの特性■が加算され
るため、実線で示すようなキンクを持った特性が現われ
る。このように従来ＢＯＸＩにおいて上記溝部側面にで
きる寄生トランジスタはＯＦＦ状態でのリーク電流の原
因となり素子特性を劣化させる事になる。
離においてはフィールドに形成した凹部の側壁には反転
を防止するためのボロンのイオン注入（５）が行われて
いない。そのため、上記側壁においては、寄生チャネル
が形成されやすくなり、特にゲート電極（８）によって
側面の上部にはＭＯＳ ｔ−ランジスタの１ｌＩＩＩ電
圧より低いゲート電圧で寄生チャネルが形成されてしま
う。この楊子を示したのが第２図である。第２図は試作
したトランジスタのサブ・スレシホールド特性（Ｉ０９
ＩＤ−ＶＧ特性）を示したもので、本来の特性■に上記
溝部＠面でできる寄生トランジスタの特性■が加算され
るため、実線で示すようなキンクを持った特性が現われ
る。このように従来ＢＯＸＩにおいて上記溝部側面にで
きる寄生トランジスタはＯＦＦ状態でのリーク電流の原
因となり素子特性を劣化させる事になる。
本発明は、かかる従来法の欠点に鑑みなされたもので凹
部形成前に、素子形成領域表面に設けた被膜をマスクに
基体と同導伝型不純物のイオン注入を行って凹部側壁に
も基体と同導伝型不純物の添加を行い、このイオン注入
工程中、注入深さ及びドーズｌを変えることにより所望
の不純物分布を得ることによって高集積化を計りながら
素子特性を向上させた素子間分離法を実現する半導体装
置の報造方法を提供するものである。
部形成前に、素子形成領域表面に設けた被膜をマスクに
基体と同導伝型不純物のイオン注入を行って凹部側壁に
も基体と同導伝型不純物の添加を行い、このイオン注入
工程中、注入深さ及びドーズｌを変えることにより所望
の不純物分布を得ることによって高集積化を計りながら
素子特性を向上させた素子間分離法を実現する半導体装
置の報造方法を提供するものである。
以下本発明の一実施例を第３図（ａ）〜（ｆ）を用いて
説明する。
説明する。
第３図（ａ）に於て示された様に半導体基体、例えばＰ
型シリコン基板（３１）上に熱酸化ＩＩ（３２）及びＡ
Ｊ躾（３３）から成る被膜を素子形成部を覆う如くに形
成する。次にこのＡｔ１１１１（３３）をマスクに基板
と同導伝型不純物、例えばボロンを例えば、５０Ｋ ｅ
Ｖ （Ｆ）加速１１圧ｒ Ｉ Ｘ １０１３ ／Ｃｌ
−２イ：ｔ ン注入する。次に加速電圧を例えば１８０
Ｋ ｅ Ｖに変え、ドーズ＠ １ｘ １０１２ ／ａｓ
−２で再びボロンをイオン注入する。以上都合２回のイ
オン注入を行うと、第３図（ｂ）に示した様なボロンの
イオン注入層（３４）が形成される。次いで同じ／１１
１１１（３３）をマスクとして、基板シリコンを例えば
リアクティブイオンエツチングを用いて約０．６μ−の
深さにエツチングを行いフィールド部（素子間分離領域
）に凹部を形成する。更にこの凹部の底にボロンをイオ
ン注入する（第３図（Ｃ））。以下は例えば従来のＢＯ
Ｘ法と同様の２段階の酸化躾埋め込みにより、この四部
を例えばシリコン酸化物（ＳｉＯ２）で埋め込み第３図
（ｄ）の如くフィールド酸化膜（３５）が埋め込まれた
構造を得る。
型シリコン基板（３１）上に熱酸化ＩＩ（３２）及びＡ
Ｊ躾（３３）から成る被膜を素子形成部を覆う如くに形
成する。次にこのＡｔ１１１１（３３）をマスクに基板
と同導伝型不純物、例えばボロンを例えば、５０Ｋ ｅ
Ｖ （Ｆ）加速１１圧ｒ Ｉ Ｘ １０１３ ／Ｃｌ
−２イ：ｔ ン注入する。次に加速電圧を例えば１８０
Ｋ ｅ Ｖに変え、ドーズ＠ １ｘ １０１２ ／ａｓ
−２で再びボロンをイオン注入する。以上都合２回のイ
オン注入を行うと、第３図（ｂ）に示した様なボロンの
イオン注入層（３４）が形成される。次いで同じ／１１
１１１（３３）をマスクとして、基板シリコンを例えば
リアクティブイオンエツチングを用いて約０．６μ−の
深さにエツチングを行いフィールド部（素子間分離領域
）に凹部を形成する。更にこの凹部の底にボロンをイオ
ン注入する（第３図（Ｃ））。以下は例えば従来のＢＯ
Ｘ法と同様の２段階の酸化躾埋め込みにより、この四部
を例えばシリコン酸化物（ＳｉＯ２）で埋め込み第３図
（ｄ）の如くフィールド酸化膜（３５）が埋め込まれた
構造を得る。
更に例えばゲート酸化Ｉ！（３６）、ポリシリコンゲー
ト（３７）を形成し、このポリシリコンゲート（３７）
をマスクにＡｓをイオン注入してソース。
ト（３７）を形成し、このポリシリコンゲート（３７）
をマスクにＡｓをイオン注入してソース。
ドレイン（３８）が順次形成されＭＯＳトランジスタが
完成される。尚、第３図（ｅ）（ｆ）はそれぞれＭＯＳ
トランジスタのチャネルに垂直な方向及びチャネルに平
行な方向に沿っての断面図である。以上の方法によると
、フィールド酸化膜の側壁部（３９）にボロンが導入さ
れている為、従来の方法の様に、この部分に寄生トラン
ジスタが形成されトランジスタのリーク電流を増加させ
ることが全くなくなった。又、ボロンのイオン注入を加
速電圧及びドーズ畿を変えて２回１１つだ為、最終的に
は第３図（ｅ）に示した様に浅い位置で濃度が高く、深
い位置で濃度の低い状態が実現されている。この様に本
発明によれば凹部側壁が急峻であっても、又、凹部形成
時にマスク下にサイドエツチングが入っても不純物が有
効に添加でき、又、第３図（ｅ）の様な分布を実現する
ことによりリーク電流発生を有効におさえつつ且つソー
ス、トレインの接合容−を小さくし、素子の動作速度も
向上することが出来た。
完成される。尚、第３図（ｅ）（ｆ）はそれぞれＭＯＳ
トランジスタのチャネルに垂直な方向及びチャネルに平
行な方向に沿っての断面図である。以上の方法によると
、フィールド酸化膜の側壁部（３９）にボロンが導入さ
れている為、従来の方法の様に、この部分に寄生トラン
ジスタが形成されトランジスタのリーク電流を増加させ
ることが全くなくなった。又、ボロンのイオン注入を加
速電圧及びドーズ畿を変えて２回１１つだ為、最終的に
は第３図（ｅ）に示した様に浅い位置で濃度が高く、深
い位置で濃度の低い状態が実現されている。この様に本
発明によれば凹部側壁が急峻であっても、又、凹部形成
時にマスク下にサイドエツチングが入っても不純物が有
効に添加でき、又、第３図（ｅ）の様な分布を実現する
ことによりリーク電流発生を有効におさえつつ且つソー
ス、トレインの接合容−を小さくし、素子の動作速度も
向上することが出来た。
次に本発明の第２の実施例を第４図に示す。
この実施例では、シリコンエツチング前のイオン注入を
３回行っており、第１の実施例と同様の２回のイオン注
入に加えて更に２５０Ｋ Ｖで１Ｘ１０１４／Ｃ「２の
ボロンのイオン注入を行ったものである。
３回行っており、第１の実施例と同様の２回のイオン注
入に加えて更に２５０Ｋ Ｖで１Ｘ１０１４／Ｃ「２の
ボロンのイオン注入を行ったものである。
即ち、側壁部のボロンの分布は、深い部分で更に濃度が
＾く、且つ素子形成領域につき出した形になっている。
＾く、且つ素子形成領域につき出した形になっている。
こうすることにより、ドレイン近傍でのインパクトアイ
オニゼーションにより発生した電子が他の領域へ侵入す
るのを防ぐことが出来、例えばダイナミックＲＡＭの製
造に用いた場合などは回路の信頼性を太き（向上させる
ことが出来た。
オニゼーションにより発生した電子が他の領域へ侵入す
るのを防ぐことが出来、例えばダイナミックＲＡＭの製
造に用いた場合などは回路の信頼性を太き（向上させる
ことが出来た。
以上、述べた如く、本発明の方法は従来法にない数々の
すぐれた特徴をもっていることが判る。
すぐれた特徴をもっていることが判る。
尚、１配寅施例ぐＧ、Ｌ、シリ１ン″ｌツ°ｆング前の
ＪＩＣＬｌンのイオン注入を２１１！ｌ〜３１１！■ｉ
′５−合につい（のみ述べたがこれは２回以上ならいか
なる条件の組合せで行ってもよい。例えば不純物の種類
を夫々変えても良い。加速電圧、ドーズ量を連続的に変
えながらイオン注入する事も可能である。又、Ｓｌの凹
部にＳｉＯ２を埋め込む手法として２段階で埋め込むい
わ庚るＢＯＸ法の場合についてのみ述べたが、例えば基
板３ｉ自身を選択酸化することにより酸化膜を形成して
フィールド部の凹部を埋め込んでもよい。又基板として
Ｐ型基板の場合のみを述べたがＮ型基板でもよく、又Ｐ
、Ｎ両方の存在するいわゆる０ＭＯ８のプロセスに用い
てもよい。又ＳＯ８やその他、絶縁膜上に形成された半
導体膜に素子を形成する場合に用いてもよい。そして、
この様な場合、基板のエツチングを下の絶縁膜表面にま
で達する如く行ってもよい。
ＪＩＣＬｌンのイオン注入を２１１！ｌ〜３１１！■ｉ
′５−合につい（のみ述べたがこれは２回以上ならいか
なる条件の組合せで行ってもよい。例えば不純物の種類
を夫々変えても良い。加速電圧、ドーズ量を連続的に変
えながらイオン注入する事も可能である。又、Ｓｌの凹
部にＳｉＯ２を埋め込む手法として２段階で埋め込むい
わ庚るＢＯＸ法の場合についてのみ述べたが、例えば基
板３ｉ自身を選択酸化することにより酸化膜を形成して
フィールド部の凹部を埋め込んでもよい。又基板として
Ｐ型基板の場合のみを述べたがＮ型基板でもよく、又Ｐ
、Ｎ両方の存在するいわゆる０ＭＯ８のプロセスに用い
てもよい。又ＳＯ８やその他、絶縁膜上に形成された半
導体膜に素子を形成する場合に用いてもよい。そして、
この様な場合、基板のエツチングを下の絶縁膜表面にま
で達する如く行ってもよい。
第１図（ａ）〜（ｄ）は従来法を説明する為の工程断面
図、第２図は従来法で得られるｆＤ−Ｖａ特性図、第３
図（ａ）〜（ｆ）は本発明の一実施例を示す工程断面図
、第４図は本発明の第２の実施例で得られたＭＯＳＦＥ
Ｔの断面図である。 図に於て １．３１ シリコン基板 ３．３３ＡＪ躾 ５．３４ ボロン、イオン注入層 ８．３７ ポリシリコンゲート
図、第２図は従来法で得られるｆＤ−Ｖａ特性図、第３
図（ａ）〜（ｆ）は本発明の一実施例を示す工程断面図
、第４図は本発明の第２の実施例で得られたＭＯＳＦＥ
Ｔの断面図である。 図に於て １．３１ シリコン基板 ３．３３ＡＪ躾 ５．３４ ボロン、イオン注入層 ８．３７ ポリシリコンゲート
Claims (2)
- （１）半導体基体上に選択的に被膜を形成する工程と、
この被膜をマスクとして基体と同導伝型不純物をイオン
注入する工程と、前記被膜をエツチングマスクとして基
体をエツチングし、側壁に前記不純物が添加された凹部
を形成する。工程と、この凹部を絶縁物で埋め込む工程
とを備え、前記イオン注入工程中、注入深さ及びドーズ
饅を変化させることにより凹部側壁に所望の不純物分布
を得るようにした事を特徴とする半導体装置の製造方法
。 - （２）加速電圧を変えて複数回イオン注入する事により
注入深さを変化させるようにした事を特徴とする特許 置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14379981A JPS5846648A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
| US06/384,648 US4472874A (en) | 1981-06-10 | 1982-06-03 | Method of forming planar isolation regions having field inversion regions |
| DE8282105074T DE3279916D1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| EP82105074A EP0067419B1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| CA000404883A CA1191280A (en) | 1981-06-10 | 1982-06-10 | Method of forming plunar isolation regions having field inversion regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14379981A JPS5846648A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20127590A Division JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846648A true JPS5846648A (ja) | 1983-03-18 |
| JPH0334656B2 JPH0334656B2 (ja) | 1991-05-23 |
Family
ID=15347243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14379981A Granted JPS5846648A (ja) | 1981-06-10 | 1981-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846648A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269532A (ja) * | 1985-09-21 | 1987-03-30 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| US4883768A (en) * | 1989-02-28 | 1989-11-28 | United Technologies Corporation | Mesa fabrication in semiconductor structures |
| JPH02237158A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008149738A (ja) * | 2006-12-14 | 2008-07-03 | Mitsubishi Agricult Mach Co Ltd | トラクタの油圧装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
-
1981
- 1981-09-14 JP JP14379981A patent/JPS5846648A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
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| JPH02237158A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008149738A (ja) * | 2006-12-14 | 2008-07-03 | Mitsubishi Agricult Mach Co Ltd | トラクタの油圧装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334656B2 (ja) | 1991-05-23 |
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