JP2770484B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2770484B2 JP2770484B2 JP1263213A JP26321389A JP2770484B2 JP 2770484 B2 JP2770484 B2 JP 2770484B2 JP 1263213 A JP1263213 A JP 1263213A JP 26321389 A JP26321389 A JP 26321389A JP 2770484 B2 JP2770484 B2 JP 2770484B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、溝を有する素子分離構造を備えた半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
従来の技術 LOCOS分離で対応できないような微細分離に、溝埋め
込み分離が適用され始めている。この溝埋め込み分離方
法は、素子分離領域だけを選択的にエッチングすること
により溝を形成し、酸化膜等の絶緑膜を埋め込み平坦化
を行なうというものである。しかしながら、素子の微細
化に伴ない、トランジスタのチャネル幅が狭くなると、
特にNMOSトランジスタは、分離溝上端部においてフリン
ジング電界の影響が大きくなり、いわゆるハンプ特性を
有するトランジスタ特性が得られ、これはLOCOS分離と
は逆にしきい値電圧の低下を招くという問題があった。
そこで、溝を形成した後に、チャネルストッパーを注入
して、溝の肩口に注入されたp+領域により肩口付近のし
きい値電圧を上げ、ハンプ特性を押える方法がとられて
いる。もちろんこの時、溝底面に注入されたp+領域は通
常のチャネルストッパーとして働く。またPMOSトランジ
スタでは、分離溝肩口にＰチャネルストッパーが形成さ
れると、チャネル端部の濃度が低くなり、トランジスタ
のチャネル幅が狭くなるとしきい値電圧が高くなるとい
う問題があった。以上、まとめると下の表のようにな
る。
込み分離が適用され始めている。この溝埋め込み分離方
法は、素子分離領域だけを選択的にエッチングすること
により溝を形成し、酸化膜等の絶緑膜を埋め込み平坦化
を行なうというものである。しかしながら、素子の微細
化に伴ない、トランジスタのチャネル幅が狭くなると、
特にNMOSトランジスタは、分離溝上端部においてフリン
ジング電界の影響が大きくなり、いわゆるハンプ特性を
有するトランジスタ特性が得られ、これはLOCOS分離と
は逆にしきい値電圧の低下を招くという問題があった。
そこで、溝を形成した後に、チャネルストッパーを注入
して、溝の肩口に注入されたp+領域により肩口付近のし
きい値電圧を上げ、ハンプ特性を押える方法がとられて
いる。もちろんこの時、溝底面に注入されたp+領域は通
常のチャネルストッパーとして働く。またPMOSトランジ
スタでは、分離溝肩口にＰチャネルストッパーが形成さ
れると、チャネル端部の濃度が低くなり、トランジスタ
のチャネル幅が狭くなるとしきい値電圧が高くなるとい
う問題があった。以上、まとめると下の表のようにな
る。
しかしながらこのような方法を用いても溝形成後、溝
部全域にチャネルストッパー注入が行なうため、溝側壁
にもチャネルストッパーが注入され以下の問題が生じ
る。この問題を説明するため第２図にNMOSトランジスタ
の断面図を示す。Ｐ型シリコン基板１内に設けられた溝
に絶緑膜50を埋め込んで素子分離されたソース／ドレイ
ン領域20、ゲート電極16を備えたNMOSトランジスタにお
いてソース／ドレインのn+領域20と、溝側壁のチャンネ
ルストッパーのp+領域８が接し、高濃度のPN接合ができ
るため、逆方向リーク電流の増加、耐圧の低下という問
題がおこる。発明者たちはこの問題を改善するために、
溝底部と、溝肩口にのみp+層を設けるという特許（出願
番号１−58335。）を出願している。この特許では、第
３図に示す如くＰ型シリコン基板１に分離溝形成後、溝
底面にのみ注入を行ないチャンネルストッパ８を形成し
分離溝に絶緑膜50を埋め込み平坦化する。その後イオン
注入13を行ない溝肩口へのp+領域21形成を実現してい
る。
部全域にチャネルストッパー注入が行なうため、溝側壁
にもチャネルストッパーが注入され以下の問題が生じ
る。この問題を説明するため第２図にNMOSトランジスタ
の断面図を示す。Ｐ型シリコン基板１内に設けられた溝
に絶緑膜50を埋め込んで素子分離されたソース／ドレイ
ン領域20、ゲート電極16を備えたNMOSトランジスタにお
いてソース／ドレインのn+領域20と、溝側壁のチャンネ
ルストッパーのp+領域８が接し、高濃度のPN接合ができ
るため、逆方向リーク電流の増加、耐圧の低下という問
題がおこる。発明者たちはこの問題を改善するために、
溝底部と、溝肩口にのみp+層を設けるという特許（出願
番号１−58335。）を出願している。この特許では、第
３図に示す如くＰ型シリコン基板１に分離溝形成後、溝
底面にのみ注入を行ないチャンネルストッパ８を形成し
分離溝に絶緑膜50を埋め込み平坦化する。その後イオン
注入13を行ない溝肩口へのp+領域21形成を実現してい
る。
発明が解決しようとする課題 しかしながら、分離溝に絶緑膜を埋め込み平坦化した
後、溝肩口への注入を行なう場合、平坦化工程の不均一
により、溝肩口上の埋め込み絶緑膜の厚さが異なるため
注入量の不均一が起こり、トランジスタ特性に影響を及
ぼすという問題があった。また、PMOSトランジスタにつ
いての改善はなかった。
後、溝肩口への注入を行なう場合、平坦化工程の不均一
により、溝肩口上の埋め込み絶緑膜の厚さが異なるため
注入量の不均一が起こり、トランジスタ特性に影響を及
ぼすという問題があった。また、PMOSトランジスタにつ
いての改善はなかった。
課題を解決するための手段 本発明は上述の課題を解決するために、溝埋め込み素
子分離において、溝内部で第１の埋め込み材料が互いに
会合しない程度に第１の埋め込み材料を堆積し、エッチ
ングすることにより溝底部の埋め込み材料を前記溝側壁
に形成された第１の埋め込み材料の膜厚より薄くするか
又は除去し、PMOS素子分離領域においては、前記溝底部
にＰチャネルストッパーとなるＮ型不純物拡散層を形成
し、NMOS素子分離領域においては、溝側壁上部が除去さ
れた時点でＮチャネルストッパーとなるＰ型の不純物拡
散層を形成する半導体装置の製造方法である。
子分離において、溝内部で第１の埋め込み材料が互いに
会合しない程度に第１の埋め込み材料を堆積し、エッチ
ングすることにより溝底部の埋め込み材料を前記溝側壁
に形成された第１の埋め込み材料の膜厚より薄くするか
又は除去し、PMOS素子分離領域においては、前記溝底部
にＰチャネルストッパーとなるＮ型不純物拡散層を形成
し、NMOS素子分離領域においては、溝側壁上部が除去さ
れた時点でＮチャネルストッパーとなるＰ型の不純物拡
散層を形成する半導体装置の製造方法である。
作用 本発明では、溝埋め込み素子分離において、埋め込み
絶緑膜の形成を２回に分け、１回目の薄い埋め込み絶緑
膜を溝側壁部に形成した後、チャネルストッパーを注入
するため、PMOSでは溝底面のみに、またNMOSでは溝側壁
上部の半導体基板を露出することにより、溝肩口への注
入ができる。特に１回目の埋め込み絶緑膜は薄いので、
エッチングの制御性は容易なため安定な工程が実現でき
る。
絶緑膜の形成を２回に分け、１回目の薄い埋め込み絶緑
膜を溝側壁部に形成した後、チャネルストッパーを注入
するため、PMOSでは溝底面のみに、またNMOSでは溝側壁
上部の半導体基板を露出することにより、溝肩口への注
入ができる。特に１回目の埋め込み絶緑膜は薄いので、
エッチングの制御性は容易なため安定な工程が実現でき
る。
実施例 本発明の実施例を第１図に基づいて説明する。第１図
（ａ）〜（ｈ）は本発明の一実施例における半導体装置
の製造方法を説明する工程断面図である。また第１図
（ｉ）は第１図（ｈ）のＡ−Ａ′線における断面図であ
る。同図を用いて、本発明にかかる素子分離構造を有す
る集積回路のうち、特にCMOS集積回路装置の製造方法を
工程に従がって、詳細に説明する。まずＰ型半導体基板
（ウェハ）１のPMOS領域となる部分にＮウェル層２を形
成し、次に熱酸化膜４を50nm、ポリシリコン膜５を200n
m堆積し、さらに分離溝エッチングの時のマスクとなるP
CG（リンガラス）６を800nm堆積する（第１図
（ａ））。素子形成領域を覆うようにレジスト７をパタ
ーンニングし、これにマスクとして上記堆積した多層膜
を異方性エッチングし、さらに深さ500nmの分離溝100A,
100Bを形成すべく半導体基板１及びＮウェル層２を異方
性エッチングする（第１図（ｂ））。次に、上記レジス
トを除去した後、第１の埋め込み材料としてCVD−SiO22
00を250nm堆積し、次に上記CVD−SiO2200を溝側壁にお
いて半導体基板１及びＮウェル層２が露出しないように
300nmの異方性エッチングをする（第１図（ｃ））。こ
の時素子形成領域はポリシリコン膜５で覆われているた
めエッチングされない。次にＰチャネルストッパー11を
形成するために、NMOS領域を覆うようにレジスト９をパ
ターンニングし、不純物イオン（ここではリン）10を注
入する（第１図（ｄ））。この時不純物イオンは、PMOS
領域のしかも、溝の底面にしか入らない。次に上記レジ
スト９を除去した後、上記CVD−SiO2200を溝側壁が露出
しないように300nmの異方性エッチングをする。このエ
ッチングにより第１図（ｃ）での300nmのエッチングと
合わせて600nmのエッチングをしたことになる。これに
より溝側壁上部の基板１が露出される。次にPMOS領域を
覆うようにレジスト12をパターニングして、不純物イオ
ン（ここではホウ素20度、20KeV,7.5×1012cm-2）13を
イオン注入してＮチャネルストッパ８を形成する。（第
１図（ｅ））。この時、溝側壁上部にも均一に拡散層８
が形成できるように、不純物イオン13の入射方向を各溝
側壁に対して傾けて注入を行なう。次にレジスト12の除
去後、第２の埋め込み材料としてCVD−SiO214を800nm堆
積し、平坦化のためにレジスト15を全面に塗布する（第
１図（ｆ））。この後、レジスト15及びCVD−SiO214を
ポリシリコン膜５が露出するまで均一にエッチングして
平均化を行なう。次にポリシリコン膜５、熱酸化膜４を
除去して半導体基板表面を露出する（第１図（ｇ））。
後は通常のCMOS集積回路の形成方法に従がって、ゲート
酸化膜19及びゲート電極16をパターニングして、これを
マスクとしてセルファラインにて、ソース／ドレイン領
域、20,21を形成し、さらに、層間絶緑膜22を堆積し、
コンタクト窓開けを行なった後、Al電極配線23を行なっ
て本実施例の半導体装置を形成する（第１図（ｈ））。
この図で示すように、n+のNMOSソース・ドレイン20はp+
のNMOSチャネルストッパー８が溝側壁に全面に形成され
ていないため、n+のソース・ドレイン20は高濃度のp+領
域と大部分接しないため、PN接合の逆方向リーク電流を
低減できる。また、NMOSトランジスタの側壁上部には半
導体基板と同型の高濃度不純物拡散層を設けることで肩
口のしきい値電圧が高くなり、ゲート幅が３μｍ以下で
も寄生MOSトランジスタの影響を抑えることができ、微
細トランジスタのしきい値電圧をも一定に作成すること
ができる。また、PMOSトランジスタでは分離溝側壁にＰ
チャネルストッパーが全く形成されないため、トランジ
スタの微細化に適している。また、第１の埋め込み材料
である薄いCVD−SiO2200をエッチングすることにより、
ＰチャネルストッパーとＮチャネルストッパーの形成を
行なっているが、エッチング膜厚が薄いため、エッチン
グ制御性がよく、安定な工程が実現できる。なお、本実
施例では第１図（ｄ）の後CVD−SiO2200を溝側壁が露出
しないように300nmの異方性エッチングをして、溝上部
の基板が露出するまでエッチングしているが、次の不純
物注入が、通る程度にCVD−SiO2を残してもかまわな
い。これにより注入ダメージの減少が期待できる。
（ａ）〜（ｈ）は本発明の一実施例における半導体装置
の製造方法を説明する工程断面図である。また第１図
（ｉ）は第１図（ｈ）のＡ−Ａ′線における断面図であ
る。同図を用いて、本発明にかかる素子分離構造を有す
る集積回路のうち、特にCMOS集積回路装置の製造方法を
工程に従がって、詳細に説明する。まずＰ型半導体基板
（ウェハ）１のPMOS領域となる部分にＮウェル層２を形
成し、次に熱酸化膜４を50nm、ポリシリコン膜５を200n
m堆積し、さらに分離溝エッチングの時のマスクとなるP
CG（リンガラス）６を800nm堆積する（第１図
（ａ））。素子形成領域を覆うようにレジスト７をパタ
ーンニングし、これにマスクとして上記堆積した多層膜
を異方性エッチングし、さらに深さ500nmの分離溝100A,
100Bを形成すべく半導体基板１及びＮウェル層２を異方
性エッチングする（第１図（ｂ））。次に、上記レジス
トを除去した後、第１の埋め込み材料としてCVD−SiO22
00を250nm堆積し、次に上記CVD−SiO2200を溝側壁にお
いて半導体基板１及びＮウェル層２が露出しないように
300nmの異方性エッチングをする（第１図（ｃ））。こ
の時素子形成領域はポリシリコン膜５で覆われているた
めエッチングされない。次にＰチャネルストッパー11を
形成するために、NMOS領域を覆うようにレジスト９をパ
ターンニングし、不純物イオン（ここではリン）10を注
入する（第１図（ｄ））。この時不純物イオンは、PMOS
領域のしかも、溝の底面にしか入らない。次に上記レジ
スト９を除去した後、上記CVD−SiO2200を溝側壁が露出
しないように300nmの異方性エッチングをする。このエ
ッチングにより第１図（ｃ）での300nmのエッチングと
合わせて600nmのエッチングをしたことになる。これに
より溝側壁上部の基板１が露出される。次にPMOS領域を
覆うようにレジスト12をパターニングして、不純物イオ
ン（ここではホウ素20度、20KeV,7.5×1012cm-2）13を
イオン注入してＮチャネルストッパ８を形成する。（第
１図（ｅ））。この時、溝側壁上部にも均一に拡散層８
が形成できるように、不純物イオン13の入射方向を各溝
側壁に対して傾けて注入を行なう。次にレジスト12の除
去後、第２の埋め込み材料としてCVD−SiO214を800nm堆
積し、平坦化のためにレジスト15を全面に塗布する（第
１図（ｆ））。この後、レジスト15及びCVD−SiO214を
ポリシリコン膜５が露出するまで均一にエッチングして
平均化を行なう。次にポリシリコン膜５、熱酸化膜４を
除去して半導体基板表面を露出する（第１図（ｇ））。
後は通常のCMOS集積回路の形成方法に従がって、ゲート
酸化膜19及びゲート電極16をパターニングして、これを
マスクとしてセルファラインにて、ソース／ドレイン領
域、20,21を形成し、さらに、層間絶緑膜22を堆積し、
コンタクト窓開けを行なった後、Al電極配線23を行なっ
て本実施例の半導体装置を形成する（第１図（ｈ））。
この図で示すように、n+のNMOSソース・ドレイン20はp+
のNMOSチャネルストッパー８が溝側壁に全面に形成され
ていないため、n+のソース・ドレイン20は高濃度のp+領
域と大部分接しないため、PN接合の逆方向リーク電流を
低減できる。また、NMOSトランジスタの側壁上部には半
導体基板と同型の高濃度不純物拡散層を設けることで肩
口のしきい値電圧が高くなり、ゲート幅が３μｍ以下で
も寄生MOSトランジスタの影響を抑えることができ、微
細トランジスタのしきい値電圧をも一定に作成すること
ができる。また、PMOSトランジスタでは分離溝側壁にＰ
チャネルストッパーが全く形成されないため、トランジ
スタの微細化に適している。また、第１の埋め込み材料
である薄いCVD−SiO2200をエッチングすることにより、
ＰチャネルストッパーとＮチャネルストッパーの形成を
行なっているが、エッチング膜厚が薄いため、エッチン
グ制御性がよく、安定な工程が実現できる。なお、本実
施例では第１図（ｄ）の後CVD−SiO2200を溝側壁が露出
しないように300nmの異方性エッチングをして、溝上部
の基板が露出するまでエッチングしているが、次の不純
物注入が、通る程度にCVD−SiO2を残してもかまわな
い。これにより注入ダメージの減少が期待できる。
発明の効果 以上述べてきたように本発明の半導体装置の製造方法
によれば、以下のような効果が得られる。
によれば、以下のような効果が得られる。
（１）Ｎチャネルストッパーを溝肩口と溝底部に、Ｐチ
ャネルストッパーを溝底部にのみ注入することにより、
素子の微細化に伴なってトランジスタのチャネル幅が狭
くなってもしきい値電圧の変動がない半導体装置を形成
することができる。
ャネルストッパーを溝底部にのみ注入することにより、
素子の微細化に伴なってトランジスタのチャネル幅が狭
くなってもしきい値電圧の変動がない半導体装置を形成
することができる。
（２）埋め込み工程を２回に分けて、その間の工程でチ
ャネルストッパー注入を行なうため、安定な工程が実現
できる。
ャネルストッパー注入を行なうため、安定な工程が実現
できる。
第１図は本発明の一実施例における素子分離構造を有す
る半導体装置の製造方法を示す工程断面図、第２図，第
３図は従来例を説明する断面図である。 １……Ｐ型半導体基板、２……Ｎウェル層、４……熱酸
化膜、５……ポリシリコン膜、６……リンガラス、7,9,
12,15……レジスト、８……Ｎチャネルストッパー、11
……Ｐチャネルストッパー、14,200……CVD−SiO2、16
……ゲート電極、19……ゲート絶緑膜、20……NMOSソー
ス／ドレイン、21……PMOSソース／ドレイン、23……Al
配線。
る半導体装置の製造方法を示す工程断面図、第２図，第
３図は従来例を説明する断面図である。 １……Ｐ型半導体基板、２……Ｎウェル層、４……熱酸
化膜、５……ポリシリコン膜、６……リンガラス、7,9,
12,15……レジスト、８……Ｎチャネルストッパー、11
……Ｐチャネルストッパー、14,200……CVD−SiO2、16
……ゲート電極、19……ゲート絶緑膜、20……NMOSソー
ス／ドレイン、21……PMOSソース／ドレイン、23……Al
配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藪 俊樹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭64−59931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/762
Claims (1)
- 【請求項１】半導体基板の素子分離領域に溝を形成する
工程と、前記溝内部で第１の埋め込み材料が互いに会合
しない程度に前記第１の埋め込み材料を堆積する工程
と、前記第１の埋め込み材料をエッチングすることによ
り前記溝底部及び溝側壁上部の第１の埋め込み材料を、
前記溝側壁に形成された第１の埋め込み材料の膜厚より
も薄くするか又は除去する工程と、NMOS素子分離領域に
おける前記溝底部及び溝側壁上部にＮチャネルストッパ
ーとなるＰ型の不純物拡散層を形成する工程と、第２の
埋め込み材料により前記溝を埋め込むように堆積する工
程と、前記第２の埋め込み材料をエッチングして平坦化
する工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263213A JP2770484B2 (ja) | 1989-10-09 | 1989-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263213A JP2770484B2 (ja) | 1989-10-09 | 1989-10-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125460A JPH03125460A (ja) | 1991-05-28 |
| JP2770484B2 true JP2770484B2 (ja) | 1998-07-02 |
Family
ID=17386355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263213A Expired - Fee Related JP2770484B2 (ja) | 1989-10-09 | 1989-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770484B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521493B1 (en) * | 2000-05-19 | 2003-02-18 | International Business Machines Corporation | Semiconductor device with STI sidewall implant |
| KR100952718B1 (ko) | 2005-06-28 | 2010-04-13 | 스펜션 엘엘씨 | 반도체 장치 및 그의 제조 방법 |
| WO2010004619A1 (ja) * | 2008-07-08 | 2010-01-14 | 東京エレクトロン株式会社 | 半導体素子の素子分離方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459931A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
-
1989
- 1989-10-09 JP JP1263213A patent/JP2770484B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03125460A (ja) | 1991-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |