JPS61137341A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61137341A JPS61137341A JP59259152A JP25915284A JPS61137341A JP S61137341 A JPS61137341 A JP S61137341A JP 59259152 A JP59259152 A JP 59259152A JP 25915284 A JP25915284 A JP 25915284A JP S61137341 A JPS61137341 A JP S61137341A
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- semiconductor device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置およびその製造方法に関し、特に高
集積化を図る一方で寄生チャネル防止等の特性の向上を
図った半導体装置およびその製造方法に関するものであ
る。
集積化を図る一方で寄生チャネル防止等の特性の向上を
図った半導体装置およびその製造方法に関するものであ
る。
Ｃ背景技術〕
近年の半導体装置、特に半辱体集積回路の高集積化に伴
なって、これまでの窒化シリコン膜をマスクとした選択
酸化法による′Ｊｉ４７−分離技術に代えて溝型アイソ
レーション構造が採用されてきている。この溝型アイソ
レーシミン構造は、第４図のように半導体基板５１の表
面に狭幅の深い溝５２を形成し、この溝５２の内面に絶
縁膜５３を形成すると共に内部にポリシリコン５４等を
埋設した構成とし、活性領域に形成したＭＩＳトランジ
スタ５５の素子間分離を行なっている。この例では、Ｎ
型半導体基板５１にＰ型ウェル５６を形成し、このウェ
ル５６内にＮ型の不純物層でソース・ドレイン領域５７
．５８を形成し、かつゲート絶縁膜５９上にゲート電極
６０を形成してＮ型ＭＯＳトランジスタ５５を構成して
いる。このような。
なって、これまでの窒化シリコン膜をマスクとした選択
酸化法による′Ｊｉ４７−分離技術に代えて溝型アイソ
レーション構造が採用されてきている。この溝型アイソ
レーシミン構造は、第４図のように半導体基板５１の表
面に狭幅の深い溝５２を形成し、この溝５２の内面に絶
縁膜５３を形成すると共に内部にポリシリコン５４等を
埋設した構成とし、活性領域に形成したＭＩＳトランジ
スタ５５の素子間分離を行なっている。この例では、Ｎ
型半導体基板５１にＰ型ウェル５６を形成し、このウェ
ル５６内にＮ型の不純物層でソース・ドレイン領域５７
．５８を形成し、かつゲート絶縁膜５９上にゲート電極
６０を形成してＮ型ＭＯＳトランジスタ５５を構成して
いる。このような。
溝型アイソレーション構造によれば、所謂バーズビーク
の発生がないので素子の微細化、高集積化が実現でき、
かつ基板の深い位置まで分離領域が存在するので相補型
Ｍ Ｉ Ｓ ＦＥＴ （ＣニーＭ Ｉ Ｓ）におけるラ
ッチアップ現象の防止に効果がある。
の発生がないので素子の微細化、高集積化が実現でき、
かつ基板の深い位置まで分離領域が存在するので相補型
Ｍ Ｉ Ｓ ＦＥＴ （ＣニーＭ Ｉ Ｓ）におけるラ
ッチアップ現象の防止に効果がある。
しかしながら、この溝型アイソレーション構造にあって
は、第５図に等価回路を示すように寄生トランジスタＴ
ｒｌ、 Ｔ ｒ２． Ｔ ｒ３が形成されることがあ
り、リーク電流が流れて素子特性が低下するという問題
が生じ易い、即ち、トランジスタＴ ｒ １はソース５
７をソース、ウェル５６をチャネル、基板５１をドレイ
ンおよびゲートしたソース側の縦方向の寄生トランジス
タ、トランジスタＴ ｒ ２はドレイン５８をソース、
ウェル５６をチャネル、基板５１をドレインおよびゲー
トとしたドレイン側の縦方向の寄生トランジスタ、トラ
ンジスタＴｒ３は溝５２の側面に沿うチャネルカ向の寄
生トランジスタである。また、場合によっては溝形成或
いは溝の埋込時のストレスにより基板５１中に形成され
た結晶欠陥によるリーク電流等も発生する。
は、第５図に等価回路を示すように寄生トランジスタＴ
ｒｌ、 Ｔ ｒ２． Ｔ ｒ３が形成されることがあ
り、リーク電流が流れて素子特性が低下するという問題
が生じ易い、即ち、トランジスタＴ ｒ １はソース５
７をソース、ウェル５６をチャネル、基板５１をドレイ
ンおよびゲートしたソース側の縦方向の寄生トランジス
タ、トランジスタＴ ｒ ２はドレイン５８をソース、
ウェル５６をチャネル、基板５１をドレインおよびゲー
トとしたドレイン側の縦方向の寄生トランジスタ、トラ
ンジスタＴｒ３は溝５２の側面に沿うチャネルカ向の寄
生トランジスタである。また、場合によっては溝形成或
いは溝の埋込時のストレスにより基板５１中に形成され
た結晶欠陥によるリーク電流等も発生する。
このような寄生トランジスタや結晶欠陥によるリーク電
流が発生する原因は有効な寄生チャネル防止が行なわれ
ていないためである。つまり、前述の溝型アイソレーシ
ョンでは、溝５２の形成後に溝の底部にイオン注入を行
なうことによって溝５２の底部にのみ寄生チャネル防止
の不純物層（Ｐ型層）６１を形成するか、或いは基板５
１の表面部にのみ不純物層（Ｐ型層）６２を形成するし
かなく、溝５２の側面全部を覆う不純物層を形成できな
いことによる。更には相補型ＭＩＳＦＥＴのＮＭＩＳ部
とＰＭＩＳ部の間を分離する際に、夫々のＭＩＳ部に対
して有効な導電型の不純層を個別に形成できないことに
もよる。
流が発生する原因は有効な寄生チャネル防止が行なわれ
ていないためである。つまり、前述の溝型アイソレーシ
ョンでは、溝５２の形成後に溝の底部にイオン注入を行
なうことによって溝５２の底部にのみ寄生チャネル防止
の不純物層（Ｐ型層）６１を形成するか、或いは基板５
１の表面部にのみ不純物層（Ｐ型層）６２を形成するし
かなく、溝５２の側面全部を覆う不純物層を形成できな
いことによる。更には相補型ＭＩＳＦＥＴのＮＭＩＳ部
とＰＭＩＳ部の間を分離する際に、夫々のＭＩＳ部に対
して有効な導電型の不純層を個別に形成できないことに
もよる。
なお、この寄生トランジスタについては、例えばＲ，Ｄ
、Ｒｕｎｇｅｔ、ａｌ、 ＩＥＤＭ ＩＥＥＥ １
９８２゜Ｐ２３７〜２４０に記載がある。
、Ｒｕｎｇｅｔ、ａｌ、 ＩＥＤＭ ＩＥＥＥ １
９８２゜Ｐ２３７〜２４０に記載がある。
本発明の目的は溝型アイソレーション構造における寄生
チャネルの発生を防止し合わせてリーク電流の防止を図
ることにより特性の向上を実現し、かつ一方では素子分
離領域の微細化を図って高集積化を達成することができ
る半導体装置およびその製造方法を提供することにある
。
チャネルの発生を防止し合わせてリーク電流の防止を図
ることにより特性の向上を実現し、かつ一方では素子分
離領域の微細化を図って高集積化を達成することができ
る半導体装置およびその製造方法を提供することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、溝型アイソレーションの側面全域にチャネル
ストッパとしての不純物層を形成し、更に異なる導電型
の素子間に配設する場合には溝型アイソレーションの両
側面に夫々異なる導電型の不純物層を形成することによ
り、溝型アイソレーションで分離される素子における寄
生チャネル・の発生を防止し、特性の向上を図ると共に
合わせて高集積化を達成できる。
ストッパとしての不純物層を形成し、更に異なる導電型
の素子間に配設する場合には溝型アイソレーションの両
側面に夫々異なる導電型の不純物層を形成することによ
り、溝型アイソレーションで分離される素子における寄
生チャネル・の発生を防止し、特性の向上を図ると共に
合わせて高集積化を達成できる。
また、１の溝を形成してその内面に沿う部分に不純物を
拡散して不純物層を形成し、この１の溝を絶縁処理した
上でこれと一部重なるように２の溝を形成しかつその内
面に沿う部分に異なる導電型の不純物を拡散して不純物
層を形成することにより、両側面に異なる導電型の不純
物層を有する溝型アイソレーション構造を高精度かつ微
細に形成することができる。
拡散して不純物層を形成し、この１の溝を絶縁処理した
上でこれと一部重なるように２の溝を形成しかつその内
面に沿う部分に異なる導電型の不純物を拡散して不純物
層を形成することにより、両側面に異なる導電型の不純
物層を有する溝型アイソレーション構造を高精度かつ微
細に形成することができる。
〔実施例１〕
第１図は本発明を相補型Ｍ Ｉ Ｓ ＦＥＴの半導体装
置に適用した実施例の概略構成斜視図である。
置に適用した実施例の概略構成斜視図である。
Ｎ型シリコン基板１には溝型アシツレ−ジョン２を形成
してＮＭＩＳトランジスタ３とＰＭＩＳトランジスタ４
とを分離形成している。ＮＭＩＳトランジスタ３はシリ
コン基板・ｌにＰ型ウェル５を形成し、このＰ型ウェル
５にＮ型不純物層からなるソース・ドレイン領域６，６
を形成する一方、ゲート絶縁膜（Ｓｉ０２ ） ７上に
ポリシリコンからなるゲート電極８を形成している。ま
た、ＰＭＩＳトランジスタ４はシリコン基板ｌにＰ型不
純物層からなるソース・ドレイン領域９，９を形成し、
ゲート絶縁１０上にゲート電極１１を形成している。
してＮＭＩＳトランジスタ３とＰＭＩＳトランジスタ４
とを分離形成している。ＮＭＩＳトランジスタ３はシリ
コン基板・ｌにＰ型ウェル５を形成し、このＰ型ウェル
５にＮ型不純物層からなるソース・ドレイン領域６，６
を形成する一方、ゲート絶縁膜（Ｓｉ０２ ） ７上に
ポリシリコンからなるゲート電極８を形成している。ま
た、ＰＭＩＳトランジスタ４はシリコン基板ｌにＰ型不
純物層からなるソース・ドレイン領域９，９を形成し、
ゲート絶縁１０上にゲート電極１１を形成している。
前記溝型アイソレーション２は深溝に形成されてその内
面および中央に５ｉ０２の絶縁膜１２を形成し、かつそ
の余の部分にはポリシリコン（又は５ｉＯｚ）１３を重
填埋設している。また１表面にはゲート絶縁膜７．１０
に連なる絶縁ｇ１４を形成してポリシリコン１３の露呈
を防いでいる。そして、前記溝型アイソレーション２の
ＮＭＩＳトランジスタ３側の側面全域ないし底面にわた
ってウェル５と同じ導電型（Ｐ型）の不純物層１５を形
成し、一方ＰＭＩＳトランジスタ４側の側面全域ないし
底面にわたって基板【と同じ導電型（Ｎ型）の不純物層
１６形成し、これらを各トランジスタ３，４．における
チャネルストッパとして構成している。
面および中央に５ｉ０２の絶縁膜１２を形成し、かつそ
の余の部分にはポリシリコン（又は５ｉＯｚ）１３を重
填埋設している。また１表面にはゲート絶縁膜７．１０
に連なる絶縁ｇ１４を形成してポリシリコン１３の露呈
を防いでいる。そして、前記溝型アイソレーション２の
ＮＭＩＳトランジスタ３側の側面全域ないし底面にわた
ってウェル５と同じ導電型（Ｐ型）の不純物層１５を形
成し、一方ＰＭＩＳトランジスタ４側の側面全域ないし
底面にわたって基板【と同じ導電型（Ｎ型）の不純物層
１６形成し、これらを各トランジスタ３，４．における
チャネルストッパとして構成している。
したがって、この構成によれば、特に寄生チャネルが問
題とぎれるＮＭＩＳトランジスタ３において、Ｐ型ウェ
ル５の全深さ以上のわたって溝型アイソレーション２の
側面にＰ型の不純物層１５が形成されているので前述し
た寄生トランジスタＴｒｉ、Ｔｒ２．Ｔｒ３の発生、つ
まり寄生チャネルの発生が防できる。同様にＰＭＩＳト
ランジスタ４においても溝型アイソレーション２の側面
のＮ型の不純物層１６によって寄生チャネルの発明が防
止できる。更に溝型アイソレーション２はＮＭＩＳトラ
ンジスタ３とＰＭＴＳトランジスタ４側で不純物層１５
．１６が異なる導電型で構成されているので、これら不
純物層１５．１６を通してのリーク電流を防止できる。
題とぎれるＮＭＩＳトランジスタ３において、Ｐ型ウェ
ル５の全深さ以上のわたって溝型アイソレーション２の
側面にＰ型の不純物層１５が形成されているので前述し
た寄生トランジスタＴｒｉ、Ｔｒ２．Ｔｒ３の発生、つ
まり寄生チャネルの発生が防できる。同様にＰＭＩＳト
ランジスタ４においても溝型アイソレーション２の側面
のＮ型の不純物層１６によって寄生チャネルの発明が防
止できる。更に溝型アイソレーション２はＮＭＩＳトラ
ンジスタ３とＰＭＴＳトランジスタ４側で不純物層１５
．１６が異なる導電型で構成されているので、これら不
純物層１５．１６を通してのリーク電流を防止できる。
特に溝型アイソレーション２の近傍ではストレス等によ
る結晶欠陥゛が生じ易いが、この結晶欠陥によるリーク
電流をも有効に抑制できる。勿論、溝型アイソレーショ
ン構造によることから回路素子の微細化を図り得ること
は言うまでもない。
る結晶欠陥゛が生じ易いが、この結晶欠陥によるリーク
電流をも有効に抑制できる。勿論、溝型アイソレーショ
ン構造によることから回路素子の微細化を図り得ること
は言うまでもない。
第２図（Ａ）〜（Ｈ）は、第１図の半導体装置の製造方
法を示す図である。
法を示す図である。
先ず、同図（Ａ）のようにＮ型シリコン基板ｌの表面に
酸化シリコン（Ｓｉ０２ ）膜２０．窒化シリ：Ｉ ：
／ （Ｓｉ３ Ｎ４ ）膜２１およびＳ Ｖ ＤＳｉＯ
２膜２２を順次積層形成し、図外のレジストを利用した
りソグラフィ技術によってＣＶＤ５ｉ０２膜２２をパタ
ーニングする。そしてこれをマスクとしてＲＩＥ＠等の
異方性の高いドライエツチングを行なってシリコン基板
１の表面に深い第１の溝２３を形成する＋＋ ＣＶ Ｄ
５１０２膜２２はその後エツチング除去する。
酸化シリコン（Ｓｉ０２ ）膜２０．窒化シリ：Ｉ ：
／ （Ｓｉ３ Ｎ４ ）膜２１およびＳ Ｖ ＤＳｉＯ
２膜２２を順次積層形成し、図外のレジストを利用した
りソグラフィ技術によってＣＶＤ５ｉ０２膜２２をパタ
ーニングする。そしてこれをマスクとしてＲＩＥ＠等の
異方性の高いドライエツチングを行なってシリコン基板
１の表面に深い第１の溝２３を形成する＋＋ ＣＶ Ｄ
５１０２膜２２はその後エツチング除去する。
次いで、シリコン基板１をＰ（リン）等のＮ型不純物雰
囲気内で加熱処理し、第１の溝２３の内面から溝２３周
１ｍ（側面、底面）に沿う基板１に不純物を拡散させ、
同図（Ｂ）のようにＮ型不純物層１６を形成する。この
とき、基板１の表面は前記ＳｉＯ□膜２０、Ｓｉ３ Ｎ
４膜２１によって不純物は拡散されない。
囲気内で加熱処理し、第１の溝２３の内面から溝２３周
１ｍ（側面、底面）に沿う基板１に不純物を拡散させ、
同図（Ｂ）のようにＮ型不純物層１６を形成する。この
とき、基板１の表面は前記ＳｉＯ□膜２０、Ｓｉ３ Ｎ
４膜２１によって不純物は拡散されない。
次に、露呈されている第１の溝２３の内面を酸化して５
ｉ０２膜１２ａを同図（Ｃ）のように形成し、更に第１
の溝２３内にポリシリコン１３を充填する。ポリシリコ
ン１３の代りにＣＶＤ５ユｏ２でもよく、充填方法とし
ては基板１表面へのポリシリコン又はＣＶＤ５ｉ０２の
堆積およびそのエッチバックにより溝２３内にのみポリ
シリコン又はＣＶ Ｄ ５ｉＯｚを残す方法が用いられ
る。その後同図（Ｄ）のようにＳｉ３ Ｎ４膜２１を除
去し、新たに全面にＳｉ３ Ｎ４膜２４を形成する。
ｉ０２膜１２ａを同図（Ｃ）のように形成し、更に第１
の溝２３内にポリシリコン１３を充填する。ポリシリコ
ン１３の代りにＣＶＤ５ユｏ２でもよく、充填方法とし
ては基板１表面へのポリシリコン又はＣＶＤ５ｉ０２の
堆積およびそのエッチバックにより溝２３内にのみポリ
シリコン又はＣＶ Ｄ ５ｉＯｚを残す方法が用いられ
る。その後同図（Ｄ）のようにＳｉ３ Ｎ４膜２１を除
去し、新たに全面にＳｉ３ Ｎ４膜２４を形成する。
次に同図（Ｅ）のようニＣＶ Ｄ ＳｉＯ２膜２５を形
成し、かつこれをパターニングして前記第１の溝２３と
若干型なる位置に窓２５ａを形成する。
成し、かつこれをパターニングして前記第１の溝２３と
若干型なる位置に窓２５ａを形成する。
そして、このＣＶＤ５ｉ０２膜２５をマスクとして異方
性エツチングを行ない、同図（Ｆ）のように第２の深い
溝２６を形成する＊ ＣＶ Ｄ ５１０２膜２５を除去
した後、Ｂ（ボロン）等のＰ型不純物雰囲気内での熱処
理を行ない、同図（Ｇ）のように第２の溝２６の内面か
ら基板１へＰ型不純物を拡散し、第２の溝２６の側面、
底面にＰ型不純物層１．５を形成する。このとき、基板
１表面に拡散が行なわれないことは前述と同じであり、
まと第１の溝２３内のポリシリコン１３等に拡散されて
も基板１には直接関係されない。
性エツチングを行ない、同図（Ｆ）のように第２の深い
溝２６を形成する＊ ＣＶ Ｄ ５１０２膜２５を除去
した後、Ｂ（ボロン）等のＰ型不純物雰囲気内での熱処
理を行ない、同図（Ｇ）のように第２の溝２６の内面か
ら基板１へＰ型不純物を拡散し、第２の溝２６の側面、
底面にＰ型不純物層１．５を形成する。このとき、基板
１表面に拡散が行なわれないことは前述と同じであり、
まと第１の溝２３内のポリシリコン１３等に拡散されて
も基板１には直接関係されない。
しかる上で、同図（Ｈ）にのように第２の溝２６の内面
を酸化して５ｉ０２膜１２ｂを形成し、更に前述と同様
にポリシリコン１３を第２の溝２６内に充填し、Ｓｉ３
Ｎ４膜２４を除去した後に第１゜第２の１２３．２６
の表面を酸化して５ｉ０２膜１４を形成することにより
溝型アイソレーション２を完成できる。
を酸化して５ｉ０２膜１２ｂを形成し、更に前述と同様
にポリシリコン１３を第２の溝２６内に充填し、Ｓｉ３
Ｎ４膜２４を除去した後に第１゜第２の１２３．２６
の表面を酸化して５ｉ０２膜１４を形成することにより
溝型アイソレーション２を完成できる。
以下、同図（Ｈ）のように、選択イオン打込みおよび拡
散を行なってＰ型ウェル５を形成し、更に常法によりゲ
ート絶縁膜７，１０、ゲート電極８、ＩＩＮ型ソース・
ドレイン領域６，６とＰ型ソース・ドレイン領域９，９
を形成することにより第１の半導体装置を完成できる。
散を行なってＰ型ウェル５を形成し、更に常法によりゲ
ート絶縁膜７，１０、ゲート電極８、ＩＩＮ型ソース・
ドレイン領域６，６とＰ型ソース・ドレイン領域９，９
を形成することにより第１の半導体装置を完成できる。
〔実施例２〕
第３図（Ａ）〜（Ｌ）は本発明の他の製造方法を示す図
であり、特に溝をセルファライン法により形成する例で
ある。
であり、特に溝をセルファライン法により形成する例で
ある。
先ず、シリコン基板３１の表面に、同図（Ａ）のように
酸化および窒化によって５ｉ０２膜３２゜Ｓｉ３ Ｎ４
膜３３を形成し、その上に低圧ＣＶＤ５ｉ０２膜３４と
第１ＡＩ２膜３５を形成する。そしてその上にレジスト
［３６をパターニング形成した後これをマスクとして前
述第１ＡΩ膜３５、低圧ＣＶＤ５ｉ０２膜３４ 、 Ｓ
ｉ３ Ｎ４膜３３をエツチングし、同図（Ｂ）のように
若干サイドエツチングによりレジスト３６幅よりも小さ
くなるようにエツチングを行なう。
酸化および窒化によって５ｉ０２膜３２゜Ｓｉ３ Ｎ４
膜３３を形成し、その上に低圧ＣＶＤ５ｉ０２膜３４と
第１ＡＩ２膜３５を形成する。そしてその上にレジスト
［３６をパターニング形成した後これをマスクとして前
述第１ＡΩ膜３５、低圧ＣＶＤ５ｉ０２膜３４ 、 Ｓ
ｉ３ Ｎ４膜３３をエツチングし、同図（Ｂ）のように
若干サイドエツチングによりレジスト３６幅よりも小さ
くなるようにエツチングを行なう。
次に、同図（Ｃ）のように全面に第２ＡＱ膜３７を堆積
して前記５ｉ０２膜３２およびレジスト３６上に第２Ａ
Ｑ膜３７を形成酸するが、このときレジスト３６のひさ
しに相当する部位の５ｉ０２膜３２上は形となり、第２
ＡＱ膜３７が形成されることはない、したがってレジス
ト３６をレジスト３６上の第２Ａα＠３７とともに除去
し、その下の第１ＡＩ２膜３５と５ｉ０２膜３２上の第
２ＡＱ膜３７をマスクとして５ｉ０２膜３２および基板
３１を異方性エツチングすることにより、同図（Ｄ）の
ような深い第１の溝３８．３８を形成できる。
して前記５ｉ０２膜３２およびレジスト３６上に第２Ａ
Ｑ膜３７を形成酸するが、このときレジスト３６のひさ
しに相当する部位の５ｉ０２膜３２上は形となり、第２
ＡＱ膜３７が形成されることはない、したがってレジス
ト３６をレジスト３６上の第２Ａα＠３７とともに除去
し、その下の第１ＡＩ２膜３５と５ｉ０２膜３２上の第
２ＡＱ膜３７をマスクとして５ｉ０２膜３２および基板
３１を異方性エツチングすることにより、同図（Ｄ）の
ような深い第１の溝３８．３８を形成できる。
次い・で、第１、第２ＡＱ膜３５．３７を除去した後同
図（Ｅ）のように、前例と同様にＮ型不純物を拡散して
Ｎ型不純物層３９．３９を形成し、かつ内面を酸化して
５ｉ０２膜４０，４０を形成する。更に、このとき残存
する低圧ＣＶ ＤＳｉ０２膜３４をマスクにＰ型不純物
を基板３１にイオン打込しかつ拡散してＰ型ウェル４１
，４１を形成する。しかる上で、同図（Ｆ）の鎖線のよ
うに全面にポリシリコン４２を十分に厚く堆積して第１
の溝３８内に充填させ、その上でこれをＲＩＥ法等によ
って異方性エツチング（パック）することにより、低圧
５ｉ０２膜３４の両側にその一部がサイドウオール４３
．４３として残される。このサイドウオール４３．４３
は両側が第１の溝３８ 、３８の両側よりも若干内側に
位置することが好ましい。
図（Ｅ）のように、前例と同様にＮ型不純物を拡散して
Ｎ型不純物層３９．３９を形成し、かつ内面を酸化して
５ｉ０２膜４０，４０を形成する。更に、このとき残存
する低圧ＣＶ ＤＳｉ０２膜３４をマスクにＰ型不純物
を基板３１にイオン打込しかつ拡散してＰ型ウェル４１
，４１を形成する。しかる上で、同図（Ｆ）の鎖線のよ
うに全面にポリシリコン４２を十分に厚く堆積して第１
の溝３８内に充填させ、その上でこれをＲＩＥ法等によ
って異方性エツチング（パック）することにより、低圧
５ｉ０２膜３４の両側にその一部がサイドウオール４３
．４３として残される。このサイドウオール４３．４３
は両側が第１の溝３８ 、３８の両側よりも若干内側に
位置することが好ましい。
次いで、同［（Ｇ）のように全面に第３ Ａ Ｑ ４４
を形成しかつその上にＥＣＲプラズマ法による５ｉ０２
膜４５を形成する。そしてこの５ｉＯｚ ｇ！ ４５を
ウェットエツチングすれば、ＥＣＲプラズマ法の５ｉ０
２膜４５は角部のエツチングが他より進行されるため、
同図（Ｈ）のように角部に窓４５ａ。
を形成しかつその上にＥＣＲプラズマ法による５ｉ０２
膜４５を形成する。そしてこの５ｉＯｚ ｇ！ ４５を
ウェットエツチングすれば、ＥＣＲプラズマ法の５ｉ０
２膜４５は角部のエツチングが他より進行されるため、
同図（Ｈ）のように角部に窓４５ａ。
４５ａが開口される。したがって、この５ｉ０２膜４５
をマスクにして第３ＡΩ膜４４をエッチングすれば、同
図ＣＩ）のように、サイドウオール４３゜４３の両側に
おいてのみ第３ＡＱ膜４４がエツチングされる。ＥＣＲ
プラズマ法５ｉ０２膜４５は除去する。
をマスクにして第３ＡΩ膜４４をエッチングすれば、同
図ＣＩ）のように、サイドウオール４３゜４３の両側に
おいてのみ第３ＡＱ膜４４がエツチングされる。ＥＣＲ
プラズマ法５ｉ０２膜４５は除去する。
次いで、この第３ＡＩｌ膜４４をマスクにして基板３１
を異方性エツチングすれば、前記第１の溝３８．３８と
その一部が若干型なる位１ｉ！（略第１の溝の両側位り
に、同図（Ｊ）のように第２の１１１４６．４６が形成
される。その後、同図（Ｋ）のようにＰ型不純物の拡散
を行なって第２の溝４６゜４６の側面、底面にＰ型不純
物層４７．４７を形成し、内面を酸化してＳｉＯ□膜４
８膜形８する。
を異方性エツチングすれば、前記第１の溝３８．３８と
その一部が若干型なる位１ｉ！（略第１の溝の両側位り
に、同図（Ｊ）のように第２の１１１４６．４６が形成
される。その後、同図（Ｋ）のようにＰ型不純物の拡散
を行なって第２の溝４６゜４６の側面、底面にＰ型不純
物層４７．４７を形成し、内面を酸化してＳｉＯ□膜４
８膜形８する。
第３八〇膜４４、サイドウオール４３，４３、低圧ＣＶ
Ｄ５ｉ０２膜３４．Ｓｉ３Ｎ４膜３３は除却する。
Ｄ５ｉ０２膜３４．Ｓｉ３Ｎ４膜３３は除却する。
しかる後、前述と同様に第２の溝４６．４６内にポリシ
リコン４９．４９を充填しかつ表面に５ｉ０２膜５０，
５０を形成することにより、同図（Ｌ）のような溝型ア
イソレーションを完成できる。これに、ＮＭＩＳトラン
ジスタ（３） 、ＰＭ■Ｓトランジスタ（４）を常法に
より形成すれば、第１図の半導体装置を完成できる。
リコン４９．４９を充填しかつ表面に５ｉ０２膜５０，
５０を形成することにより、同図（Ｌ）のような溝型ア
イソレーションを完成できる。これに、ＮＭＩＳトラン
ジスタ（３） 、ＰＭ■Ｓトランジスタ（４）を常法に
より形成すれば、第１図の半導体装置を完成できる。
本例によれば、第２の１Ｒ４６，４６をセルファライン
によって形成しているので、第１の溝３８゜３８に対す
るマスク位置合せが不要であり、高精度かつ微細な溝型
アイソレーションを形成できる。
によって形成しているので、第１の溝３８゜３８に対す
るマスク位置合せが不要であり、高精度かつ微細な溝型
アイソレーションを形成できる。
（１）溝型アイソレーションの側面全域にわたってチャ
ネルストッパとしての不純物層を形成しているので、寄
生チャンネルを効果的に防止でき、リーク電流を防止し
て回路素子の特性向上を達成できる。
ネルストッパとしての不純物層を形成しているので、寄
生チャンネルを効果的に防止でき、リーク電流を防止し
て回路素子の特性向上を達成できる。
（２）溝型アイソレーションの両側面には異なる導電型
の不純物層を形成しているので、相補型ＭＩＳＦＥＴの
各ＭＩＳＦＥＴにおける寄生チャネルを有効に防止でき
る。
の不純物層を形成しているので、相補型ＭＩＳＦＥＴの
各ＭＩＳＦＥＴにおける寄生チャネルを有効に防止でき
る。
（３）溝型アイソレーションの両側の不純物層が異なる
導電型であるため、不純物層を通してのリーク電流を確
実に防止でき、結晶欠陥に対しても有効である。
導電型であるため、不純物層を通してのリーク電流を確
実に防止でき、結晶欠陥に対しても有効である。
（４）溝を深く形成しかつ前述の寄生チャネル防止効果
が得られることにより、相補型ＭＩＳＦＥＴにおけるラ
ッチアップ防止に効果がある。
が得られることにより、相補型ＭＩＳＦＥＴにおけるラ
ッチアップ防止に効果がある。
（５）第１の溝を形成してその側面の不純物層を形成し
た後、第２の溝を形成してその側面の不純物層を形成し
ているので、各不純物層を独立して形成することができ
、特に両不純物層の導電型が異なる場合にも容易に形成
できる。
た後、第２の溝を形成してその側面の不純物層を形成し
ているので、各不純物層を独立して形成することができ
、特に両不純物層の導電型が異なる場合にも容易に形成
できる。
（６）第１．第２の溝は一部が重なるように形成してい
るので、重なる寸法をコントロールすることにより溝型
アイソレーションの幅を適宜にｇｇｌできる。
るので、重なる寸法をコントロールすることにより溝型
アイソレーションの幅を適宜にｇｇｌできる。
（７）第１の溝を形成したマスクを利用してセルファラ
イン法で第２の溝を形成しているので、第１、第２の溝
のマスク位置合せは不要であり高精度かつ微細な溝型ア
イソレーションを形成できる。
イン法で第２の溝を形成しているので、第１、第２の溝
のマスク位置合せは不要であり高精度かつ微細な溝型ア
イソレーションを形成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、第１の溝と
第２の溝の夫々の深さは同一である必要はなく、少なく
ともウェルよりも深く形成してウェルの全深さにわたっ
て不純物層が形成されればよい。また、ＰＭＩＳＦＥＴ
においては寄生チャンネルが発生し荒しいので、ＰＭＩ
ＳＦＥＴ側の不純物層はこれを省略してもよい。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、第１の溝と
第２の溝の夫々の深さは同一である必要はなく、少なく
ともウェルよりも深く形成してウェルの全深さにわたっ
て不純物層が形成されればよい。また、ＰＭＩＳＦＥＴ
においては寄生チャンネルが発生し荒しいので、ＰＭＩ
ＳＦＥＴ側の不純物層はこれを省略してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である相補型Ｍ Ｉ Ｓ
ＦＥＴに適用した場合について説明したが、それに限定
されるものではなく、ＭＩＳ型半導体装置はもとよりバ
イポーラ型半導体装置等半導体装置一般に適用でき、更
にエピタキシャル基板と組合わせる等種々の応用が期待
できる。
をその背景となった利用分野である相補型Ｍ Ｉ Ｓ
ＦＥＴに適用した場合について説明したが、それに限定
されるものではなく、ＭＩＳ型半導体装置はもとよりバ
イポーラ型半導体装置等半導体装置一般に適用でき、更
にエピタキシャル基板と組合わせる等種々の応用が期待
できる。
第１図は本発明の一実施例装置の破断斜視図、第２図（
Ａ）〜（Ｈ）は本発明の製造方法の一実施例の工程断面
図、 第３図（Ａ）〜（Ｌ）は製造方法の他の実施例の工程断
面図。 第４図は従来の不具合を説明するための破断斜視図、 第５図は第４図における寄生チャネルを示す等価回路図
である。 １・・・シリコン基板、２・・・直型アイソレーション
、３・・・ＮＭＩＳＦＥＴ、４・・・ＰＭＩＳＦＥＴ、
５・・・Ｐ型ウェル、 １２．１２ ａ、 ｌ ２ ｂ
−５ｉ０２膜、１３・・・ポリシリコン、１４・・・５
ｉ０２膜、１５・・・Ｐ型不純物層、２０・・・５ｉ０
２膜、２１・・・Ｓｉ３ Ｎ４膜、２２ ・−ＣＶ Ｄ
Ｓｉ０２膜、２３ ・・・第１の溝、２４−・・Ｓｉ３
Ｎ４膜、２５− ＣＶ Ｄ ５ｉ０２膜、２６ ・・
・第２の溝、３１・・・シリコン基板、３２・・・５ｉ
０２膜、３３−５ｉ３ Ｎ４膜、３４−・・低圧ＣＶ
Ｄ ５ｉ０２膜、３５−・・第１ＡＱ膜、３６・・・レ
ジスト、３７・・・第２Ａμ膜。 ３８・・・第１の溝、３９・・・Ｎ型不純物層、４１・
・・Ｐ型ウェル、４３・・・サイドウオール、４４・・
・第３ＡＱ層、４５・・・ＥＣＲプラ−ズマ５ｉ０２膜
、４６・・・第２の溝、４７・−・Ｐ型不純物層。 第 １ 図 第 ２ 図 ２亭 第 ２ 図 第 ２ 図 （Ｈン 第 ３ 図 （Ａ） 第 ３ 図 第 ３ 図 第 ３ 図 （ブノ 第 ５ 図
Ａ）〜（Ｈ）は本発明の製造方法の一実施例の工程断面
図、 第３図（Ａ）〜（Ｌ）は製造方法の他の実施例の工程断
面図。 第４図は従来の不具合を説明するための破断斜視図、 第５図は第４図における寄生チャネルを示す等価回路図
である。 １・・・シリコン基板、２・・・直型アイソレーション
、３・・・ＮＭＩＳＦＥＴ、４・・・ＰＭＩＳＦＥＴ、
５・・・Ｐ型ウェル、 １２．１２ ａ、 ｌ ２ ｂ
−５ｉ０２膜、１３・・・ポリシリコン、１４・・・５
ｉ０２膜、１５・・・Ｐ型不純物層、２０・・・５ｉ０
２膜、２１・・・Ｓｉ３ Ｎ４膜、２２ ・−ＣＶ Ｄ
Ｓｉ０２膜、２３ ・・・第１の溝、２４−・・Ｓｉ３
Ｎ４膜、２５− ＣＶ Ｄ ５ｉ０２膜、２６ ・・
・第２の溝、３１・・・シリコン基板、３２・・・５ｉ
０２膜、３３−５ｉ３ Ｎ４膜、３４−・・低圧ＣＶ
Ｄ ５ｉ０２膜、３５−・・第１ＡＱ膜、３６・・・レ
ジスト、３７・・・第２Ａμ膜。 ３８・・・第１の溝、３９・・・Ｎ型不純物層、４１・
・・Ｐ型ウェル、４３・・・サイドウオール、４４・・
・第３ＡＱ層、４５・・・ＥＣＲプラ−ズマ５ｉ０２膜
、４６・・・第２の溝、４７・−・Ｐ型不純物層。 第 １ 図 第 ２ 図 ２亭 第 ２ 図 第 ２ 図 （Ｈン 第 ３ 図 （Ａ） 第 ３ 図 第 ３ 図 第 ３ 図 （ブノ 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に深い溝を形成し、この溝内を絶縁処理
して素子分離用の溝型アイソレーションを構成してなる
半導体装置であって、前記溝の側面ないし底面の全域に
わたってチャネルストッパとしての不純物層を形成した
ことを特徴とする半導体装置。 ２、不純物層は溝の両面において異なる導電型に形成し
てなる特許請求の範囲第１項記載の半導体装置。 ３、半導体基板をＭＩＳＦＥＴのチャネル部とする側の
溝の側面には、この基板と同一導電型の不純物層を、ウ
ェルをＭＩＳＦＥＴのチャネル部とする側の溝の側面に
はウェルと同一導電型の不純物層を夫々形成してなる特
許請求の範囲第２項記載の半導体装置。 ４、半導体基板のアイソレーション位置に深い第１の溝
を形成し、かつこの溝内面を通して不純物を拡散して溝
側面ないし底面に不純物層を形成する工程と、前記溝を
絶縁処理しかつこの溝を埋設する工程と、前記溝と一部
重なる位置に第２の深い溝を形成しかつこの溝の側面な
いし底面に不物層を形成する工程と、この第２の溝を絶
縁処理しかつこれを埋設する工程とを構えて溝型アイソ
レーシヨンを構成することを特徴とする半導体装置の製
造方法。 ５、第１の溝の拡散不純物と第２の溝の拡散不純物とを
夫々異なる導電型不純物としてなる特許請求の範囲第４
項記載の半導体装置の製造方法。 ６、第１、第２の溝は選択異方性エッチング法により形
成してなる特許請求の範囲第４項又は第５項記載の半導
体装置の製造方法。 ７、第１の溝を形成したマスクの一部にサイドウォール
を形成し、このサイドウォールを利用して拡幅形成した
新たなマスクを用いたセルフアライン法によって第２の
溝を形成してなる特許請求の範囲第６項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259152A JPH0665221B2 (ja) | 1984-12-10 | 1984-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259152A JPH0665221B2 (ja) | 1984-12-10 | 1984-12-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137341A true JPS61137341A (ja) | 1986-06-25 |
| JPH0665221B2 JPH0665221B2 (ja) | 1994-08-22 |
Family
ID=17330056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259152A Expired - Lifetime JPH0665221B2 (ja) | 1984-12-10 | 1984-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665221B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148864A (ja) * | 1988-11-30 | 1990-06-07 | Sony Corp | 半導体装置の製造方法 |
| US5405562A (en) * | 1988-02-10 | 1995-04-11 | Ngk Spark Plug Co., Ltd. | Process of making a coated substrate having closed porosity |
| US7482570B2 (en) | 2001-11-07 | 2009-01-27 | Kabushiki Kaisha Toshiba | Solid-state imaging device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088168A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-10 JP JP59259152A patent/JPH0665221B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405562A (en) * | 1988-02-10 | 1995-04-11 | Ngk Spark Plug Co., Ltd. | Process of making a coated substrate having closed porosity |
| JPH02148864A (ja) * | 1988-11-30 | 1990-06-07 | Sony Corp | 半導体装置の製造方法 |
| US7482570B2 (en) | 2001-11-07 | 2009-01-27 | Kabushiki Kaisha Toshiba | Solid-state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0665221B2 (ja) | 1994-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |