JPH11274486A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11274486A JPH11274486A JP7721898A JP7721898A JPH11274486A JP H11274486 A JPH11274486 A JP H11274486A JP 7721898 A JP7721898 A JP 7721898A JP 7721898 A JP7721898 A JP 7721898A JP H11274486 A JPH11274486 A JP H11274486A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- forming
- isolation insulating
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】本発明は、ＳＴＩ構造を有するＭＯＳトランジ
スタにおいて、キンク特性を改善できるようにすること
を最も主要な特徴とする。 【解決手段】たとえば、Ｎ型シリコン基板１１の一部に
素子分離用絶縁膜１２の一部を突出させて埋め込んで、
ＳＴＩ構造の素子分離領域１３を形成する。そして、こ
の素子分離領域１３によって囲まれた素子領域１４に、
Ｐ型ウェル領域１５およびＰ型の浅い拡散層１６を形成
する。また、素子分離領域１３の近傍での膜厚が厚くな
るようにシリコン酸化膜１７を形成するとともに、この
シリコン酸化膜１７上にゲート電極１８を形成する。こ
のように、素子分離領域１３の近傍の厚いシリコン酸化
膜１７によって、たとえば、Ｐ型ウェル領域１５や浅い
拡散層１６の形成に用いるＰ型不純物のアウトディフュ
ーズによる素子分離領域１３の近傍でのしきい値の低下
を抑制する構成となっている。
スタにおいて、キンク特性を改善できるようにすること
を最も主要な特徴とする。 【解決手段】たとえば、Ｎ型シリコン基板１１の一部に
素子分離用絶縁膜１２の一部を突出させて埋め込んで、
ＳＴＩ構造の素子分離領域１３を形成する。そして、こ
の素子分離領域１３によって囲まれた素子領域１４に、
Ｐ型ウェル領域１５およびＰ型の浅い拡散層１６を形成
する。また、素子分離領域１３の近傍での膜厚が厚くな
るようにシリコン酸化膜１７を形成するとともに、この
シリコン酸化膜１７上にゲート電極１８を形成する。こ
のように、素子分離領域１３の近傍の厚いシリコン酸化
膜１７によって、たとえば、Ｐ型ウェル領域１５や浅い
拡散層１６の形成に用いるＰ型不純物のアウトディフュ
ーズによる素子分離領域１３の近傍でのしきい値の低下
を抑制する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、素子間分離にＳ
ＴＩ（Shallow Trench Isolation）構造を採用するＭＯ
Ｓトランジスタに関するものである。
びその製造方法に関するもので、特に、素子間分離にＳ
ＴＩ（Shallow Trench Isolation）構造を採用するＭＯ
Ｓトランジスタに関するものである。
【０００２】
【従来の技術】従来より、ＬＳＩにおいて、素子間を電
気的に分離する方法としては、ＬＯＣＯＳ法（選択酸化
法）あるいはトレンチ分離法が知られている。特に、ト
レンチ分離法のほうが、ＬＳＩの微細化に対しては有効
である。
気的に分離する方法としては、ＬＯＣＯＳ法（選択酸化
法）あるいはトレンチ分離法が知られている。特に、ト
レンチ分離法のほうが、ＬＳＩの微細化に対しては有効
である。
【０００３】図１５は、トレンチ分離法として、ＳＴＩ
構造を採用してなるＣＭＯＳ構造のＬＳＩにおける、Ｎ
チャネル型ＭＯＳトランジスタの構成を概略的に示すも
のである。
構造を採用してなるＣＭＯＳ構造のＬＳＩにおける、Ｎ
チャネル型ＭＯＳトランジスタの構成を概略的に示すも
のである。
【０００４】すなわち、Ｎ型シリコン基板１０１の一部
に、その上面が突出するようにして素子分離用絶縁膜１
０２が埋め込まれて、素子分離領域１０３が形成されて
いる。また、この素子分離領域１０３によって囲まれた
素子領域１０４に対応する、上記Ｎ型シリコン基板１０
１内にはＰ型ウェル領域１０５が形成されている。さら
に、上記Ｐ型ウェル領域１０５の表面部には、チャネル
領域となるＰ型の浅い拡散層１０６が形成されている。
に、その上面が突出するようにして素子分離用絶縁膜１
０２が埋め込まれて、素子分離領域１０３が形成されて
いる。また、この素子分離領域１０３によって囲まれた
素子領域１０４に対応する、上記Ｎ型シリコン基板１０
１内にはＰ型ウェル領域１０５が形成されている。さら
に、上記Ｐ型ウェル領域１０５の表面部には、チャネル
領域となるＰ型の浅い拡散層１０６が形成されている。
【０００５】そして、上記素子領域１０４上にはシリコ
ン酸化膜（ゲート絶縁膜）１０７が設けられ、さらに、
このシリコン酸化膜１０７上に、上記素子分離用絶縁膜
１０２の一部上にまたがるようにゲート電極１０８が設
けられている。
ン酸化膜（ゲート絶縁膜）１０７が設けられ、さらに、
このシリコン酸化膜１０７上に、上記素子分離用絶縁膜
１０２の一部上にまたがるようにゲート電極１０８が設
けられている。
【０００６】なお、このゲート電極１０８を境にして、
上記浅い拡散層１０６の表面部には、それぞれ、Ｎ導電
型の拡散層からなるソース・ドレイン領域（図示してい
ない）が形成されている。
上記浅い拡散層１０６の表面部には、それぞれ、Ｎ導電
型の拡散層からなるソース・ドレイン領域（図示してい
ない）が形成されている。
【０００７】このような構成においては、微細化にとも
なって、素子分離用絶縁膜１０２が薄膜化されることが
ないため、ＬＯＣＯＳ法のような、微細化にともなう、
素子分離用絶縁膜の薄膜化による耐圧の劣化を防止する
ことができる。
なって、素子分離用絶縁膜１０２が薄膜化されることが
ないため、ＬＯＣＯＳ法のような、微細化にともなう、
素子分離用絶縁膜の薄膜化による耐圧の劣化を防止する
ことができる。
【０００８】しかしながら、上記したＮチャネル型ＭＯ
Ｓトランジスタの場合、その性能を向上させるのが難し
いという問題があった。すなわち、従来のＮチャネル型
ＭＯＳトランジスタは、Ｎ型シリコン基板１０１の表面
よりホウ素（Ｂ）などのＰ型不純物をイオン注入し、こ
れを熱拡散させることによってＰ型ウェル領域１０５お
よび浅い拡散層１０６を形成した後に、酸素を含む雰囲
気中にて熱酸化させることにより、シリコン酸化膜１０
７を形成するようにしている。
Ｓトランジスタの場合、その性能を向上させるのが難し
いという問題があった。すなわち、従来のＮチャネル型
ＭＯＳトランジスタは、Ｎ型シリコン基板１０１の表面
よりホウ素（Ｂ）などのＰ型不純物をイオン注入し、こ
れを熱拡散させることによってＰ型ウェル領域１０５お
よび浅い拡散層１０６を形成した後に、酸素を含む雰囲
気中にて熱酸化させることにより、シリコン酸化膜１０
７を形成するようにしている。
【０００９】このため、シリコン酸化膜１０７を形成す
る際の熱処理によってＰ型不純物がアウトディフューズ
することにより、たとえば図１６に示すように、電界が
集中する素子分離領域１０３の近傍でしきい値が下がる
ことによるキンク特性が顕著となり、その対策が必要と
なっていた。
る際の熱処理によってＰ型不純物がアウトディフューズ
することにより、たとえば図１６に示すように、電界が
集中する素子分離領域１０３の近傍でしきい値が下がる
ことによるキンク特性が顕著となり、その対策が必要と
なっていた。
【００１０】一方、従来のＰチャネル型ＭＯＳトランジ
スタにおいては、同様に、Ｐ型シリコン基板の表面にリ
ン（Ｐ）などのＮ型不純物がパイルアップすることによ
るキンク特性の改善の必要性が叫ばれていた。
スタにおいては、同様に、Ｐ型シリコン基板の表面にリ
ン（Ｐ）などのＮ型不純物がパイルアップすることによ
るキンク特性の改善の必要性が叫ばれていた。
【００１１】
【発明が解決しようとする課題】上記したように、ＳＴ
Ｉ構造を採用した従来のＭＯＳトランジスタにおいて
は、キンク特性が顕著になりやすく、ＭＯＳトランジス
タの性能を向上できないという問題があった。
Ｉ構造を採用した従来のＭＯＳトランジスタにおいて
は、キンク特性が顕著になりやすく、ＭＯＳトランジス
タの性能を向上できないという問題があった。
【００１２】そこで、この発明は、キンク特性を改善で
き、ＭＯＳトランジスタの性能を向上させることが可能
な半導体装置およびその製造方法を提供することを目的
としている。
き、ＭＯＳトランジスタの性能を向上させることが可能
な半導体装置およびその製造方法を提供することを目的
としている。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、Ｐ導電型の半
導体層と、この半導体層の表面より突出して形成された
埋め込み素子分離用絶縁膜と、この埋め込み素子分離用
絶縁膜によって囲まれた、前記半導体層の素子領域に対
応して設けられたＰ導電型の浅い拡散層と、前記素子領
域上に設けられた、前記埋め込み素子分離用絶縁膜の近
傍での膜厚が他の部分での膜厚よりも厚く形成されたゲ
ート絶縁膜と、前記埋め込み素子分離用絶縁膜との境界
部分を含む、前記素子領域上に前記ゲート絶縁膜を介し
て選択的に設けられたゲート電極と、このゲート電極を
境にして、前記素子領域内にそれぞれ設けられたＮ導電
型の拡散層とから構成されている。
めに、この発明の半導体装置にあっては、Ｐ導電型の半
導体層と、この半導体層の表面より突出して形成された
埋め込み素子分離用絶縁膜と、この埋め込み素子分離用
絶縁膜によって囲まれた、前記半導体層の素子領域に対
応して設けられたＰ導電型の浅い拡散層と、前記素子領
域上に設けられた、前記埋め込み素子分離用絶縁膜の近
傍での膜厚が他の部分での膜厚よりも厚く形成されたゲ
ート絶縁膜と、前記埋め込み素子分離用絶縁膜との境界
部分を含む、前記素子領域上に前記ゲート絶縁膜を介し
て選択的に設けられたゲート電極と、このゲート電極を
境にして、前記素子領域内にそれぞれ設けられたＮ導電
型の拡散層とから構成されている。
【００１４】また、この発明の半導体装置の製造方法に
あっては、半導体基板の一部に、その上面が前記半導体
基板の表面より突出するようにして素子分離用絶縁膜を
埋め込む工程と、この素子分離用絶縁膜によって囲まれ
た、前記半導体基板上の素子領域に対応してＰ導電型の
浅い拡散層を形成する工程と、前記素子領域上に、前記
素子分離用絶縁膜の近傍での膜厚が他の部分での膜厚よ
りも厚くなるようにゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜を介して、前記素子分離用絶縁膜との境
界部分を含む、前記素子領域上に選択的にゲート電極を
形成する工程と、このゲート電極を境にして、前記素子
領域内にそれぞれＮ導電型の拡散層を形成する工程とか
らなっている。
あっては、半導体基板の一部に、その上面が前記半導体
基板の表面より突出するようにして素子分離用絶縁膜を
埋め込む工程と、この素子分離用絶縁膜によって囲まれ
た、前記半導体基板上の素子領域に対応してＰ導電型の
浅い拡散層を形成する工程と、前記素子領域上に、前記
素子分離用絶縁膜の近傍での膜厚が他の部分での膜厚よ
りも厚くなるようにゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜を介して、前記素子分離用絶縁膜との境
界部分を含む、前記素子領域上に選択的にゲート電極を
形成する工程と、このゲート電極を境にして、前記素子
領域内にそれぞれＮ導電型の拡散層を形成する工程とか
らなっている。
【００１５】この発明の半導体装置およびその製造方法
によれば、素子領域の表面部に浅い拡散層を形成するた
めのＰ型不純物が、素子分離領域の近傍でアウトディフ
ューズしたとしても、しきい値への影響を低減できるよ
うになる。これにより、たとえばＮチャネル型ＭＯＳト
ランジスタにおいては、電界が集中する素子分離領域の
近傍でしきい値が下がることによるキンク特性を緩和す
ることが可能となるものである。
によれば、素子領域の表面部に浅い拡散層を形成するた
めのＰ型不純物が、素子分離領域の近傍でアウトディフ
ューズしたとしても、しきい値への影響を低減できるよ
うになる。これにより、たとえばＮチャネル型ＭＯＳト
ランジスタにおいては、電界が集中する素子分離領域の
近傍でしきい値が下がることによるキンク特性を緩和す
ることが可能となるものである。
【００１６】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板の一部に、その上面が前記半導
体基板の表面より突出するようにして素子分離用絶縁膜
を埋め込む工程と、この素子分離用絶縁膜の突出部分に
側壁を形成する工程と、この側壁を介して、前記素子分
離用絶縁膜によって囲まれた前記半導体基板の素子領域
内にＮ導電型の浅い拡散層を形成する工程と、前記側壁
を除去した後、前記素子領域上に、ゲート絶縁膜を形成
する工程と、このゲート絶縁膜を介して、前記素子分離
用絶縁膜との境界部分を含む、前記素子領域上に選択的
にゲート電極を形成する工程と、このゲート電極を境に
して、前記素子領域内にそれぞれＰ導電型の拡散層を形
成する工程とからなっている。
にあっては、半導体基板の一部に、その上面が前記半導
体基板の表面より突出するようにして素子分離用絶縁膜
を埋め込む工程と、この素子分離用絶縁膜の突出部分に
側壁を形成する工程と、この側壁を介して、前記素子分
離用絶縁膜によって囲まれた前記半導体基板の素子領域
内にＮ導電型の浅い拡散層を形成する工程と、前記側壁
を除去した後、前記素子領域上に、ゲート絶縁膜を形成
する工程と、このゲート絶縁膜を介して、前記素子分離
用絶縁膜との境界部分を含む、前記素子領域上に選択的
にゲート電極を形成する工程と、このゲート電極を境に
して、前記素子領域内にそれぞれＰ導電型の拡散層を形
成する工程とからなっている。
【００１７】この発明の半導体装置の製造方法によれ
ば、素子領域の表面部に浅い拡散層を形成するためのＮ
型不純物がパイルアップするのを抑制できるようにな
る。これにより、たとえばＰチャネル型ＭＯＳトランジ
スタにおいては、Ｎ型不純物がパイルアップすることに
よるキンク特性を緩和することが可能となるものであ
る。
ば、素子領域の表面部に浅い拡散層を形成するためのＮ
型不純物がパイルアップするのを抑制できるようにな
る。これにより、たとえばＰチャネル型ＭＯＳトランジ
スタにおいては、Ｎ型不純物がパイルアップすることに
よるキンク特性を緩和することが可能となるものであ
る。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかるＮチャネル型ＭＯＳトランジスタの
概略構成を示すものであり、同図（ａ）は平面図、同図
（ｂ）は図（ａ）のＢ−Ｂ線に沿う断面図、同図（ｃ）
は同じく図（ａ）のＣ−Ｃ線に沿う断面図である。な
お、ここでは、ＳＴＩ構造を採用してなるＣＭＯＳ構造
のＬＳＩにおける、Ｎチャネル型ＭＯＳトランジスタを
例に説明する。
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかるＮチャネル型ＭＯＳトランジスタの
概略構成を示すものであり、同図（ａ）は平面図、同図
（ｂ）は図（ａ）のＢ−Ｂ線に沿う断面図、同図（ｃ）
は同じく図（ａ）のＣ−Ｃ線に沿う断面図である。な
お、ここでは、ＳＴＩ構造を採用してなるＣＭＯＳ構造
のＬＳＩにおける、Ｎチャネル型ＭＯＳトランジスタを
例に説明する。
【００１９】たとえば、Ｎ型シリコン基板１１の一部に
は、その上面がＮ型シリコン基板１１の表面より突出す
るようにして素子分離用絶縁膜１２が埋め込まれて、Ｓ
ＴＩ構造の素子分離領域１３が形成されている。
は、その上面がＮ型シリコン基板１１の表面より突出す
るようにして素子分離用絶縁膜１２が埋め込まれて、Ｓ
ＴＩ構造の素子分離領域１３が形成されている。
【００２０】この素子分離領域１３によって囲まれた素
子領域１４に対応する、上記Ｎ型シリコン基板１１内に
はＰ型ウェル領域（Ｐ導電型の半導体層）１５が形成さ
れている。また、上記Ｐ型ウェル領域１５の表面部に
は、チャネル領域となるＰ型の浅い拡散層１６が形成さ
れている。
子領域１４に対応する、上記Ｎ型シリコン基板１１内に
はＰ型ウェル領域（Ｐ導電型の半導体層）１５が形成さ
れている。また、上記Ｐ型ウェル領域１５の表面部に
は、チャネル領域となるＰ型の浅い拡散層１６が形成さ
れている。
【００２１】そして、上記素子領域１４上にはシリコン
酸化膜（ゲート絶縁膜）１７が選択的に設けられ、さら
に、このシリコン酸化膜１７上に、上記素子分離用絶縁
膜１２の一部上にまたがるようにポリシリコン膜からな
るゲート電極１８が設けられている。
酸化膜（ゲート絶縁膜）１７が選択的に設けられ、さら
に、このシリコン酸化膜１７上に、上記素子分離用絶縁
膜１２の一部上にまたがるようにポリシリコン膜からな
るゲート電極１８が設けられている。
【００２２】シリコン酸化膜１７は、上記素子分離用絶
縁膜１２の近傍での膜厚が他の部分での膜厚よりも厚く
形成されている。また、このゲート電極１８を境にし
て、上記素子領域１４の表面部には、それぞれ、Ｎ導電
型の拡散層からなるソース・ドレイン領域１９ａ，１９
ｂが形成されている。
縁膜１２の近傍での膜厚が他の部分での膜厚よりも厚く
形成されている。また、このゲート電極１８を境にし
て、上記素子領域１４の表面部には、それぞれ、Ｎ導電
型の拡散層からなるソース・ドレイン領域１９ａ，１９
ｂが形成されている。
【００２３】このような構成によれば、素子分離用絶縁
膜１２の近傍の厚いシリコン酸化膜１７によって、たと
えば、Ｐ型ウェル領域１５や浅い拡散層１６の形成に用
いられるホウ素（Ｂ）などのＰ型不純物のアウトディフ
ューズに起因する、素子分離領域１３の近傍でのしきい
値の低下を減少できるようになる。これにより、電界が
集中する素子分離領域１３の近傍でしきい値が下がるこ
とによるキンク特性を緩和することが可能となるもので
ある。
膜１２の近傍の厚いシリコン酸化膜１７によって、たと
えば、Ｐ型ウェル領域１５や浅い拡散層１６の形成に用
いられるホウ素（Ｂ）などのＰ型不純物のアウトディフ
ューズに起因する、素子分離領域１３の近傍でのしきい
値の低下を減少できるようになる。これにより、電界が
集中する素子分離領域１３の近傍でしきい値が下がるこ
とによるキンク特性を緩和することが可能となるもので
ある。
【００２４】図２は、上記した構成のＮチャネル型ＭＯ
Ｓトランジスタの、電流−電圧特性曲線を示すものであ
る。この図からも明らかなように、素子分離用絶縁膜１
２の近傍のシリコン酸化膜１７の膜厚を厚くすること
で、キンク特性の改善が可能となるため、Ｎチャネル型
ＭＯＳトランジスタの性能を容易に向上できるようにな
るものである。
Ｓトランジスタの、電流−電圧特性曲線を示すものであ
る。この図からも明らかなように、素子分離用絶縁膜１
２の近傍のシリコン酸化膜１７の膜厚を厚くすること
で、キンク特性の改善が可能となるため、Ｎチャネル型
ＭＯＳトランジスタの性能を容易に向上できるようにな
るものである。
【００２５】次に、図３ないし図１０を参照して、上記
したＮチャネル型ＭＯＳトランジスタの製造方法につい
て説明する。なお、各図は、図１（ｃ）に示したＮチャ
ネル型ＭＯＳトランジスタのＣ−Ｃ線に沿う断面にそれ
ぞれ対応するものである。
したＮチャネル型ＭＯＳトランジスタの製造方法につい
て説明する。なお、各図は、図１（ｃ）に示したＮチャ
ネル型ＭＯＳトランジスタのＣ−Ｃ線に沿う断面にそれ
ぞれ対応するものである。
【００２６】たとえば、ＳＴＩ構造を採用してなるＣＭ
ＯＳ構造のＬＳＩにおいて、Ｎ型シリコン基板１１のＰ
型ウェル領域１５内にＮチャネル型ＭＯＳトランジスタ
を形成する場合、まず、Ｎ型シリコン基板１１上に、順
に、ＳｉＯ2 膜２１、ＳｉＮ膜２２、および、ＳｉＯ2
膜２３を堆積させる。
ＯＳ構造のＬＳＩにおいて、Ｎ型シリコン基板１１のＰ
型ウェル領域１５内にＮチャネル型ＭＯＳトランジスタ
を形成する場合、まず、Ｎ型シリコン基板１１上に、順
に、ＳｉＯ2 膜２１、ＳｉＮ膜２２、および、ＳｉＯ2
膜２３を堆積させる。
【００２７】その際、上記ＳｉＯ2 膜２１および上記Ｓ
ｉＮ膜２２は、たとえば、そのトータルの膜厚が１５０
０オングストローム程度となるように形成する。そし
て、レジストパターン２４をマスクに、上記ＳｉＯ2 膜
２１、上記ＳｉＮ膜２２、および、上記ＳｉＯ2 膜２３
をそれぞれエッチングし、上記素子分離領域１３の形成
位置に対応する、上記Ｎ型シリコン基板１１の表面を露
出させる（以上、図３参照）。
ｉＮ膜２２は、たとえば、そのトータルの膜厚が１５０
０オングストローム程度となるように形成する。そし
て、レジストパターン２４をマスクに、上記ＳｉＯ2 膜
２１、上記ＳｉＮ膜２２、および、上記ＳｉＯ2 膜２３
をそれぞれエッチングし、上記素子分離領域１３の形成
位置に対応する、上記Ｎ型シリコン基板１１の表面を露
出させる（以上、図３参照）。
【００２８】次いで、上記レジストパターン２４を剥離
した後、上記ＳｉＯ2 膜２１、上記ＳｉＮ膜２２、およ
び、上記ＳｉＯ2 膜２３をそれぞれマスクに上記Ｎ型シ
リコン基板１１をエッチングして、上記素子分離領域１
３を形成するためのトレンチ溝１３ａを形成する（図４
参照）。
した後、上記ＳｉＯ2 膜２１、上記ＳｉＮ膜２２、およ
び、上記ＳｉＯ2 膜２３をそれぞれマスクに上記Ｎ型シ
リコン基板１１をエッチングして、上記素子分離領域１
３を形成するためのトレンチ溝１３ａを形成する（図４
参照）。
【００２９】次いで、全面にＳｉＯ2 膜２５を堆積させ
て上記トレンチ溝１３ａ内を埋め込んだ後、上記ＳｉＮ
膜２２をストッパに、その上面をＣＭＰ（化学的機械研
磨）法などによって平坦化する（図５参照）。
て上記トレンチ溝１３ａ内を埋め込んだ後、上記ＳｉＮ
膜２２をストッパに、その上面をＣＭＰ（化学的機械研
磨）法などによって平坦化する（図５参照）。
【００３０】次いで、上記Ｎ型シリコン基板１１上に残
存する、上記ＳｉＯ2 膜２１および上記ＳｉＮ膜２２を
それぞれ除去する。こうして、上記Ｎ型シリコン基板１
１の表面より約１５００オングストロームの高さで突出
する素子分離用絶縁膜１２を形成することで、ＳＴＩ構
造の素子分離領域１３を形成する（図６参照）。
存する、上記ＳｉＯ2 膜２１および上記ＳｉＮ膜２２を
それぞれ除去する。こうして、上記Ｎ型シリコン基板１
１の表面より約１５００オングストロームの高さで突出
する素子分離用絶縁膜１２を形成することで、ＳＴＩ構
造の素子分離領域１３を形成する（図６参照）。
【００３１】次いで、上記素子分離領域１３を除く、上
記Ｎ型シリコン基板１１上の素子領域１４に対して、ホ
ウ素などのＰ型不純物をイオン注入する。そして、それ
を熱拡散させて、上記Ｎ型シリコン基板１１内に上記Ｐ
型ウェル領域１５を、また、上記Ｐ型ウェル領域１５の
表面部に上記浅い拡散層１６を、それぞれ形成する（図
７参照）。
記Ｎ型シリコン基板１１上の素子領域１４に対して、ホ
ウ素などのＰ型不純物をイオン注入する。そして、それ
を熱拡散させて、上記Ｎ型シリコン基板１１内に上記Ｐ
型ウェル領域１５を、また、上記Ｐ型ウェル領域１５の
表面部に上記浅い拡散層１６を、それぞれ形成する（図
７参照）。
【００３２】次いで、たとえば、全面にＣＶＤ（化学気
相成長）法によってＳｉＮ膜を１０００オングストロー
ム程度の膜厚により堆積させる。この後、そのＳｉＮ膜
を反応性イオンエッチング法により異方的にエッチング
して、上記Ｎ型シリコン基板１１の表面より突出する上
記素子分離用絶縁膜１２の側壁部分に、それぞれ側壁絶
縁膜（サイドウォール）２６を形成する（図８参照）。
相成長）法によってＳｉＮ膜を１０００オングストロー
ム程度の膜厚により堆積させる。この後、そのＳｉＮ膜
を反応性イオンエッチング法により異方的にエッチング
して、上記Ｎ型シリコン基板１１の表面より突出する上
記素子分離用絶縁膜１２の側壁部分に、それぞれ側壁絶
縁膜（サイドウォール）２６を形成する（図８参照）。
【００３３】次いで、上記Ｎ型シリコン基板１１上の、
Ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレ
ジスト（図示していない）によって被覆する。そして、
Ｎチャネル型ＭＯＳトランジスタの形成領域に対応す
る、上記浅い拡散層１６の表面に選択的に窒素（Ｎ）不
純物をイオン注入して窒素不純物層２７を形成する（図
９参照）。
Ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレ
ジスト（図示していない）によって被覆する。そして、
Ｎチャネル型ＭＯＳトランジスタの形成領域に対応す
る、上記浅い拡散層１６の表面に選択的に窒素（Ｎ）不
純物をイオン注入して窒素不純物層２７を形成する（図
９参照）。
【００３４】次いで、上記フォトレジストを剥離した
後、たとえば、燐酸（Ｈ3 ＰＯ4 ）を用いて上記側壁絶
縁膜２６を除去する。そして、酸素を含む雰囲気中にて
熱酸化させることにより、上記シリコン酸化膜１７を形
成する（図１０参照）。
後、たとえば、燐酸（Ｈ3 ＰＯ4 ）を用いて上記側壁絶
縁膜２６を除去する。そして、酸素を含む雰囲気中にて
熱酸化させることにより、上記シリコン酸化膜１７を形
成する（図１０参照）。
【００３５】この場合、図９に示すように、上記窒素不
純物は、上記側壁絶縁膜２６が形成されている上記素子
分離領域１３の近傍へのイオン注入が阻止され、上記素
子分離領域１３の近傍以外の部分にのみ、上記窒素不純
物層２７が形成されることになる。
純物は、上記側壁絶縁膜２６が形成されている上記素子
分離領域１３の近傍へのイオン注入が阻止され、上記素
子分離領域１３の近傍以外の部分にのみ、上記窒素不純
物層２７が形成されることになる。
【００３６】このため、図１０に示すように、窒素不純
物がイオン注入されている領域での酸化レートが、窒素
不純物がイオン注入されていない領域での酸化レートよ
りも遅くなることによって、上記側壁絶縁膜２６を形成
してあった上記素子分離領域１３の近傍のみ、上記シリ
コン酸化膜１７は選択的に厚く形成される。
物がイオン注入されている領域での酸化レートが、窒素
不純物がイオン注入されていない領域での酸化レートよ
りも遅くなることによって、上記側壁絶縁膜２６を形成
してあった上記素子分離領域１３の近傍のみ、上記シリ
コン酸化膜１７は選択的に厚く形成される。
【００３７】すなわち、上記シリコン酸化膜１７は、上
記素子分離領域１３の近傍において、他の部分よりも厚
く形成される。したがって、上述したように、たとえＰ
型不純物が熱処理によってアウトディフューズしたとし
ても、上記素子分離領域１３の近傍でのしきい値の低下
を減少させることが可能となって、キンク特性を緩和で
きるようになるものである。
記素子分離領域１３の近傍において、他の部分よりも厚
く形成される。したがって、上述したように、たとえＰ
型不純物が熱処理によってアウトディフューズしたとし
ても、上記素子分離領域１３の近傍でのしきい値の低下
を減少させることが可能となって、キンク特性を緩和で
きるようになるものである。
【００３８】しかる後、ＣＶＤ法によって全面にポリシ
リコン膜を堆積させ、それをリソグラフィー法によりパ
ターニングすることで、上記ゲート電極１８を形成す
る。また、上記浅い拡散層１６の表面部に対して選択的
にリン（Ｐ）などのＮ型不純物をイオン注入して、上記
ソース・ドレイン領域１９ａ，１９ｂを形成することに
より、図１に示した構成のＮチャネル型ＭＯＳトランジ
スタが完成される。
リコン膜を堆積させ、それをリソグラフィー法によりパ
ターニングすることで、上記ゲート電極１８を形成す
る。また、上記浅い拡散層１６の表面部に対して選択的
にリン（Ｐ）などのＮ型不純物をイオン注入して、上記
ソース・ドレイン領域１９ａ，１９ｂを形成することに
より、図１に示した構成のＮチャネル型ＭＯＳトランジ
スタが完成される。
【００３９】このような構成のＮチャネル型ＭＯＳトラ
ンジスタによれば、窒素不純物を選択的にイオン注入
し、ゲート絶縁膜となるシリコン酸化膜の膜厚を局所的
に変化させることで、素子分離領域の近傍における膜厚
が、他の部分よりも厚いシリコン酸化膜を形成するよう
にしている。これにより、Ｐ型不純物が熱処理によって
アウトディフューズしたとしても、素子分離領域の近傍
でしきい値が下がることによるキンク特性を緩和するこ
とが可能となる。したがって、キンク特性の改善が可能
となって、Ｎチャネル型ＭＯＳトランジスタの性能を容
易に向上できるようになるものである。
ンジスタによれば、窒素不純物を選択的にイオン注入
し、ゲート絶縁膜となるシリコン酸化膜の膜厚を局所的
に変化させることで、素子分離領域の近傍における膜厚
が、他の部分よりも厚いシリコン酸化膜を形成するよう
にしている。これにより、Ｐ型不純物が熱処理によって
アウトディフューズしたとしても、素子分離領域の近傍
でしきい値が下がることによるキンク特性を緩和するこ
とが可能となる。したがって、キンク特性の改善が可能
となって、Ｎチャネル型ＭＯＳトランジスタの性能を容
易に向上できるようになるものである。
【００４０】なお、上記した本発明の実施の第一の形態
においては、Ｎ型シリコン基板上に形成されたＣＭＯＳ
構造のＮチャネル型ＭＯＳトランジスタに適用した場合
を例に説明したが、これに限らず、たとえばＰ導電型の
半導体層を基板とする、ＣＭＯＳ構造／ＭＯＳ構造のＮ
チャネル型ＭＯＳトランジスタにも同様に適用できる。
においては、Ｎ型シリコン基板上に形成されたＣＭＯＳ
構造のＮチャネル型ＭＯＳトランジスタに適用した場合
を例に説明したが、これに限らず、たとえばＰ導電型の
半導体層を基板とする、ＣＭＯＳ構造／ＭＯＳ構造のＮ
チャネル型ＭＯＳトランジスタにも同様に適用できる。
【００４１】また、ゲート電極としては、ポリシリコン
膜のみを用いて形成する場合に限らず、たとえばポリシ
リコン膜上にタングステンシリサイド（ＷＳｉ）などの
シリサイド膜を積層してなる積層構造を有して形成する
ことも可能であり、さらには、アモルファスシリコン膜
やポリシリコン膜とタングステン（Ｗ）などの金属膜と
からなる積層構造を有して形成するようにしても良い。
膜のみを用いて形成する場合に限らず、たとえばポリシ
リコン膜上にタングステンシリサイド（ＷＳｉ）などの
シリサイド膜を積層してなる積層構造を有して形成する
ことも可能であり、さらには、アモルファスシリコン膜
やポリシリコン膜とタングステン（Ｗ）などの金属膜と
からなる積層構造を有して形成するようにしても良い。
【００４２】いずれの場合においても、ゲート電極の面
積抵抗をより低抵抗化できるようになるため、Ｎチャネ
ル型ＭＯＳトランジスタのさらなる高性能化が容易に可
能となる。
積抵抗をより低抵抗化できるようになるため、Ｎチャネ
ル型ＭＯＳトランジスタのさらなる高性能化が容易に可
能となる。
【００４３】図１１ないし図１４は、本発明の実施の第
二の形態にかかるＰチャネル型ＭＯＳトランジスタの製
造方法を概略的に示すものである。なお、ここでは、Ｓ
ＴＩ構造を採用してなるＣＭＯＳ構造のＬＳＩにおけ
る、Ｐチャネル型ＭＯＳトランジスタを例に説明する。
二の形態にかかるＰチャネル型ＭＯＳトランジスタの製
造方法を概略的に示すものである。なお、ここでは、Ｓ
ＴＩ構造を採用してなるＣＭＯＳ構造のＬＳＩにおけ
る、Ｐチャネル型ＭＯＳトランジスタを例に説明する。
【００４４】たとえば、ＳＴＩ構造を採用してなるＣＭ
ＯＳ構造のＬＳＩにおいて、Ｐ型シリコン基板のＮ型ウ
ェル領域内にＰチャネル型ＭＯＳトランジスタを形成す
る場合、上述した、Ｎ型シリコン基板１１のＰ型ウェル
領域１５内にＮチャネル型ＭＯＳトランジスタを形成す
る場合と同様の方法（図３〜図６参照）により、Ｐ型シ
リコン基板３１の表面より約１５００オングストローム
の高さで突出する素子分離用絶縁膜３２を形成すること
で、ＳＴＩ構造の素子分離領域３３を形成する。
ＯＳ構造のＬＳＩにおいて、Ｐ型シリコン基板のＮ型ウ
ェル領域内にＰチャネル型ＭＯＳトランジスタを形成す
る場合、上述した、Ｎ型シリコン基板１１のＰ型ウェル
領域１５内にＮチャネル型ＭＯＳトランジスタを形成す
る場合と同様の方法（図３〜図６参照）により、Ｐ型シ
リコン基板３１の表面より約１５００オングストローム
の高さで突出する素子分離用絶縁膜３２を形成すること
で、ＳＴＩ構造の素子分離領域３３を形成する。
【００４５】また、上記素子分離領域３３を除く、上記
Ｐ型シリコン基板３１の素子領域３４に対して、リン
（Ｐ）などのＮ型不純物をイオン注入する。そして、そ
れを熱拡散させて、上記Ｐ型シリコン基板３１内にＮ型
ウェル領域３５を形成する（以上、図１１参照）。
Ｐ型シリコン基板３１の素子領域３４に対して、リン
（Ｐ）などのＮ型不純物をイオン注入する。そして、そ
れを熱拡散させて、上記Ｐ型シリコン基板３１内にＮ型
ウェル領域３５を形成する（以上、図１１参照）。
【００４６】次いで、たとえば、全面にＣＶＤ法によっ
てＳｉＮ膜を１０００オングストローム程度の膜厚によ
り堆積させる。この後、そのＳｉＮ膜を反応性イオンエ
ッチング法により異方的にエッチングして、上記Ｐ型シ
リコン基板３１の表面より突出する上記素子分離用絶縁
膜３２の側壁部分に、それぞれ側壁絶縁膜３６を形成す
る。
てＳｉＮ膜を１０００オングストローム程度の膜厚によ
り堆積させる。この後、そのＳｉＮ膜を反応性イオンエ
ッチング法により異方的にエッチングして、上記Ｐ型シ
リコン基板３１の表面より突出する上記素子分離用絶縁
膜３２の側壁部分に、それぞれ側壁絶縁膜３６を形成す
る。
【００４７】また、上記Ｐ型シリコン基板３１上の、Ｎ
チャネル型ＭＯＳトランジスタの形成領域をフォトレジ
スト（図示していない）によって被覆する。そして、Ｐ
チャネル型ＭＯＳトランジスタの形成領域に対応する、
上記Ｎ型ウェル領域３５の表面に選択的にリンや砒素
（Ａｓ）などのＮ型不純物をイオン注入して、チャネル
領域となるＮ型の浅い拡散層３７を形成する（以上、図
１２参照）。
チャネル型ＭＯＳトランジスタの形成領域をフォトレジ
スト（図示していない）によって被覆する。そして、Ｐ
チャネル型ＭＯＳトランジスタの形成領域に対応する、
上記Ｎ型ウェル領域３５の表面に選択的にリンや砒素
（Ａｓ）などのＮ型不純物をイオン注入して、チャネル
領域となるＮ型の浅い拡散層３７を形成する（以上、図
１２参照）。
【００４８】次いで、上記フォトレジストを剥離した
後、たとえば、燐酸（Ｈ3 ＰＯ4 ）を用いて上記側壁絶
縁膜３６を除去する。そして、酸素を含む雰囲気中にて
熱酸化させることにより、上記素子領域３４に対応す
る、上記Ｎ型ウェル領域３５の表面上にゲート絶縁膜と
してのシリコン酸化膜３８をほぼ均一の膜厚により形成
する（図１３参照）。
後、たとえば、燐酸（Ｈ3 ＰＯ4 ）を用いて上記側壁絶
縁膜３６を除去する。そして、酸素を含む雰囲気中にて
熱酸化させることにより、上記素子領域３４に対応す
る、上記Ｎ型ウェル領域３５の表面上にゲート絶縁膜と
してのシリコン酸化膜３８をほぼ均一の膜厚により形成
する（図１３参照）。
【００４９】この場合、図１２に示すように、上記素子
分離用絶縁膜３２の突出部分には上記側壁絶縁膜３６が
形成されており、その側壁絶縁膜３６が形成されている
上記素子分離領域３３の近傍へのＮ型不純物のイオン注
入が阻止される。
分離用絶縁膜３２の突出部分には上記側壁絶縁膜３６が
形成されており、その側壁絶縁膜３６が形成されている
上記素子分離領域３３の近傍へのＮ型不純物のイオン注
入が阻止される。
【００５０】このため、図１３に示すように、上記素子
分離領域３３の近傍においては、上記浅い拡散層３７の
形成が不十分となる。すなわち、上記側壁絶縁膜３６の
存在によって、上記浅い拡散層３７を形成するためのＮ
型不純物の、上記素子分離領域３３の近傍へのイオン注
入を阻止できるようになる。したがって、上記素子分離
領域３３の近傍において、上記浅い拡散層３７を十分に
形成することができなくなる結果、たとえ熱処理によっ
てＮ型不純物が拡散したとしても、このＮ型不純物が上
記Ｐ型シリコン基板３１の表面にパイルアップすること
によるキンク特性を緩和できるようになるものである。
分離領域３３の近傍においては、上記浅い拡散層３７の
形成が不十分となる。すなわち、上記側壁絶縁膜３６の
存在によって、上記浅い拡散層３７を形成するためのＮ
型不純物の、上記素子分離領域３３の近傍へのイオン注
入を阻止できるようになる。したがって、上記素子分離
領域３３の近傍において、上記浅い拡散層３７を十分に
形成することができなくなる結果、たとえ熱処理によっ
てＮ型不純物が拡散したとしても、このＮ型不純物が上
記Ｐ型シリコン基板３１の表面にパイルアップすること
によるキンク特性を緩和できるようになるものである。
【００５１】しかる後、ＣＶＤ法によって全面にポリシ
リコン膜を堆積させ、それをリソグラフィー法によりパ
ターニングすることで、上記シリコン酸化膜３８上に、
上記素子分離用絶縁膜３２の一部上にまたがるようにゲ
ート電極３９を形成する。
リコン膜を堆積させ、それをリソグラフィー法によりパ
ターニングすることで、上記シリコン酸化膜３８上に、
上記素子分離用絶縁膜３２の一部上にまたがるようにゲ
ート電極３９を形成する。
【００５２】また、上記素子領域３４の表面部に対して
選択的にホウ素などのＰ型不純物をイオン注入して、Ｐ
導電型の拡散層からなるソース・ドレイン領域（図示し
ていない）を形成することで、図１４に示すように、Ｐ
型シリコン基板３１のＮ型ウェル領域３５内にＰチャネ
ル型ＭＯＳトランジスタが形成される。
選択的にホウ素などのＰ型不純物をイオン注入して、Ｐ
導電型の拡散層からなるソース・ドレイン領域（図示し
ていない）を形成することで、図１４に示すように、Ｐ
型シリコン基板３１のＮ型ウェル領域３５内にＰチャネ
ル型ＭＯＳトランジスタが形成される。
【００５３】このような構成のＰチャネル型ＭＯＳトラ
ンジスタによれば、Ｎ型不純物がパイルアップすること
によるキンク特性を改善することが可能となって、Ｐチ
ャネル型ＭＯＳトランジスタの性能を容易に向上できる
ようになるものである。
ンジスタによれば、Ｎ型不純物がパイルアップすること
によるキンク特性を改善することが可能となって、Ｐチ
ャネル型ＭＯＳトランジスタの性能を容易に向上できる
ようになるものである。
【００５４】なお、上記した本発明の実施の第二の形態
にかかるＰチャネル型ＭＯＳトランジスタにおいては、
Ｐ型シリコン基板上に形成されたＣＭＯＳ構造のＰチャ
ネル型ＭＯＳトランジスタに限らず、たとえばＮ導電型
の半導体層を基板とする、ＣＭＯＳ構造／ＭＯＳ構造の
Ｐチャネル型ＭＯＳトランジスタにも同様に適用でき
る。
にかかるＰチャネル型ＭＯＳトランジスタにおいては、
Ｐ型シリコン基板上に形成されたＣＭＯＳ構造のＰチャ
ネル型ＭＯＳトランジスタに限らず、たとえばＮ導電型
の半導体層を基板とする、ＣＭＯＳ構造／ＭＯＳ構造の
Ｐチャネル型ＭＯＳトランジスタにも同様に適用でき
る。
【００５５】また、ゲート電極としては、上記した本発
明の実施の第一の形態にかかるＮチャネル型ＭＯＳトラ
ンジスタの場合と同様に、たとえばポリシリコン膜上に
タングステンシリサイド（ＷＳｉ）などのシリサイド膜
を積層してなる積層構造を有して形成することも可能で
あり、さらには、アモルファスシリコン膜やポリシリコ
ン膜とタングステン（Ｗ）などの金属膜とからなる積層
構造を有して形成するようにしても良い。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
明の実施の第一の形態にかかるＮチャネル型ＭＯＳトラ
ンジスタの場合と同様に、たとえばポリシリコン膜上に
タングステンシリサイド（ＷＳｉ）などのシリサイド膜
を積層してなる積層構造を有して形成することも可能で
あり、さらには、アモルファスシリコン膜やポリシリコ
ン膜とタングステン（Ｗ）などの金属膜とからなる積層
構造を有して形成するようにしても良い。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
【００５６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、キンク特性を改善でき、ＭＯＳトランジスタの性能
を向上させることが可能な半導体装置およびその製造方
法を提供できる。
ば、キンク特性を改善でき、ＭＯＳトランジスタの性能
を向上させることが可能な半導体装置およびその製造方
法を提供できる。
【図１】この発明の実施の第一の形態にかかる、Ｎチャ
ネル型ＭＯＳトランジスタの概略を示す構成図。
ネル型ＭＯＳトランジスタの概略を示す構成図。
【図２】同じく、かかるＮチャネル型ＭＯＳトランジス
タの電流−電圧特性曲線を示す特性図。
タの電流−電圧特性曲線を示す特性図。
【図３】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図４】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図５】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図６】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図７】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図８】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図９】同じく、かかるＮチャネル型ＭＯＳトランジス
タの製造プロセスを説明するために示す概略断面図。
タの製造プロセスを説明するために示す概略断面図。
【図１０】同じく、かかるＮチャネル型ＭＯＳトランジ
スタの製造プロセスを説明するために示す概略断面図。
スタの製造プロセスを説明するために示す概略断面図。
【図１１】この発明の実施の第二の形態にかかる、Ｐチ
ャネル型ＭＯＳトランジスタの製造プロセスを説明する
ために示す概略断面図。
ャネル型ＭＯＳトランジスタの製造プロセスを説明する
ために示す概略断面図。
【図１２】同じく、かかるＰチャネル型ＭＯＳトランジ
スタの製造プロセスを説明するために示す概略断面図。
スタの製造プロセスを説明するために示す概略断面図。
【図１３】同じく、かかるＰチャネル型ＭＯＳトランジ
スタの製造プロセスを説明するために示す概略断面図。
スタの製造プロセスを説明するために示す概略断面図。
【図１４】同じく、かかるＰチャネル型ＭＯＳトランジ
スタの製造プロセスを説明するために示す概略断面図。
スタの製造プロセスを説明するために示す概略断面図。
【図１５】従来技術とその問題点を説明するために示
す、Ｎチャネル型ＭＯＳトランジスタの概略断面図。
す、Ｎチャネル型ＭＯＳトランジスタの概略断面図。
【図１６】同じく、従来のＮチャネル型ＭＯＳトランジ
スタの電流−電圧特性曲線を示す特性図。
スタの電流−電圧特性曲線を示す特性図。
１１…Ｎ型シリコン基板 １２…素子分離用絶縁膜 １３…素子分離領域 １３ａ…トレンチ溝 １４…素子領域 １５…Ｐ型ウェル領域 １６…浅い拡散層 １７…シリコン酸化膜 １８…ゲート電極 １９ａ，１９ｂ…ソース・ドレイン領域 ２１…ＳｉＯ2 膜 ２２…ＳｉＮ膜 ２３…ＳｉＯ2 膜 ２４…レジストパターン ２５…ＳｉＯ2 膜 ２６…側壁絶縁膜 ２７…窒素不純物層 ３１…Ｐ型シリコン基板 ３２…素子分離用絶縁膜 ３３…素子分離領域 ３４…素子領域 ３５…Ｎ型ウェル領域 ３６…側壁絶縁膜 ３７…浅い拡散層 ３８…シリコン酸化膜 ３９…ゲート電極
Claims (6)
- 【請求項１】 Ｐ導電型の半導体層と、 この半導体層の表面より突出して形成された埋め込み素
子分離用絶縁膜と、 この埋め込み素子分離用絶縁膜によって囲まれた、前記
半導体層の素子領域に対応して設けられたＰ導電型の浅
い拡散層と、 前記素子領域上に設けられた、前記埋め込み素子分離用
絶縁膜の近傍での膜厚が他の部分での膜厚よりも厚く形
成されたゲート絶縁膜と、 前記埋め込み素子分離用絶縁膜との境界部分を含む、前
記素子領域上に前記ゲート絶縁膜を介して選択的に設け
られたゲート電極と、 このゲート電極を境にして、前記素子領域内にそれぞれ
設けられたＮ導電型の拡散層とを具備したことを特徴と
する半導体装置。 - 【請求項２】 半導体基板の一部に、その上面が前記半
導体基板の表面より突出するようにして素子分離用絶縁
膜を埋め込む工程と、 この素子分離用絶縁膜によって囲まれた、前記半導体基
板上の素子領域に対応してＰ導電型の浅い拡散層を形成
する工程と、 前記素子領域上に、前記素子分離用絶縁膜の近傍での膜
厚が他の部分での膜厚よりも厚くなるようにゲート絶縁
膜を形成する工程と、 このゲート絶縁膜を介して、前記素子分離用絶縁膜との
境界部分を含む、前記素子領域上に選択的にゲート電極
を形成する工程と、 このゲート電極を境にして、前記素子領域内にそれぞれ
Ｎ導電型の拡散層を形成する工程とからなることを特徴
とする半導体装置の製造方法。 - 【請求項３】 前記ゲート絶縁膜は、前記素子領域内に
窒素不純物を選択的にイオン注入した後、酸素を含む雰
囲気中で熱処理することによって形成されることを特徴
とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記窒素不純物をイオン注入する工程
は、前記素子分離用絶縁膜の突出部分に側壁を形成した
状態で行われることを特徴とする請求項３に記載の半導
体装置の製造方法。 - 【請求項５】 前記側壁を形成する工程は、前記浅い拡
散層を形成した後に行われることを特徴とする請求項４
に記載の半導体装置の製造方法。 - 【請求項６】 半導体基板の一部に、その上面が前記半
導体基板の表面より突出するようにして素子分離用絶縁
膜を埋め込む工程と、 この素子分離用絶縁膜の突出部分に側壁を形成する工程
と、 この側壁を介して、前記素子分離用絶縁膜によって囲ま
れた前記半導体基板の素子領域内にＮ導電型の浅い拡散
層を形成する工程と、 前記側壁を除去した後、前記素子領域上に、ゲート絶縁
膜を形成する工程と、 このゲート絶縁膜を介して、前記素子分離用絶縁膜との
境界部分を含む、前記素子領域上に選択的にゲート電極
を形成する工程と、 このゲート電極を境にして、前記素子領域内にそれぞれ
Ｐ導電型の拡散層を形成する工程とからなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7721898A JPH11274486A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7721898A JPH11274486A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274486A true JPH11274486A (ja) | 1999-10-08 |
Family
ID=13627721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7721898A Pending JPH11274486A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274486A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319889A (ja) * | 2000-03-31 | 2001-11-16 | Stmicroelectronics Sa | 集積回路内ｍｏｓトランジスタ及び活性領域形成方法 |
| KR100714306B1 (ko) | 2005-07-25 | 2007-05-02 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
| WO2017090455A1 (ja) * | 2015-11-25 | 2017-06-01 | ソニー株式会社 | 半導体装置、製造方法 |
-
1998
- 1998-03-25 JP JP7721898A patent/JPH11274486A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319889A (ja) * | 2000-03-31 | 2001-11-16 | Stmicroelectronics Sa | 集積回路内ｍｏｓトランジスタ及び活性領域形成方法 |
| KR100714306B1 (ko) | 2005-07-25 | 2007-05-02 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
| WO2017090455A1 (ja) * | 2015-11-25 | 2017-06-01 | ソニー株式会社 | 半導体装置、製造方法 |
| US10446596B2 (en) | 2015-11-25 | 2019-10-15 | Sony Corporation | Semiconductor device and production method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02164059A (ja) | 半導体デバイスの形成方法 | |
| JPH05267604A (ja) | 半導体装置の製造方法 | |
| JP2003037115A (ja) | 半導体装置の製造方法 | |
| JPH08222651A (ja) | 半導体装置およびその製造方法 | |
| JP4911826B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20040094802A1 (en) | Semiconductor device and method of forming the same | |
| JPH07273330A (ja) | 半導体装置及びその製造方法 | |
| JPH06333944A (ja) | 半導体装置 | |
| US6204185B1 (en) | Method for forming self-align stop layer for borderless contact process | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH11274486A (ja) | 半導体装置およびその製造方法 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JP3280734B2 (ja) | 半導体装置及びその製造方法 | |
| JP3038740B2 (ja) | 半導体装置の製造方法 | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JP3161367B2 (ja) | 半導体装置およびその製造方法 | |
| JP3116889B2 (ja) | 半導体装置の製造方法 | |
| JP2904068B2 (ja) | 半導体装置の製造方法 | |
| JPH0665221B2 (ja) | 半導体装置の製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JPH06232394A (ja) | 半導体装置の製造方法 | |
| JPH07211908A (ja) | Ｍｏｓ−ｆｅｔ製造方法 |