KR100714306B1 - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
반도체 소자 및 그 제조방법을 제공한다. 상기 반도체소자는 활성영역 및 상기 활성영역에 접하는 필드 영역을 갖는 반도체기판을 구비한다. 상기 필드 영역의 반도체기판 내에 제공되어 상기 활성영역을 한정하되, 상기 활성영역의 반도체기판 표면 보다 높은 돌출부를 갖는 트렌치 소자 분리막이 제공된다. 상기 트렌치 소자분리막과 상기 반도체기판 사이에 개재됨과 아울러서 상기 트렌치 소자분리막 돌출부의 측벽을 덮는 절연성 라이너 패턴이 제공된다. 상기 활성영역의 반도체기판 상에 제공되어 상기 활성영역의 반도체기판을 가로지르되, 상기 트렌치 소자분리막의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖는 게이트막 패턴이 제공된다. 상기 게이트막 패턴과 자기정렬되도록 상기 게이트막 패턴을 덮으며 상기 트렌치 소자분리막 상부으로 연장된 게이트 라인이 제공된다.
Description
도 1은 종래의 반도체소자를 나타낸 배치도이다.
도 2a 내지 도 2d는 종래의 반도체소자를 설명하기 위하여 도 1의 I-I′선을 따라 취해진 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위하여 나타낸 배치도이다.
도 4a 내지 도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위하여 도 3의 II-II′선을 따라 나타낸 단면도들이다.
도 4b 내지 도 7b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위하여 도 3의 III-III′선을 따라 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 특성 및 신뢰성이 개선된 반도체 소자 및 그 제조방법에 관한 것이다.
최근, 반도체소자의 집적도가 증가함에 따라, 트렌치 소자분리 기술이 반도 체소자의 제조에 널리 사용되고 있다. 상기 트렌치 소자분리 기술은 질화막을 마스크로 기판을 식각하여 트렌치를 형성하고, 이 트렌치 내에 절연막을 채워 소자간을 분리하는 것으로 통상 알려져 있다. 종래의 트렌치 소자분리 기술을 이용한 반도체 소자를 제조함에 있어서, 트렌치 내에 질화막으로된 라이너(liner)를 형성하지 않고 바로 절연막을 채워 소자분리막을 형성하는 경우에는 후속 열공정에 의한 산화에 의해 샐로우 피드(shallow pit)와 같은 결함이 발생할 수 있다. 이러한 결함은 소자의 전기적 특성을 열화시키고, pn 접합영역에서 누설전류가 발생하여 소자의 아이솔레이션 특성에 치명적인 영향을 줄 수 있다.
상기한 바와 같은 문제점을 해결하기 위하여, 트렌치 소자분리 기술을 이용하여 소자분리막 형성시 트렌치 내에 실리콘 질화막으로 된 절연성 라이너를 형성하는 기술이 제안된 바 있다. 예를 들어, 미국 특허 제 5,447,884호에 "얇은 질화막 라이너를 갖는 셸로우 트렌치 소자분리막(Shallow trench isolation with thin nitride liner)"라는 제목으로 페이(Fahey et al.)에 의하여 개시된바 있다.
도 1은 종래의 반도체소자를 설명하기 위하여 나타낸 배치도이다. 도 2a 내지 도 2d는 종래의 반도체소자의 제조방법을 설명하기 위하여 도 1의 I-I′선을 따라 취해진 단면도들이다.
도 1 및 도 2a를 참조하면, 소자가 형성될 활성 영역(A)과 소자간을 분리하기 위한 소자분리막이 형성될 필드영역(F)을 구비한 실리콘 기판인 반도체 기판(1)이 제공된다. 상기 활성영역(A)의 반도체기판 상에 패드산화막(5) 및 패드 질화막(10)을 차례로 형성하여 상기 필드영역(F)의 반도체기판을 노출시킨다. 상기 패드 산화막(5)은 열산화막으로 형성되고, 상기 패드 질화막(10)은 실리콘 질화막으로 형성된다. 상기 패드 질화막(10)을 식각마스크로 하여 노출된 상기 필드영역(F)의 반도체 기판(1)을 식각하여 트렌치(15)를 형성한다.
도 1 및 도 2b를 참조하면, 상기 트렌치(15)를 갖는 기판을 열산화시키어 상기 트렌치(15)의 내벽에 버퍼 산화막(20)을 형성한다. 이어서, 상기 버퍼 산화막(20)을 갖는 기판의 전면 상에 콘포멀한 절연성 라이너(25)를 형성한다. 상기 절연성 라이너(25)는 실리콘 질화막으로 형성된다. 상기 버퍼산화막(20)은 상기 트렌치(15)를 형성하기 위한 기판 식각시에 발생하는 손상을 치유(curing)하고 상기 질화막으로 된 절연성 라이너(25)와의 스트레스 및 트랩센터(trap center)의 발생을 방지하기 위하여 형성한다. 특히, 실리콘 질화막으로 이루어진 상기 절연성 라이너(25)를 이용하여 상기 트렌치 내부(15)의 산화를 방지할 경우, 상기 절연성 라이너(25) 내부 또는 상기 절연성 라이너(25)와 상기 버퍼 산화막(20) 사이의 계면에서 전하를 띤 입자(electrical charge)가 트랩(trap)되어 상기 트렌치(15)의 측벽에 반대 전하를 띤 입자를 커플링(coupling) 시킨다. 따라서, 상기 절연성 라이너(25) 내부 또는 상기 절연성 라이너(25)와 상기 버퍼 산화막(20) 사이의 계면에서 전하를 띤 입자(electrical charge)가 트랩(trap)되는 것을 억제하기 위하여 상기 버퍼 산화막(20)의 두께를 두껍게 형성해야 한다. 따라서, 소자의 고집적화가 진행되더라도 상기 버퍼 산화막(20)의 두께를 줄이는데 어려움이 있다. 이어서, 상기 절연성 라이너(25)를 갖는 기판 상에 상기 트렌치(15)를 채우는 예비 트렌치 소자분리막(30)을 형성한다.
이어서, 도 2c에 도시된 바와 같이 상기 패드 질화막(10)의 상부면이 노출될때까지 상기 예비 트렌치 소자분리막(30)을 화학기계적 연마 기술을 사용하여 평탄화시킨다. 그 결과, 상기 트렌치 소자분리막(30a)이 형성됨과 아울러서 절연성 라이너 패턴(25a)이 형성된다.
도 1 및 도 2d를 참조하면, 상기 노출된 패드 질화막(10)을 인산 용액을 포함하는 화학 용액으로 제거하여 상기 패드 산화막(10)의 상부면을 노출시킨다. 이어서, 상기 활성영역(A)의 반도체기판을 노출시키도록 상기 패드 산화막(10)을 불산용액을 포함하는 화학 용액을 사용하여 제거한다. 여기서, 상기 패드 질화막(10)을 제거하는 동안에 상기 절연성 라이너 패턴(25a)이 과도 식각되어 상기 트렌치(15)의 상부 가장자리에 인접한 영역들에 덴트 영역, 즉 리세스된 영역이 형성될 수 있다. 또한, 상기 패드 산화막(5)을 제거하는 동안에 상기 트렌치 소자분리막(30a)의 상부면이 도 2d에 도시된 바와 같이 낮아질 수 있다. 이어서, 상기 활성영역(A)의 반도체기판 상에 게이트 산화막(35)을 형성한다. 상기 게이트 산화막(35)을 갖는 기판 상에 상기 활성영역(A) 상을 가로지르며 상기 트렌치 소자분리막(30a) 상부로 연장된 게이트 전극(40)을 형성한다. 이어서, 상기 게이트 전극(40)의 양측에 위치한 활성영역(A)의 반도체기판 내에 소스 영역(S) 및 드레인 영역(D)을 형성한다. 그 결과, 상기 게이트 전극(40), 상기 게이트 산화막(35), 상기 소스 영역(S), 및 상기 드레인 영역(D)으로 구성되는 모스 트랜지스터가 형성될 수 있다. 이하에서는, 상기 모스 트랜지스터가 피모스 트랜지스터인 경우를 상정하여 설명하기로 한다.
상기 게이트 전극(40)에 문턱전압 이상의 동작전압이 인가되고 상기 소스 영역(S) 및 상기 드레인 영역(D)에 전위차가 인가되면, 상기 드레인 영역(D) 근처의 채널영역(C) 내에서 충격이온화에 의한 EHP(electron-hole pair)가 생성된다. 또한, 상기 게이트전극(40) 하부에 위치하고 상기 트렌치 소자분리막(30a)에 인접하는 상기 채널영역(C)의 양쪽 가장자리는 전계집중효과(field crowding effect)에 의하여 상기 충격이온화가 가중된다.
이때 생성된 홀(hole)은 상기 소스 영역(S) 및 상기 드레인 영역(D)의 전위차에 의하여 상기 드레인 영역(D)으로 흐른다. 반면, 상기 충격이온화에 의하여 생성된 전자들(electrons) 중 일부는 상기 트렌치 소자분리막(30a) 내에 포획된다. 즉, 상기 트렌치 소자분리막(30a)에 인접하는 상기 채널영역(C)의 양쪽 가장자리 근처의 상기 트렌치 소자분리막(30a) 내에 각각 전자트랩 영역들(45b)이 형성된다. 특히, 실리콘 질화막으로 형성되는 상기 절연성 라이너 패턴(25a)과 실리콘 산화막으로 형성되는 상기 버퍼 산화막(20) 사이의 계면에 전자가 쉽게 트랩될 수 있다는 것은 잘 알려져 있다. 도 1에 도시된 바와 같이, 상기 게이트 전극(40)은 상기 게이트 전극(40) 하부에 위치하는 상기 채널 영역(C)의 양쪽 가장자리를 덮으며 상기 트렌치 소자분리막(30a) 상부로 연장된다. 그런데, 상기 채널 영역(C)과 인접하는 트렌치 소자분리막(30a)의 상부 가장자리 영역에는 리세스된 영역이 형성될 수 있다. 그 결과, 상기 게이트 전극(30a)은 상기 트렌치 소자분리막(30a)의 리세스된 영역을 덮으며 상기 트렌치 소자분리막(30a) 상부로 연장될 수 있다. 따라서, 상기 트렌치 소자분리막(30a)의 상기 리세스된 영역에 있는 게이트 전극과 상기 활성영 역(D) 사이에는 강한 전기장(electric field; E)이 발생될 수 있다. 그 결과, 상기 절연성 라이너 패턴(25a) 내부 또는 상기 절연성 라이너 패턴(25a)과 상기 버퍼 산화막(20) 사이의 계면에는 많은 전자들이 트랩되어 전자 트랩 영역들(45b)이 형성될 수 있다. 이와 같이, 상기 전자트랩 영역들(45b)에 포획된 전자들이 증가하면 상기 채널영역(C)의 양쪽 가장자리 내에 홀(hole)이 모이게 된다. 상기 홀(hole)은 상기 드레인 영역(D)의 확장영역들(45a)의 역할을 한다. 결과적으로, 상기 확장영역들(45a)에 의하여 상기 트렌치 소자분리막(30a)에 인접하는 상기 채널영역(C)의 양쪽 가장자리의 유효채널길이(effective channel length)는 줄어든다. 즉, 상기 확장 영역들(45a)이 형성되기 전에는 상기 채널 영역(C)은 제1 길이(L1)의 채널 길이를 갖지만, 상기 확장 영역들(45a)이 형성됨으로 인하여 상기 채널 영역(C)은 상기 제1 길이(L1)보다 작은 제2 길이(L2)의 유효채널 길이를 갖는다. 상기 채널길이(channel length)의 축소는 펀치스루(punch-through)의 발생과 같은 문제점을 야기한다. 결과적으로, 상기 트렌치 소자분리막(30a)에 인접한 상기 채널영역(C)의 양쪽 가장자리는 HEIP(hot electron induced punch-through)에 취약하게 된다.
또한, 상기 트렌치 소자분리막(30a)의 상부 가장자리 영역에 형성된 리세스된 영역으로 인하여, 상기 트렌치 소자분리막(30a)과 인접한 상기 채널 영역(C)의 상부 가장자리 영역에 전기장이 집중되면서 기생 전류가 흐를 수 있다. 따라서, 상기 트렌치 소자분리막(30a)과 인접한 상기 채널 영역(C)의 상부 가장자리 영역에서 문턱 전압이 감소될 수 있다. 즉, 인버스 내로우 위드 효과(inverse narrow width effect)가 나타날 수 있다.
또한, 상기 절연성 라이너 패턴(25a) 내부 또는 상기 절연성 라이너 패턴(25a)과 상기 버퍼 산화막(20) 사이의 계면에 많은 전자들이 트랩되는 것을 방지하기 위하여 상기 버퍼 산화막(20)의 두께를 두껍게 형성해야 한다. 그러나, 반도체소자가 고집적화가 되어감에도 불구하고, 상기한 바와 같이 전자들이 트랩되는 문제로 인하여 상기 버퍼 산화막(20)의 두께를 어느 한계 이상으로 줄이는데는 문제가 있다. 따라서, 반도체 소자의 고집적화에 관계없이 상기 절연성 라이너 패턴(25a)을 채택하는 반도체소자에서 거의 일정한 두께, 예를 들면 대략 60 Å(Aungustron)의 두께를 갖는 버퍼 산화막(20)을 사용하고 있다. 더 나아가서, 트렌치 소자분리막을 형성하기 위하여 상기 필드 영역(F)의 반도체기판 내에 트렌치를 형성하여 활성영역(A)을 한정한 경우에, 상기 활성영역(A)은 제1 폭(W1)을 갖도록 형성된다. 이 후, 두꺼운 상기 버퍼 산화막(20)을 형성한 후의 상기 활성영역(A)은 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖도록 형성된다. 그 결과, 상기 채널 영역(C)의 채널 너비(channel width)는 상기 제2 폭(W2)을 갖도록 형성될 수 있다. 따라서, 상기 채널너비(channel width)의 축소는 상기 구동전류(drive current)를 감소시킨다. 최근의 고집적화 경향에 따라, 상기 활성영역(A)이 인접하는 다른 활성영역과 사진 및 식각 공정으로 구현 가능한 최소한의 거리로 이격되도록 디자인 될 수 있다. 그러나, 상술한 바와 같이 상기 버퍼 산화막(20)을 두껍게 형성하게 되면, 상기 활성영역(A)과 인접하는 다른 활성영역(A) 사이에 트렌치 소자분리막(30a)을 형성하는데 문제가 발생할 수 있다. 즉, 상기 버 퍼 산화막(20)을 두껍게 형성함으로 인하여, 상기 트렌치(15)의 상부폭이 좁아지게 되어 상기 트렌치(15)를 절연막으로 매립하는데 문제가 발생될 수 있다. 또한, 상기 활성영역(A)의 크기(dimension)가 줄어들게 되어 모스 트랜지스터의 신뢰성에 문제가 생길 수 있다.
따라서, 상술한 바와 같은 문제점들을 개선할 수 있는 새로운 반도체소자의 구조 및 제조방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 특성 및 신뢰성이 개선된 반도체소자 및 그 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 특성 및 신뢰성이 개선된 반도체소자를 제공한다. 상기 반도체소자는 활성영역 및 상기 활성영역에 접하는 필드 영역을 갖는 반도체기판을 구비한다. 상기 필드 영역의 반도체기판 내에 제공되어 상기 활성영역을 한정하되, 상기 활성영역의 반도체기판 표면 보다 높은 돌출부를 갖는 트렌치 소자 분리막이 제공된다. 상기 트렌치 소자분리막과 상기 반도체기판 사이에 개재됨과 아울러서 상기 트렌치 소자분리막 돌출부의 측벽을 덮는 절연성 라이너 패턴이 제공된다. 상기 활성영역의 반도체기판 상에 제공되어 상기 활성영역의 반도체기판을 가로지르되, 상기 트렌치 소자분리막의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖는 게이트막 패턴이 제공된다. 상기 게이트막 패턴과 자기정렬되도록 상기 게이트막 패턴을 덮으며 상기 트렌치 소자분리막 상부으로 연 장된 게이트 라인이 제공된다.
본 발명의 몇몇 실시예들에서, 상기 절연성 라이너 패턴과 상기 반도체기판 사이에 개재된 버퍼 절연막 패턴을 더 포함할 수 있다. 더 나아가서, 상기 버퍼 절연막 패턴은 적어도 상기 절연성 라이너 패턴과 상기 게이트막 패턴 사이에 개재되도록 연장될 수 있다. 상기 버퍼 절연막 패턴은 실리콘 산화막으로 이루어질 수 있다.
다른 실시예들에서, 상기 절연성 라이너 패턴은 실리콘 질화막으로 이루어질 수 있다.
또 다른 실시예들에서, 상기 게이트막 패턴은 차례로 적층된 게이트 유전막 패턴 및 게이트 도전막 패턴으로 이루어질 수 있다.
또 다른 실시예들에서, 상기 트렌치 소자분리막과 인접한 상기 게이트막 패턴의 측벽들은 실질적으로 상기 활성영역의 가장자리와 자기 정렬되도록 위치할 수 있다.
본 발명의 다른 양태에 따르면, 특성 및 신뢰성이 개선된 반도체소자의 제조방법을 제공한다. 이 방법은 활성 영역 및 상기 활성 영역에 접하는 필드 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 활성 영역의 반도체기판을 덮는 게이트 막을 형성한다. 상기 게이트 막을 마스크로 하여 상기 필드 영역의 반도체기판을 식각하여 트렌치를 형성한다. 상기 필드 영역의 반도체기판 내에 상기 트렌치를 채우며 상기 활성영역의 반도체기판 표면 보다 높은 돌출부를 갖는 트렌치 소자분리막을 형성함과 아울러서 상기 트렌치 소자분리막의 하부면 및 측벽을 덮는 절연성 라이너 패턴을 형성하되, 상기 트렌치 소자분리막은 상기 게이트 막의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖도록 형성된다. 상기 트렌치 소자분리막을 갖는 기판 상에 상기 게이트 막 상부를 가로지르며 상기 트렌치 소자분리막 상부로 연장된 게이트 라인을 형성한다. 상기 게이트 라인을 마스크로 하여 상기 게이트 막을 식각하여 상기 활성영역의 반도체기판 상에 상기 게이트 라인과 자기정렬된 게이트막 패턴을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 게이트 막은 차례로 적층된 게이트 유전막 및 게이트 도전막으로 형성될 수 있다.
다른 실시예들에서, 상기 트렌치 소자분리막을 형성함과 아울러서 상기 절연성 라이너 패턴을 형성하는 것은 상기 트렌치를 갖는 기판 상에 상기 트렌치 및 상기 게이트 막을 콘포멀하게 덮는 절연성 라이너를 형성하고, 상기 절연성 라이너를 갖는 기판 상에 상기 트렌치를 채우는 예비 트렌치 소자분리막을 형성하되, 상기 예비 트렌치 소자분리막은 상기 게이트 막의 상부면보다 높은 상부면을 갖도록 형성되고, 상기 게이트 막의 상부면을 노출시키도록 상기 예비 트렌치 소자분리막을 평탄화함과 아울러서 상기 게이트 막 상부에 위치하는 상기 절연성 라이너를 선택적으로 제거하는 것을 포함할 수 있다. 한편, 상기 절연성 라이너를 형성하기 전에, 상기 트렌치의 내벽에 버퍼 절연막을 형성하는 것을 더 포함할 수 있다. 더 나아가서, 상기 버퍼 절연막은 상기 트렌치의 내벽에 형성됨과 아울러서 상기 게이트 막의 노출된 표면 상에 형성되는 것을 더 포함할 수 있다. 상기 버퍼 절연막은 실리콘 산화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 절연성 라이너는 실리콘 질화막으로 형성될 수 있다.
본 발명의 또 다른 양태는, 반도체소자의 제조방법을 제공하는데 있다. 이 방법은 활성 영역 및 상기 활성 영역에 접하는 필드 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 활성 영역의 반도체기판을 덮는 게이트 막을 형성한다. 상기 게이트 막을 식각마스크로 하여 상기 필드 영역의 반도체기판을 이방성 식각하여 트렌치를 형성한다. 상기 트렌치의 내벽에 버퍼 절연막을 형성한다. 상기 트렌치를 갖는 기판의 전면 상에 증착법을 사용하여 콘포멀한 절연성 라이너를 형성한다. 상기 절연성 라이너를 갖는 기판 상에 상기 트렌치를 채우는 예비 트렌치소자분리막을 형성하되, 상기 예비 트렌치 소자분리막은 상기 게이트 막의 상부면 보다 높은 상부면을 갖도록 형성된다. 상기 게이트 막의 상부면을 노출시키도록 상기 예비 트렌치 소자분리막을 평탄화하여 상기 게이트막의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖는 트렌치 소자분리막을 형성함과 아울러서 상기 트렌치 소자분리막의 하부면 및 측벽을 덮도록 잔존하는 절연성 라이너 패턴 및 적어도 상기 트렌치의 내벽에 잔존하는 버퍼 절연막 패턴을 형성한다. 상기 트렌치 소자분리막을 갖는 기판 상에 상기 게이트 막 상부를 가로지르며 상기 트렌치 소자분리막 상부로 연장된 게이트 라인을 형성한다. 상기 게이트 라인을 마스크로 하여 상기 게이트 막을 식각하여 상기 활성영역의 반도체기판 상에 상기 게이트 라인과 자기정렬된 게이트막 패턴을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 게이트 막은 차례로 적층된 게이트 유전 막 및 게이트 도전막으로 형성될 수 있다. 상기 게이트 도전막은 폴리 실리콘막으로 형성될 수 있다.
다른 실시예들에서, 상기 버퍼 절연막은 상기 트렌치의 내벽에 형성됨과 아울러서 상기 게이트 막의 노출된 표면 상에 형성되는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 절연성 라이너는 실리콘 질화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 라인은 폴리 실리콘막, 금속막, 또는 금속 실리사이드막을 포함하도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예들에 따른 반도체소자를 설명하기 위하여 나타낸 배치도이다. 도 4a 내지 도 7a는 본 발명의 실시예들에 따른 반도체소자를 설명하기 위하여 도 3의 II-II′선을 따라 취해진 단면도들이고, 도 4b 내지 도 7b는 본 발명의 실시예들에 따른 반도체소자를 설명하기 위하여 도 3의 III-III′선을 따라 취해진 단면도들이다.
우선, 도 3, 도 7a 및 도 7b를 참조하여 본 발명의 실시예들에 따른 반도체 소자를 설명하기로 한다.
도 3, 도 7a 및 도 7b를 참조하면, 상기 반도체 소자는 활성 영역(A) 및 상기 활성 영역(A)과 접하는 필드 영역(F)을 갖는 반도체기판(100)을 구비한다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 상기 활성영역(A)의 반도체기판은 앤 웰 또는 피 웰이 정의된 기판일 수 있다.
상기 필드 영역(F)의 반도체기판 내에 제공되어 상기 활성영역(A)을 한정하는 트렌치 소자분리막(130a)이 제공된다. 상기 트렌치 소자분리막(130a)은 상기 활성영역(A)의 반도체기판 표면보다 높은 돌출부를 갖는다. 상기 트렌치 소자분리막(130a)은 실리콘 산화막으로 이루어질 수 있다.
상기 활성영역(A)의 반도체기판 상에 제공되어 상기 활성영역(A)의 반도체기판을 가로지르는 게이트막 패턴(111a)이 제공된다. 이 경우에, 상기 게이트막 패턴(111a)은 실질적으로 상기 트렌치 소자분리막(130a)의 상부면과 수평적 동일 선상에 위치하는 상부면을 갖는다. 상기 게이트막 패턴(111a)은 차례로 적층된 게이트 유전막 패턴(105a) 및 게이트 도전막 패턴(110a)으로 이루어질 수 있다. 상기 게이트 유전막 패턴(105a)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)을 포함할 수 있다. 상기 게이트 도전막 패턴(110a)은 폴리 실리콘막으로 이루어질 수 있다. 이 경우에, 상기 트렌치 소자분리막(130a)과 인접하는 상기 게이트 도전막 패턴(110a)의 측벽들은 실질적으로 상기 활성영역(A)의 가장자리와 자기 정렬될 수 있다.
상기 트렌치 소자분리막(130a)과 상기 반도체기판(100) 사이에 개재됨과 아울러서 상기 트렌치 소자분리막(130a) 돌출부의 측벽을 덮는 절연성 라이너 패턴(125a)이 제공된다. 상기 절연성 라이너 패턴(125a)은 실리콘 질화막으로 이루어질 수 있다.
상기 절연성 라이너 패턴(125a)과 상기 반도체기판(100) 사이에 개재된 버퍼 절연막 패턴(120a)이 제공된다. 상기 버퍼 절연막 패턴(120a)은 실리콘 산화막으로 이루어질 수 있다. 예를 들어, 상기 버퍼 절연막 패턴(120a)은 열산화막으로 이루어질 수 있다. 더 나아가서, 상기 버퍼 절연막 패턴(120a)은 적어도 상기 게이트막 패턴(111a)과 상기 절연성 라이너 패턴(125a) 사이에 개재될 수 있다.
상기 게이트막 패턴(111a)과 자기정렬되도록 상기 게이트막 패턴(111a)을 덮으며 상기 트렌치 소자분리막 상부로 연장된 게이트 라인(140)이 제공된다. 상기 게이트 라인(140)은 폴리 실리콘막, 금속막, 또는 금속 실리사이드막을 포함할 수 있다.
상기 게이트 라인(140)의 측벽들을 덮음과 아울러서 상기 게이트 라인(140)의 측벽들의 하부 연장선상에 위치하는 상기 게이트막 패턴(111a)의 측벽들을 덮는 절연성 스페이서(150)가 제공될 수 있다. 더 나아가서, 상기 절연성 스페이서(150)는 상기 트렌치 소자분리막(130a) 돌출부의 측벽들을 덮을 수 있다. 상기 절연성 스페이서(150)는 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 게이트막 패턴(111a)에 의하여 나뉘어진 상기 활성영역(A)의 반도체기판 내에 불순물 영역들(155)이 제공될 수 있다.
그 결과, 상기 활성영역(A)의 반도체기판에 형성된 상기 게이트 유전막 패턴(105a), 상기 게이트 도전막 패턴(110a), 상기 게이트 라인(140), 및 상기 불순물 영역들(155)은 모스 트랜지스터를 구성할 수 있다. 여기서, 상기 게이트 도전막 패턴(110a) 및 상기 게이트 도전막 패턴(110a)과 자기정렬되도록 상기 게이트막 패턴(110a)을 덮는 상기 게이트 라인(140)은 모스 트랜지스터의 게이트 전극으로 정의될 수 있다. 또한, 상기 불순물 영역들(155)은 모스 트랜지스터의 소스/드레인 영역으로 정의될 수 있다.
본 발명에 따르면, 상기 트렌치 소자분리막(130a)이 상기 활성영역(A)의 반도체기판 표면보다 높은 돌출부를 갖는다. 또한, 상기 게이트 전극을 구성하는 상기 게이트 도전막 패턴(110a)은 상기 트렌치 소자분리막(130a)의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖음과 아울러서 상기 트렌치 소자분리막(130a)과 인접하는 상기 게이트 도전막 패턴(110a)의 측벽들은 실질적으로 상기 활성영역(A)의 가장자리와 자기 정렬될 수 있는 것은 이미 설명한 바 있다. 따라서, 상기 게이트 도전막 패턴(110a)은 상기 활성영역(A) 내에만 위치하기 때문에, 상기 게이트 전극을 구성하는 상기 게이트 도전막 패턴(110a)과 상기 활성영역(A)의 반도체기판 사이에서 발생될 수 있는 전기장에 의하여 상기 절연성 라이너 패턴(125a) 내부 또는 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면으로 전하를 띤 입자(eletrical charge)가 트랩(trap)될 확률은 낮아진다. 또한, 상기 활성영역(A)의 반도체기판 상부로부터 벗어난 곳에 위치하는 상기 게이트 라인(140)과 상기 활성영역(A)의 반도체기판 사이의 거리는 종래에 비 하여 멀리 떨어져 있다. 그 결과, 상기 활성영역(A)의 반도체기판 상부로부터 벗어난 곳에 위치하는 상기 게이트 라인(140)과 상기 활성영역(A)의 반도체기판 사이에서는 약한 전기장(E)이 발생될 수 있다. 그 결과, 상기 활성영역(A)의 반도체기판으로부터 전하를 띤 입자가 상기 절연성 라이너 패턴(125a) 내부 및 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면에 트랩되는 것이 억제될 수 있다.
특히, 상기 모스 트랜지스터가 피모스 트랜지스터인 경우에, 상기 활성영역(A)의 반도체기판으로부터 전자(electron)가 상기 절연성 라이너 패턴(125a) 내부 및 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면에 트랩되는 것이 억제될 수 있다. 그 결과, HEIP(hot electron induced punch-through)에 의한 소자의 특성 열화가 억제되어 소자의 신뢰성이 향상될 수 있다.
또한, 상기 게이트 전극을 구성하는 상기 게이트 도전막 패턴(110a)은 상기 트렌치 소자분리막(130a)의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖음과 아울러서 상기 트렌치 소자분리막(130a)과 인접하는 상기 게이트 도전막 패턴(110a)의 측벽들이 실질적으로 상기 활성영역(A)의 가장자리와 자기 정렬되기 때문에, 상기 트렌치 소자분리막(130a)과 인접하고 상기 게이트 도전막 패턴(110a) 하부에 위치하는 상기 활성영역(A)의 가장자리 영역에서 발생될 수 있는 기생 전류가 억제될 수 있다. 즉, 상기 트렌치 소자분리막(130a)과 인접하고 상기 게이트 도전막 패턴(110a) 하부에 위치하는 상기 활성영역(A)의 가장자리 영역에서 발생될 수 있는 문턱 전압의 감소를 방지할 수 있다. 따라서, 소자의 특성이 열화 되는 것을 억제할 수 있다.
또한, 상기 절연성 라이너 패턴(125a) 내부 및 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면에 전하를 띤 입자가 트랩되는 것은 상술한 바와 같이 충분히 억제될 수 있으므로, 전하를 띤 입자의 트랩을 억제하기 위한 하나의 수단으로써 사용되는 상기 버퍼 절연막 패턴(120a)의 두께가 종래에 비하여 얇게 제공되어도 원하는 소자의 특성을 얻을 수 있다. 또한, 고집적화된 반도체소자의 구현이 보다 용이해질 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체소자에 의하면, 상기 절연성 라이너 패턴(125a) 내부 및 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면에 전하를 띤 입자가 트랩되는 것이 억제됨으로 인하여 반도체 소자의 특성 및 신뢰성이 향상될 수 있다.
이하에서는, 상술한 바와 같은 특성 및 신뢰성이 향상된 반도체소자를 구현하기 위한 반도체소자의 제조 방법을 설명하기로 한다.
도 3, 도 4a 내지 도 7a, 및 도 4b 내지 도 7b를 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3, 도 4a 및 도 4b를 참조하면, 활성 영역(A) 및 상기 활성 영역(A)에 접하는 필드 영역(F)을 갖는 반도체기판(100)을 준비한다. 상기 활성영역(A)의 반도체기판은 웰 이온주입(well ion implantation)이 실시되어 앤 웰(N-well) 또는 피 웰 (P-well)이 형성된 반도체기판 일 수 있다. 상기 필드 영역(F)의 반도체기판을 노출시키도록 상기 활성 영역(A)의 반도체기판을 덮는 게이트 막(111)을 형성한다. 상기 게이트 막(111)은 차례로 적층된 게이트 유전막(105) 및 게이트 도전막(110)으로 형성된다. 상기 게이트 막(111)을 형성하는 것은 상기 반도체기판(100)의 전면 상에 차례로 적층된 유전막 및 도전막을 형성하고, 통상의 사진 및 식각 공정을 이용하여 상기 도전막 및 상기 유전막을 패터닝하는 것을 포함할 수 있다. 이 경우에, 상기 도전막 및 상기 유전막을 패터닝하기 위한 마스크로써 실리콘 질화막 또는 실리콘 산화막과 같은 하드 마스크막을 사용하거나, 포토레지스트 마스크를 사용할 수 있다.
상기 게이트 유전막(105)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 형성될 수 있다. 상기 게이트 도전막(110)은 실리콘막을 포함하도록 형성될 수 있다. 예를 들어, 상기 게이트 도전막(110)은 폴리 실리콘막으로 형성될 수 있다.
상기 노출된 상기 필드 영역(F)의 반도체기판을 선택적으로 식각하여 트렌치(115)를 형성한다. 상기 필드 영역(F)의 반도체기판을 식각하는 것은 이방성 식각 공정을 사용하여 실시될 수 있다. 상기 이방성 식각 공정은 건식 식각 공정으로 실시될 수 있다.
도 3, 도 5a 및 도 5b를 참조하면, 상기 트렌치(115)의 내벽에 버퍼 절연막(120)을 형성할 수 있다. 상기 버퍼 절연막(120)은 실리콘 산화막으로 형성될 수 있다. 구체적으로, 상기 버퍼 절연막(120)은 상기 트렌치(115)를 갖는 기판을 열산화시킴으로써 형성될 수 있다.
한편, 상기 게이트 도전막(110)이 폴리 실리콘막으로 형성되는 경우에, 상기 버퍼 절연막(120)은 상기 트렌치(115)의 내벽 뿐만 아니라 상기 폴리 실리콘막의 노출된 면들에도 형성될 수 있다. 상기 버퍼 절연막(120)을 형성하는 이유는 상기 트렌치(115)를 형성하기 위하여 수행되는 이방성 식각 공정 동안에 상기 반도체기판(100)에 가해진 식각 손상을 치유(curing)하기 위함이다.
상기 버퍼 절연막(120)을 갖는 기판 상에 절연성 라이너(125)를 형성한다. 상기 절연성 라이너(125)는 증착법(deposition method)에 의한 절연막으로 형성될 수 있다. 예를 들어, 상기 절연성 라이너(125)는 화학 기상 증착법에 의한 실리콘 질화막으로 형성될 수 있다. 상기 절연성 라이너(125)를 형성하는 이유는 반도체소자를 형성하기 위한 후속의 열공정들에 의하여 상기 트렌치(115) 내벽의 반도체기판이 후속의 열공정에 의하여 산화되는 것을 방지하기 위함이다. 또한, 평면상에서 보았을 때, 상기 활성영역(A)의 반도체기판의 면적이 후속의 열공정에 의한 산화에 의하여 줄어드는 것을 억제할 수 있다.
상기 절연성 라이너(125)를 갖는 기판의 전면 상에 예비 트렌치 소자분리막(130)을 형성한다. 이 경우에, 상기 예비 트렌치 소자분리막(130)은 상기 게이트 막(111)의 상부면보다 높은 상부면을 갖도록 형성될 수 있다. 상기 예비 트렌치 소자분리막(130)은 실리콘 산화막으로 형성될 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 상기 필드 영역(F)의 반도체기판 내에 상기 활성영역(A)의 반도체기판 표면 보다 높은 돌출부를 갖는 트렌치 소자분리막(130a)을 형성한다. 이 경우에, 상기 트렌치 소자분리막(130a)은 상기 게이트 도전막(110)의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖도록 형 성된다. 구체적으로, 상기 게이트 도전막(110)의 상부면이 노출될 때까지 상기 예비 트렌치 소자분리막(130)을 평탄화시키어 상기 트렌치 소자분리막(130a)을 형성한다. 상기 예비 트렌치 소자분리막(130)을 평탄화시키는 것은 화학기계적 연마(chemical mechanical polishing) 공정을 이용하여 실시될 수 있다. 또한, 상기 게이트 도전막(110)의 상부면을 노출시키는 공정에 의하여 상기 게이트 도전막(110) 상에 위치하는 버퍼 절연막 및 절연성 라이너가 선택적으로 제거되어 상기 트렌치 소자분리막(130)의 하부면 및 측벽을 감싸도록 잔존하는 버퍼 절연막 패턴(120a) 및 절연성 라이너 패턴(125a)이 형성될 수 있다. 즉, 상기 버퍼 절연막 패턴(120a) 및 상기 절연성 라이너 패턴(125a)은 상기 트렌치 소자분리막(130a) 과 상기 게이트 도전막(110) 사이에 개재됨과 아울러서 상기 트렌치 소자분리막(130a) 과 상기 반도체기판(100) 사이에 개재되도록 형성될 수 있다.
도 3, 도 7a 및 도 7b를 참조하면, 상기 트렌치 소자분리막(130)을 갖는 기판 상에 상기 게이트 막(111) 상부를 가로지르며 상기 트렌치 소자분리막(130) 상부로 연장된 게이트 라인(140)을 형성한다. 상기 게이트 라인(140)은 도전성 막으로 형성될 수 있다. 예를 들어, 상기 게이트 라인(140)은 폴리 실리콘막, 금속막, 또는 금속 실리사이드막을 포함하도록 형성될 수 있다. 상기 게이트 라인(140)을 형성하는 것은 통상의 사진 및 식각 공정을 사용하는 것을 포함할 수 있다. 상기 게이트 라인(140)을 형성하기 위한 식각 공정에서 식각 마스크로써 하드 마스크막 패턴(145)을 사용할 수 있다. 상기 하드 마스크막 패턴(145)은 실리콘 질화막으로 형성될 수 있다.
상기 게이트 라인(140)을 마스크로 하여 상기 게이트막(111)을 식각하여 상기 활성영역(A)의 반도체기판 상에 상기 게이트 라인(140)과 자기 정렬된 게이트막 패턴(111a)을 형성한다. 그 결과, 상기 게이트막 패턴(111a)은 상기 활성영역(A)의 반도체기판을 가로지르며 상기 트렌치 소자분리막(130a)의 상부면과 실질적으로 수평적 동일 선상에 위치하는 상부면을 갖도록 형성된다.
이어서, 상기 게이트 라인(140) 및 상기 게이트막 패턴(111a)의 노출된 측벽들을 덮음과 아울러서 상기 트렌치 소자분리막(130a)의 돌출부의 노출된 측벽을 덮는 절연성 스페이서(150)를 형성할 수 있다. 상기 절연성 스페이서(150)은 실리콘 질화막 또는 실리콘 산화막을 포함하도록 형성될 수 있다. 상기 게이트 라인(140) 및 상기 트렌치 소자분리막(130a)을 이온주입 마스크로 하여 상기 활성영역(A)의 반도체기판 내에 불순물 이온들을 주입하여 불순물 영역들(155), 즉 소스/드레인 영역을 형성할 수 있다. 그 결과, 상기 게이트 도전막 패턴(110a), 상기 게이트 라인(140), 상기 게이트 유전막 패턴(105a), 및 상기 불순물 영역들(155)은 모스 트랜지스터를 구성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 상기 절연성 라이너 패턴(125a) 내부 및 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면에 전하를 띤 입자가 트랩되는 것이 억제됨으로 인하여 반도체 소자의 특성 및 신뢰성이 향상될 수 있다. 특히, 상기 게이트 도전막 패턴(110a), 상기 게이트 유전막 패턴(105a), 및 불순물 영역들(155)로 구성되는 모스 트랜지스터가 피모스 트랜지스 터인 경우에, 상기 활성영역(A)의 반도체기판으로부터 전자(electron)가 상기 절연성 라이너 패턴(125a) 내부 및 상기 절연성 라이너 패턴(125a)과 상기 버퍼 절연막 패턴(120a) 사이의 계면에 트랩되는 것이 억제될 수 있다. 그 결과, HEIP(hot electron induced punch-through)에 의한 피모스 트랜지스터의 특성 열화가 억제되어 반도체 소자의 신뢰성이 향상될 수 있다.
Claims (20)
- 활성영역 및 상기 활성영역에 접하는 필드 영역을 갖는 반도체기판;상기 필드 영역의 반도체기판 내에 제공되어 상기 활성영역을 한정하되, 상기 활성영역의 반도체기판 표면 보다 높은 돌출부를 갖는 트렌치 소자 분리막;상기 트렌치 소자분리막과 상기 반도체기판 사이에 개재됨과 아울러서 상기 트렌치 소자분리막 돌출부의 측벽을 덮는 절연성 라이너 패턴;상기 활성영역의 반도체기판 상에 제공되어 상기 활성영역의 반도체기판을 가로지르되, 상기 트렌치 소자분리막의 상부면과 수평적 동일 선상에 위치하는 상부면을 갖는 게이트막 패턴; 및상기 게이트막 패턴과 자기정렬되도록 상기 게이트막 패턴을 덮으며 상기 트렌치 소자분리막 상부으로 연장된 게이트 라인을 포함하는 반도체소자.
- 제 1 항에 있어서,상기 절연성 라이너 패턴과 상기 반도체기판 사이에 개재된 버퍼 절연막 패턴을 더 포함하는 반도체소자.
- 제 2 항에 있어서,상기 버퍼 절연막 패턴은 적어도 상기 절연성 라이너 패턴과 상기 게이트막 패턴 사이에 개재되도록 연장된 것을 특징으로 하는 반도체소자.
- 제 2 항에 있어서,상기 버퍼 절연막 패턴은 실리콘 산화막으로 이루어진 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 절연성 라이너 패턴은 실리콘 질화막으로 이루어진 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 게이트막 패턴은 차례로 적층된 게이트 유전막 패턴 및 게이트 도전막 패턴으로 이루어진 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 트렌치 소자분리막과 인접한 상기 게이트막 패턴의 측벽들은 상기 활성영역의 가장자리와 자기 정렬되도록 위치하는 것을 특징으로 하는 반도체소자.
- 활성 영역 및 상기 활성 영역에 접하는 필드 영역을 갖는 반도체기판을 준비하고,상기 활성 영역의 반도체기판을 덮는 게이트 막을 형성하고,상기 게이트 막을 마스크로 하여 상기 필드 영역의 반도체기판을 식각하여 트렌치를 형성하고,상기 필드 영역의 반도체기판 내에 상기 트렌치를 채우며 상기 활성영역의 반도체기판 표면 보다 높은 돌출부를 갖는 트렌치 소자분리막을 형성함과 아울러서 상기 트렌치 소자분리막의 하부면 및 측벽을 덮는 절연성 라이너 패턴을 형성하되, 상기 트렌치 소자분리막은 상기 게이트 막의 상부면과 수평적 동일 선상에 위치하는 상부면을 갖도록 형성되고,상기 트렌치 소자분리막을 갖는 기판 상에 상기 게이트 막 상부를 가로지르며 상기 트렌치 소자분리막 상부로 연장된 게이트 라인을 형성하고,상기 게이트 라인을 마스크로 하여 상기 게이트 막을 식각하여 상기 활성영역의 반도체기판 상에 상기 게이트 라인과 자기정렬된 게이트막 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 8 항에 있어서,상기 게이트 막은 차례로 적층된 게이트 유전막 및 게이트 도전막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 8 항에 있어서,상기 트렌치 소자분리막을 형성함과 아울러서 상기 절연성 라이너 패턴을 형 성하는 것은상기 트렌치를 갖는 기판 상에 상기 트렌치 및 상기 게이트 막을 콘포멀하게 덮는 절연성 라이너를 형성하고,상기 절연성 라이너를 갖는 기판 상에 상기 트렌치를 채우는 예비 트렌치 소자분리막을 형성하되, 상기 예비 트렌치 소자분리막은 상기 게이트 막의 상부면보다 높은 상부면을 갖도록 형성되고,상기 게이트 막의 상부면을 노출시키도록 상기 예비 트렌치 소자분리막을 평탄화함과 아울러서 상기 게이트 막 상부에 위치하는 상기 절연성 라이너를 선택적으로 제거하는 것을 포함하는 반도체소자의 제조방법.
- 제 10 항에 있어서,상기 절연성 라이너를 형성하기 전에,상기 트렌치의 내벽에 버퍼 절연막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 11 항에 있어서,상기 버퍼 절연막은 상기 트렌치의 내벽에 형성됨과 아울러서 상기 게이트 막의 노출된 표면 상에 형성되는 것을 더 포함하는 반도체소자의 제조방법.
- 제 11 항에 있어서,상기 버퍼 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 10 항에 있어서,상기 절연성 라이너는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 활성 영역 및 상기 활성 영역에 접하는 필드 영역을 갖는 반도체기판을 준비하고,상기 활성 영역의 반도체기판을 덮는 게이트 막을 형성하고,상기 게이트 막을 식각마스크로 하여 상기 필드 영역의 반도체기판을 이방성 식각하여 트렌치를 형성하고,상기 트렌치의 내벽에 버퍼 절연막을 형성하고,상기 트렌치를 갖는 기판의 전면 상에 증착법을 사용하여 콘포멀한 절연성 라이너를 형성하고,상기 절연성 라이너를 갖는 기판 상에 상기 트렌치를 채우는 예비 트렌치소자분리막을 형성하되, 상기 예비 트렌치 소자분리막은 상기 게이트 막의 상부면 보다 높은 상부면을 갖도록 형성되고,상기 게이트 막의 상부면을 노출시키도록 상기 예비 트렌치 소자분리막을 평탄화하여 상기 게이트막의 상부면과 수평적 동일 선상에 위치하는 상부면을 갖는 트렌치 소자분리막을 형성함과 아울러서 상기 트렌치 소자분리막의 하부면 및 측벽을 덮도록 잔존하는 절연성 라이너 패턴 및 적어도 상기 트렌치의 내벽에 잔존하는 버퍼 절연막 패턴을 형성하고,상기 트렌치 소자분리막을 갖는 기판 상에 상기 게이트 막 상부를 가로지르며 상기 트렌치 소자분리막 상부로 연장된 게이트 라인을 형성하고,상기 게이트 라인을 마스크로 하여 상기 게이트 막을 식각하여 상기 활성영역의 반도체기판 상에 상기 게이트 라인과 자기정렬된 게이트막 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 15 항에 있어서,상기 게이트 막은 차례로 적층된 게이트 유전막 및 게이트 도전막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 16 항에 있어서,상기 게이트 도전막은 폴리 실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 15 항에 있어서,상기 버퍼 절연막은 상기 트렌치의 내벽에 형성됨과 아울러서 상기 게이트 막의 노출된 표면 상에 형성되는 것을 더 포함하는 반도체소자의 제조방법.
- 제 15 항에 있어서,상기 절연성 라이너는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 15 항에 있어서,상기 게이트 라인은 폴리 실리콘막, 금속막, 또는 금속 실리사이드막을 포함하도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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