JP2005311173A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 138
- 238000004519 manufacturing process Methods 0.000 title claims description 87
- 238000000034 method Methods 0.000 title claims description 66
- 239000003990 capacitor Substances 0.000 claims abstract description 185
- 238000002955 isolation Methods 0.000 claims abstract description 104
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000000926 separation method Methods 0.000 claims description 102
- 238000009792 diffusion process Methods 0.000 claims description 85
- 238000002347 injection Methods 0.000 claims description 76
- 239000007924 injection Substances 0.000 claims description 76
- 238000002513 implantation Methods 0.000 claims description 48
- 150000004767 nitrides Chemical class 0.000 claims description 31
- 239000010410 layer Substances 0.000 description 116
- 230000008569 process Effects 0.000 description 43
- 230000000052 comparative effect Effects 0.000 description 25
- 238000005530 etching Methods 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 11
- 239000002184 metal Substances 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
【課題】 素子分離特性に優れ、キャパシタ容量の大きい半導体記憶装置を提供する
【解決手段】 半導体記憶装置は、分離凹部4を含む半導体基板1と、分離凹部4の側面の少なくとも一部に形成されたキャパシタ酸化膜12bと、分離凹部4の内部に形成され、少なくとも一部がキャパシタ酸化膜12bから離間するように形成された分離酸化膜35と、分離凹部4を埋め込むように形成され、分離酸化膜35とキャパシタ酸化膜12bとに挟まれる介在部30を有するキャパシタゲート15とを備える。
【選択図】 図1
【解決手段】 半導体記憶装置は、分離凹部4を含む半導体基板1と、分離凹部4の側面の少なくとも一部に形成されたキャパシタ酸化膜12bと、分離凹部4の内部に形成され、少なくとも一部がキャパシタ酸化膜12bから離間するように形成された分離酸化膜35と、分離凹部4を埋め込むように形成され、分離酸化膜35とキャパシタ酸化膜12bとに挟まれる介在部30を有するキャパシタゲート15とを備える。
【選択図】 図1
Description
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関する。
半導体装置においては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やキャパシタなどの素子同士の間を分離する構造として、STI(Shallow Trench Isolation)構造がある。STI構造においては、素子同士の間にトレンチといわれる溝の形状を有する凹部を形成して、この凹部の内部に酸化膜などの絶縁膜を配置することによって、素子同士の間の分離を行なうものである。素子分離においては、素子分離を形成している部分でリークが全く生じないことが好ましい。
特開2001−57383号公報においては、素子分離絶縁膜の底部の幅が、上部の幅よりも大きく形成されたもの、あるいは、素子分離絶縁膜の底部に形成されたさらに深い溝内に素子分離絶縁膜を有する半導体装置が開示されている。この半導体装置用素子分離絶縁膜によれば、リーク電流の経路を長くする構造が採用されるので、リーク電流を抑制することができる。素子分離絶縁膜の下部ほど広幅の絶縁膜とすることによりトレンチ深さを深くする必要がなくなり、ボイドなどの劣化がなくなると開示されている。
また、特開2002−76287号公報においては、絶縁分離領域において、シリコン窒化膜ライナーを有するSTI構造を用いて、MOSFETを絶縁分離形成した半導体装置が開示されている。この半導体装置においては、シリコン基板のNMOSFETが形成される領域およびPMOSFETが形成される領域に、開口を有するシリコン窒化膜をマスクとして、それぞれのMOSFETのチャネル領域と同一導電型でチャネル領域より高濃度の不純物領域を形成し、シリコン窒化膜の開口内壁にシリコン酸化膜スペーサを形成し、このシリコン酸化膜スペーサをマスクとしてトレンチを形成し、上記シリコン酸化膜スペーサを除去してトレンチ内壁にシリコン窒化膜ライナーを形成する製造方法が開示されている。
また、特開昭61−107762号公報においては、メモリセル領域の上面のみならずフィールド領域との境界の側壁をもMOSキャパシタとして利用する半導体記憶装置が開示されている。この半導体記憶装置においては、メモリセルの占有領域を小さくしてしかも十分なMOSキャパシタ容量を確保し、大容量化を行なえると開示されている。
特開2001−57383号公報
特開2002−76287号公報
特開昭61−107762号公報
半導体記憶装置のキャパシタ部にもSTI構造が適用されているものがあり、トレンチとしての凹部の内部に分離酸化膜が形成され、凹部の側方にキャパシタが形成されている構造を有する。近年においては、半導体記憶装置の微細化が進み、キャパシタの容量不足が問題になっている。キャパシタ容量は、キャパシタの表面積を大きくするほど大きくすることができる。キャパシタ容量を大きくするため、凹部の内部に形成された酸化膜の一部を除去して、キャパシタの表面積を大きくすることが考えられる。しかし、凹部の内部に形成されている分離酸化膜の厚さが薄くなると、キャパシタ同士の間の素子分離特性が悪化するという問題がある。
また、分離酸化膜の一部を除去すると、その部分が凹んだ形状となり、分離酸化膜の上面に形成されるキャパシタゲートの表面にも、この凹みに対応するように凹んだ部分が形成されてしまう。この凹みは後の製造工程でのプロセスマージンを低下させる原因となるという問題があった。
本発明は、上記の問題点を解決するためになされたものであり、素子分離特性に優れ、キャパシタ容量の大きい半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。また、生産性が向上する半導体記憶装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明に基づく半導体記憶装置は、分離凹部を含む半導体基板と、上記分離凹部の側面の少なくとも一部に形成されたキャパシタ酸化膜と、上記分離凹部の内部に、少なくとも一部が上記キャパシタ酸化膜から離間するように形成された分離酸化膜と、上記分離凹部を埋め込むように形成され、上記分離酸化膜と上記キャパシタ酸化膜とに挟まれる介在部を有するキャパシタゲートとを備える。
または、本発明に基づく半導体記憶装置は、分離凹部を含む半導体基板と、上記分離凹部の底部を埋め込むように形成された分離酸化膜と、上記分離酸化膜の表面に上記分離凹部を埋め込むように形成されたキャパシタゲートと、上記分離凹部の側面の一部に形成されたキャパシタ酸化膜と、上記キャパシタ酸化膜が形成されている部分に沿うように、上記半導体基板の内部のうち、上記分離凹部の側面に形成されたキャパシタ注入拡散層とを備え、上記半導体基板の内部のキャパシタ注入拡散層が形成される領域に隣接する位置に、または、上記キャパシタ注入拡散層が形成される領域と一部が重なる位置に、As注入領域が形成されている。
上記目的を達成するため、本発明に基づく半導体記憶装置の製造方法は、表面に第1酸化膜を有する分離凹部を半導体基板に形成する工程と、上記第1酸化膜のうち、上記分離凹部の側面に形成されている部分にAsを注入する工程と、上記第1酸化膜の内側に酸化物を充填することによって、第2酸化膜を形成する工程と、上記第1酸化膜のうち、上記側面に形成されている部分を除去して、上記側面と上記第2酸化膜との間に間隙を形成する工程と、上記間隙の内部および上記第2酸化膜の表面にキャパシタゲートを形成する工程とを含む。
または、本発明に基づく半導体記憶装置の製造方法は、表面に第1酸化膜を有する分離凹部を半導体基板に形成する工程と、上記第1酸化膜の表面のうち、上記分離凹部の側面に対応する部分に窒化膜を形成する工程と、上記窒化膜の内側に酸化物を充填することによって、第2酸化膜を形成する工程と、上記窒化膜を除去する工程と、上記第1酸化膜のうち、上記側面に形成されている部分を除去して、上記側面と上記第2酸化膜との間に間隙を形成する工程と、上記間隙の内部および上記第2酸化膜の表面にキャパシタゲートを形成する工程とを含む。
または、本発明に基づく半導体記憶装置の製造方法は、表面に第1酸化膜を有する分離凹部を半導体基板に形成する工程と、上記第1酸化膜の内側に酸化物を充填することによって、第2酸化膜を形成する工程と、上記半導体基板の表面のうち、上記第2酸化膜に向かって、Asを注入する工程と、上記分離凹部の内部に形成されている上記第2酸化膜の一部を除去する工程とを含む。
本発明によれば、素子分離特性に優れ、キャパシタ容量の大きい半導体記憶装置および半導体記憶装置の製造方法を提供することができる。また、生産性が向上する半導体記憶装置の製造方法を提供することができる。
(実施の形態1)
(構成)
図1から図3を参照して、本発明に基づく実施の形態1における半導体記憶装置について説明する。図1は、本実施の形態における半導体記憶装置の概略断面図である。
(構成)
図1から図3を参照して、本発明に基づく実施の形態1における半導体記憶装置について説明する。図1は、本実施の形態における半導体記憶装置の概略断面図である。
半導体基板としてのSi基板1の表面には、いわゆるトレンチとして、分離凹部4が形成されている。分離凹部4は、Si基板1の主表面から凹むように溝状に形成されている。分離凹部4の内部には、分離酸化膜35として、酸化膜5および高密度プラズマ酸化膜6が形成されている。酸化膜5は、分離凹部4の底面に形成されている。高密度プラズマ酸化膜6は、酸化膜5の表面に形成されている。酸化膜5は、製造工程において、分離凹部4の側面を保護するために形成された膜の一部分であるが、分離酸化膜としての機能を有する。高密度プラズマ酸化膜6および酸化膜5は、一体的に形成され、本実施の形態においては、分離酸化膜35の断面形状が長方形になるように形成されている。分離酸化膜35は、分離凹部4の底面に立設するように形成され、高さが分離凹部4の深さよりも大きくなるように形成されている。
分離凹部4の側面および底面の一部には、キャパシタ酸化膜12bが形成されている。キャパシタ酸化膜12bは、分離凹部4の側面からSi基板1の主表面の分離凹部4の側方に延在している。分離酸化膜35は、キャパシタ酸化膜12bのうち、分離凹部4の側面に形成された部分から離れるように形成されている。
キャパシタゲート15は、導電性の材料で形成され、分離酸化膜35およびキャパシタ酸化膜12bを覆うように形成されている。キャパシタゲート15は、分離凹部4を埋め込むように形成されている。キャパシタゲート15は、分離酸化膜35とキャパシタ酸化膜12bとの間に挟まれるように形成された介在部30を含む。本実施の形態においては、キャパシタ酸化膜12bが、分離凹部4の深さ方向全体に亘って形成され、介在部30が、分離凹部4の深さ方向のほぼ全体に亘って形成されている。
Si基板1の表面に形成されたキャパシタ酸化膜12bの表面において、キャパシタゲート15の側面にはサイドウォール絶縁膜17が形成されている。
分離凹部4の側面において、Si基板1の内部には、キャパシタ注入拡散層11が形成されている。キャパシタ注入拡散層11は、分離凹部4を挟むように形成されている。キャパシタ注入拡散層11は、分離凹部4の深さ方向のほぼ全体にわたって形成されている。すなわち、キャパシタ注入拡散層11は、形成されている深さが分離凹部4の深さとほぼ同じになるように形成されている。
Si基板1の主表面において、分離凹部4に接する部分には、S/D(Source/Drain)拡散層14が形成されている。S/D拡散層14は、分離凹部4が形成されている部分からSi基板1の表面に沿って延在するように形成されている。S/D拡散層14は、キャパシタ注入拡散層11と一部が重なるように形成されている。キャパシタ注入拡散層11およびS/D拡散層14は、分離凹部4の両方の側方に形成されている。Si基板1の主表面において、S/D拡散層14の側方には、S/D拡散層24が形成されている。S/D拡散層24は、S/D拡散層14と離れて形成されている。
Si基板1の表面において、キャパシタゲート15の側方には、アクセスゲート16が形成されている。アクセスゲート16は、ゲート酸化膜12aを介してSi基板の主表面に形成されている。アクセスゲート16は、互いに離間して形成されたS/D拡散層14とS/D拡散層24との間の領域に配置されている。アクセスゲート16は、ゲート酸化膜12aの表面のほぼ中央部分に形成されている。アクセスゲート16の側面には、サイドウォール絶縁膜17が形成されている。
アクセスゲート16の側方には、Si基板1の主表面のS/D拡散層24に接するように、コンタクト19が形成されている。コンタクト19は、Si基板1の主表面から突出するように形成されている。コンタクト19は、ビット線20に接続されている。ビット線20は、キャパシタゲート15およびアクセスゲート16から離間するように形成されている。ビット線20とSi基板1との間には、キャパシタゲート15およびアクセスゲート16を覆うように、層間酸化膜18が形成されている。
Si基板1の内部には、チャンネルカット層10が形成されている。チャンネルカット層10は、キャパシタ部と離れて形成され、キャパシタ部の分離凹部4と対向する部分においては、分離凹部4とチャンネルカット層10との距離が近くなるように形成されている。
図2に、本実施の形態における半導体記憶装置の概略平面図を示す。不純物が注入されている活性領域43は、互いに平行になるように帯状に形成されている。活性領域43は、図1におけるS/D拡散層14,24を含む。それぞれの活性領域には、コンタクト19が接続されている。分離領域45には、分離凹部や分離酸化膜が形成されている。キャパシタゲート15が形成されている帯状の領域の側方には、長手方向が活性領域43の延在方向に対してほぼ垂直になるように、アクセスゲート16が形成されている。アクセスゲート16は、複数の活性領域43を横断するように形成されている。
(作用・効果)
図1において、本実施の形態における半導体記憶装置は、キャパシタゲート15、キャパシタ酸化膜12b、キャパシタ注入拡散層11およびS/D拡散層14によって形成されている。すなわち、キャパシタゲート15がキャパシタの上部電極、キャパシタ酸化膜12bがキャパシタ絶縁膜、Si基板1のキャパシタ注入拡散層11とS/D拡散層14とがキャパシタの下部電極になるように形成されている。
図1において、本実施の形態における半導体記憶装置は、キャパシタゲート15、キャパシタ酸化膜12b、キャパシタ注入拡散層11およびS/D拡散層14によって形成されている。すなわち、キャパシタゲート15がキャパシタの上部電極、キャパシタ酸化膜12bがキャパシタ絶縁膜、Si基板1のキャパシタ注入拡散層11とS/D拡散層14とがキャパシタの下部電極になるように形成されている。
分離凹部4の両側にキャパシタが形成され、分離酸化膜35によって、これらのキャパシタが分離されている。キャパシタに溜められる電荷は、ビット線20およびコンタクト19を通って供給される。電荷は、コンタクト19を通ってS/D拡散層24に供給される。さらに、アクセスゲート16に電圧が印加されることにより、S/D拡散層14に電荷が供給され、キャパシタに電荷が溜められる。
本発明に基づく半導体記憶装置の作用および効果の説明のため、図3に、比較例としての半導体記憶装置の断面図を示す。Si基板1の表面には、分離凹部4が形成されている。分離凹部4の底部には、分離凹部4の底面および側面の一部を覆うように、酸化膜9が形成されている。酸化膜9の内側には、酸化膜9で囲まれる部分を充填するように、高密度プラズマ酸化膜32が形成されている。分離酸化膜36は、高密度プラズマ酸化膜32および酸化膜9によって形成されている。すなわち、分離凹部4の下部は、分離酸化膜36で充填された構成を有する。
分離凹部4の側面において、分離酸化膜36の上面には、キャパシタ酸化膜12cが形成されている。キャパシタ酸化膜12cは、分離凹部4の側面からSi基板1の主表面まで延在するように形成されている。
分離酸化膜36の表面およびキャパシタ酸化膜12cの表面には、キャパシタゲート33が形成されている。キャパシタゲート33は、キャパシタ酸化膜12cの一部分を覆うように形成されている。また、キャパシタゲート33は、分離凹部4の上部を充填する(埋め込む)ように形成されている。キャパシタゲート33の表面には、凹み部31を有する。凹み部31は、キャパシタゲート33の表面から凹んだ部分である。凹み部31は、分離凹部4の位置に対応するように形成されている。
分離凹部4の側面に接するように、Si基板1の内部に形成されたキャパシタ注入拡散層21は、キャパシタ酸化膜12cが形成されている深さに対応するように形成されている。図3においては、キャパシタ注入拡散層21は、分離凹部4の深さ方向において、ほぼ半分の深さまで形成されている。その他の構成においては、図1に示した本実施の形態における半導体記憶装置の構成と同様である。
図3における半導体記憶装置においては、分離凹部4のほぼ半分程度の深さまでの側面がキャパシタになる。キャパシタは、電極同士が対向している部分の面積が大きくなるほどキャパシタ容量が大きくなる。図3においては、キャパシタ部の分離酸化膜を薄くすることによって、キャパシタ容量を大きくすることができる。しかし、分離凹部の側面をキャパシタとして使用しても、微細化が進んだゲート長が0.13μm以下の半導体記憶装置においてはキャパシタの容量不足が問題になってくる。キャパシタ容量を大きくするために、分離酸化膜のエッチング量を増やして分離酸化膜の厚さが薄くなると、キャパシタの素子分離特性が劣化するという問題がある。すなわち、素子分離部にMOSFETの機能が生じて(以下、「MOS化」という。)、分離酸化膜に沿ってリークが生じ易くなる。
図1に示すように、本発明に基づく半導体記憶装置は、キャパシタゲート15に介在部30を形成することによって、電極同士が対向する部分の面積を大きくすることができ、キャパシタ容量が大きくなる。また、分離酸化膜35が、分離凹部4の底面から開口に向かうように形成されているため、素子分離部のMOS化を防止して、キャパシタ同士の間の分離特性が優れたまま、キャパシタ容量を大きくすることができる。
本実施の形態においては、介在部30が分離凹部4の深さ方向の全体にわたって形成されている。また、キャパシタ注入拡散層11は、分離凹部4の深さ方向の全体にわたって形成されている。この構成を採用することにより、分離凹部4の側面のほぼ全体をキャパシタにすることができ、キャパシタ容量をさらに大きくすることができる。
また、本実施の形態においては、分離酸化膜35が、分離凹部4の高さ方向に沿って、分離凹部4の深さよりも高くなるように形成されている。この構成を採用することにより、キャパシタ同士の分離特性をさらに優れたものにすることができる。本実施の形態においては、キャパシタが分離凹部の底面に対応する部分まで形成されているが、特にこの形態に限られず、分離凹部の深さ方向の一部までキャパシタが形成されていても構わない。すなわち、介在部が分離凹部の深さ方向の途中まで形成されていても構わない。
また、図3における比較例としての半導体記憶装置のキャパシタゲート33は、表面に凹み部31が形成されているが、図1における半導体記憶装置は、キャパシタゲート15の表面が平坦になるように形成されている。この構成を採用することにより、実施の形態2において説明するように、写真製版マージンやエッチングマージンなどのプロセスマージンの低下を防止して、高品質の半導体記憶装置を提供することができる。
(実施の形態2)
図4から図27を参照して、本発明に基づく実施の形態2における半導体記憶装置の製造方法について説明する。本実施の形態における製造方法は、実施の形態1における半導体記憶装置(図1参照)の製造方法である。図4から図15は、本発明に基づく本実施の形態における半導体記憶装置の製造方法の説明図であり、それぞれは断面図である。
図4から図27を参照して、本発明に基づく実施の形態2における半導体記憶装置の製造方法について説明する。本実施の形態における製造方法は、実施の形態1における半導体記憶装置(図1参照)の製造方法である。図4から図15は、本発明に基づく本実施の形態における半導体記憶装置の製造方法の説明図であり、それぞれは断面図である。
はじめに、図4に示すように、周知のSTI(Shallow Trench Isolation)技術によって、Si基板1の表面に、パッド酸化膜2および窒化膜3を形成する。また、Si基板1の表面に分離開口部25を形成する。
次に、図5に示すように、分離開口部の表面を酸化して、分離開口部の側面および底面に、第1酸化膜としての酸化膜5を形成する。酸化膜5は、分離凹部の表面が損傷しないように形成したものである。酸化膜5とSi基板1との接触面が分離凹部4の表面になる。
次に、図6に示すように、周知の写真製版工法により、分離凹部4を形成した部分の周りを開口したレジスト23を形成する。次に、矢印37に示すように、窒化膜3をマスクにして、Asを酸化膜5に向かって斜め注入する。Asの注入においては、分離凹部4の側面の酸化膜5にAsが入射され、さらに、分離凹部4の底面の酸化膜5には入射されないような角度で行なう。Asを注入する注入エネルギにおいては、分離凹部4の側面に形成された酸化膜5に注入されるような低いエネルギで行なう。このように、図6に示すAs注入領域41に示す酸化膜5にAsが注入されるように斜め注入を行なう。
Asの注入を行なうことによって、図7に示すように、分離凹部4の側面にAs注入酸化膜26を形成する。次に、不純物の高濃度注入によって、後に形成するS/D拡散層と同じ型の導電層であるキャパシタ注入拡散層11を形成する。キャパシタ注入拡散層11の形成においては、レジスト23をマスクとして高濃度注入を行なって、キャパシタの下部電極部となる部分に、たとえば1×1020(個/cm3)程度の高濃度注入層であるキャパシタ注入拡散層11を形成する。キャパシタ注入拡散層11の形成においては、分離凹部4の側面に沿うように形成する。また、分離凹部4の底面にほぼ到達するような深さまでキャパシタ注入拡散層11を形成する。その後に、図8に示すようにレジストを除去する。
次に、図9に示すように、第2酸化膜としての高密度プラズマ酸化膜6を、窒化膜3の表面および分離凹部4の内部に形成された酸化膜5およびAs注入酸化膜26の表面に形成する。高密度プラズマ酸化膜6の形成は、分離凹部4の内部を高密度プラズマ酸化膜6で埋め込むように行なう。換言すれば、酸化膜5の内側を高密度プラズマ酸化膜6で充填するように行なう。高密度プラズマ酸化膜6の形成は、周知の技術によって行なうことができる。形成した高密度プラズマ酸化膜6の表面には、分離凹部4の凹む形状に沿って凹んだ部分が形成される。
次に、図10に示すように、周知の技術により高密度プラズマ酸化膜6の研磨を行なって、表面を平坦化する。高密度プラズマ酸化膜6は、分離凹部4の内部の形状に対応するように断面形状が四角形になるように形成される。
次に、図11に示すように窒化膜を除去したのちに、図12に示すようにSi基板の内部において、分離凹部4から離れた位置にチャンネルカット層10を形成する。次に、パッド酸化膜2をHFによるウェットエッチングによって除去する。この際に、パッド酸化膜2が除去されると同時に、As注入酸化膜26が除去される。
図16にAs注入量とエッチングレートとの関係を表すグラフを示す。横軸は、Asの注入量であり、縦軸は、エッチングの速さを示すエッチングレート比である。図16に示すように、酸化膜にAsを注入するとエッチングレートが高くなる。
このため、図12において、エッチングを行なうと、Si基板1の主表面に形成されたパッド酸化膜2が除去されると同時に、As注入酸化膜26が除去される。As注入酸化膜26が除去されることにより、図13に示すように、高密度プラズマ酸化膜6と酸化膜5とで分離酸化膜が形成される。分離酸化膜としての高密度プラズマ酸化膜6および酸化膜5と分離凹部4の側面との間には、間隙として側壁開口部27が形成される。Si基板1の主表面からはパッド酸化膜が完全に除去される。
このように、本実施の形態における製造方法においては、分離酸化膜となる高密度プラズマ酸化膜をエッチングすることなく、分離凹部の側壁を露出させることができる。
ここで、HFの処理時間は、パッド酸化膜を完全に除去するための時間であり、パッド酸化膜の膜厚によって定まる。この時間において、As注入酸化膜を除去できる深さが定まる。As注入酸化膜を除去する速度は、図16で示したようにAs注入量で定まるため、As注入量を調整することによって、側壁開口部27の深さを調整することができる。側壁開口部27は、後に形成されるキャパシタの一部分になるため、側壁開口部27の深さを変化させることによって、キャパシタ容量を変化させることができる。
すなわち、図6に示したAsの注入の工程において、As注入量を調整することによって、形成する側壁開口部27の深さ(図13参照)を調整することができ、製造するキャパシタのキャパシタ容量を調整することができる。
次に、図14に示すように、周知の技術により、Si基板1の表面上に犠牲酸化膜の形成およびウェルの形成を行なった後に、S/D拡散層14,24を形成する。また、トランジスタのしきい値注入を行なった後に、犠牲酸化膜を除去する(図示せず)。犠牲酸化膜の除去は、HFによるウェットエッチングによって行なうが、この際に、側壁開口部27にもウェットエッチング液(HF)が接触するため、高密度プラズマ酸化膜6および酸化膜5の側面もエッチングされて、側壁開口部27が広がる。
次に、ゲート酸化膜12をSi基板1の主表面および分離凹部4の側面および底面に形成して、ゲート酸化膜12の表面、酸化膜5の表面および高密度プラズマ酸化膜6の表面に、ゲート電極膜13を形成する。この際に、側壁開口部27の内部にもゲート電極膜13が形成され、後にキャパシタゲートの介在部になる。
次に、図15に示すように、ゲート電極膜のパターニングを周知の技術によって行なって、キャパシタゲート15およびアクセスゲート16を形成する。キャパシタゲート15を、分離凹部4を覆うように形成して、さらに、アクセスゲート16を、S/D拡散層14とS/D拡散層24との間に配置されるように形成する。次に、ゲート酸化膜12のパターニングを行なって、図1に示すように、ゲート酸化膜12aとキャパシタ酸化膜12bとを形成する。さらに、周知の技術により、層間酸化膜18、コンタクト19およびビット線20を形成する。このように、半導体記憶装置を製造する。
本発明に基づく製造方法の効果の説明のため、図17から図22に比較例としての半導体記憶装置の製造方法の説明図を示す。それぞれの図は断面図である。
図17に示すように、Si基板1の表面にパッド酸化膜2および窒化膜3を形成する。また、分離開口部を表面に形成して、分離開口部の側面および底面の酸化を行なって、分離凹部4および酸化膜9を形成する。
次に、図18に示すように、高密度プラズマ酸化膜6を形成する。高密度プラズマ酸化膜6は、窒化膜3および酸化膜9を覆うように形成する。この際に、分離凹部4の形状に対応するように、高密度プラズマ酸化膜6の表面に凹んだ部分が形成される。
次に、図19に示すように、高密度プラズマ酸化膜6を研磨して表面を平坦化する。次に、図20に示すように、窒化膜を除去する。
次に、図21に示すように、レジスト7をパッド酸化膜2および高密度プラズマ酸化膜32の表面に形成する。次に、写真製版工法により、レジスト7の分離凹部4に対応する部分に開口部42を形成する。
次に、図22に示すように、開口部42の領域内に形成されているパッド酸化膜2、酸化膜9および高密度プラズマ酸化膜32をエッチングする。この際に、分離凹部4の内部において、高密度プラズマ酸化膜32および酸化膜9のエッチングを、分離凹部4の深さの途中まで行なう。本比較例においては、分離凹部4の深さの半分程度まで行なう。すなわち、分離凹部4の深さの半分程度まで酸化膜が残るようにエッチングを行なう。このエッチングにより露出した分離凹部4の側面がキャパシタの面積の増大に寄与する。
次に、図23に示すように、キャパシタ部のMOS化を抑制するために、レジスト7をマスクにして高濃度注入を行なう。高濃度注入は、矢印39に示すように、Si基板1の表面に対して垂直な向きに行なう。高濃度注入を行なうことによって、キャパシタ注入拡散層21が形成される。高濃度注入は、キャパシタ注入拡散層21の深さが、分離凹部4の側面が露出されている部分に対応するように行なう。本比較例においては、キャパシタ注入拡散層21を分離凹部4の深さの半分程度まで形成するように行なう。
次に、レジスト7およびパッド酸化膜2を除去する。この後に、周知技術を用いて、犠牲酸化膜の形成を行なった後に、周知の注入技術により、チャンネルカット層(素子分離注入層)およびウェルを形成する。また、トランジスタしきい値注入を行なう(図示せず)。
次に、図24に示すように、犠牲酸化膜を除去した後に、ゲート酸化膜12を形成して、ゲート酸化膜12および高密度プラズマ酸化膜32を覆うように、ゲート電極膜13を形成する。ゲート電極膜13には、分離凹部4の凹んだ形状に沿って、凹み部31が形成される。ウェル注入、素子分離注入、およびトランジスタしきい値注入は、ゲート電極膜13の形成後に行なっても構わない。
次に、図25に示すように、ゲート電極膜13のパターニングを行なって、キャパシタの上部電極になるべきキャパシタゲート33およびメモリセルトランジスタのアクセスゲート16を形成する。さらに、周知の技術によって、S/D拡散層14を形成する。S/D拡散層14は、キャパシタ注入拡散層21と接続するように形成する。形成されるキャパシタゲート33の表面には、凹み部31が形成されている。この後に、周知の技術により層間酸化膜、コンタクトおよびビット線を形成して、図3に示す比較例としての半導体記憶装置を製造する。
上記のように、比較例の製造方法においては、パッド酸化膜の除去と分離凹部の側面を露出するための分離酸化膜のエッチングとを別の工程で行なっている。これに対して、本発明における製造方法においては、分離酸化膜となる高密度プラズマ酸化膜をエッチングすることなく、分離凹部の側壁を露出させることができる。すなわち、パッド酸化膜の除去と分離凹部の側面の露出とを1つの工程で行なうことができ、製造工程が簡略化されて生産性が向上する。
また、比較例としての半導体記憶装置の製造工程においては、図24および図25に示すように、ゲート電極膜13には、分離凹部4の形状に対応して凹み部31が形成される。この凹み部31は、形成されたキャパシタゲート33に残ってしまい、後の製造工程でのプロセスマージン(製造工程における各誤差の余裕)を低下させる。
図26および図27に、キャパシタゲートに凹み部が形成されたときのプロセスマージンの低下を説明する断面図を示す。図26に示すように、キャパシタゲートに凹み部が形成された場合、キャパシタゲートの上方に形成されるビット線などの配線層51にも凹んだ部分が形成される。配線層51のパターニングを行なうため、配線層51の表面にレジスト52を配置して、レジスト52のパターニングを行なう工程がある。
この場合に、写真製版工法において、凹んだ部分以外における最適な焦点の位置と、凹んだ部分における最適な焦点の位置との高さがそれぞれ異なる。すなわち、図26に示すように、平坦な部分におけるベストフォーカスの位置57aと、凹んだ部分におけるベストフォーカスの位置57bとの高さが異なってくる。したがって、凹んだ部分におけるレジスト52のパターンの形成が難しくなる。このように、写真製版工法における写真製版マージンが小さくなってしまう。
また、レジスト52を形成した際に、図26に示すように、平坦な部分におけるレジスト52の厚さ60aよりも、凹んだ部分におけるレジスト52の厚さ60bの方が薄くなってしまうという問題がある。凹んだ部分のレジスト52が薄くなると、エッチングを行なう際に、マスクとしての役割を果たすことができなくなるという問題が生じる。このように凹んだ部分においては、エッチングマージンが低下するという問題がある。
図27は、キャパシタゲートに凹み部が形成された場合の他の不具合の説明図である。図27(a)に示すように、層間酸化膜55に、ホール部54を形成して、内部に、プラグメタル53を充填しようとする場合、ホール部54の内部と同時に、層間酸化膜55の表面にも、プラグメタル53が配置される。この後に、CMP(Chemical Mechanical Polishing)法などによって、不要なプラグメタル53の除去および層間酸化膜55の研磨を行なう。
この際、層間酸化膜55にキャパシタゲートに対応する凹んだ部分が形成されていると、図27(b)に示すように、凹んだ部分に対応して、プラグメタル残56が生じてしまうことがある。すなわち、層間酸化膜55の表面から、プラグメタルを完全に除去することができず、残ってしまう部分が生じてしまうという問題がある。平坦化は、プラグメタル残が生じないように行なう必要があるため、平坦化を行なう際の平坦化マージンが低下するという問題がある。
しかし、本発明に基づく半導体記憶装置および半導体記憶装置の製造方法によれば、キャパシタゲートの表面の平坦性を向上させることができ、上記の写真製版マージン、エッチングマージンおよび平坦化マージンの低下を防止することができる。
(実施の形態3)
図28から図36を参照して、本発明に基づく実施の形態3における半導体記憶装置の製造方法について説明する。本実施の形態における半導体記憶装置の製造方法は、実施の形態1における半導体記憶装置(図1参照)の製造方法である。
図28から図36を参照して、本発明に基づく実施の形態3における半導体記憶装置の製造方法について説明する。本実施の形態における半導体記憶装置の製造方法は、実施の形態1における半導体記憶装置(図1参照)の製造方法である。
図28に示すように、実施の形態2の製造方法と同様に、Si基板1の表面に分離凹部4および第1酸化膜としての酸化膜5を形成する。またSi基板1の主表面には、パッド酸化膜2および窒化膜3を形成する。
次に、図29に示すように、酸化膜5の表面および窒化膜3の表面に、窒化膜29を形成する。窒化膜29としては、SiN膜のほかにSiON膜を形成しても構わない。
次に、図30に示すように、全面エッチバックを行なって、窒化膜29のうち窒化膜3の表面上に対応する部分および分離凹部4の底面に対応する部分を除去する。この工程により、分離凹部4の側面のみに対応する部分のみに窒化膜29が形成される。
次に、図31に示すように、窒化膜29の内側および窒化膜3の表面に、第2酸化膜としての高密度プラズマ酸化膜6を成膜する。次に、高密度プラズマ酸化膜6の表面の平坦化を行なう。この工程によって、窒化膜29および酸化膜5の表面に高密度プラズマ酸化膜6が形成される。すなわち、分離凹部4の内部に高密度プラズマ酸化膜6が形成される。
次に、図32に示すように、窒化膜3および窒化膜29の一部を除去する。窒化膜29の除去は、パッド酸化膜2の外側の主表面を含む面よりも外側にある部分を除去するように行なう。さらに、分離凹部から離れるようにチャンネルカット層10を形成する。
次に、図33に示すように、写真製版工法によって、キャパシタを形成する部分に開口部を有するレジスト7を形成する。次に、レジスト7をマスクとして、高濃度注入を行なって、S/D拡散層と同じ型の導電層であるキャパシタ注入拡散層11を形成する。キャパシタ注入拡散層11の形成においては、窒化膜29が形成されている部分に対応するように形成する。また、分離凹部4の深さ方向において、深さのほぼ全体にわたるように形成する。
次に、図34に示すように、レジスト7を残したまま、高密度プラズマ酸化膜6および酸化膜5の間に挟まれている窒化膜を、熱リン酸などの周知のウェットエッチングによって除去する。窒化膜を除去することによって、高密度プラズマ酸化膜6と酸化膜5との間に間隙としての側壁開口部27が形成される。
次に、図35に示すように、レジスト7を除去した後に、パッド酸化膜2をHFなどのウェットエッチングによって除去する。この際に、側壁開口部27にもウェットエッチング液が浸入するため、分離凹部4の側面および底面の一部に配置されている酸化膜5が除去される。すなわち、分離凹部4の側面および底面の一部が露出する。さらに、高密度プラズマ酸化膜6の露出している表面も一部がエッチングされるため、側壁開口部27の幅が大きくなる。このように、分離凹部の内部に、酸化膜5と高密度プラズマ酸化膜6とによる分離酸化膜を形成する。
次に、図36に示すように、実施の形態2と同様に、ゲート酸化膜12、S/D拡散層14、キャパシタゲート15およびアクセスゲート16などを形成する。実施の形態2と同様に、S/D拡散層の形成においては、犠牲酸化膜の形成およびウェットエッチングによる犠牲酸化膜の除去を行なう。犠牲酸化膜の除去の際には側壁開口部27がさらに大きくなる。キャパシタゲート15には、側壁開口部27の内部に側壁開口部27の形状に沿って、介在部30が形成される。また、キャパシタゲート15の表面は、平坦になるように形成される。
この後に、ゲート酸化膜12のパターニングなどを行なって、図1に示す実施の形態1における半導体記憶装置を製造することができる。
このように、本実施の形態における製造方法によっても、実施の形態1における半導体記憶装置を製造することができる。また、キャパシタゲートの表面を平坦にすることができ、製造工程におけるプロセスマージンを大きくすることができる。この結果、生産性が向上するとともに、高品質な半導体記憶装置を製造することができる。
その他の製造方法については、実施の形態2における製造方法と同様である。
(実施の形態4)
図37を参照して、本発明に基づく実施の形態4における半導体記憶装置について説明する。
図37を参照して、本発明に基づく実施の形態4における半導体記憶装置について説明する。
図37は、本実施の形態における半導体記憶装置の断面図である。分離酸化膜としての酸化膜9および高密度プラズマ酸化膜32が、分離凹部4の途中の深さまで形成され、分離酸化膜の表面にキャパシタゲート33が形成されていることは、比較例としての半導体記憶装置(図3参照)と同様である。キャパシタ注入拡散層21が、キャパシタゲート33が形成されている深さに対応するように形成されていることも、図3に示す比較例としての半導体記憶装置と同様である。
本実施の形態における半導体記憶装置のS/D拡散層およびキャパシタ注入拡散層は、P型になるように形成されている。また、キャパシタ注入拡散層21の周りにAs注入領域が形成されている。本実施の形態においては、As注入層28は、キャパシタ注入拡散層21の真下に形成され、キャパシタ注入拡散層21と一部分が重なるように形成されている。また、As注入層28は、分離凹部4の表面に沿うように形成されている。
その他の構成については、図3に示す比較例としての半導体記憶装置と同様である。
(作用・効果)
本実施の形態の半導体記憶装置においては、キャパシタ注入拡散層21の周囲のうち、キャパシタゲートの側と反対側に、As注入層28が形成されている。この構成を採用することにより、ソフトエラーに対する耐性を強くすることができる。
本実施の形態の半導体記憶装置においては、キャパシタ注入拡散層21の周囲のうち、キャパシタゲートの側と反対側に、As注入層28が形成されている。この構成を採用することにより、ソフトエラーに対する耐性を強くすることができる。
ソフトエラーは、一般的に知られているように、α線がSi基板の内部に飛び込んで、電子および正孔の対が発生して、その電子または正孔がS/D拡散層またはキャパシタ注入拡散層に移動することによって、電位変動が生じて誤動作が生じるものである。
本実施の形態のように、P型のキャパシタ注入拡散層と一部分が重なるように、N型のAs注入領域が形成されていることによって、キャパシタ注入拡散層に対する正孔の進入経路を遮断することができる。すなわち、正孔がAs注入領域に侵入した場合に、電子と正孔との再結合が生じて、キャパシタ注入拡散層に正孔が到達することを防止できる。
このように、本実施の形態における半導体記憶装置においては、As注入領域をキャパシタ注入拡散層の周りに形成することにより、キャパシタ注入拡散層に侵入しようとする正孔を排除することができ、ソフトエラー耐性を強くすることができる。本実施の形態においては、As注入層がキャパシタ注入拡散層の真下に形成されているが、特にこの形態に限られず、キャパシタ注入拡散層またはS/D拡散層の周りにAs注入層が形成されていればよい。また、As注入層は、キャパシタ注入領域の周りに形成されていれば、一部が重なっていても、一部が接していても、または、離れていても構わない。
また、本実施の形態における半導体記憶装置は、As注入層28の一部分が、キャパシタ注入拡散層21と重なるように形成されている。この構成を採用することにより、キャパシタ注入拡散層とAs注入層との接合容量を大きくすることができる。N型とP型との異なる不純物同士の接合面では、電位差が生じて空乏層が形成される。この空乏層の幅に依存して、接合容量が定まる。空乏層の厚さが厚くなると接合容量が低下して、逆に、空乏層の厚さが薄くなると接合容量が大きくなる。キャパシタ注入拡散層と一部が重なるように、As注入層を形成することによって、不純物濃度を大きくすることができ、空乏層の幅を薄くして接合容量を大きくすることができる。
本実施の形態においては、As注入層の一部分とキャパシタ注入拡散層の一部分とが重なっているが、特にこの形態に限られず、As注入層とキャパシタ注入拡散層とが接していても接合容量を大きくすることができる。
さらに、本実施の形態における半導体記憶装置は、実施の形態5において説明するように、製造工程を容易にして、生産性を向上させることができる。
(実施の形態5)
図38から図43を参照して、本発明に基づく実施の形態5における半導体記憶装置の製造方法について説明する。本実施の形態における製造方法は、実施の形態4における半導体記憶装置(図3参照)の製造方法である。
図38から図43を参照して、本発明に基づく実施の形態5における半導体記憶装置の製造方法について説明する。本実施の形態における製造方法は、実施の形態4における半導体記憶装置(図3参照)の製造方法である。
図38に示すように、Si基板1の表面に分離凹部4、パッド酸化膜2、第1酸化膜としての酸化膜9および第2酸化膜としての高密度プラズマ酸化膜32を比較例としての半導体記憶装置の製造方法と同様に形成する(図20参照)。
次に、図39に示すように、写真製版工法によって開口部42を形成したレジスト7をパッド酸化膜2の表面に形成する。この後に、S/D拡散層と同じ型の導電層を形成するための高濃度注入を行なって、図40に示すように、キャパシタ注入拡散層21を形成する。キャパシタ注入拡散層21の形成においては、後に形成する分離酸化膜の高さに応じた深さまで形成する。本実施の形態においては、分離凹部4の深さのほぼ半分程度まで、キャパシタ注入拡散層21を形成する。
次に、図40の矢印38に示すように、Si基板1の主表面に垂直な方向から、Asの注入を行なう。実施の形態2の製造方法においては、As注入を斜め注入で行なったが(図6参照)、本実施の形態においては、0°で注入を行なう。その後に、レジスト7を除去する。
図41に示すように、As注入を行なうことによって、高密度プラズマ酸化膜32および酸化膜9のSi基板1の主表面近傍に、As注入領域44を形成する。また、分離凹部4の側面に接するSi基板1の内部に、As注入層28を形成する。As注入の注入エネルギは、As注入層28の一部分が、キャパシタ注入拡散層21の一部分と重なるように選択されることが好ましい。または、As注入層28と、キャパシタ注入拡散層21とが隣接するように選択されることが好ましい。この方法を採用することにより、前述のようにソフトエラー耐性が大きく、また、P型不純物とN型不純物との接合面での接合容量が大きな半導体記憶装置を製造することができる。
次に、図42に示すように、HFによるウェットエッチングを行なって、パッド酸化膜2を除去するとともに、酸化膜9および高密度プラズマ酸化膜32のうちAs注入領域の部分を除去する。すなわち、As注入領域が形成された高密度プラズマ酸化膜32のうち上部、および分離凹部4の側面に形成された酸化膜9のうちAs注入領域が形成された部分を除去する。本実施の形態においては、分離酸化膜となる高密度プラズマ酸化膜32および酸化膜9は、分離凹部4のほぼ半分程度の深さまで残して、他の部分を除去する。As注入においては、キャパシタの容量が大きくなるように、分離凹部の少なくとも一部の側面が露出するように注入を行なうことが好ましい。
次に、図43に示すように、比較例としての半導体記憶装置の製造方法と同様に、ゲート酸化膜12や、キャパシタゲート33の形成を行なう。さらに、層間酸化膜の形成などを行なって、図37に示す実施の形態4における半導体記憶装置を製造することができる。
このように、本実施の形態における製造方法によれば、実施の形態4における半導体記憶装置を製造することができる。
また、本実施の形態の半導体記憶装置の製造方法においては、分離酸化膜となる高密度プラズマ酸化膜の一部をエッチングによって除去する工程を別に行なう必要がなく、パッド酸化膜の除去と同時に、自己整合的に高密度プラズマ酸化膜のエッチングを行なうことができる。すなわち、パッド酸化膜の除去と同時に、分離凹部の側面を露出させることができ、生産性が向上するとともに、高品質な半導体記憶装置を提供することができる。
本実施の形態の半導体記憶装置の製造方法においては、分離凹部の露出量を、As注入量によって任意に設定することができる。すなわち、As注入量を多くすることにより、分離酸化膜の厚さを薄くすることができ、キャパシタの容量を大きくすることができる。または、As注入量を少なくすることにより、分離酸化膜の厚さを厚くすることができ、キャパシタの容量を小さくすることができる。
その他の製造方法については、比較例としての製造方法と同様であるので、ここでは説明を繰り返さない。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
1 Si基板、2 パッド酸化膜、3 窒化膜、4 分離凹部、5,9 酸化膜、6,32 高密度プラズマ酸化膜、7 レジスト、10 チャンネルカット層、11,21 キャパシタ注入拡散層、12,12a ゲート酸化膜、12b,12c キャパシタ酸化膜、13 ゲート電極膜、14,24 S/D拡散層、15,33 キャパシタゲート、16 アクセスゲート、17 サイドウォール絶縁膜、18 層間酸化膜、19 コンタクト、20 ビット線、23 レジスト、25 分離開口部、26 As注入酸化膜、27 STI側壁開口部、28 As注入層、29 窒化膜、30 介在部、31 凹み部、35,36 分離酸化膜、37,38,39 矢印、41 As注入領域、42 開口部、43 活性領域、44 As注入領域、45 分離領域、51 配線層、52 レジスト、53 プラグメタル、54 ホール部、55 層間酸化膜、56 プラグメタル残、57a,57b 位置、60a,60b 厚さ。
Claims (7)
- 分離凹部を含む半導体基板と、
前記分離凹部の側面の少なくとも一部に形成されたキャパシタ酸化膜と、
前記分離凹部の内部に、少なくとも一部が前記キャパシタ酸化膜から離間するように形成された分離酸化膜と、
前記分離凹部を埋め込むように形成され、前記分離酸化膜と前記キャパシタ酸化膜とに挟まれる介在部を有するキャパシタゲートと
を備える、半導体記憶装置。 - 前記キャパシタ酸化膜が、前記分離凹部の深さ方向のほぼ全体に形成され、
前記介在部が前記分離凹部の深さ方向のほぼ全体に形成されている、請求項1に記載の半導体記憶装置。 - 分離凹部を含む半導体基板と、
前記分離凹部の底部を埋め込むように形成された分離酸化膜と、
前記分離酸化膜の表面に前記分離凹部を埋め込むように形成されたキャパシタゲートと、
前記分離凹部の側面の一部に形成されたキャパシタ酸化膜と、
前記キャパシタ酸化膜が形成されている部分に沿うように、前記半導体基板の内部のうち、前記分離凹部の側面に形成されたキャパシタ注入拡散層と
を備え、
前記半導体基板の内部のキャパシタ注入拡散層が形成される領域に隣接する位置に、または、前記キャパシタ注入拡散層が形成される領域と一部が重なる位置に、As注入領域が形成された、半導体記憶装置。 - 表面に第1酸化膜を有する分離凹部を半導体基板に形成する工程と、
前記第1酸化膜のうち、前記分離凹部の側面に形成されている部分にAsを注入する工程と、
前記第1酸化膜の内側に酸化物を充填することによって、第2酸化膜を形成する工程と、
前記第1酸化膜のうち、前記側面に形成されている部分を除去して、前記側面と前記第2酸化膜との間に間隙を形成する工程と、
前記間隙の内部および前記第2酸化膜の表面にキャパシタゲートを形成する工程と
を含む、半導体記憶装置の製造方法。 - 表面に第1酸化膜を有する分離凹部を半導体基板に形成する工程と、
前記第1酸化膜の表面のうち、前記分離凹部の側面に対応する部分に窒化膜を形成する工程と、
前記窒化膜の内側に酸化物を充填することによって、第2酸化膜を形成する工程と、
前記窒化膜を除去する工程と、
前記第1酸化膜のうち、前記側面に形成されている部分を除去して、前記側面と前記第2酸化膜との間に間隙を形成する工程と、
前記間隙の内部および前記第2酸化膜の表面にキャパシタゲートを形成する工程と
を含む、半導体記憶装置の製造方法。 - 表面に第1酸化膜を有する分離凹部を半導体基板に形成する工程と、
前記第1酸化膜の内側に酸化物を充填することによって、第2酸化膜を形成する工程と、
前記半導体基板の表面のうち、前記第2酸化膜に向かって、Asを注入する工程と、
前記分離凹部の内部に形成されている前記第2酸化膜の一部を除去する工程と
を含む、半導体記憶装置の製造方法。 - 前記Asを注入する工程は、前記半導体基板の内部のキャパシタ注入拡散層が形成される領域に隣接する位置に、または、前記キャパシタ注入拡散層が形成される領域と一部が重なる位置に、As注入領域を形成するように行なう、請求項6に記載の半導体記憶装置の製造方法。
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JP2004128186A JP2005311173A (ja) | 2004-04-23 | 2004-04-23 | 半導体記憶装置および半導体記憶装置の製造方法 |
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JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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