JP5005224B2 - 半導体装置及びその製造方法 - Google Patents
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Description
<第1の態様>
(製造方法)
図1〜図20はこの発明の実施の形態1である半導体装置の製造方法の第1の態様を示す断面図である。以下、これらの図を参照して実施の形態1の第1の態様の製造方法を説明する。
実施の形態1の半導体装置は、同一のSOI基板(シリコン支持基板1、埋込酸化膜2及びシリコン層3)上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1とボディ薄膜トランジスタQ2とを形成している。
また、第1の態様の製造方法は、図7,図8の工程で示すように、段差を有するシリコン窒化膜8を直接パターニングすることにより、製造工程数を必要最小限に抑えてボディ厚膜トランジスタQ1及びボディ薄膜トランジスタQ2を製造することができる。
(製造方法)
図21〜図44はこの発明の実施の形態1である半導体装置の製造方法の第2の態様を示す断面図である。以下、これらの図を参照して実施の形態1の製造方法の第2の態様を説明する。
第2の態様の製造方法では、図27〜図30に示すように、ポリシリコン膜22を形成した全面を平坦化した後に、シリコン窒化膜8のパターニング処理を行っているため、シリコン窒化膜8のパターニング精度向上を図ることにより、形成されるMOSトランジスタの寸法精度向上が実現する効果を奏する。
(製造方法)
図45〜図63はこの発明の実施の形態1である半導体装置の製造方法の第3の態様を示す断面図である。以下、これらの図を参照して実施の形態1の第3の態様の製造方法を説明する。
第3の態様の製造方法では、図50〜図52に示すように、シリコン窒化膜8を直接を平坦化した後に、シリコン窒化膜8のパターニング処理を行っているため、シリコン窒化膜8のパターニング精度向上を図るとともに、製造工程数を必要最小限に抑えることができる。
<第1の態様>
(製造方法)
図64〜図67はこの発明の実施の形態2である半導体装置の製造方法の第1の態様の一部を示す断面図である。以下、これらの図を参照して実施の形態2の製造方法を説明する。
実施の形態2の半導体装置は、実施の形態1と同様、同一のSOI基板上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1とボディ薄膜トランジスタQ2とを形成している。その結果、実施の形態1と同等の効果を奏する。
また、第1の態様の製造方法は、図64の工程で示すように、シリコン酸化膜サイドウォール16,シリコン窒化膜サイドウォール17の形成前であるシリコン酸化膜スペーサ14の形成直後の状態で、不純物イオン24を注入して低濃度化領域27及び28を形成しているため、例えば、注入角度を0゜で不純物イオン24を打ち込むことにより位置精度良く低濃度化領域27及び28を形成することができる。
第1の態様では、図64の工程で示すように、シリコン酸化膜スペーサ14の形成直後の状態で不純物イオン24を注入しているが、図65,図66に示すように、シリコン酸化膜サイドウォール16及びシリコン窒化膜サイドウォール17並びにリセス部30を形成後に、第1の態様と同様な不純物プロファイルの低濃度化領域27及び28が形成可能な注入エネルギー及び注入角度(0゜〜60゜)で、不純物イオン24を注入することもできる。
また、第2の態様の製造方法は、図65,図66で示す状態、すなわち、シリコン酸化膜サイドウォール16,シリコン窒化膜サイドウォール17並びにリセス部30の形成後の状態で、不純物イオン24を注入して低濃度化領域27及び28を形成しているため、リセス部30を形成している分、注入エネルギーを低く抑えることができる効果を奏する。
図68はこの発明の実施の形態3である半導体装置の構造を示す断面図である。同図に示すように、シリコン支持基板1、埋込酸化膜2及びシリコン層3からあるSOI基板上にボディ厚膜トランジスタQ1及びQ3を形成している。
このように、実施の形態3の半導体装置はSOI構造に同一SOI膜厚のシリコン層3にリセス部30を有しソース・ドレイン領域32がシリコン層3を貫通して形成されるボディ厚膜トランジスタQ1と、リセス部30を有さずソース・ドレイン領域34がシリコン層3を貫通することなく形成されるボディ厚膜トランジスタQ3とを併せて形成している。
図69〜図71は実施の形態3の半導体装置の製造方法の一部を示す断面図である。以下、これらの図を参照して実施の形態3の半導体装置の製造方法を説明する。
(第1の態様)
図72はこの発明の実施の形態4である半導体装置の第1の態様の構造を示す断面図である。同図に示すように、シリコン支持基板1、埋込酸化膜2及びシリコン層3からあるSOI基板上にボディ厚膜トランジスタQ1を形成している。
図73はこの発明の実施の形態4である半導体装置の第2の態様の構造を示す断面図である。同図に示すように、バルクSi基板である単体構造の半導体基板61が分離絶縁膜62により素子分離された素子形成領域にリセス型トランジスタQ5を設けている。
図74はこの発明の実施の形態4である半導体装置の第3の態様の構造を示す断面図である。同図に示すように、サイドウォール67の側面にさらに第2スペーサ71を設けた点が第2の態様との大きな相違点である。
図75〜図80は実施の形態4における第3の態様の半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、第3の態様の構造の製造方法の説明を行う。
(製造方法)
図81〜図94はこの発明の実施の形態5である半導体装置の製造方法の一部を示す断面図である。以下、これらの図を参照して実施の形態5の半導体装置の製造方法を説明する。
図95は実施の形態5の半導体装置の平面構造を示す平面図である。同図のA−A断面が図93に相当する。なお、図95では、トランジスタQ1〜Q3がNMOSトランジスタで構成される場合を示している。また、金属シリサイド領域18,29は説明の都合上、図95では図示していない。
実施の形態5の半導体装置は、同一のSOI基板(シリコン支持基板1、埋込酸化膜2及びシリコン層3)上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1,Q3とボディ薄膜トランジスタQ2とを形成し、さらに、ボディ厚膜トランジスタQ1,Q3のソース・ドレイン領域32,36間を異なる構造にしている。すなわち、ソース・ドレイン領域32はリセス構造を有しシリコン層3を貫通するのに対し、ソース・ドレイン領域36はリセス構造を有さずシリコン層3を貫通させていない。
図97は実施の形態5の半導体装置を用いて構成される半導体集積回路の構成例を示す説明図である。
Claims (8)
- 半導体支持基板、埋込絶縁膜及び半導体層からなるSOI基板に形成される絶縁ゲート型の第1及び第2のトランジスタを含む半導体装置であって、
前記半導体層は第1及び第2の膜厚の第1及び第2のSOI領域を有し、前記第1の膜厚は前記第2の膜厚より厚く、
前記第1及び第2のトランジスタは第1及び第2のSOI領域に形成され、それぞれ
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記半導体層を貫通して形成されるソース・ドレイン領域とを備え、
前記第1のトランジスタの前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有し、
前記第1及び第2のトランジスタは、それぞれ
前記埋込絶縁膜の近傍領域における、前記ボディ領域と前記ソース・ドレイン領域との界面において、前記ソース・ドレイン領域と同一導電型の低濃度化領域をさらに備えることを特徴とする、
半導体装置。 - 請求項1記載の半導体装置であって、
前記第1のSOI領域に形成される第3のトランジスタをさらに備え、
前記第3のトランジスタは、
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記リセス構造を有さず、前記半導体層を貫通することなく下方に前記半導体層の一部を残して形成されるソース・ドレイン領域とを備える、
半導体装置。 - 請求項2記載の半導体装置であって、
前記第1ないし第3のトランジスタは、それぞれ
ボディ電位が付与されるボディコンタクト領域と、
前記半導体層の上層部に形成された絶縁物とその下層の半導体層である部分半導体領域とよりなる部分分離領域を備え、
前記ボディコンタクト領域は前記部分分離領域の前記部分半導体領域を介して前記ボディ領域と電気的に接続される、
半導体装置。 - 請求項1ないし請求項3のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2のSOI領域間において前記半導体層を貫通した絶縁膜よりなる完全分離領域をさらに備える、
半導体装置。 - 請求項2あるいは請求項3記載の半導体装置であって、
前記第1及び第3のトランジスタの形成領域間の前記第1のSOI領域を貫通した絶縁膜よりなる完全分離領域をさらに備える、
半導体装置。 - 絶縁ゲート型の第1及び第2のトランジスタを含む半導体装置の製造方法であって、
(a) 半導体支持基板、埋込絶縁膜及び半導体層からなるSOI基板を準備するステップと、
(b) 前記半導体層の一部の膜厚を変化させ、第1の膜厚の第1SOI領域と前記第1の膜厚より薄い第2の膜厚の第2のSOI領域を設けるステップと、
(c) 前記半導体層の上方において、前記第1及び第2のトランジスタの素子分離用パターンを形成するステップと、
(d) 前記素子分離用パターンに基づき、前記第1及び第2のトランジスタ用の素子分離領域を形成するステップと、
(e) 前記第1及び第2のSOI領域に第1及び第2のトランジスタを形成するステップとを含み、
前記ステップ(e) は、
(e-1) 前記第1及び第2のSOI領域それぞれ上にゲート絶縁膜及びゲート電極を順次選択的に形成するステップと、
(e-2) 前記第1のSOI領域において、前記ゲート電極下のボディ領域の外側のおいてリセス部を形成するステップと、
(e-3) 前記第1及び第2のSOI領域において、前記ボディ領域を挟み前記半導体層を貫通して形成されるソース・ドレイン領域を形成するステップとを備え、前記第1のSOI領域における前記ソース・ドレイン領域は少なくとも前記リセス部下に形成され、
前記第1及び第2のSOI領域に形成される、前記ゲート絶縁膜、前記ゲート電極及び前記ソース・ドレイン領域により、前記第1及び第2のトランジスタが規定され、
(f) 前記ステップ(b)後、前記ステップ(c) 前に実行され、前記半導体層上に形成され、前記第1及び第2のSOI領域上の形成高さを一致させ表面を平坦化する平坦化層を形成するステップをさらに備え、
前記ステップ(c) は、前記平坦化層上に前記素子分離用パターンを形成するステップを含む、
半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法であって、
前記平坦化層は、
下敷き膜と、
前記下敷き膜上に形成されたポリシリコン膜とを含み、
前記ステップ(f) は、
(f-1) 前記下敷き膜及び前記ポリシリコン膜を順次形成するステップと、
(f-2) 前記下敷き膜をストッパとした研磨処理により前記ポリシリコン膜を平坦化するステップとを含む、
半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法であって、
前記平坦化層は窒化膜を含み、
前記ステップ(f) は、
(f-1) 前記第1のSOI領域上における前記窒化膜の上層部を除去し開口部を設けるステップと、
(f-2) 研磨処理により前記開口部を有する前記窒化膜を平坦化するステップとを含む、
半導体装置の製造方法。
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