KR101442177B1 - 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 - Google Patents

커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 Download PDF

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Abstract

커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 기판의 저면 절연막 상에 제1 플로팅 바디 패턴을 형성하는 것을 포함한다. 상기 제1 플로팅 바디 패턴의 상부를 가로지르며 상기 제1 플로팅 바디 패턴의 측벽들을 덮는 제1 게이트 패턴을 형성한다. 상기 제1 게이트 패턴 양 옆의 상기 제1 플로팅 바디 패턴을 부분 식각하되, 상기 제1 플로팅 바디 패턴은 상기 부분 식각된 영역들 사이에서 상기 부분 식각된 영역들 보다 상대적으로 돌출된 부분을 갖는다. 상기 제1 플로팅 바디 패턴의 상기 부분 식각된 영역들 내에 제1 불순물 영역들을 형성한다.

Description

커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들{Methods of fabricating a semiconductor device having a capacitor-less one transistor memory cell}
본 발명은 반도체소자의 제조방법에 대한 관한 것으로, 특히 정보 유지 능력과 동작 특성이 향상된 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법에 관한 것이다.
디램 소자의 단위 셀은 하나의 셀 커패시터 및 하나의 억세스 트랜지스터를 포함한다. 일반적으로, 셀 커패시터는 복잡한 공정으로 3차원 형태로 형성하고 있다. 이러한 3차원 형태의 셀 커패시터는 디램 소자를 고집적화시키는데 한계가 있다. 따라서, 3차원 형태의 셀 커패시터를 대체할 수 있는 정보 저장 수단이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 정보 유지 능력과 동작 특성이 향상된 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 제조방법을 제공한다. 이 방법은 기판의 저면 절연막 상에 제1 플로팅 바디 패턴을 형성하는 것을 포함한다. 상기 제1 플로팅 바디 패턴의 상부를 가로지르며 상기 제1 플로팅 바디 패턴의 측벽들을 덮는 제1 게이트 패턴을 형성한다. 상기 제1 게이트 패턴 양 옆의 상기 제1 플로팅 바디 패턴을 부분 식각하되, 상기 제1 플로팅 바디 패턴은 상기 부분 식각된 영역들 사이에서 상기 부분 식각된 영역들 보다 상대적으로 돌출된 부분을 갖는다. 상기 제1 플로팅 바디 패턴의 상기 부분 식각된 영역들 내에 제1 불순물 영역들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 플로팅 바디 패턴을 형성하는 동안에, 상기 절연막 상에 상기 제1 플로팅 바디 패턴과 이격된 제2 플로팅 바디 패턴을 형성하고, 상기 제1 게이트 패턴을 형성하는 동안에, 상기 제2 플로팅 바디 패턴의 상부를 가로지르는 제2 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
한편, 상기 제2 플로팅 바디 패턴의 측벽들을 둘러싸는 소자분리 패턴을 형성하는 것을 더 포함할 수 있다.
상기 소자분리 패턴을 형성하는 것은 상기 제1 및 제2 플로팅 바디 패턴들을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 절연성 라이너 및 상기 절연성 라이너 상의 격리 절연막을 포함하고, 상기 절연성 라이너는 상기 저면 절연막 및 상기 격리 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성하고, 상기 제1 플로팅 바디 패턴의 상부면 및 측벽들을 노출시키도록, 상기 제1 플로팅 바디 패턴에 인접한 상기 격리 절연막 및 상기 절연성 라이너를 차례로 식각하는 것을 포함할 수 있다.
다른 실시예에서, 상기 제1 불순물 영역들을 형성하기 전에, 상기 제1 게이트 패턴의 측벽들을 덮으면서 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 게이트 스페이서들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 리세스 영역들을 형성하기 전에, 상기 제1 게이트 패턴의 측벽들을 덮는 제1 게이트 스페이서들을 형성하는 것을 더 포함하되, 상기 제1 게이트 스페이서들은 상기 제1 게이트 패턴과 더불어 상기 제1 플로팅 바디 패턴을 부분 식각하기 위한 식각 마스크로 이용할 수 있다.
더 나아가, 상기 제1 불순물 영역들을 형성하기 전에, 상기 제1 게이트 스페이서들을 덮으며 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 제2 게이트 스페이서들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분은 상기 게이트 패턴보다 큰 폭을 가질 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역들 사이 및 상기 제1 게이트 패턴 하부에 위치하는 상기 제1 플로팅 바디 패턴은 디램 셀의 전하 저장 영역일 수 있다.
또 다른 실시예에서, 상기 제1 플로팅 바디 패턴은 서로 다른 특성의 적어도 두 개의 영역들을 포함하되, 상기 두 개의 영역들 중 상부에 위치하는 영역은 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분에 위치할 수 있다.
본 발명의 실시예들에 따르면, 1 트랜지스터 디램 소자의 정보 저장 능력을 증가시킬 수 있는 반도체소자의 제조방법들을 제공할 수 있다. 또한, 1 트랜지스터 디램 소자의 주변 회로 영역에 신뢰성 있는 모스 트랜지스터들을 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들을 나타낸 평면도이고, 도 2a 내지 도 9b는 본 발 명의 실시예들에 따른 반도체소자를 나타낸 단면도들이고, 도 10a 내지 도 13b는 본 발명의 다른 실시예들에 따른 반도체소자를 나타낸 단면도들이다. 도 1에서, 참조부호 "CA"는 메모리 셀 어레이 영역을 나타내고, 참조부호 "PA"는 주변 회로 영역을 나타낸다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a에서, 참조부호 "A"는 도 1의 I-I′선을 따라 취해진 영역이고, 참조부호 "B"는 도 1의 II-II′선을 따라 취해진 영역다. 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b에서, 참조부호 "C"는 도 1의 III-III′선을 따라 취해진 영역이고, 참조부호 "D"는 도 1의 IV-IV′선을 따라 취해진 영역이다.
우선, 도 1, 및 도 2a 내지 도 9b를 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법들에 대하여 설명하기로 한다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(1)의 저면 절연막(3) 상에 플로팅 바디 층(5a, 5b)을 형성할 수 있다. 상기 플로팅 바디 층(5a, 5b)은 SOI(Silicon-On-Insulator) 기판 또는 SOONO(Silicon On Oxide-Nitride-Oxide) 기판 형성 방법 등과 같은 다양한 기술을 이용하여 형성할 수 있다.
상기 플로팅 바디 층(5a, 5b)을 포함하는 기판은 셀 어레이 영역(CA) 및 주변 회로 영역(PA)을 포함할 수 있다. 상기 플로팅 바디 층(5a, 5b)은 상기 셀 어레이 영역(CA)에서 셀 플로팅 바디 층(5a)으로 정의하고, 상기 주변 회로 영역(PA)에서 주변 플로팅 바디 층(5b)으로 정의할 수 있다. 상기 셀 플로팅 바디 층(5a) 내에 웰 이온주입 및/또는 채널 이온주입을 할 수 있다.
몇몇 실시예들에서, 상기 셀 어레이 영역(CA) 내의 상기 셀 플로팅 바디 층(5a) 내에 불순물들을 주입하여 복수의 영역들을 형성할 수 있다. 예를 들어, 상기 셀 플로팅 바디 층(5a)은 하부 영역(4a), 및 상기 하부 영역(4a) 상의 상부 영역(4c)을 포함하도록 형성할 수 있다. 상기 상부 영역(4c)은 상기 하부 영역(4a)과 동일한 도전형의 불순물들을 포함할 수 있다. 그리고, 상기 상부 영역(4c)은 상기 하부 영역(4a)보다 높은 불순물 농도로 형성할 수 있다.
한편, 상기 하부 영역(4a)과 상기 상부 영역(4c) 사이에 중간 영역(4b)을 형성할 수 있다. 상기 하부 및 상부 영역들(4a, 4c)은 상기 중간 영역(4b)과 다른 도전형일 수 있다. 예를 들어, 상기 하부 및 상부 영역들(4a, 4c)은 피형(p-type)의 도전형이고, 상기 중간 영역(4b)은 앤형(n-type)의 도전형일 수 있다.
다른 실시예에서, 상기 셀 플로팅 바디 층(5a)은 차례로 적층된 셀 반도체 영역(4a), 터널 절연층(4b) 및 전하 저장 영역(4c)을 포함하도록 형성할 수 있다. 즉, 상기 하부 영역(4a)은 셀 반도체 영역으로 형성되고, 상기 중간 영역(4b)은 터널 절연층으로 형성되고, 상기 상부 영역(4c)은 전하 저장 영역으로 형성될 수 있다. 상기 상부 영역, 즉 상기 전하 저장 영역(4a)은 전하를 저장할 수 있는 도전체 또는 전하를 트랩하여 저장할 수 있는 유전체일 수 있다.
상기 셀 플로팅 바디 층(5a) 상에 셀 하드 마스크(12a)를 형성함과 아울러, 상기 주변 플로팅 바디 층(5b) 상에 주변 하드 마스크(12b)를 형성할 수 있다. 상기 셀 및 주변 하드 마스크들(12a, 12b)은 차례로 적층된 열 산화막(8a, 8b) 및 실리콘 질화막(10a, 10b)을 포함할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 셀 및 주변 하드 마스크들(12a, 12b)을 식각 마스크로 이용하여 상기 셀 및 주변 플로팅 바디 층들(도 2a, 2b의 5a, 5b)을 식각하여, 상기 셀 어레이 영역(CA)에 제1 플로팅 바디 패턴, 즉 셀 플로팅 바디 패턴(6a)을 형성함과 아울러, 상기 주변 회로 영역(PA)에 제2 플로팅 바디 패턴, 즉 주변 플로팅 바디 패턴(6b)을 형성할 수 있다. 따라서, 상기 셀 어레이 영역(CA)의 상기 저면 절연막(3) 상에 차례로 적층된 셀 플로팅 바디 패턴(6a) 및 셀 하드 마스크(12a)가 형성되고, 상기 주변 회로 영역(PA)의 상기 저면 절연막(3) 상에 차례로 적층된 주변 플로팅 바디 패턴(6b) 및 주변 하드 마스크(12b)가 형성될 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 셀 및 주변 플로팅 바디 패턴(6a, 6b)의 측벽들 및 상기 셀 및 주변 하드 마스크들(12a, 12b)의 측벽들을 둘러싸는 격리막(18)을 형성할 수 있다. 상기 격리막(18)은 절연성 라이너(14) 및 상기 절연성 라이너(14) 상의 격리 절연막(18)을 포함할 수 있다. 상기 절연성 라이너(14)는 상기 격리 절연막(18)의 측벽 및 바닥면을 덮을 수 있다. 상기 절연성 라이너(14)는 상기 격리 절연막(18)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 절연성 라이너(14)는 실리콘 질화막을 포함할 수 있고, 상기 격리 절연막(18)은 실리콘 산화막을 포함할 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 격리막(18)을 갖는 기판의 상기 주변 회로 영역(PA)을 덮는 마스크 패턴(21)을 형성할 수 있다. 상기 마스크 패턴(21)은 포토레지스트막으로 형성할 수 있다.
상기 마스크 패턴(21)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CA)의 상기 격리 절연막(16)을 식각할 수 있다. 이 경우에, 상기 셀 어레이 영역(CA)의 상기 절연성 라이너(14)는 상기 저면 절연막(3)의 식각을 방지할 수 있는 식각 저지막 역할을 할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 마스크 패턴(도 5b의 21)을 제거할 수 있다. 이어서, 식각 공정을 이용하여 상기 셀 및 주변 하드 마스크들(12a, 12b)를 제거함과 아울러, 상기 셀 어레이 영역(CA) 상의 상기 절연성 라이너(14)를 제거할 수 있다.
한편, 상기 셀 및 주변 하드 마스크들(12a, 12b) 및 상기 절연성 라이너(14)를 제거하는 동안에, 상기 주변 회로 영역(PA) 상의 상기 격리막(18)의 일부분이 식각 되어, 상부면이 낮아진 주변 격리막(18a)이 형성될 수 있다. 상기 주변 격리막(18a)은 주변 절연성 라이너(14a) 및 주변 격리 절연막(16a)을 포함할 수 있다.
상기 주변 격리막(18a)의 상부면은 상기 주변 플로팅 바디 패턴(6b)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 이와는 달리, 상기 주변 격리막(18a)의 상부면은 상기 주변 플로팅 바디 패턴(6b)의 상부면보다 높은 레벨에 위치할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 셀 플로팅 바디 패턴(6a) 상에 셀 게이트 유전막(24a)을 형성할 수 있다. 상기 주변 플로팅 바디 패턴(6b) 상에 주변 게이트 유전막(24a)을 형성할 수 있다. 상기 셀 게이트 유전막(24a)은 실리콘 산화막 및 고유전막(high-k dielectric layer) 중 적어도 하나를 포함할 수 있다. 상기 주변 게이트 유전막(24b)은 실리콘 산화막 및 고유전막 중 적어도 하나를 포함할 수 있다.
상기 셀 및 주변 게이트 유전막들(24a, 24b)을 갖는 기판 상에 게이트 도전막을 형성할 수 있다. 상기 게이트 도전막을 형성하는 것은 상기 셀 및 주변 게이트 유전막들(24a, 24b)을 갖는 기판 상에 하부 게이트 도전막을 형성하고, 상기 하부 게이트 도전막 상에 상부 게이트 도전막을 형성하는 것을 포함할 수 있다. 상기 하부 게이트 도전막은 평탄화된 폴리 실리콘막으로 형성할 수 있고, 상기 상부 게이트 도전막은 금속막 및/또는 금속 실리사이드막으로 형성할 수 있다.
상기 셀 어레이 영역(CA)의 상기 게이트 도전막 상에 셀 게이트 마스크(30a)를 형성함과 아울러, 상기 주변 회로 영역(PA)의 상기 게이트 도전막 상에 주변 게이트 마스크(30b)를 형성할 수 있다.
상기 셀 및 주변 게이트 마스크들(30a, 30b)을 식각 마스크로 이용하여 상기 게이트 도전막을 식각하여, 상기 셀 어레이 영역(CA)에 셀 게이트 전극(26)을 형성함과 아울러, 상기 주변 회로 영역(PA)에 주변 게이트 전극(28)을 형성할 수 있다. 상기 셀 게이트 전극(26)은 차례로 적층된 하부 셀 게이트 전극(26a) 및 상부 셀 게이트 전극(26b)을 포함할 수 있다. 상기 주변 게이트 전극(28)은 차례로 적층된 하부 주변 게이트 전극(28a) 및 상부 주변 게이트 전극(28b)을 포함할 수 있다.
따라서, 상기 셀 플로팅 바디 패턴(6a)의 상부를 가로지르며 상기 셀 플로팅 바디 패턴(6a)의 측벽들을 덮는 제1 게이트 패턴, 즉 셀 게이트 패턴(33a)을 형성할 수 있다. 또한, 상기 주변 플로팅 바디 패턴(6b)의 상부를 가로지르는 제2 게이 트 패턴, 즉 주변 게이트 패턴(33a)을 형성할 수 있다. 상기 셀 게이트 패턴(33a)은 차례로 적층된 상기 셀 게이트 유전막(24a) 및 상기 셀 게이트 전극(26)을 포함할 수 있고, 상기 주변 게이트 패턴(33b)은 차례로 적층된 상기 주변 게이트 유전막(24b) 및 상기 주변 게이트 전극(28)을 포함할 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 주변 회로 영역(PA)의 기판을 덮는 포토레지스트 패턴(39)을 형성할 수 있다. 이어서, 상기 주변 회로 영역(PA)에서 상기 포토레지스트 패턴(39)을 식각 마스크로 이용함과 아울러, 상기 셀 어레이 영역(CA)에서 차례로 적층된 상기 셀 게이트 패턴(33a) 및 상기 셀 게이트 마스크(30a)를 식각 마스크로 이용하여 상기 셀 플로팅 바디 패턴(6a)을 부분 식각하여 상기 셀 플로팅 바디 패턴(6a)에 부분 식각된 영역들, 즉 리세스 영역들(RC)을 형성할 수 있다. 따라서, 상기 리세스 영역들(RC) 사이의 상기 셀 플로팅 바디 패턴(6a)은 상기 리세스 영역들(RC)에 비하여 상대적으로 돌출된 부분(7)을 가질 수 있다. 상기 돌출된 부분(7)은 상기 셀 게이트 패턴(33a)과 실질적으로 동일한 폭을 가질 수 있다. 상기 돌출된 부분(7)은 상기 상부 영역(4a) 및 상기 중간 영역(4b)을 포함하도록 형성될 수 있다. 더 나아가, 상기 돌출된 부분(7)은 상기 상부 및 중간 영역들(4a, 4b) 뿐만 아니라, 상기 하부 영역(4c)의 일부를 포함할 수도 있다.
한편, 상기 셀 플로팅 바디 패턴(6a)을 부분 식각하는 동안에, 상기 저면 절연막(3)의 일부분이 식각될 수 있다.
몇몇 실시예들에서, 상기 셀 플로팅 바디 패턴(6a)을 부분식각하는 것은 상 기 셀 게이트 패턴(33a) 양 옆의 상기 상부 영역(4c)을 식각하고 상기 중간 영역(4b) 또는 상기 하부 영역(4a)을 노출시킬 때까지 진행할 수 있다. 예를 들어, 상기 중간 영역(4b)이 상기 상부 및 하부 영역들(4c, 4a)과 다른 도전형인 경우에, 상기 셀 플로팅 바디 패턴(6a)을 부분식각하는 것은 상기 셀 게이트 패턴(33a) 양 옆의 상기 상부 영역(4c) 및 상기 중간 영역(4b)을 차례로 식각하여 상기 하부 영역(4a)을 노출시킬 때까지 진행할 수 있다. 이와는 달리, 상기 중간 영역(4b)이 터널 절연막인 경우에, 상기 셀 플로팅 바디 패턴(6a)을 부분식각하는 것은 상기 셀 게이트 패턴(33a) 양 옆의 상기 중간 영역(4b) 또는 상기 하부 영역(4a)이 노출될 때까지 진행할 수 있다.
한편, 상기 셀 플로팅 바디 패턴(6a)을 부분 식각 하는 공정에서, 상기 셀 게이트 패턴(33a) 양 옆의 상기 하부 영역(4a)이 노출될 때까지 식각 공정을 진행한다고 설명하고 있지만, 상기 부분 식각 공정은 상기 하부 영역(4a)의 일부를 식각할 수도 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 포토레지스트 패턴(도 8b의 39)을 제거하고, 그 결과물 상에 스페이서 절연막을 형성할 수 있다. 이어서, 상기 스페이서 절연막을 이방성 식각하여 스페이서들(42a, 42s, 42b)을 형성할 수 있다. 상기 스페이서들(42a, 42s, 42b)은 차례로 적층된 상기 셀 게이트 패턴(33a) 및 상기 셀 게이트 마스크(30a)의 측벽들 상에 형성된 셀 게이트 스페이서(42a), 상기 셀 플로팅 바디 패턴(6a)의 측벽들 상에 형성된 측벽 스페이서(42s), 및 차례로 적층된 상기 주변 게이트 패턴(33b) 및 상기 주변 게이트 마스크(30b)의 측벽들 상에 형성된 주변 게이트 스페이서(42b)를 포함할 수 있다.
상기 셀 게이트 스페이서(42a)는 상기 셀 게이트 패턴(33a) 및 상기 셀 게이트 마스크(30a)의 측벽들을 덮으면서, 상기 셀 플로팅 바디 패턴(6a)의 상기 돌출된 부분(7)의 측벽들 상으로 연장될 수 있다.
상기 주변 게이트 패턴(33b) 양 옆의 상기 주변 플로팅 바디 패턴(6b) 내에 제1 주변 불순물 영역(PS) 및 제2 주변 불순물 영역(PD)을 형성할 수 있다. 상기 제1 및 제2 주변 불순물 영역들(PS, PD) 사이의 상기 주변 플로팅 바디 패턴(6b) 영역은 채널 영역(PC)으로 정의될 수 있다. 따라서, 상기 주변 회로 영역(PA)에 신뢰성 있는 모스 트랜지스터를 형성할 수 있다.
상기 셀 게이트 패턴(33a) 양 옆의 상기 셀 플로팅 바디 패턴(6a) 내에 제1 셀 불순물 영역(E/S) 및 제2 셀 불순물 영역(C/D)을 형성할 수 있다. 상기 셀 어레이 영역(CA)의 모스펫(MOSFET) 동작에서, 상기 제1 셀 불순물 영역(E/S)은 소스로서 언급되고, 상기 제2 셀 불순물 영역(C/D)은 드레인으로서 언급될 수 있으며, 상기 제1 및 제2 불순물 영역들(E/S, C/D) 사이의 상기 셀 플로팅 바디 패턴(6a) 영역은 채널 영역(B/C)으로 언급될 수 있다. 상기 소스와 드레인은 상대적인 것으로써 서로 변경될 수 있다. 상기 셀 어레이 영역(CA)의 바이폴라 접합 트랜지스터(BJT) 동작에서, 상기 제1 셀 불순물 영역(E/S)은 에미터로서 언급되고, 상기 제2 셀 불순물 영역(C/D)은 컬렉터로서 언급될 수 있으며, 상기 제1 및 제2 셀 불순물 영역들(E/S, C/D) 사이에 정의된 상기 셀 플로팅 바디 패턴(6a) 영역은 베이스(B/C)로서 언급될 수 있다. 상기 에미터 및 상기 컬렉터는 상대적인 것으로써 서 로 변경될 수 있다. 상기 소스/에미터(E/S)는 상대적으로 낮은 전압이 인가되는 노드이고, 상기 드레인/콜렉터(C/D)는 상대적으로 높은 전압이 인가되는 노드일 수 있다. 실시예들에서, 바이폴라 접합 트랜지스터는 메모리 셀을 리드 및 리프레쉬 하기 위하여 이용될 수 있을 뿐만 아니라, 프로그램/라이트하기 위해서도 이용될 수 있다.
상기 채널 영역 또는 상기 베이스 (이하에서, 설명의 편의를 위하여 베이스(B/C) 라 함, B/C)는 도 2a에서 설명한 상기 하부 영역(4a), 상기 중간 영역(4b) 및 상기 상부 영역(4c)을 포함할 수 있다. 도 2a에서 설명한 바와 같이, 상기 중간 영역(4b)이 상기 하부 및 상부 영역들(4a, 4c)과 다른 도전형을 갖는 경우에, 커패시터 없는 1 트랜지스터 디램 셀(Capacitor-less one-transistor DRAM cell)에서, 전하 누설에 대한 저항력을 증가시킬 수 있다. 또한, 상기 상부 영역(4a)이 상기 하부 영역(4c) 보다 높은 불순물 농도를 갖는 경우에, 전하 저장 능력을 개선할 수 있다.
한편, 상기 중간 영역(4b)이 터널 절연막으로 형성되는 경우에, 상기 상부 영역(4a)이 전하를 저장할 수 있는 도전체 또는 전하를 트랩하여 저장할 수 있는 유전체일 수 있다고 도 2a에서 설명한 바 있다. 이 경우에, 상기 상부 영역(4a)에 전하를 저장하는 것은, 커패시터 없는 1 트랜지스터 디램 셀의 동작 방법에 따라, F-N 터널링 또는 핫 캐리어 터널링을 이용할 수 있다.
몇몇 실시에들에서, 상기 셀 게이트 패턴(33a), 특히 상기 셀 게이트 전극(26b)의 폭(L1)은 상기 제1 및 제2 셀 불순물 영역들(E/S, C/D) 사이의 거리(L2) 보다 작을 수 있다. 또한, 상기 셀 게이트 패턴(33a)은 상기 제1 및 제2 셀 불순물 영역들(E/S, C/D) 중 적어도 하나와 중첩하지 않을 수 있다. 따라서, 커패시터 없는 1-트랜지스터 디램 셀(Capacitor-less one-transistor DRAM cell)에서, 드레인 커패시턴스 또는 소스 커패시턴스에 비례하여 게이트 패턴(26)과 상기 베이스(B/C) 사이의 게이트 커패시턴스를 감소시킬 수 있기 때문에, 센싱 마진을 증가시킬 수 있으며, 게이트 유도 드레인 누설전류(GIDL)를 감소시킬 수 있다.
다른 실시예에서, 에미터로 정의되는 상기 제1 셀 불순물 영역(E/S)은 컬렉터로 정의되는 상기 제2 셀 불순물 영역(C/D)보다 높은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 불순물 영역(E/S)과 상기 베이스(B/C) 사이에 제1 버퍼 영역(45a)을 형성할 수 있다. 상기 제1 버퍼 영역(45a)은 상기 베이스(B/C)와 동일한 도전형을 갖지만, 상기 베이스(B/C)와 다른 불순물 농도를 가질 수 있다. 예를 들어, 상기 제1 버퍼 영역(45a)은 상기 베이스(B/C)보다 낮은 불순물 농도를 가질 수 있다. 상기 제1 버퍼 영역(45a)은, 커패시터 없는 1-트랜지스터 디램 셀(Capacitor-less one transistor DRAM cell)에서, 상기 제1 불순물 영역(E/S),즉 에미터로부터 상기 베이스(B/C)로의 전자 주입 효율을 증가시킬 수 있다.
또 다른 실시예에서, 상기 제2 불순물 영역(C/D)과 상기 베이스(B) 사이에 제2 버퍼 영역(45b)을 형성할 수 있다. 상기 제2 버퍼 영역(45b)은 상기 제2 불순물 영역(C/D)과 동일한 도전형을 가질 수 있다. 이와는 달리, 상기 제2 버퍼 영 역(45b)은 상기 베이스(B/C)와 동일한 도전형을 가질 수 있다. 상기 제2 버퍼 영역(45b)은 상기 제2 불순물 영역(C/D) 및/또는 상기 베이스(B/C) 보다 낮은 불순물 농도를 가질 수 있다. 따라서, 상기 제2 버퍼 영역(45b)은, 커패시터 없는 1-트랜지스터 디램 셀에서, 상기 베이스(B/C)로부터 상기 컬렉터(C/D) 까지의 전자들의 평균 자유 행로를 증가시키는 역할을 할 수 있다. 즉, 애벌런쉬 발생을 위한 임팩트 이온화를 개선할 수 있으므로, 보다 많은 전하를 저장할 수 있다.
한편, 상기 셀 게이트 패턴(33a)은 상기 제1 및 제2 버퍼 영역들(45a, 45b) 중 적어도 하나와 중첩할 수 있다. 이와는 달리, 상기 셀 게이트 패턴(33a)은 상기 제1 및 제2 버퍼 영역들(45a, 45b)들과 중첩하지 않으며 상기 베이스(B/C) 상에 형성될 수 있다.
다음으로, 도 1, 및 도 10a 내지 도 13b를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1, 도 10a 및 도 10b를 참조하면, 도 2a 내지 도 7b에서 설명한 방법으로 형성한 기판을 준비할 수 있다. 즉, 도 7a 및 도 7b에서의 상기 셀 및 주변 게이트 패턴(33a, 33b)을 형성한 기판을 준비할 수 있다. 이러한 기판 상에 제1 스페이서 절연막(140)을 형성할 수 있다. 상기 제1 스페이서 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 절연성 탄소막(insulating carbon layer) 중 적어도 하나를 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 상기 주변 회로 영역(PA)의 기판 상에 포토레지스트 패턴(145)을 형성할 수 있다. 상기 포토레지스트 패턴(145)을 식각 마스크로 이용하여, 상기 셀 어레이 영역(CA) 상의 상기 제1 스페이서 절연막(140)을 이방성 식각하여 상기 셀 게이트 패턴(33a)의 측벽 상에 제1 셀 게이트 스페이서(142a)를 형성함과 아울러, 상기 셀 플로팅 바디 패턴(6a)의 측벽 상에 제1 측벽 스페이서(142s)을 형성할 수 있다.
다른 실시예에서, 상기 포토레지스트 패턴(145)을 형성하기 전에, 상기 제1 스페이서 절연막(142)에 대하여 이방성 식각하여, 상기 셀 및 주변 게이트 패턴(26, 28)의 측벽들 상에 게이트 스페이서들을 형성할 수도 있다.
이어서, 상기 포토레지스트 패턴(145), 상기 제1 셀 게이트 스페이서(142a) 및 상기 셀 게이트 마스크(30a)를 식각 마스크로 이용하여 상기 셀 플로팅 바디 패턴(6a)을 부분 식각 하여 부분 식각된 영역들, 즉 리세스 영역들(RC')을 형성할 수 있다. 이하에서, 상기 리세스 영역들(RC')이 형성된 상기 셀 플로팅 바디 패턴은 앞의 실시예서와 구별하기 위하여, 도면 부호를 106a로 언급한다. 상기 리세스 영역들(RC') 사이의 상기 셀 플로팅 바디 패턴(106a)은 상기 리세스 영역들(RC')의 상부면들에 비하여 상대적으로 돌출된 부분(107)을 가질 수 있다. 그리고, 이러한 돌출된 부분(107)은 상기 셀 게이트 패턴(33a)보다 큰 폭을 가질 수 있다. 즉, 상기 셀 게이트 패턴(33a)은 상기 제1 폭(L1)을 가지며, 상기 돌출된 부분(107)은 상기 제1 폭(L1)보다 큰 제3 폭(L3)을 가질 수 있다.
상기 돌출된 부분(107)은 상기 상부 영역(4c) 및 상기 중간 영역(4b)을 포함할 수 있다. 한편, 상기 돌출된 부분(107)은 상기 중간 및 상부 영역들(4b, 4c) 뿐 만 아니라, 상기 하부 영역(4a)의 일부를 포함할 수 있다.
한편, 상기 제1 스페이서 절연막(140)의 물질 종류 및/또는 상기 리세스 영역들(RC')을 형성하기 위한 식각 공정 조건에 따라, 상기 제1 셀 게이트 스페이서(142a)의 형상이 변형될 수 있다. 예를 들어, 상기 제1 스페이서 절연막(140)을 실리콘 산화막 계열의 절연 물질막로 형성하는 경우에, 상기 리세스 영역들(RC')을 형성하기 위한 식각 공정 동안에, 상기 제1 셀 게이트 스페이서(142a)의 높이가 다소 낮아질 수 있다. 그렇지만, 상기 리세스 영역들(RC')을 형성하기 위한 식각 공정 동안에, 상기 제1 셀 게이트 스페이서(142a)의 상기 게이트 전극(26)의 하부 영역의 측벽을 덮고 있는 부분은 식각되지 않을 수 있다. 따라서, 상기 셀 플로팅 바디 패턴(106a)의 상기 돌출된 부분(107)은 상기 셀 게이트 패턴(33a)보다 큰 폭을 가질 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 상기 포토레지스트 패턴(도 11b의 145)을 제거할 수 있다. 이어서, 상기 포토레지스트 패턴(도 11b의 145)이 제거된 기판의 전면 상에 제2 스페이서 절연막을 형성할 수 있다. 상기 제2 스페이서 절연막을 이방성 식각하여, 상기 제1 셀 게이트 스페이서(142a)를 덮는 제2 셀 게이트 스페이서(148a)를 형성할 수 있다. 그리고, 상기 주변 게이트 패턴(25)의 측벽 상에 제1 주변 게이트 스페이서(142b) 및 제2 주변 게이트 스페이서(148b)를 형성할 수 있다. 또한, 상기 제1 측벽 스페이서(142s)를 덮는 제2 측벽 스페이서(148s)를 형성할 수 있다. 상기 제2 셀 게이트 스페이서(148a)는 상기 제1 셀 게이트 스페이서(142a)를 덮으면서, 상기 셀 플로팅 바디 패턴(106a)의 상기 돌출된 부분(107)의 측벽들 상으로 연장될 수 있다.
상기 주변 게이트 패턴(33b) 양 옆의 상기 주변 플로팅 바디 패턴(6b) 내에 제1 주변 불순물 영역(PS') 및 제2 주변 불순물 영역(PD')을 형성할 수 있다. 상기 제1 및 제2 주변 불순물 영역들(PS', PD') 사이의 상기 주변 플로팅 바디 패턴(6b) 영역은 채널 영역(PC')으로 정의할 수 있다.
상기 셀 게이트 패턴(33a) 양 옆의 상기 셀 플로팅 바디 패턴(106a) 내에 제1 셀 불순물 영역(E/S') 및 제2 셀 불순물 영역(C/D')을 형성할 수 있다. 상기 제1 및 제2 셀 불순물 영역들(E/S', C/D') 사이의 상기 셀 플로팅 바디 패턴(106a) 영역은 채널 영역 또는 베이스(이하에서, 설명의 편의를 위하여 베이스, B/C' 라 한다)로 정의할 수 있다.
도 12a에서의 결과물과 도 9a에서 설명한 결과물을 비교할 때 가장 큰 차이점은 셀 플로팅 바디 패턴(6a, 106a)의 돌출된 부분(7, 107)과 셀 게이트 패턴(33a) 사이의 폭 차이에 대한 것이다. 앞에서 설명한 바와 같이, 도 12a에서의 상기 셀 플로팅 바디 패턴(106a)의 돌출된 부분(107)은 상기 셀 게이트 패턴(33a) 보다 큰 폭을 갖도록 형성될 수 있으므로, 커패시터 없는 1 트랜지스터 디램 셀에서, 보다 많은 전하를 저장할 수 있는 체적을 확보할 수 있다.
한편, 도 9a에서 설명한 상기 제1 및 제2 버퍼 영역들(45a, 45b)에 대응하는 제1 및 제2 버펴 영역들(151a, 151b)을 형성할 수 있다. 즉, 도 9a에서 설명한 것과 마찬가지로, 상기 제1 및 제2 버퍼 영역들(151a, 151b)을 상기 제1 및 제2 불순물 영역들(E/S', C/D)과 상기 베이스(B/C') 사이에 형성할 수 있다.
도 1은 본 발명의 실시예들을 나타낸 평면도이다.
도 2a 내지 도 9b는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다.
도 10a 내지 도 13b는 본 발명의 다른 실시예들에 따른 반도체소자를 나타낸 단면도들이다.

Claims (10)

  1. 기판의 저면 절연막 상에 제1 플로팅 바디 패턴을 형성하고,
    상기 제1 플로팅 바디 패턴의 상부를 가로지르며 상기 제1 플로팅 바디 패턴의 측벽들을 덮는 제1 게이트 패턴을 형성하고,
    상기 제1 게이트 패턴 양 옆의 상기 제1 플로팅 바디 패턴을 부분 식각하되, 상기 제1 플로팅 바디 패턴은 상기 부분 식각된 영역들 사이에서 상기 부분 식각된 영역들 보다 상대적으로 돌출된 부분을 갖고,
    상기 제1 플로팅 바디 패턴의 상기 부분 식각된 영역들 내에 제1 불순물 영역들을 형성하고,
    상기 제1 플로팅 바디 패턴을 형성하는 동안에, 상기 절연막 상에 상기 제1 플로팅 바디 패턴과 이격된 제2 플로팅 바디 패턴을 형성하고,
    상기 제1 게이트 패턴을 형성하는 동안에, 상기 제2 플로팅 바디 패턴의 상부를 가로지르는 제2 게이트 패턴을 형성하고,
    상기 제2 플로팅 바디 패턴의 측벽들을 둘러싸는 소자분리 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소자분리 패턴을 형성하는 것은
    상기 제1 및 제2 플로팅 바디 패턴들을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 절연성 라이너 및 상기 절연성 라이너 상의 격리 절연막을 포함하고, 상기 절연성 라이너는 상기 저면 절연막 및 상기 격리 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성하고,
    상기 제1 플로팅 바디 패턴의 상부면 및 측벽을 노출시키도록, 상기 제1 플로팅 바디 패턴에 인접한 상기 격리 절연막 및 상기 절연성 라이너를 차례로 식각하는 것을 포함하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 불순물 영역들을 형성하기 전에,
    상기 제1 게이트 패턴의 측벽들을 덮으면서 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 게이트 스페이서들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 플로팅 바디 패턴을 부분 식각하기 전에, 상기 제1 게이트 패턴의 측벽들을 덮는 제1 게이트 스페이서들을 형성하는 것을 더 포함하되, 상기 제1 게이트 스페이서들은 상기 제1 게이트 패턴과 더불어 상기 제1 플로팅 바디 패턴을 부분 식각하기 위한 식각 마스크로 이용되는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 불순물 영역들을 형성하기 전에, 상기 제1 게이트 스페이서들을 덮으며 제1 플로팅 바디 패턴의 상기 돌출된 부분의 측벽들 상으로 연장된 제2 게이트 스페이서들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 플로팅 바디 패턴의 상기 돌출된 부분은 상기 게이트 패턴보다 큰 폭을 갖는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 불순물 영역들 사이 및 상기 제1 게이트 패턴 하부에 위치하는 상기 제1 플로팅 바디 패턴의 적어도 일부는 디램 셀의 전하 저장 영역인 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 플로팅 바디 패턴은 서로 다른 특성의 적어도 두 개의 영역들을 포 함하되, 상기 두 개의 영역들 중 상부에 위치하는 영역은 상기 제1 플로팅 바디 패턴의 상기 돌출된 부분에 위치하는 반도체소자의 제조방법.
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