JP2004022093A - 半導体記憶装置 - Google Patents
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Abstract
【課題】同相雑音の補償を精度よく行う。
【解決手段】ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。データ読み出しの際には、これら基準セルＲＣ０、ＲＣ１は、選択されたワード線ＷＬにより、データを読み出すメモリセルＭＣと同様に活性化される。そして、この活性化された基準セルＲＣ０、ＲＣ１を用いて基準電流Ｉ０＋Ｉ１を生成し、メモリセルＭＣのデータを読み出す際に使用する。これにより、データを読み出そうとしているメモリセルＭＣと基準セルＲＣ０、ＲＣ１との間の距離を、所定範囲内に制限することができる。
【選択図】 図１
【解決手段】ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。データ読み出しの際には、これら基準セルＲＣ０、ＲＣ１は、選択されたワード線ＷＬにより、データを読み出すメモリセルＭＣと同様に活性化される。そして、この活性化された基準セルＲＣ０、ＲＣ１を用いて基準電流Ｉ０＋Ｉ１を生成し、メモリセルＭＣのデータを読み出す際に使用する。これにより、データを読み出そうとしているメモリセルＭＣと基準セルＲＣ０、ＲＣ１との間の距離を、所定範囲内に制限することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、基準セルを流れる基準電流を用いてメモリセルが記憶しているデータを読み出す電流読み出し型の半導体記憶装置に関する。
【０００２】
【従来の技術】
デザインルールＦが０．１μｍ未満において、セルサイズを６Ｆ２未満の大きさにする事がダイナミック型の半導体記憶装置（ＤＲＡＭ）に課せられた課題であるが、これが実現できるＤＲＡＭとして、ＦＢＣ（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｔｒａｎｓｉｓｔｏｒｃｅｌｌ）によりメモリセルが構成されたものが提案されている（例えば、特願２００１−２４５５８４号、特願２００１−３２８２０４号、特願２００１−２２０４６１号参照。いずれも本件出願時において未公開）。このＦＢＣは、ＳＯＩなどの上に形成したフローティングボディを持つＭＩＳＦＥＴにより構成されており、このＭＩＳＦＥＴのフローティングボディにインパクトイオン化により多数キャリアを注入したり、ソース領域またはドレイン領域とフローティングボディの間のｐｎ接合を順方向にバイアスして多数キャリアを引き抜いたりすることにより、フローティングボディの電位を変化させて、基板バイアス効果によりこのＭＩＳＦＥＴのしきい値電圧Ｖｔｈを変化させることにより、データを記憶する。
【０００３】
図１３は、ＦＢＣのメモリセルＭＣにより構成された８ＫビットのメモリセルアレイＭＣＡを有する半導体記憶装置の部分的な配置図を示している。この図１３に示すように、ＦＢＣにより構成されたメモリセルアレイＭＣＡを有する半導体記憶装置は、メモリセルアレイＭＣＡの両側に、センスアンプ回路１０を配置するダブルエンド型センスアンプ方式を採用している。また、このメモリセルアレイＭＣＡにおいては、ビット線選択回路１２により、８本のビット線ＢＬから、１本のビット線ＢＬを選択して、センスアンプ回路１０に接続すると共に、基準電圧発生回路１４は、２個のセンスアンプ回路１０に対して１個設けられている。
【０００４】
ＦＢＣは非破壊読み出しが可能なメモリセルＭＣであり、ＭＩＳＦＥＴのドレインからソースにセル電流を流し、流れるセル電流Ｉｃｅｌｌを検出する。また、“０”データを保持している基準セルＲＣ０と、“１”データを保持している基準セルＲＣ１とを、１つのメモリセルアレイＭＣＡ上に別途設ける。この基準セルＲＣ０、ＲＣ１は、１つの基準電圧発生回路１４に対して、１対、設けられる。そして、この基準セルＲＣ０に流れる電流Ｉ０と、基準セルＲＣ１に流れる電流Ｉ１を合わせた基準電流Ｉ０＋Ｉ１と、セル電流を２倍した２×Ｉｃｅｌｌとを比較して、メモリセルＭＣのしきい値が高い状態にあるのか、それとも低い状態にあるのかを検出し、メモリセルＭＣが記憶しているデータを読み出す。このようなＦＢＣのメモリセルＭＣの電流読み出し方式は、特願２００２−７６３７４号に記述されている（本件出願時において未公開）。
【０００５】
基準セルＲＣ０と基準セルＲＣ１は、メモリセルアレイＭＣＡの中央で２分割されている基準ビット線ＲＢＬ０、ＲＢＬ１に、それぞれ接続されている。また、各基準セルＲＣ０のゲートには、基準ワード線ＲＷＬ０が接続されており、各基準セルＲＣ１のゲートには、基準ワード線ＲＷＬ１が接続されている。
【０００６】
基準ビット線ＲＢＬ０、ＲＢＬ１と通常のワード線ＷＬとの交点位置には、通常のメモリセルＭＣは配置されておらず、また、基準ワード線ＲＷＬ０、ＲＷＬ１と通常のビット線ＢＬとの交点位置にもメモリセルは配置されていない。また、ビット線ＢＬと基準ビット線ＲＢＬ０、ＲＢＬ１には、それぞれ、イコライズ線ＥＱＬにゲートが接続されたＦＢＣが１個ずつ設けられており、ビット線ＢＬと基準ビット線ＲＢＬ０、ＲＢＬ１の電位を０Ｖ（ＧＮＤ）に設定する。
【０００７】
【発明が解決しようとする課題】
図１３に示した半導体記憶装置においては、メモリセルの形成位置に依存するセル特性バラツキと温度によるセル特性バラツキを、同相雑音（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）として補償することができる。図１３に示すように、８ＫビットのメモリセルアレイＭＣＡ内に位置するメモリセルＭＣであれば、その形成位置に依存するセル特性バラツキは無視できるし、温度変化によるセル特性バラツキも無視できる。何故ならば、読み出そうとするメモリセルＭＣと基準となる２個の基準セルＲＣ０、ＲＣ１は、同じ構造のＦＢＣから構成されており、このため、例えば、メモリセルＭＣのしきい値Ｖｔｈ、モビリティ、ゲート酸化膜厚、チャンネル長、チャンネル幅などのセル特性を決めるデバイスパラメータの変動が、１つのメモリセルアレイＭＣＡ内であれば、メモリセルＭＣと基準セルＲＣ０、ＲＣ１に同じように生じていると考えられるからである。
【０００８】
このような場合、センスアンプ回路１０の特性上、それら変動がある程度以上に大きくならない限り、セル電流Ｉｃｅｌｌと基準電流Ｉ０＋Ｉ１との関係はほぼ変わらないとみなせる。言い換えると、セル特性の変動は、いわゆる同相雑音（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）として補償される。
【０００９】
それでは、果たして上記デバイスパラメータのプロセス変動と温度変動が、読み出そうとしているメモリセルＭＣと基準となる２個の基準セルＲＣ０、ＲＣ１に同じ傾向で現れているという仮定が成り立つかどうかが問題であるが、これら３個のＦＢＣがある程度物理的に近い位置に存在していて、かつ、これらＦＢＣの周囲環境がある程度同一であれば、この仮定がある程度成り立つと考えてよい。
【００１０】
しかしながら、上述したような電流読み出し方式においては、ビット線ＢＬの長さが長くなったり、基準電圧発生回路１４をもっと多くのセンスアンプ回路１０で共有化したりすると、読み出すメモリセルＭＣと基準セルＲＣ０、ＲＣ１の間の相対的な距離が離れてくるので、同相雑音の補償の精度が下がってくるおそれもある。
【００１１】
そこで本発明は、前記課題に鑑みてなされたものであり、読み出されるメモリセルと基準となる基準セルの配置位置を、可能な限り近づけて、より精度の良い同相雑音補償を可能にした半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、第１方向に沿って互いに並列に形成された、複数のワード線と、前記第１方向と交差する方向である第２方向に沿って互いに並列に形成された、複数のビット線と、前記ワード線と前記ビット線の交点位置に設けられた複数のメモリセルであって、前記ビット線に接続されたドレイン領域と、ソース線に接続されたソース領域と、前記ワード線に接続されたゲート電極と、前記ドレイン領域と前記ソース領域との間に位置する電気的にフローティング状態であるフローティングボディとを有するＭＩＳＦＥＴにより構成されており、前記フローティングボディに多数キャリアを蓄積し又は前記フローティングボディから多数キャリアを放出することによりＭＩＳＦＥＴのしきい値を変化させてデータを記憶する、メモリセルと、前記第２方向に沿って形成された、複数の基準ビット線と、前記ワード線と前記複数の基準ビット線との交点位置に設けられた複数の基準セルであって、前記メモリセルからデータを読み出す際に、データを読み出すメモリセルの接続されたワード線により２Ｎ（Ｎは自然数）個が活性化され、データを読み出す際の基準となる基準電流を生成する、基準セルと、前記基準電流と、読み出すメモリセルを流れるセル電流とに基づいて、前記メモリセルのデータを読み出す、データセンス回路と、を備えることを特徴とする。
【００１３】
本発明に係る半導体記憶装置は、第１方向に沿って互いに並列に形成された、複数のワード線と、前記第１方向と交差する方向である第２方向に沿って互いに並列に形成された、複数のビット線と、前記ワード線と前記ビット線の交点位置に設けられた複数のメモリセルと、前記第２方向に沿って形成された、複数の基準ビット線と、前記ワード線と前記複数の基準ビット線との交点位置に設けられた複数の基準セルであって、前記メモリセルからデータを読み出す際に、データを読み出すメモリセルの接続されたワード線により２Ｎ（Ｎは自然数）個が活性化され、データを読み出す際の基準となる基準電流を生成する、基準セルと、前記基準電流と、読み出すメモリセルを流れるセル電流とに基づいて、前記メモリセルのデータを読み出す、データセンス回路と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、１つの基準電圧発生回路に対して２本の基準ビット線を設けるとともに、各ワード線と各基準ビット線との交点に基準セルを配置する。そして、基準電圧発生回路は、データを読み出すメモリセルと同じワード線に設けられている２個の基準セルを用いて、基準電流を生成することにより、データを読み出すメモリセルと、基準セルとの間の距離が一定範囲内に制限されるようにしたものである。より詳しくを、以下に説明する。
【００１５】
図１は、本実施形態に係る半導体記憶装置の部分的な配置図であり、図２は、本実施形態に係るメモリセルアレイを構成するメモリセルＭＣの構造を説明する断面図であり、図３は、各メモリセルＭＣの接続関係を示す回路図である。
【００１６】
図２に示すように、本実施形態に係るメモリセルＭＣは、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成される。具体的には、例えば、シリコンにより形成された半導体基板２０上に、絶縁膜２２が形成されている。本実施形態においては、この絶縁膜２２は、例えば、シリコン酸化膜により構成されている。
【００１７】
絶縁膜２２上には、ｐ型の半導体層２４が形成されている。つまり、本実施形態におけるメモリセルＭＣはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板上に形成される。半導体層２４には、ｎ型のソース領域２６と、ｎ型のドレイン領域２８が形成されている。これらソース領域２６とドレイン領域２８とは、絶縁膜２２に達する深さまで形成されている。このソース領域２６とドレイン領域２８との間の半導体層２４は、フローティングボディ３０を形成する。また、フローティングボディ３０のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域（図示省略）が形成されている。このフローティングボディ３０は、ソース領域２６とドレイン領域２８と絶縁膜２２と絶縁領域により、他のメモリセルＭＣから電気的に絶縁されることとなり、フローティング状態になる。フローティングボディ３０上には、ゲート絶縁膜３２を介して、ゲート電極３４が形成されている。
【００１８】
図３に示すように、各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点位置に設けられており、そのソース領域２６は共通のソース線によりグランドに接続され、ドレイン領域２８はビット線ＢＬに接続され、ゲート電極３４はワード線ＷＬに接続されている。より具体的には、ビット線ＢＬ方向に並ぶ各メモリセルＭＣのドレイン領域２８は、１本のビット線ＢＬに共通に接続され、ワード線ＷＬ方向に並ぶ各メモリセルＭＣのゲート電極３４は、１本のワード線ＷＬに共通に接続されている。
【００１９】
これら図２及び図３に示したメモリセルＭＣは、フローティングボディ３０を、第１の電位に設定した第１データ状態と、第２の電位に設定した第２のデータ状態とをダイナミックに記憶する。具体的には、第１データ状態は、ワード線ＷＬ及び選択ビット線ＢＬに高レベル電圧を与え、選択されたメモリセルＭＣを５極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア（ｎチャネルの場合、ホール）をフローティングボディ３０に保持することにより書き込まれる。これが例えば、データ“１”である。第２データ状態は、ワード線ＷＬに高レベル電圧を与えて容量結合によりフローティングボディ３０の電位を高くし、ビット線ＢＬを低レベル電圧にして、選択されたメモリセルＭＣのフローティングボディ３０とドレイン領域２８との接合に順バイアス電流を流してフローティングボディ３０の多数キャリアをドレイン領域２８に放出することにより書き込まれる。これが例えばデータ“０”である。
【００２０】
メモリセルＭＣがデータ“１”を保持しているか、それともデータ“０”を保持しているかは、ＭＩＳＦＥＴのゲートしきい値の差として表れる。すなわち、データ“１”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係、及び、データ“０”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係は、図４に示すグラフのようになる。
【００２１】
この図４に示すように、フローティングボディ電位ＶＢによる基板バイアスの結果として、データ“１”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ１は、データ“０”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ０より低くなる。したがって、メモリセルＭＣからのデータ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより、判定することができる。
【００２２】
図１に示すように、本実施形態においては、このメモリセルＭＣにより８ＫビットのメモリセルアレイＭＣＡが構成されている。具体的には、カラム方向に沿って互いに並列に２５６本のワード線ＷＬが設けられており、このカラム方向と交差する方向であるロー方向に沿って、互いに並列に３２本のビット線ＢＬが設けられている。本実施形態においては、特に、ワード線ＷＬとビット線ＢＬとは直交している。
【００２３】
また、本実施形態においては、ビット線方向に沿って、４本の基準ビット線ＲＢＬ０、ＲＢＬ１が並列に設けられている。特に本実施形態においては、このメモリセルアレイＭＣＡの中央部分に、基準ビット線ＲＢＬ０、ＲＢＬ１が設けられている。このため、基準ビット線ＲＢＬ０、ＲＢＬ１の図中上側には、１６本のビット線ＢＬが設けられており、基準ビット線ＲＢＬ０、ＲＢＬ１の図中下側には、同じく１６本のビット線ＢＬが設けられていることになる。つまり、基準ビット線ＲＢＬ０、ＲＢＬ１を基準として、ワード線方向の一方側に設けられているビット線ＢＬの本数と、ワード線方向の他方側に設けられているビット線ＢＬの本数とは、等しいことになる。また、本実施形態においては、図１３に示した従来のメモリセルアレイＭＣＡのように、基準ビット線ＲＢＬ０、ＲＢＬ１が中央で２分割されることなく、通常のビット線ＢＬと同様に、メモリセルアレイＭＣＡ全体にわたって、１本で形成されている。
【００２４】
２本の基準ビット線ＲＢＬ０においては、各ワード線ＷＬとその交点位置に、“０”データが保持されるべき基準セルＲＣ０が設けられている。つまり、１本の基準ビット線ＲＢＬ０には、２５６個の基準セルＲＣ０が接続されている。また、２本の基準ビット線ＲＢＬ１においては、各ワード線ＷＬとその交点位置に、“１”データが保持されるべき基準セルＲＣ１が設けられている。つまり、１本の基準ビット線ＲＢＬ１には、２５６個の基準セルＲＣ１が接続されている。これら基準セルＲＣ０、ＲＣ１の構造は、メモリセルＭＣの構造と同様である。また、ゲート電極、ソース、及び、ドレインの接続関係も、図３に示したメモリセルＭＣと同様である。
【００２５】
さらに、メモリセルアレイＭＣＡにおけるビット線方向の両端位置には、ワード線ＷＬに沿って、イコライズ線ＥＱＬがそれぞれ１本ずつ設けられている。このイコライズ線ＥＱＬとビット線ＢＬとの交点位置、及び、イコライズ線ＥＱＬと基準ビット線ＲＢＬ０、ＲＢＬ１との交点位置には、メモリセルＭＣと同様の構造及び同様の接続関係のＭＩＳＦＥＴが設けられており、そのゲートがイコライズ線ＥＱＬに接続されている。メモリセルＭＣからデータを読み出す前には、このイコライズ線ＥＱＬを介して、ビット線ＢＬがグランド（０Ｖ）に設定される。
【００２６】
このように構成されたメモリセルアレイＭＣＡにおけるビット線方向の両側には、センスアンプ回路４０が配置されている。すなわち、本実施形態に係るメモリセルアレイＭＣＡは、ダブルエンド型センスアンプ方式を採用している。このため、ビット線選択回路４２も、メモリセルアレイＭＣＡにおけるビット線方向の両側に配置されている。
【００２７】
これら両側のビット線選択回路４２には、ビット線ＢＬが１本おきに交互に接続されおり、また、基準ビット線ＲＢＬ０、ＲＢＬ１も１本おきに交互に接続されている。このビット線選択回路４２により、基準ビット線ＲＢＬ０、ＲＢＬ１より図中上側にある８本のビット線ＢＬのうちの１本が選択され、図中上側のセンスアンプ回路４０に接続され、基準ビット線ＲＢＬ０、ＲＢＬ１より図中下側にある８本のビット線ＢＬのうちの１本が選択され、図中下側のセンスアンプ回路４０に接続される。
【００２８】
片側２つのセンスアンプ回路４０に対して、１つの基準電圧発生回路４４が設けられている。この基準電圧発生回路４４には、メモリセルＭＣのデータを読み出す際には、１本の基準ビット線ＲＢＬ０と１本の基準ビット線ＲＢＬ１との双方が接続される。これら基準電圧発生回路４４とセンスアンプ回路４０とにより、本実施形態に係るデータセンス回路が構成される。
【００２９】
このように構成された半導体記憶装置において、１つのメモリセルＭＣに対するデータ読み出し動作は、概略的には、次のように行われる。まず、１本のワード線ＷＬが選択されて所定のハイレベル電圧ＶＤＤに設定される。また、これと同時に、ビット線選択回路４２により、１本のビット線ＢＬが選択されて、センスアンプ回路４０に接続される。また、ビット線選択回路４２により、１本の基準ビット線ＲＢＬ０と１本の基準ビット線ＲＢＬ１とが、基準電圧発生回路４４に接続される。
【００３０】
次に、選択されたビット線ＢＬを経由して、読み出そうとしているメモリセルＭＣに、セル電流Ｉｃｅｌｌを流す。そして、このメモリセルＭＣを介して流れるＩｃｅｌｌを、センスアンプ回路４０が取得する。ここで、セル電流Ｉｃｅｌｌは、メモリセルＭＣがデータ“０”を保持しているのか、それともデータ“１”を保持しているのかで、流れる電流量が異なることとなる。
【００３１】
また、同様に、基準ビット線ＲＢＬ０と基準ビット線ＲＢＬ１にも、基準電圧発生回路４４から、セル電流を流す。基準セルＲＣ０、ＲＣ１としては、読み出そうとしているメモリセルＭＣと同じワード線に接続されている基準セルＲＣ０と基準セルＲＣ１とが活性化されているので、この基準セルＲＣ０には電流Ｉ０が流れ、基準セルＲＣ１には電流Ｉ１が流れる。そして、これらを合わせた基準電流Ｉ０＋Ｉ１を、基準電圧発生回路４４が取得する。
【００３２】
基準電圧発生回路４４では、この基準電流Ｉ０＋Ｉ１とに基づいて基準電圧ＶＲＥＦを生成し、センスアンプ回路４０に供給する。センスアンプ回路４０では、セル電流Ｉｃｅｌｌと基準電圧ＶＲＥＦとに基づいてデータ電圧ＶＳＮを生成し、この読み出し電圧ＶＳＮと基準電圧ＶＲＥＦとを比較して、メモリセルＭＣの保持しているデータを検出する。
【００３３】
次に、センスアンプ回路４０とビット線選択回路４２と基準電圧発生回路４４の回路構成を詳細に説明する。図５は、本実施形態に係るセンスアンプ回路４０の回路構成を示す図であり、図６は、本実施形態に係るビット線選択回路４２の回路構成を示す図であり、図７は、本実施形態に係る基準電圧発生回路４４の回路構成を示す図である。
【００３４】
図６に示すように、ビット線選択回路４２には、８本のビット線ＢＬ０〜ＢＬ７と、２本の基準ビット線ＲＢＬ０、ＲＢＬ１とが接続されている。なお、図１に対応させた場合には、２本の基準ビット線ＲＢＬ０、ＲＢＬ１の図中下側に、さらに８本のビット線ＢＬ８〜ＢＬ１５が接続され、図中上側と同様の構成をとることになるが、この図６では省略している。
【００３５】
８本のビット線ＢＬ０〜ＢＬ７は、それぞれ、選択トランジスタＳＴＬ０〜ＳＴＬ７の入力端子側に接続されており、これら選択トランジスタＳＴＬ０〜ＳＴＬ７の出力端子側は、選択ビット線ＳＢＬに共通接続されている。また、選択トランジスタＳＴＬ０〜ＳＴＬ７の制御端子には、それぞれ、ビット線選択信号線ＢＳ０〜ＢＳ７が接続されている。１本のビット線を選択する際には、これらビット線選択信号線ＢＳ０〜ＢＳ７のうちのいずれか１つが立ち上がってハイレベルになり、１本のビット線ＢＬを選択ビット線ＳＢＬに接続する。
【００３６】
基準ビット線ＲＢＬ０、ＲＢＬ１は、それぞれ、選択トランジスタＳＴＬ８、ＳＴＬ９の入力端子側に接続されており、これら選択トランジスタＳＴＬ８、ＳＴＬ９の出力端子側は、選択基準ビット線ＳＲＢＬに共通接続されている。また、選択トランジスタＳＴＬ８、ＳＴＬ９の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１が接続されている。メモリセルＭＣのデータを読み出す際には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の双方が立ち上がってハイレベルになり、選択トランジスタＳＴＲ８、ＳＴＲ９の双方がオンになる。これにより、基準ビット線ＲＢＬ０と基準ビット線ＲＢＬ１とがショートする。但し、基準セルＲＣ０、ＲＣ１をリフレッシュする場合等、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の一方が立ち上がってハイレベルになる。すなわち、基準セルＲＣ０に“０”データを書き込む場合には、選択トランジスタＳＴＲ８がオンになり、基準セルＲＣ１に“１”データを書き込む場合には、選択トランジスタＳＴＲ９がオンになる。
【００３７】
図５に示すように、センスアンプ回路４０は、第１センスアンプＳＡ１を備えている。この第１センスアンプＳＡ１は、ｐ型のＭＩＳＦＥＴ ＴＲ１０〜ＴＲ１２と、ｎ型のＭＩＳＦＥＴ ＴＲ１３を備えて構成されている。ＭＩＳＦＥＴＴＲ１０の入力端子は、ハイレベル電圧端子ＶＩＮＴに接続されており、出力端子はＭＩＳＦＥＴ ＴＲ１１及びＭＩＳＦＥＴ ＴＲ１２の入力端子に接続されている。これらＭＩＳＦＥＴ ＴＲ１１及びＴＲ１２の制御端子は、互いに接続されており、カレントミラー回路を構成している。このカレントミラー回路におけるＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２のミラー比は、１：２である。すなわち、ＭＩＳＦＥＴ ＴＲ１１を流れる電流の２倍の電流が、ＭＩＳＦＥＴ ＴＲ１２を流れることとなる。さらに、ＭＩＳＦＥＴ ＴＲ１１の制御端子と出力端子は、ビット線電位制限回路ＢＰＬに設けられたｎ型のＭＩＳＦＥＴを介して、選択ビット線ＳＢＬに接続されている。
【００３８】
ＭＩＳＦＥＴ ＴＲ１２の出力端子は、ＭＩＳＦＥＴ ＴＲ１３の入力端子に接続されており、ＭＩＳＦＥＴ ＴＲ１３の出力端子は、グランドに接続されている。これらＭＩＳＦＥＴ ＴＲ１２とＭＩＳＦＥＴ ＴＲ１３との間のノードが、センスノードＳＮとなる。
【００３９】
メモリセルＭＣからデータを読み出すための読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ１０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流がＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ２０を介して、選択ビット線ＳＢＬに流れる。これがセル電流Ｉｃｅｌｌである。選択ビット線ＳＢＬに流れるセル電流Ｉｃｅｌｌの量は、選択されたメモリセルＭＣが保持しているデータにより異なることとなる。ここでは、選択したメモリセルＭＣが“０”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ０とし、選択したメモリセルＭＣが“１”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ１とする。
【００４０】
ビット線電位制限回路ＢＰＬは、ビット線ＢＬの電位の上昇を制限するための回路である。すなわち、ビット線電位制限回路ＢＰＬは、上述したＭＩＳＦＥＴＴＲ２０と、オペアンプＯＰ１とにより、負帰還制御回路を構成している。オペアンプＯＰ１の非反転入力端子には、電圧ＶＢＬＲが入力されている。本実施形態においては、この電圧ＶＢＬＲは２００ｍＶである。また、オペアンプＯＰ１の反転入力端子は、選択ビット線ＳＢＬに接続されている。オペアンプＯＰ１の出力端子は、ＭＩＳＦＥＴ ＴＲ２０の制御端子に接続されている。このため、選択ビット線ＳＢＬの電位が電圧ＶＢＬＲを越えると、つまり、ビット線ＢＬの電位が電圧ＶＢＬＲを超えると、オペアンプＯＰ１の出力はローレベルとなり、ｎ型のＭＩＳＦＥＴ ＴＲ２０をオフにする。このため、ビット線ＢＬが、電圧ＶＢＬＲ以上の電圧になってしまうのを、回避することができる。
【００４１】
このように、ビット線ＢＬの電位上昇を回避するのは、次のような理由によるものである。メモリセルＭＣは、データ書き込みの際には、ワード線ＷＬに高レベル電圧（例えば電源電圧ＶＤＤ）が与えられ、ビット線ＢＬにも高レベル電圧（例えば電源電圧ＶＤＤ）が与えられて、５極管動作を行う。データ読み出しの際に、ワード線ＷＬに同様に電源電圧ＶＤＤを与えるものとした場合、メモリセルＭＣを十分なセル電流が流れずに、ビット線ＢＬの電位が電源電圧ＶＤＤまで上昇してしまうことも考えられる。もし、ビット線ＢＬが電源電圧ＶＤＤまで上昇してしまうと、書き込みモードと同じ条件になってしまう。そこで、本実施形態においては、電圧ＶＢＬＲを電源電圧ＶＤＤより低い値に設定する。例えば、電源電圧ＶＤＤを１〜１．５Ｖとして、電圧ＶＢＬＲ＝２００ｍＶに設定する。このように設定すれば、データ読み出しの際に、メモリセルＭＣは５極管動作するおそれがなくなり、５極管動作の条件を満たさないようにすることができるのである。
【００４２】
図７に示すように、基準電圧発生回路４４にも、選択基準ビット線ＳＲＢＬの電位を上昇するのを制限する、選択基準ビット線電位制限回路ＳＢＰＬが設けられている。この選択基準ビット線電位制限回路ＳＢＰＬを設けている理由も、上記と同様である。この選択基準ビット線電位制限回路ＳＢＰＬは、オペアンプＯＰ２とｎ型のＭＩＳＦＥＴ ＴＲ４０とを備えているが、その接続関係は、上述したビット線電位制限回路ＢＰＬと同様である。
【００４３】
また、基準電圧発生回路４４は、第２センスアンプＳＡ２を備えている。この第２センスアンプＳＡ２は、ｐ型のＭＩＳＦＥＴ ＴＲ３０〜ＴＲ３２と、ｎ型のＭＩＳＦＥＴ ＴＲ３３とを備えて構成されているが、その接続関係は、上述した第１センスアンプＳＡ１と同様である。但し、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とにより構成されるカレントミラー回路のミラー比は、１：１である。すなわち、ＭＩＳＦＥＴ ＴＲ３１を流れる電流と同じ電流の量が、ＭＩＳＦＥＴ ＴＲ３２を流れる。また、ＭＩＳＦＥＴ ＴＲ３２とＭＩＳＦＥＴ ＴＲ３３との間が、基準ノードＲＳＮを構成しており、ＭＩＳＦＥＴ ＴＲ３３の制御端子が、この基準ノードＲＳＮに接続されている。
【００４４】
さらに、この図７と図５から分かるように、基準ノードＲＳＮは、第１センスアンプＳＡ１のＭＩＳＦＥＴ ＴＲ１３の制御端子に接続されている。このため、ＭＩＳＦＥＴ ＴＲ３３と、ＭＩＳＦＥＴ ＴＲ１３とにより、カレントミラー回路が構成されている。このカレントミラー回路のミラー比は、１：１である。
【００４５】
図７に示すように、読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ３０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流が、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ４０を介して、選択基準ビット線ＳＲＢＬに流れる。これが基準電流である。この基準電流は、データ“０”を保持している基準セルＲＣ０を流れる電流Ｉ０の量と、データ“１”を保持している基準セルＲＣ１を流れる電流Ｉ１の量とを合わせた電流の量である。
【００４６】
図８は、データ読み出し動作の際における第１センスアンプＳＡ１と第２センスアンプＳＡ２の等価回路を示す図である。ＭＩＳＦＥＴの脇に書き加えられたカッコ書きの数値は、カレントミラー回路のミラー比を表している。
【００４７】
この図８及び図５から分かるように、読み出したメモリセルＭＣを流れるセル電流Ｉｃｅｌｌ（Ｉｃｅｌｌ０又はＩｃｅｌｌ１）は、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とから構成されたカレントミラー回路で２倍にされ、ＭＩＳＦＥＴ ＴＲ１２を２×Ｉｃｅｌｌの電流が流れようとする。
【００４８】
一方、基準電流Ｉ０＋Ｉ１は、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とから構成されたカレントミラー回路で１倍にされる。このときの基準ノードＲＳＮの電圧を基準電圧ＶＲＥＦとする。さらに、この基準電流Ｉ０＋Ｉ１は、ＭＩＳＦＥＴ ＴＲ３３とＭＩＳＦＥＴ ＴＲ１３とから構成されたカレントミラー回路で１倍にされ、ＭＩＳＦＥＴ ＴＲ１３を基準電流Ｉ０＋Ｉ１が流れようとする。このＭＩＳＦＥＴ ＴＲ１３を流れようとする基準電流Ｉ０＋Ｉ１と、ＭＩＳＦＥＴ ＴＲ１２を流れようとする２倍のセル電流２×Ｉｃｅｌｌの衝突により、センスノードＳＮの電圧（データ電圧）が定まる。
【００４９】
具体的には、２×Ｉｃｅｌｌの方が基準電流Ｉ０＋Ｉ１より小さい場合、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉ０＋Ｉ１を流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも低くなり、ＶＲＥＦ−αとなる。
【００５０】
一方、２×Ｉｃｅｌｌの方が基準電流Ｉ０＋Ｉ１より大きい場合、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉ０＋Ｉ１を流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも高くなり、ＶＲＥＦ＋αとなる。
【００５１】
このことから分かるように、センスノードＳＮの電圧と基準ノードＲＳＮの電圧との差は、データに応じて極性が異なる。この電圧の差を、図５に示すように、第３センスアンプＳＡ３により検出する。本実施形態においては、第３センスアンプＳＡ３はオペアンプにより構成されており、センスノードＳＮが基準ノードＲＳＮよりも高電位か低電位かにより、ローレベル又はハイレベルのセンス出力ＯＵＴを出力する。このセンス出力ＯＵＴは、ラッチ回路ＬＴによりラッチされる。
【００５２】
ラッチ回路ＬＴによりラッチされたセンス出力ＯＵＴは、これがハイレベルであるか、それともローレベルであるかにより、ｎ型のＭＩＳＦＥＴ ＴＲ５０又はｎ型のＭＩＳＦＥＴ ＴＲ５１のいずれか一方を、オンにする。ｎ型のＭＩＳＦＥＴ ＴＲ５２とｎ型のＭＩＳＦＥＴ ＴＲ５３の制御端子には、読み出しカラム選択信号ＲＣＳＬが入力されており、選択されたメモリセルＭＣを有するセンスアンプ回路４０では、この読み出しカラム選択信号ＲＣＳＬがハイレベルになっており、これらＭＩＳＦＥＴ ＴＲ５２、ＴＲ５３はオンになっている。また、読み出し動作をする際には、データ読み出し線Ｑ、ＢＱはともにハイレベルにプリチャージされている。このため、センス出力ＯＵＴがハイレベルであるか、又は、ローレベルであるかにより、データ読み出し線Ｑ又はデータ読み出し線ＢＱの一方がローレベルに変化する。これにより、読み出したデータを、外部に出力することが可能になる。
【００５３】
リフレッシュ動作の際には、ライトバック信号ＷＢがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ６０がオンになる。これにより、ラッチ回路ＬＴにラッチされているセンス出力ＯＵＴが、選択基準ビット線ＳＢＬに出力され、再び選択されているメモリセルＭＣに書き込まれる。
【００５４】
メモリセルＭＣへのデータの書き込み動作の際には、書き込みカラム選択信号ＷＣＳＬがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ７０がオンになる。そして、データ書き込み線Ｄが、書き込むデータに応じて、ハイレベル又はローレベルに設定され、これが選択基準ビット線ＳＢＬに出力される。例えば、本実施形態においては、データ“１”を書き込む場合には、データ書き込み線Ｄがハイレベルになり、ハイレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングボディに、多数キャリアであるホールを蓄積する。一方、データ“０”を書き込む際には、データ書き込み線Ｄがローレベルになり、ローレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングから、蓄積されているホールを引き抜く。これにより、選択されたメモリセルＭＣに、データを書き込むことができる。
【００５５】
以上のように、本実施形態に係る半導体記憶装置によれば、図１に示すように、読み出すメモリセルＭＣと、この読み出し動作の際に使用する基準セルＲＣ０、ＲＣ１との間の距離を、所定範囲内に制限することができる。すなわち、図１の例では、読み出すメモリセルＭＣと、使用する基準セルＲＣ０又はＲＣ１との間の距離を、最大でもメモリセルＭＣの１８個分に制限することができる。このため、製造プロセスに起因するセル特性のバラツキと、使用温度条件によるセル特性のバラツキを、同一傾向にあるようにすることができる。この結果、これらのバラツキを同相雑音として、精度よく補償することができるようになる。
【００５６】
また、１つのメモリセルアレイＭＣＡで見た場合、図１３のメモリセルアレイＭＣＡでは、読み出し動作の際に１本の通常のワード線ＷＬに加えて、４本の基準ワード線ＲＷＬ０、ＲＷＬ１を活性化する必要があったが、図１のメモリセルアレイＭＣＡでは、１本の通常ワード線だけ活性化すれば足りる。このため、読み出し動作の際の消費電力の低減を図ることができる。
【００５７】
〔第２実施形態〕
上述した第１実施形態においては、１つの基準電圧発生回路４４を２つのセンスアンプ回路４０で共通に使用することとしたが、必ずしも共通に使用する必要はない。本発明の第２実施形態においては、１つの基準電圧発生回路４４を１つのセンスアンプ回路４０で使用するようにしている。
【００５８】
図９は、第２実施形態に係る半導体記憶装置の部分的な配置図を示している。この図９に示すように、第２実施形態においては、１つのセンスアンプ回路４０に対して、１つの基準電圧発生回路４４を設けている。この図９の例では、４ＫビットのメモリセルアレイＭＣＡを構成している。これ以外の点は、上述した第１実施形態と同様である。
【００５９】
このことから分かるように、１つの基準電圧発生回路４４は、Ｘ個（Ｘは、自然数）のセンスアンプ回路４０で使用することが可能である。
【００６０】
〔第３実施形態〕
上述した実施形態においては、１本のワード線ＷＬに、４個の基準セルＲＣ０、ＲＣ１を設けた。すなわち、１つの基準電圧発生回路４４は、１個の“０”データを保持した基準セルＲＣ０と１個の“１”データを保持した基準セルＲＣ１を用いて、基準電流Ｉ０＋Ｉ１を取得するようにした。しかし、１つの基準電圧発生回路４４に対して設ける基準セルの個数は、２個に限られるものではなく、２Ｎ個であればよい（Ｎは、自然数である）。この場合、基準ビット線ＲＢＬ０、ＲＢＬ１は、１つの基準電圧発生回路４４に対して、合計で２Ｎ本設ける必要がある。
【００６１】
そこで、本発明の第３実施形態は、１つの基準電圧発生回路４４に対して４個の基準セルＲＣ０、ＲＣ１を設けるとともに、２個の基準セルＲＣ０に“０”データを保持させ、２個の基準セルＲＣ１に“１”データを保持させるようにしたものである。
【００６２】
図１０は、そのような半導体記憶装置の部分的な配置図である。この図１０に示すように、本実施形態に係るメモリセルアレイＭＣＡは、メモリセルアレイＭＣＡの中央部分に、ビット線ＢＬに沿って、８本の基準ビット線ＲＢＬ０、ＲＢＬ１が設けられている。本実施形態においては、ワード線方向上側に、４本の基準ビット線ＲＢＬ０が配置されており、ワード線方向下側に、４本の基準ビット線ＲＢＬ１が配置されている。また、基準ビット線ＲＢＬ０、ＲＢＬ１は、交互に、図中左側のビット線選択回路４２と図中左側のビット線選択回路４２に接続されている。
【００６３】
ワード線ＷＬと基準ビット線ＲＢＬ０との交点位置には、それぞれ、“０”データが保持される基準セルＲＣ０が設けられている。また、ワード線ＷＬと基準ビット線ＲＢＬ１との交点位置には、それぞれ、“１”データが保持される基準セルＲＣ１が設けられている。
【００６４】
上述した第１実施形態の図３と同様に、本実施形態においても、基準セルＲＣ０、ＲＣ１及びメモリセルＭＣにおけるゲート電極は、ワード線ＷＬに接続されており、ソースは共通ソース線を介してグランドに接続されており、ドレインはビット線ＢＬに接続されている。
【００６５】
図１１は、本実施形態に係るビット線選択回路４２の回路図を示している。この図１１に示すように、ビット線選択回路４２には、２本の基準ビット線ＲＢＬ０と２本の基準ビット線ＲＢＬ１とが接続されている。そして、これら合計４本の基準ビット線ＲＢＬ０、ＲＢＬ１には、選択トランジスタＳＴＲ８〜ＳＴＲ１１が設けられている。この選択トランジスタＳＴＲ８〜ＳＴＲ１１の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ０〜ＲＢＳ３が接続されている。
【００６６】
メモリセルＭＣのデータを読み出す際には、基準ビット線選択信号線ＲＢＳ０〜ＲＢＳ３のずべてが立ち上がってハイレベルになり、選択トランジスタＳＴＲ８〜ＳＴＲ１１のすべてがオンになる。これにより、２本の基準ビット線ＲＢＬ０と２本の基準ビット線ＲＢＬ１とがショートして、選択基準ビット線ＳＲＢＬに接続される。但し、基準セルＲＣ０、ＲＣ１をリフレッシュする場合等、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ０〜ＲＢＳ３のいずれか２つが立ち上がってハイレベルになり、選択トランジスタＳＴＲ８〜ＳＴＲ１１のいずれか２つをオンにし、それ以外の選択トランジスタをオフにする。
【００６７】
本実施形態に係る半導体記憶装置は、これらの点以外は、上述した第１実施形態の半導体記憶装置と同様の構成である。
【００６８】
図１２は、本実施形態における第１センスアンプＳＡ１と第２センスアンプＳＡ２の等価回路を示す図であり、上述した図８に対応する図である。この図１２においては、図８と異なり、ＭＩＳＦＥＴ ＴＲ３１を入力端子から出力端子へ流れる基準電流が２×（Ｉ０＋Ｉ１）となる。これは、ＭＩＳＦＥＴ ＴＲ３１の出力端子には、ワード線ＷＬにより選択された２個の基準セルＲＣ０と２個の基準セルＲＣ１とが接続されているためである。
【００６９】
これに対応して、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とで構成されるカレントミラー回路のミラー比が、１：４になっている。したがって、ＭＩＳＦＥＴ ＴＲ１２の入力端子から出力端子へは、４×Ｉｃｅｌｌ０又は４×Ｉｃｅｌｌ１の電流が流れようとする。ＭＩＳＦＥＴ ＴＲ１２を流れる電流が４×Ｉｃｅｌｌ０であるか、又は、４×Ｉｃｅｌｌ１であるかに応じて、センスノードＳＮの電圧は、基準電圧ＶＲＥＦ−α又は基準電圧ＶＲＥＦ＋αに変化する。
【００７０】
以上に述べたことから、基準セルの個数を２Ｎ個とし、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２で構成されるカレントミラー回路により基準電流をＰ倍し、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２で構成されるカレントミラー回路により読み出したセル電流をＱ倍するとした場合、Ｐ／Ｑ＝１／（２Ｎ）の関係を満たすように設定するればよいことが分かる。ここで、Ｐ及びＱは、ぞれぞれ、任意の正の数である。
【００７１】
したがって、例えば、第１実施形態における図８の例において、基準電流Ｉ０＋Ｉ１を、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とで構成されるカレントミラー回路で１／２にし、読み出したセル電流を、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とで構成されるカレントミラー回路で１倍して、比較するようにしてもよい。
【００７２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、本発明は、メモリセルとしてＦＢＣを用いて形成された半導体記憶装置に限られるものではなく、基準セルを流れる基準電流と読み出そうとしているメモリセルを流れるセル電流とに基づいて、メモリセルが記憶するデータを読み出す電流読み出し型の半導体記憶装置であれば、適用することができる。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、データを読み出そうとするメモリセルと、このデータ読み出しの際に基準電流を得るために使用する基準セルとの間の距離を、所定範囲内に制限することができるので、セル特性の変動を精度よく補償することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置におけるメモリセルアレイ周辺の部分的な配置図である。
【図２】本実施形態に係るメモリセル及び基準セルの構造を説明する模式的な断面図である。
【図３】本実施形態に係るメモリセル及び基準セルにおける、ゲート電極、ソース、及び、ドレインの接続関係を説明する回路図である。
【図４】メモリセルのしきい値の変化を、ゲート電圧とフローティングボディ電位との関係を用いて説明するためのグラフである。
【図５】本実施形態に係るセンスアンプ回路の構成を示す回路図である。
【図６】本実施形態に係るビット線選択回路の構成を示す回路図である。
【図７】本実施形態に係る基準電圧発生回路の構成を示す回路図である。
【図８】本実施形態に係るセンスアンプ回路の第１センスアンプと基準電圧発生回路の第２センスアンプとの等価回路を示す図である。
【図９】本発明の第２実施形態に係る半導体記憶装置におけるメモリセルアレイ周辺の配置図である。
【図１０】本発明の第３実施形態に係る半導体記憶装置におけるメモリセルアレイ周辺の配置図である。
【図１１】本実施形態に係るビット線選択回路の構成を示す回路図である。
【図１２】本実施形態に係るセンスアンプ回路の第１センスアンプと基準電圧発生回路の第２センスアンプとの等価回路を示す図である。
【図１３】従来の半導体記憶装置におけるメモリセルアレイ周辺の配置図である。
【符号の説明】
ＷＬ ワード線
ＢＬ ビット線
ＭＣ メモリセル
ＭＣＡ メモリセルアレイ
ＲＣ０、ＲＣ１ 基準セル
ＥＱＬ イコライズ線
４０ センスアンプ回路
４２ ビット線選択回路
４４ 基準電圧発生回路
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、基準セルを流れる基準電流を用いてメモリセルが記憶しているデータを読み出す電流読み出し型の半導体記憶装置に関する。
【０００２】
【従来の技術】
デザインルールＦが０．１μｍ未満において、セルサイズを６Ｆ２未満の大きさにする事がダイナミック型の半導体記憶装置（ＤＲＡＭ）に課せられた課題であるが、これが実現できるＤＲＡＭとして、ＦＢＣ（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｔｒａｎｓｉｓｔｏｒｃｅｌｌ）によりメモリセルが構成されたものが提案されている（例えば、特願２００１−２４５５８４号、特願２００１−３２８２０４号、特願２００１−２２０４６１号参照。いずれも本件出願時において未公開）。このＦＢＣは、ＳＯＩなどの上に形成したフローティングボディを持つＭＩＳＦＥＴにより構成されており、このＭＩＳＦＥＴのフローティングボディにインパクトイオン化により多数キャリアを注入したり、ソース領域またはドレイン領域とフローティングボディの間のｐｎ接合を順方向にバイアスして多数キャリアを引き抜いたりすることにより、フローティングボディの電位を変化させて、基板バイアス効果によりこのＭＩＳＦＥＴのしきい値電圧Ｖｔｈを変化させることにより、データを記憶する。
【０００３】
図１３は、ＦＢＣのメモリセルＭＣにより構成された８ＫビットのメモリセルアレイＭＣＡを有する半導体記憶装置の部分的な配置図を示している。この図１３に示すように、ＦＢＣにより構成されたメモリセルアレイＭＣＡを有する半導体記憶装置は、メモリセルアレイＭＣＡの両側に、センスアンプ回路１０を配置するダブルエンド型センスアンプ方式を採用している。また、このメモリセルアレイＭＣＡにおいては、ビット線選択回路１２により、８本のビット線ＢＬから、１本のビット線ＢＬを選択して、センスアンプ回路１０に接続すると共に、基準電圧発生回路１４は、２個のセンスアンプ回路１０に対して１個設けられている。
【０００４】
ＦＢＣは非破壊読み出しが可能なメモリセルＭＣであり、ＭＩＳＦＥＴのドレインからソースにセル電流を流し、流れるセル電流Ｉｃｅｌｌを検出する。また、“０”データを保持している基準セルＲＣ０と、“１”データを保持している基準セルＲＣ１とを、１つのメモリセルアレイＭＣＡ上に別途設ける。この基準セルＲＣ０、ＲＣ１は、１つの基準電圧発生回路１４に対して、１対、設けられる。そして、この基準セルＲＣ０に流れる電流Ｉ０と、基準セルＲＣ１に流れる電流Ｉ１を合わせた基準電流Ｉ０＋Ｉ１と、セル電流を２倍した２×Ｉｃｅｌｌとを比較して、メモリセルＭＣのしきい値が高い状態にあるのか、それとも低い状態にあるのかを検出し、メモリセルＭＣが記憶しているデータを読み出す。このようなＦＢＣのメモリセルＭＣの電流読み出し方式は、特願２００２−７６３７４号に記述されている（本件出願時において未公開）。
【０００５】
基準セルＲＣ０と基準セルＲＣ１は、メモリセルアレイＭＣＡの中央で２分割されている基準ビット線ＲＢＬ０、ＲＢＬ１に、それぞれ接続されている。また、各基準セルＲＣ０のゲートには、基準ワード線ＲＷＬ０が接続されており、各基準セルＲＣ１のゲートには、基準ワード線ＲＷＬ１が接続されている。
【０００６】
基準ビット線ＲＢＬ０、ＲＢＬ１と通常のワード線ＷＬとの交点位置には、通常のメモリセルＭＣは配置されておらず、また、基準ワード線ＲＷＬ０、ＲＷＬ１と通常のビット線ＢＬとの交点位置にもメモリセルは配置されていない。また、ビット線ＢＬと基準ビット線ＲＢＬ０、ＲＢＬ１には、それぞれ、イコライズ線ＥＱＬにゲートが接続されたＦＢＣが１個ずつ設けられており、ビット線ＢＬと基準ビット線ＲＢＬ０、ＲＢＬ１の電位を０Ｖ（ＧＮＤ）に設定する。
【０００７】
【発明が解決しようとする課題】
図１３に示した半導体記憶装置においては、メモリセルの形成位置に依存するセル特性バラツキと温度によるセル特性バラツキを、同相雑音（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）として補償することができる。図１３に示すように、８ＫビットのメモリセルアレイＭＣＡ内に位置するメモリセルＭＣであれば、その形成位置に依存するセル特性バラツキは無視できるし、温度変化によるセル特性バラツキも無視できる。何故ならば、読み出そうとするメモリセルＭＣと基準となる２個の基準セルＲＣ０、ＲＣ１は、同じ構造のＦＢＣから構成されており、このため、例えば、メモリセルＭＣのしきい値Ｖｔｈ、モビリティ、ゲート酸化膜厚、チャンネル長、チャンネル幅などのセル特性を決めるデバイスパラメータの変動が、１つのメモリセルアレイＭＣＡ内であれば、メモリセルＭＣと基準セルＲＣ０、ＲＣ１に同じように生じていると考えられるからである。
【０００８】
このような場合、センスアンプ回路１０の特性上、それら変動がある程度以上に大きくならない限り、セル電流Ｉｃｅｌｌと基準電流Ｉ０＋Ｉ１との関係はほぼ変わらないとみなせる。言い換えると、セル特性の変動は、いわゆる同相雑音（ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）として補償される。
【０００９】
それでは、果たして上記デバイスパラメータのプロセス変動と温度変動が、読み出そうとしているメモリセルＭＣと基準となる２個の基準セルＲＣ０、ＲＣ１に同じ傾向で現れているという仮定が成り立つかどうかが問題であるが、これら３個のＦＢＣがある程度物理的に近い位置に存在していて、かつ、これらＦＢＣの周囲環境がある程度同一であれば、この仮定がある程度成り立つと考えてよい。
【００１０】
しかしながら、上述したような電流読み出し方式においては、ビット線ＢＬの長さが長くなったり、基準電圧発生回路１４をもっと多くのセンスアンプ回路１０で共有化したりすると、読み出すメモリセルＭＣと基準セルＲＣ０、ＲＣ１の間の相対的な距離が離れてくるので、同相雑音の補償の精度が下がってくるおそれもある。
【００１１】
そこで本発明は、前記課題に鑑みてなされたものであり、読み出されるメモリセルと基準となる基準セルの配置位置を、可能な限り近づけて、より精度の良い同相雑音補償を可能にした半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、第１方向に沿って互いに並列に形成された、複数のワード線と、前記第１方向と交差する方向である第２方向に沿って互いに並列に形成された、複数のビット線と、前記ワード線と前記ビット線の交点位置に設けられた複数のメモリセルであって、前記ビット線に接続されたドレイン領域と、ソース線に接続されたソース領域と、前記ワード線に接続されたゲート電極と、前記ドレイン領域と前記ソース領域との間に位置する電気的にフローティング状態であるフローティングボディとを有するＭＩＳＦＥＴにより構成されており、前記フローティングボディに多数キャリアを蓄積し又は前記フローティングボディから多数キャリアを放出することによりＭＩＳＦＥＴのしきい値を変化させてデータを記憶する、メモリセルと、前記第２方向に沿って形成された、複数の基準ビット線と、前記ワード線と前記複数の基準ビット線との交点位置に設けられた複数の基準セルであって、前記メモリセルからデータを読み出す際に、データを読み出すメモリセルの接続されたワード線により２Ｎ（Ｎは自然数）個が活性化され、データを読み出す際の基準となる基準電流を生成する、基準セルと、前記基準電流と、読み出すメモリセルを流れるセル電流とに基づいて、前記メモリセルのデータを読み出す、データセンス回路と、を備えることを特徴とする。
【００１３】
本発明に係る半導体記憶装置は、第１方向に沿って互いに並列に形成された、複数のワード線と、前記第１方向と交差する方向である第２方向に沿って互いに並列に形成された、複数のビット線と、前記ワード線と前記ビット線の交点位置に設けられた複数のメモリセルと、前記第２方向に沿って形成された、複数の基準ビット線と、前記ワード線と前記複数の基準ビット線との交点位置に設けられた複数の基準セルであって、前記メモリセルからデータを読み出す際に、データを読み出すメモリセルの接続されたワード線により２Ｎ（Ｎは自然数）個が活性化され、データを読み出す際の基準となる基準電流を生成する、基準セルと、前記基準電流と、読み出すメモリセルを流れるセル電流とに基づいて、前記メモリセルのデータを読み出す、データセンス回路と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、１つの基準電圧発生回路に対して２本の基準ビット線を設けるとともに、各ワード線と各基準ビット線との交点に基準セルを配置する。そして、基準電圧発生回路は、データを読み出すメモリセルと同じワード線に設けられている２個の基準セルを用いて、基準電流を生成することにより、データを読み出すメモリセルと、基準セルとの間の距離が一定範囲内に制限されるようにしたものである。より詳しくを、以下に説明する。
【００１５】
図１は、本実施形態に係る半導体記憶装置の部分的な配置図であり、図２は、本実施形態に係るメモリセルアレイを構成するメモリセルＭＣの構造を説明する断面図であり、図３は、各メモリセルＭＣの接続関係を示す回路図である。
【００１６】
図２に示すように、本実施形態に係るメモリセルＭＣは、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成される。具体的には、例えば、シリコンにより形成された半導体基板２０上に、絶縁膜２２が形成されている。本実施形態においては、この絶縁膜２２は、例えば、シリコン酸化膜により構成されている。
【００１７】
絶縁膜２２上には、ｐ型の半導体層２４が形成されている。つまり、本実施形態におけるメモリセルＭＣはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板上に形成される。半導体層２４には、ｎ型のソース領域２６と、ｎ型のドレイン領域２８が形成されている。これらソース領域２６とドレイン領域２８とは、絶縁膜２２に達する深さまで形成されている。このソース領域２６とドレイン領域２８との間の半導体層２４は、フローティングボディ３０を形成する。また、フローティングボディ３０のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域（図示省略）が形成されている。このフローティングボディ３０は、ソース領域２６とドレイン領域２８と絶縁膜２２と絶縁領域により、他のメモリセルＭＣから電気的に絶縁されることとなり、フローティング状態になる。フローティングボディ３０上には、ゲート絶縁膜３２を介して、ゲート電極３４が形成されている。
【００１８】
図３に示すように、各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点位置に設けられており、そのソース領域２６は共通のソース線によりグランドに接続され、ドレイン領域２８はビット線ＢＬに接続され、ゲート電極３４はワード線ＷＬに接続されている。より具体的には、ビット線ＢＬ方向に並ぶ各メモリセルＭＣのドレイン領域２８は、１本のビット線ＢＬに共通に接続され、ワード線ＷＬ方向に並ぶ各メモリセルＭＣのゲート電極３４は、１本のワード線ＷＬに共通に接続されている。
【００１９】
これら図２及び図３に示したメモリセルＭＣは、フローティングボディ３０を、第１の電位に設定した第１データ状態と、第２の電位に設定した第２のデータ状態とをダイナミックに記憶する。具体的には、第１データ状態は、ワード線ＷＬ及び選択ビット線ＢＬに高レベル電圧を与え、選択されたメモリセルＭＣを５極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア（ｎチャネルの場合、ホール）をフローティングボディ３０に保持することにより書き込まれる。これが例えば、データ“１”である。第２データ状態は、ワード線ＷＬに高レベル電圧を与えて容量結合によりフローティングボディ３０の電位を高くし、ビット線ＢＬを低レベル電圧にして、選択されたメモリセルＭＣのフローティングボディ３０とドレイン領域２８との接合に順バイアス電流を流してフローティングボディ３０の多数キャリアをドレイン領域２８に放出することにより書き込まれる。これが例えばデータ“０”である。
【００２０】
メモリセルＭＣがデータ“１”を保持しているか、それともデータ“０”を保持しているかは、ＭＩＳＦＥＴのゲートしきい値の差として表れる。すなわち、データ“１”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係、及び、データ“０”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係は、図４に示すグラフのようになる。
【００２１】
この図４に示すように、フローティングボディ電位ＶＢによる基板バイアスの結果として、データ“１”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ１は、データ“０”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ０より低くなる。したがって、メモリセルＭＣからのデータ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより、判定することができる。
【００２２】
図１に示すように、本実施形態においては、このメモリセルＭＣにより８ＫビットのメモリセルアレイＭＣＡが構成されている。具体的には、カラム方向に沿って互いに並列に２５６本のワード線ＷＬが設けられており、このカラム方向と交差する方向であるロー方向に沿って、互いに並列に３２本のビット線ＢＬが設けられている。本実施形態においては、特に、ワード線ＷＬとビット線ＢＬとは直交している。
【００２３】
また、本実施形態においては、ビット線方向に沿って、４本の基準ビット線ＲＢＬ０、ＲＢＬ１が並列に設けられている。特に本実施形態においては、このメモリセルアレイＭＣＡの中央部分に、基準ビット線ＲＢＬ０、ＲＢＬ１が設けられている。このため、基準ビット線ＲＢＬ０、ＲＢＬ１の図中上側には、１６本のビット線ＢＬが設けられており、基準ビット線ＲＢＬ０、ＲＢＬ１の図中下側には、同じく１６本のビット線ＢＬが設けられていることになる。つまり、基準ビット線ＲＢＬ０、ＲＢＬ１を基準として、ワード線方向の一方側に設けられているビット線ＢＬの本数と、ワード線方向の他方側に設けられているビット線ＢＬの本数とは、等しいことになる。また、本実施形態においては、図１３に示した従来のメモリセルアレイＭＣＡのように、基準ビット線ＲＢＬ０、ＲＢＬ１が中央で２分割されることなく、通常のビット線ＢＬと同様に、メモリセルアレイＭＣＡ全体にわたって、１本で形成されている。
【００２４】
２本の基準ビット線ＲＢＬ０においては、各ワード線ＷＬとその交点位置に、“０”データが保持されるべき基準セルＲＣ０が設けられている。つまり、１本の基準ビット線ＲＢＬ０には、２５６個の基準セルＲＣ０が接続されている。また、２本の基準ビット線ＲＢＬ１においては、各ワード線ＷＬとその交点位置に、“１”データが保持されるべき基準セルＲＣ１が設けられている。つまり、１本の基準ビット線ＲＢＬ１には、２５６個の基準セルＲＣ１が接続されている。これら基準セルＲＣ０、ＲＣ１の構造は、メモリセルＭＣの構造と同様である。また、ゲート電極、ソース、及び、ドレインの接続関係も、図３に示したメモリセルＭＣと同様である。
【００２５】
さらに、メモリセルアレイＭＣＡにおけるビット線方向の両端位置には、ワード線ＷＬに沿って、イコライズ線ＥＱＬがそれぞれ１本ずつ設けられている。このイコライズ線ＥＱＬとビット線ＢＬとの交点位置、及び、イコライズ線ＥＱＬと基準ビット線ＲＢＬ０、ＲＢＬ１との交点位置には、メモリセルＭＣと同様の構造及び同様の接続関係のＭＩＳＦＥＴが設けられており、そのゲートがイコライズ線ＥＱＬに接続されている。メモリセルＭＣからデータを読み出す前には、このイコライズ線ＥＱＬを介して、ビット線ＢＬがグランド（０Ｖ）に設定される。
【００２６】
このように構成されたメモリセルアレイＭＣＡにおけるビット線方向の両側には、センスアンプ回路４０が配置されている。すなわち、本実施形態に係るメモリセルアレイＭＣＡは、ダブルエンド型センスアンプ方式を採用している。このため、ビット線選択回路４２も、メモリセルアレイＭＣＡにおけるビット線方向の両側に配置されている。
【００２７】
これら両側のビット線選択回路４２には、ビット線ＢＬが１本おきに交互に接続されおり、また、基準ビット線ＲＢＬ０、ＲＢＬ１も１本おきに交互に接続されている。このビット線選択回路４２により、基準ビット線ＲＢＬ０、ＲＢＬ１より図中上側にある８本のビット線ＢＬのうちの１本が選択され、図中上側のセンスアンプ回路４０に接続され、基準ビット線ＲＢＬ０、ＲＢＬ１より図中下側にある８本のビット線ＢＬのうちの１本が選択され、図中下側のセンスアンプ回路４０に接続される。
【００２８】
片側２つのセンスアンプ回路４０に対して、１つの基準電圧発生回路４４が設けられている。この基準電圧発生回路４４には、メモリセルＭＣのデータを読み出す際には、１本の基準ビット線ＲＢＬ０と１本の基準ビット線ＲＢＬ１との双方が接続される。これら基準電圧発生回路４４とセンスアンプ回路４０とにより、本実施形態に係るデータセンス回路が構成される。
【００２９】
このように構成された半導体記憶装置において、１つのメモリセルＭＣに対するデータ読み出し動作は、概略的には、次のように行われる。まず、１本のワード線ＷＬが選択されて所定のハイレベル電圧ＶＤＤに設定される。また、これと同時に、ビット線選択回路４２により、１本のビット線ＢＬが選択されて、センスアンプ回路４０に接続される。また、ビット線選択回路４２により、１本の基準ビット線ＲＢＬ０と１本の基準ビット線ＲＢＬ１とが、基準電圧発生回路４４に接続される。
【００３０】
次に、選択されたビット線ＢＬを経由して、読み出そうとしているメモリセルＭＣに、セル電流Ｉｃｅｌｌを流す。そして、このメモリセルＭＣを介して流れるＩｃｅｌｌを、センスアンプ回路４０が取得する。ここで、セル電流Ｉｃｅｌｌは、メモリセルＭＣがデータ“０”を保持しているのか、それともデータ“１”を保持しているのかで、流れる電流量が異なることとなる。
【００３１】
また、同様に、基準ビット線ＲＢＬ０と基準ビット線ＲＢＬ１にも、基準電圧発生回路４４から、セル電流を流す。基準セルＲＣ０、ＲＣ１としては、読み出そうとしているメモリセルＭＣと同じワード線に接続されている基準セルＲＣ０と基準セルＲＣ１とが活性化されているので、この基準セルＲＣ０には電流Ｉ０が流れ、基準セルＲＣ１には電流Ｉ１が流れる。そして、これらを合わせた基準電流Ｉ０＋Ｉ１を、基準電圧発生回路４４が取得する。
【００３２】
基準電圧発生回路４４では、この基準電流Ｉ０＋Ｉ１とに基づいて基準電圧ＶＲＥＦを生成し、センスアンプ回路４０に供給する。センスアンプ回路４０では、セル電流Ｉｃｅｌｌと基準電圧ＶＲＥＦとに基づいてデータ電圧ＶＳＮを生成し、この読み出し電圧ＶＳＮと基準電圧ＶＲＥＦとを比較して、メモリセルＭＣの保持しているデータを検出する。
【００３３】
次に、センスアンプ回路４０とビット線選択回路４２と基準電圧発生回路４４の回路構成を詳細に説明する。図５は、本実施形態に係るセンスアンプ回路４０の回路構成を示す図であり、図６は、本実施形態に係るビット線選択回路４２の回路構成を示す図であり、図７は、本実施形態に係る基準電圧発生回路４４の回路構成を示す図である。
【００３４】
図６に示すように、ビット線選択回路４２には、８本のビット線ＢＬ０〜ＢＬ７と、２本の基準ビット線ＲＢＬ０、ＲＢＬ１とが接続されている。なお、図１に対応させた場合には、２本の基準ビット線ＲＢＬ０、ＲＢＬ１の図中下側に、さらに８本のビット線ＢＬ８〜ＢＬ１５が接続され、図中上側と同様の構成をとることになるが、この図６では省略している。
【００３５】
８本のビット線ＢＬ０〜ＢＬ７は、それぞれ、選択トランジスタＳＴＬ０〜ＳＴＬ７の入力端子側に接続されており、これら選択トランジスタＳＴＬ０〜ＳＴＬ７の出力端子側は、選択ビット線ＳＢＬに共通接続されている。また、選択トランジスタＳＴＬ０〜ＳＴＬ７の制御端子には、それぞれ、ビット線選択信号線ＢＳ０〜ＢＳ７が接続されている。１本のビット線を選択する際には、これらビット線選択信号線ＢＳ０〜ＢＳ７のうちのいずれか１つが立ち上がってハイレベルになり、１本のビット線ＢＬを選択ビット線ＳＢＬに接続する。
【００３６】
基準ビット線ＲＢＬ０、ＲＢＬ１は、それぞれ、選択トランジスタＳＴＬ８、ＳＴＬ９の入力端子側に接続されており、これら選択トランジスタＳＴＬ８、ＳＴＬ９の出力端子側は、選択基準ビット線ＳＲＢＬに共通接続されている。また、選択トランジスタＳＴＬ８、ＳＴＬ９の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１が接続されている。メモリセルＭＣのデータを読み出す際には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の双方が立ち上がってハイレベルになり、選択トランジスタＳＴＲ８、ＳＴＲ９の双方がオンになる。これにより、基準ビット線ＲＢＬ０と基準ビット線ＲＢＬ１とがショートする。但し、基準セルＲＣ０、ＲＣ１をリフレッシュする場合等、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の一方が立ち上がってハイレベルになる。すなわち、基準セルＲＣ０に“０”データを書き込む場合には、選択トランジスタＳＴＲ８がオンになり、基準セルＲＣ１に“１”データを書き込む場合には、選択トランジスタＳＴＲ９がオンになる。
【００３７】
図５に示すように、センスアンプ回路４０は、第１センスアンプＳＡ１を備えている。この第１センスアンプＳＡ１は、ｐ型のＭＩＳＦＥＴ ＴＲ１０〜ＴＲ１２と、ｎ型のＭＩＳＦＥＴ ＴＲ１３を備えて構成されている。ＭＩＳＦＥＴＴＲ１０の入力端子は、ハイレベル電圧端子ＶＩＮＴに接続されており、出力端子はＭＩＳＦＥＴ ＴＲ１１及びＭＩＳＦＥＴ ＴＲ１２の入力端子に接続されている。これらＭＩＳＦＥＴ ＴＲ１１及びＴＲ１２の制御端子は、互いに接続されており、カレントミラー回路を構成している。このカレントミラー回路におけるＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２のミラー比は、１：２である。すなわち、ＭＩＳＦＥＴ ＴＲ１１を流れる電流の２倍の電流が、ＭＩＳＦＥＴ ＴＲ１２を流れることとなる。さらに、ＭＩＳＦＥＴ ＴＲ１１の制御端子と出力端子は、ビット線電位制限回路ＢＰＬに設けられたｎ型のＭＩＳＦＥＴを介して、選択ビット線ＳＢＬに接続されている。
【００３８】
ＭＩＳＦＥＴ ＴＲ１２の出力端子は、ＭＩＳＦＥＴ ＴＲ１３の入力端子に接続されており、ＭＩＳＦＥＴ ＴＲ１３の出力端子は、グランドに接続されている。これらＭＩＳＦＥＴ ＴＲ１２とＭＩＳＦＥＴ ＴＲ１３との間のノードが、センスノードＳＮとなる。
【００３９】
メモリセルＭＣからデータを読み出すための読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ１０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流がＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ２０を介して、選択ビット線ＳＢＬに流れる。これがセル電流Ｉｃｅｌｌである。選択ビット線ＳＢＬに流れるセル電流Ｉｃｅｌｌの量は、選択されたメモリセルＭＣが保持しているデータにより異なることとなる。ここでは、選択したメモリセルＭＣが“０”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ０とし、選択したメモリセルＭＣが“１”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ１とする。
【００４０】
ビット線電位制限回路ＢＰＬは、ビット線ＢＬの電位の上昇を制限するための回路である。すなわち、ビット線電位制限回路ＢＰＬは、上述したＭＩＳＦＥＴＴＲ２０と、オペアンプＯＰ１とにより、負帰還制御回路を構成している。オペアンプＯＰ１の非反転入力端子には、電圧ＶＢＬＲが入力されている。本実施形態においては、この電圧ＶＢＬＲは２００ｍＶである。また、オペアンプＯＰ１の反転入力端子は、選択ビット線ＳＢＬに接続されている。オペアンプＯＰ１の出力端子は、ＭＩＳＦＥＴ ＴＲ２０の制御端子に接続されている。このため、選択ビット線ＳＢＬの電位が電圧ＶＢＬＲを越えると、つまり、ビット線ＢＬの電位が電圧ＶＢＬＲを超えると、オペアンプＯＰ１の出力はローレベルとなり、ｎ型のＭＩＳＦＥＴ ＴＲ２０をオフにする。このため、ビット線ＢＬが、電圧ＶＢＬＲ以上の電圧になってしまうのを、回避することができる。
【００４１】
このように、ビット線ＢＬの電位上昇を回避するのは、次のような理由によるものである。メモリセルＭＣは、データ書き込みの際には、ワード線ＷＬに高レベル電圧（例えば電源電圧ＶＤＤ）が与えられ、ビット線ＢＬにも高レベル電圧（例えば電源電圧ＶＤＤ）が与えられて、５極管動作を行う。データ読み出しの際に、ワード線ＷＬに同様に電源電圧ＶＤＤを与えるものとした場合、メモリセルＭＣを十分なセル電流が流れずに、ビット線ＢＬの電位が電源電圧ＶＤＤまで上昇してしまうことも考えられる。もし、ビット線ＢＬが電源電圧ＶＤＤまで上昇してしまうと、書き込みモードと同じ条件になってしまう。そこで、本実施形態においては、電圧ＶＢＬＲを電源電圧ＶＤＤより低い値に設定する。例えば、電源電圧ＶＤＤを１〜１．５Ｖとして、電圧ＶＢＬＲ＝２００ｍＶに設定する。このように設定すれば、データ読み出しの際に、メモリセルＭＣは５極管動作するおそれがなくなり、５極管動作の条件を満たさないようにすることができるのである。
【００４２】
図７に示すように、基準電圧発生回路４４にも、選択基準ビット線ＳＲＢＬの電位を上昇するのを制限する、選択基準ビット線電位制限回路ＳＢＰＬが設けられている。この選択基準ビット線電位制限回路ＳＢＰＬを設けている理由も、上記と同様である。この選択基準ビット線電位制限回路ＳＢＰＬは、オペアンプＯＰ２とｎ型のＭＩＳＦＥＴ ＴＲ４０とを備えているが、その接続関係は、上述したビット線電位制限回路ＢＰＬと同様である。
【００４３】
また、基準電圧発生回路４４は、第２センスアンプＳＡ２を備えている。この第２センスアンプＳＡ２は、ｐ型のＭＩＳＦＥＴ ＴＲ３０〜ＴＲ３２と、ｎ型のＭＩＳＦＥＴ ＴＲ３３とを備えて構成されているが、その接続関係は、上述した第１センスアンプＳＡ１と同様である。但し、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とにより構成されるカレントミラー回路のミラー比は、１：１である。すなわち、ＭＩＳＦＥＴ ＴＲ３１を流れる電流と同じ電流の量が、ＭＩＳＦＥＴ ＴＲ３２を流れる。また、ＭＩＳＦＥＴ ＴＲ３２とＭＩＳＦＥＴ ＴＲ３３との間が、基準ノードＲＳＮを構成しており、ＭＩＳＦＥＴ ＴＲ３３の制御端子が、この基準ノードＲＳＮに接続されている。
【００４４】
さらに、この図７と図５から分かるように、基準ノードＲＳＮは、第１センスアンプＳＡ１のＭＩＳＦＥＴ ＴＲ１３の制御端子に接続されている。このため、ＭＩＳＦＥＴ ＴＲ３３と、ＭＩＳＦＥＴ ＴＲ１３とにより、カレントミラー回路が構成されている。このカレントミラー回路のミラー比は、１：１である。
【００４５】
図７に示すように、読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ３０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流が、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ４０を介して、選択基準ビット線ＳＲＢＬに流れる。これが基準電流である。この基準電流は、データ“０”を保持している基準セルＲＣ０を流れる電流Ｉ０の量と、データ“１”を保持している基準セルＲＣ１を流れる電流Ｉ１の量とを合わせた電流の量である。
【００４６】
図８は、データ読み出し動作の際における第１センスアンプＳＡ１と第２センスアンプＳＡ２の等価回路を示す図である。ＭＩＳＦＥＴの脇に書き加えられたカッコ書きの数値は、カレントミラー回路のミラー比を表している。
【００４７】
この図８及び図５から分かるように、読み出したメモリセルＭＣを流れるセル電流Ｉｃｅｌｌ（Ｉｃｅｌｌ０又はＩｃｅｌｌ１）は、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とから構成されたカレントミラー回路で２倍にされ、ＭＩＳＦＥＴ ＴＲ１２を２×Ｉｃｅｌｌの電流が流れようとする。
【００４８】
一方、基準電流Ｉ０＋Ｉ１は、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とから構成されたカレントミラー回路で１倍にされる。このときの基準ノードＲＳＮの電圧を基準電圧ＶＲＥＦとする。さらに、この基準電流Ｉ０＋Ｉ１は、ＭＩＳＦＥＴ ＴＲ３３とＭＩＳＦＥＴ ＴＲ１３とから構成されたカレントミラー回路で１倍にされ、ＭＩＳＦＥＴ ＴＲ１３を基準電流Ｉ０＋Ｉ１が流れようとする。このＭＩＳＦＥＴ ＴＲ１３を流れようとする基準電流Ｉ０＋Ｉ１と、ＭＩＳＦＥＴ ＴＲ１２を流れようとする２倍のセル電流２×Ｉｃｅｌｌの衝突により、センスノードＳＮの電圧（データ電圧）が定まる。
【００４９】
具体的には、２×Ｉｃｅｌｌの方が基準電流Ｉ０＋Ｉ１より小さい場合、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉ０＋Ｉ１を流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも低くなり、ＶＲＥＦ−αとなる。
【００５０】
一方、２×Ｉｃｅｌｌの方が基準電流Ｉ０＋Ｉ１より大きい場合、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉ０＋Ｉ１を流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも高くなり、ＶＲＥＦ＋αとなる。
【００５１】
このことから分かるように、センスノードＳＮの電圧と基準ノードＲＳＮの電圧との差は、データに応じて極性が異なる。この電圧の差を、図５に示すように、第３センスアンプＳＡ３により検出する。本実施形態においては、第３センスアンプＳＡ３はオペアンプにより構成されており、センスノードＳＮが基準ノードＲＳＮよりも高電位か低電位かにより、ローレベル又はハイレベルのセンス出力ＯＵＴを出力する。このセンス出力ＯＵＴは、ラッチ回路ＬＴによりラッチされる。
【００５２】
ラッチ回路ＬＴによりラッチされたセンス出力ＯＵＴは、これがハイレベルであるか、それともローレベルであるかにより、ｎ型のＭＩＳＦＥＴ ＴＲ５０又はｎ型のＭＩＳＦＥＴ ＴＲ５１のいずれか一方を、オンにする。ｎ型のＭＩＳＦＥＴ ＴＲ５２とｎ型のＭＩＳＦＥＴ ＴＲ５３の制御端子には、読み出しカラム選択信号ＲＣＳＬが入力されており、選択されたメモリセルＭＣを有するセンスアンプ回路４０では、この読み出しカラム選択信号ＲＣＳＬがハイレベルになっており、これらＭＩＳＦＥＴ ＴＲ５２、ＴＲ５３はオンになっている。また、読み出し動作をする際には、データ読み出し線Ｑ、ＢＱはともにハイレベルにプリチャージされている。このため、センス出力ＯＵＴがハイレベルであるか、又は、ローレベルであるかにより、データ読み出し線Ｑ又はデータ読み出し線ＢＱの一方がローレベルに変化する。これにより、読み出したデータを、外部に出力することが可能になる。
【００５３】
リフレッシュ動作の際には、ライトバック信号ＷＢがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ６０がオンになる。これにより、ラッチ回路ＬＴにラッチされているセンス出力ＯＵＴが、選択基準ビット線ＳＢＬに出力され、再び選択されているメモリセルＭＣに書き込まれる。
【００５４】
メモリセルＭＣへのデータの書き込み動作の際には、書き込みカラム選択信号ＷＣＳＬがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ７０がオンになる。そして、データ書き込み線Ｄが、書き込むデータに応じて、ハイレベル又はローレベルに設定され、これが選択基準ビット線ＳＢＬに出力される。例えば、本実施形態においては、データ“１”を書き込む場合には、データ書き込み線Ｄがハイレベルになり、ハイレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングボディに、多数キャリアであるホールを蓄積する。一方、データ“０”を書き込む際には、データ書き込み線Ｄがローレベルになり、ローレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングから、蓄積されているホールを引き抜く。これにより、選択されたメモリセルＭＣに、データを書き込むことができる。
【００５５】
以上のように、本実施形態に係る半導体記憶装置によれば、図１に示すように、読み出すメモリセルＭＣと、この読み出し動作の際に使用する基準セルＲＣ０、ＲＣ１との間の距離を、所定範囲内に制限することができる。すなわち、図１の例では、読み出すメモリセルＭＣと、使用する基準セルＲＣ０又はＲＣ１との間の距離を、最大でもメモリセルＭＣの１８個分に制限することができる。このため、製造プロセスに起因するセル特性のバラツキと、使用温度条件によるセル特性のバラツキを、同一傾向にあるようにすることができる。この結果、これらのバラツキを同相雑音として、精度よく補償することができるようになる。
【００５６】
また、１つのメモリセルアレイＭＣＡで見た場合、図１３のメモリセルアレイＭＣＡでは、読み出し動作の際に１本の通常のワード線ＷＬに加えて、４本の基準ワード線ＲＷＬ０、ＲＷＬ１を活性化する必要があったが、図１のメモリセルアレイＭＣＡでは、１本の通常ワード線だけ活性化すれば足りる。このため、読み出し動作の際の消費電力の低減を図ることができる。
【００５７】
〔第２実施形態〕
上述した第１実施形態においては、１つの基準電圧発生回路４４を２つのセンスアンプ回路４０で共通に使用することとしたが、必ずしも共通に使用する必要はない。本発明の第２実施形態においては、１つの基準電圧発生回路４４を１つのセンスアンプ回路４０で使用するようにしている。
【００５８】
図９は、第２実施形態に係る半導体記憶装置の部分的な配置図を示している。この図９に示すように、第２実施形態においては、１つのセンスアンプ回路４０に対して、１つの基準電圧発生回路４４を設けている。この図９の例では、４ＫビットのメモリセルアレイＭＣＡを構成している。これ以外の点は、上述した第１実施形態と同様である。
【００５９】
このことから分かるように、１つの基準電圧発生回路４４は、Ｘ個（Ｘは、自然数）のセンスアンプ回路４０で使用することが可能である。
【００６０】
〔第３実施形態〕
上述した実施形態においては、１本のワード線ＷＬに、４個の基準セルＲＣ０、ＲＣ１を設けた。すなわち、１つの基準電圧発生回路４４は、１個の“０”データを保持した基準セルＲＣ０と１個の“１”データを保持した基準セルＲＣ１を用いて、基準電流Ｉ０＋Ｉ１を取得するようにした。しかし、１つの基準電圧発生回路４４に対して設ける基準セルの個数は、２個に限られるものではなく、２Ｎ個であればよい（Ｎは、自然数である）。この場合、基準ビット線ＲＢＬ０、ＲＢＬ１は、１つの基準電圧発生回路４４に対して、合計で２Ｎ本設ける必要がある。
【００６１】
そこで、本発明の第３実施形態は、１つの基準電圧発生回路４４に対して４個の基準セルＲＣ０、ＲＣ１を設けるとともに、２個の基準セルＲＣ０に“０”データを保持させ、２個の基準セルＲＣ１に“１”データを保持させるようにしたものである。
【００６２】
図１０は、そのような半導体記憶装置の部分的な配置図である。この図１０に示すように、本実施形態に係るメモリセルアレイＭＣＡは、メモリセルアレイＭＣＡの中央部分に、ビット線ＢＬに沿って、８本の基準ビット線ＲＢＬ０、ＲＢＬ１が設けられている。本実施形態においては、ワード線方向上側に、４本の基準ビット線ＲＢＬ０が配置されており、ワード線方向下側に、４本の基準ビット線ＲＢＬ１が配置されている。また、基準ビット線ＲＢＬ０、ＲＢＬ１は、交互に、図中左側のビット線選択回路４２と図中左側のビット線選択回路４２に接続されている。
【００６３】
ワード線ＷＬと基準ビット線ＲＢＬ０との交点位置には、それぞれ、“０”データが保持される基準セルＲＣ０が設けられている。また、ワード線ＷＬと基準ビット線ＲＢＬ１との交点位置には、それぞれ、“１”データが保持される基準セルＲＣ１が設けられている。
【００６４】
上述した第１実施形態の図３と同様に、本実施形態においても、基準セルＲＣ０、ＲＣ１及びメモリセルＭＣにおけるゲート電極は、ワード線ＷＬに接続されており、ソースは共通ソース線を介してグランドに接続されており、ドレインはビット線ＢＬに接続されている。
【００６５】
図１１は、本実施形態に係るビット線選択回路４２の回路図を示している。この図１１に示すように、ビット線選択回路４２には、２本の基準ビット線ＲＢＬ０と２本の基準ビット線ＲＢＬ１とが接続されている。そして、これら合計４本の基準ビット線ＲＢＬ０、ＲＢＬ１には、選択トランジスタＳＴＲ８〜ＳＴＲ１１が設けられている。この選択トランジスタＳＴＲ８〜ＳＴＲ１１の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ０〜ＲＢＳ３が接続されている。
【００６６】
メモリセルＭＣのデータを読み出す際には、基準ビット線選択信号線ＲＢＳ０〜ＲＢＳ３のずべてが立ち上がってハイレベルになり、選択トランジスタＳＴＲ８〜ＳＴＲ１１のすべてがオンになる。これにより、２本の基準ビット線ＲＢＬ０と２本の基準ビット線ＲＢＬ１とがショートして、選択基準ビット線ＳＲＢＬに接続される。但し、基準セルＲＣ０、ＲＣ１をリフレッシュする場合等、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ０〜ＲＢＳ３のいずれか２つが立ち上がってハイレベルになり、選択トランジスタＳＴＲ８〜ＳＴＲ１１のいずれか２つをオンにし、それ以外の選択トランジスタをオフにする。
【００６７】
本実施形態に係る半導体記憶装置は、これらの点以外は、上述した第１実施形態の半導体記憶装置と同様の構成である。
【００６８】
図１２は、本実施形態における第１センスアンプＳＡ１と第２センスアンプＳＡ２の等価回路を示す図であり、上述した図８に対応する図である。この図１２においては、図８と異なり、ＭＩＳＦＥＴ ＴＲ３１を入力端子から出力端子へ流れる基準電流が２×（Ｉ０＋Ｉ１）となる。これは、ＭＩＳＦＥＴ ＴＲ３１の出力端子には、ワード線ＷＬにより選択された２個の基準セルＲＣ０と２個の基準セルＲＣ１とが接続されているためである。
【００６９】
これに対応して、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とで構成されるカレントミラー回路のミラー比が、１：４になっている。したがって、ＭＩＳＦＥＴ ＴＲ１２の入力端子から出力端子へは、４×Ｉｃｅｌｌ０又は４×Ｉｃｅｌｌ１の電流が流れようとする。ＭＩＳＦＥＴ ＴＲ１２を流れる電流が４×Ｉｃｅｌｌ０であるか、又は、４×Ｉｃｅｌｌ１であるかに応じて、センスノードＳＮの電圧は、基準電圧ＶＲＥＦ−α又は基準電圧ＶＲＥＦ＋αに変化する。
【００７０】
以上に述べたことから、基準セルの個数を２Ｎ個とし、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２で構成されるカレントミラー回路により基準電流をＰ倍し、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２で構成されるカレントミラー回路により読み出したセル電流をＱ倍するとした場合、Ｐ／Ｑ＝１／（２Ｎ）の関係を満たすように設定するればよいことが分かる。ここで、Ｐ及びＱは、ぞれぞれ、任意の正の数である。
【００７１】
したがって、例えば、第１実施形態における図８の例において、基準電流Ｉ０＋Ｉ１を、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とで構成されるカレントミラー回路で１／２にし、読み出したセル電流を、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とで構成されるカレントミラー回路で１倍して、比較するようにしてもよい。
【００７２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、本発明は、メモリセルとしてＦＢＣを用いて形成された半導体記憶装置に限られるものではなく、基準セルを流れる基準電流と読み出そうとしているメモリセルを流れるセル電流とに基づいて、メモリセルが記憶するデータを読み出す電流読み出し型の半導体記憶装置であれば、適用することができる。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、データを読み出そうとするメモリセルと、このデータ読み出しの際に基準電流を得るために使用する基準セルとの間の距離を、所定範囲内に制限することができるので、セル特性の変動を精度よく補償することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置におけるメモリセルアレイ周辺の部分的な配置図である。
【図２】本実施形態に係るメモリセル及び基準セルの構造を説明する模式的な断面図である。
【図３】本実施形態に係るメモリセル及び基準セルにおける、ゲート電極、ソース、及び、ドレインの接続関係を説明する回路図である。
【図４】メモリセルのしきい値の変化を、ゲート電圧とフローティングボディ電位との関係を用いて説明するためのグラフである。
【図５】本実施形態に係るセンスアンプ回路の構成を示す回路図である。
【図６】本実施形態に係るビット線選択回路の構成を示す回路図である。
【図７】本実施形態に係る基準電圧発生回路の構成を示す回路図である。
【図８】本実施形態に係るセンスアンプ回路の第１センスアンプと基準電圧発生回路の第２センスアンプとの等価回路を示す図である。
【図９】本発明の第２実施形態に係る半導体記憶装置におけるメモリセルアレイ周辺の配置図である。
【図１０】本発明の第３実施形態に係る半導体記憶装置におけるメモリセルアレイ周辺の配置図である。
【図１１】本実施形態に係るビット線選択回路の構成を示す回路図である。
【図１２】本実施形態に係るセンスアンプ回路の第１センスアンプと基準電圧発生回路の第２センスアンプとの等価回路を示す図である。
【図１３】従来の半導体記憶装置におけるメモリセルアレイ周辺の配置図である。
【符号の説明】
ＷＬ ワード線
ＢＬ ビット線
ＭＣ メモリセル
ＭＣＡ メモリセルアレイ
ＲＣ０、ＲＣ１ 基準セル
ＥＱＬ イコライズ線
４０ センスアンプ回路
４２ ビット線選択回路
４４ 基準電圧発生回路
Claims (11)
- 第１方向に沿って互いに並列に形成された、複数のワード線と、
前記第１方向と交差する方向である第２方向に沿って互いに並列に形成された、複数のビット線と、
前記ワード線と前記ビット線の交点位置に設けられた複数のメモリセルであって、前記ビット線に接続されたドレイン領域と、ソース線に接続されたソース領域と、前記ワード線に接続されたゲート電極と、前記ドレイン領域と前記ソース領域との間に位置する電気的にフローティング状態であるフローティングボディとを有するＭＩＳＦＥＴにより構成されており、前記フローティングボディに多数キャリアを蓄積し又は前記フローティングボディから多数キャリアを放出することによりＭＩＳＦＥＴのしきい値を変化させてデータを記憶する、メモリセルと、
前記第２方向に沿って形成された、複数の基準ビット線と、
前記ワード線と前記複数の基準ビット線との交点位置に設けられた複数の基準セルであって、前記メモリセルからデータを読み出す際に、データを読み出すメモリセルの接続されたワード線により２Ｎ（Ｎは自然数）個が活性化され、データを読み出す際の基準となる基準電流を生成する、基準セルと、
前記基準電流と、読み出すメモリセルを流れるセル電流とに基づいて、前記メモリセルのデータを読み出す、データセンス回路と、
を備えることを特徴とする半導体記憶装置。 - 前記基準セルの構造は、前記メモリセルの構造と同等である、ことを特徴とする請求項１に記載の半導体記憶装置。
- １つのセンシングシステムにおいて、前記基準ビット線を基準として、前記第１方向の一方側に設けられているビット線の本数と、前記第１方向の他方側に設けられているビット線の本数とは、等しい、ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
- 前記データセンス回路は、
活性化された２Ｎ個の基準セルにより生成された前記基準電流に基づいて、基準電圧を発生する、基準電圧発生回路と、
前記基準電圧と前記セル電流とに基づいてデータ電圧を生成し、このデータ電圧と前記基準電圧を比較することにより、メモリセルのデータを読み出す、センスアンプ回路と、
を備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体記憶装置。 - １つの基準電圧発生回路に対して２Ｎ本の基準ビット線が設けられている、ことを特徴とする請求項４に記載の半導体記憶装置。
- １つの基準電圧発生回路に対して１つのセンスアンプ回路が設けられている、ことを特徴とする請求項４又は請求項５に記載の半導体記憶装置。
- １つの基準電圧発生回路に対して複数のセンスアンプ回路が設けられている、ことを特徴とする請求項４又は請求項５に記載の半導体記憶装置。
- １本のワード線により活性化される２Ｎ個の基準セルのうち、Ｎ個の基準セルは“０”データが格納されるためのものであり、残りのＮ個の基準セルは“１”データが格納されるためのものである、ことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体記憶装置。
- 前記データセンス回路は、２Ｎ個の基準セルを流れる電流の合計である基準電流をＰ倍（Ｐは任意の正の数）し、読み出すメモリセルを流れるセル電流をＱ倍（Ｑは任意の正の数）し、これらＰ倍した基準電流とＱ倍したセル電流とを比較することにより、メモリセルの記憶しているデータを読み出す、ことを特徴とする請求項８に記載の半導体記憶装置。
- Ｐ／Ｑは１／２Ｎであるように設計されている、ことを特徴とする請求項９に記載の半導体記憶装置。
- 第１方向に沿って互いに並列に形成された、複数のワード線と、
前記第１方向と交差する方向である第２方向に沿って互いに並列に形成された、複数のビット線と、
前記ワード線と前記ビット線の交点位置に設けられた複数のメモリセルと、
前記第２方向に沿って形成された、複数の基準ビット線と、
前記ワード線と前記複数の基準ビット線との交点位置に設けられた複数の基準セルであって、前記メモリセルからデータを読み出す際に、データを読み出すメモリセルの接続されたワード線により２Ｎ（Ｎは自然数）個が活性化され、データを読み出す際の基準となる基準電流を生成する、基準セルと、
前記基準電流と、読み出すメモリセルを流れるセル電流とに基づいて、前記メモリセルのデータを読み出す、データセンス回路と、
を備えることを特徴とする半導体記憶装置。
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