JP4713783B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型半導体メモリ装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている。
▲１▼JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344)
▲２▼特開平３−１７１７６８号公報
▲３▼Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.37,MAY,1990,pp1373-1382)
▲４▼Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93,pp635-638)
【０００５】
【発明が解決しようとする課題】
▲１▼のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。
▲２▼のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。
▲３▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。
▲４▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。
【０００６】
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【０００７】
この発明は、単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、メモリセルが、他のメモリセルから電気的に分離されたフローティングの半導体層に形成されたトランジスタにより構成される。トランジスタは、半導体層に互いに離隔して形成されたドレイン及びソース拡散層と、これらのドレイン及びソース拡散層の間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とを有し、ゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続される。トランジスタは、半導体層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する。
【０００９】
この発明において、より具体的には、第１データ状態は、トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、生成された過剰の多数キャリアを半導体層に保持することにより書き込まれ、第２データ状態は、半導体層とドレイン拡散層との間に順方向バイアスを与えて、半導体層の過剰の多数キャリアをドレイン拡散層に引き抜くことにより書き込まれる。
【００１０】
この発明において、好ましくは、半導体層は、シリコン基板に絶縁膜を介して形成されたシリコン層である。更にこの場合、より好ましくは、シリコン層がｐ型であり、トランジスタがＮチャネルＭＯＳトランジスタであるものとする。
【００１１】
この発明による半導体メモリ装置では、データ書き込み時、固定電位線を基準電位として、選択ワード線に基準電位より高い第１の電位を与え、非選択ワード線に基準電位より低い第２の電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ基準電位より高い第３の電位及び基準電位より低い第４の電位を与える。これにより、ビット線から第１データが与えられた選択セルでは、トランジスタが５極管動作し、ドレイン接合近傍の半導体層内でインパクトイオン化が起こって、生成された過剰のホールが半導体層に注入保持される。また第２データが与えられた選択セルでは、ドレイン拡散層と半導体層の間が順バイアスとなり、半導体層の過剰ホールがドレイン拡散層に放出される。
【００１２】
データ読み出しは、選択ワード線に第１のしきい値電圧と第２のしきい値電圧の間にある基準電位より高い電位を与え、選択されたメモリセルの導通又は非導通を検出する方式が用いられる。或いは、選択ワード線に第１及び第２のしきい値電圧より高く且つ基準電位より高い電位を与え、選択されたメモリセルの導通度を検出するようにしてもよい。
【００１３】
この発明による半導体メモリ装置では、トランジスタは、最小加工寸法をＦとして、２Ｆ×２Ｆのセルサイズでマトリクス配列されてメモリセルアレイが構成される。
【００１４】
この発明によると、一つのメモリセルは、フローティングの半導体層をバルク領域（チャネルボディ）として持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ2と小さくすることができる。トランジスタのソースは固定電位線に接続され、また半導体層に対するバックゲートバイアス制御を行うことなく、ドレインに接続されたビット線とゲート電極に接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。即ち任意ビット単位でのデータ書き換えも可能である。
また、この発明によるメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、言い換えれば、ワード線により同時に選択されるメモリセルの全てに対してセンスアンプを設ける必要がなく、従ってセンスアンプのレイアウトは容易になる。更に、メモリセルは電流読み出しであるので、耐ノイズ性に優れており、オープンビット線方式を用いることもできる。
【００１５】
この発明によるメモリセルは、二値データであるしきい値電圧の高い状態と低い状態を、それらのしきい値電圧の差が大きい状態で記憶することが好ましい。またデータは、フローティングの半導体層の電荷蓄積状態として保持されるため、リーク電流ができる限り小さいことが望まれる。これらの要求を満たすための好ましい構造として、バルク領域となる半導体層は、ドレイン及びソース拡散層に接する第１の不純物添加領域と、ドレイン及びソース拡散層から離れてチャネル長方向の中央部に配置された第１の不純物添加領域より高不純物濃度の第２の不純物添加領域とを有するものとする。
更に好ましくは、ドレイン及びソース拡散層のうち少なくともドレイン拡散層が、第１の不純物添加領域に接してｐｎ接合を構成する第３の不純物添加領域と、第１の不純物添加領域から離れた位置に形成された前記第３の不純物添加領域より高不純物濃度の第４の不純物添加領域とを有する構造とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１はこの発明によるＤＲＡＭの単位メモリセルの断面構造を示し、図２はその等価回路を示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＯＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ソース、ドレイン拡散層１４，１５が形成されている。
【００１８】
ソース、ドレイン拡散層１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるバルク領域は、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。
このメモリセルＭＣをマトリクス配列する場合、ゲート電極１３はワード線ＷＬに接続され、ソース拡散層１５は固定電位線（接地電位線）に接続され、ドレイン拡散層１４はビット線ＢＬに接続される。
【００１９】
図３は、メモリセルアレイのレイアウトを示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ’，Ｂ−Ｂ’断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２１の埋め込みにより、格子状にパターン形成される。即ちドレインを共有する二つのトランジスタの領域がワード線ＷＬ方向にシリコン酸化膜２１により素子分離されて配列される。或いはシリコン酸化膜２１の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。ゲート電極１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。ソース拡散層１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。ビット線ＢＬは、二つのトランジスタで共有するドレイン拡散層１４にコンタクトして、ワード線ＷＬと交差するように配設される。
【００２０】
これにより、各トランジスタのバルク領域（チャネルボディ）であるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されてフローティング状態に保たれる。
そしてこのメモリセルアレイ構成では、ワード線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図３に破線で示したように、２Ｆ×２Ｆ＝４Ｆ2となる。
【００２１】
このＮＭＯＳトランジスタからなるＤＲＡＭセルの動作原理は、ＭＯＳトランジスタのバルク領域（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積を利用する。即ち、ＭＯＳトランジスタを５極管領域で動作させることにより、ドレイン拡散層１４から大きな電流を流し、ドレイン拡散層１４の近傍でインパクトイオン化を起こす。このインパクトイオン化により生成される過剰の多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態（熱平衡状態より電位が高い状態）を例えばデータ“１”とする。ドレイン拡散層１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。
【００２２】
データ“０”，“１”は、バルク領域の電位の差であり、ＭＯＳトランジスタのしきい値電圧の差として記憶される。即ち、ホール蓄積によりバルク領域の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。バルク領域に多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００２３】
データ読み出しの方式には、いくつか考えられる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係は、データ“０”，“１”と関係で図５のようになる。従ってデータ読み出しの第１の方法は、選択されたワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２４】
第２の読み出し方式は、選択されたワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを、“０”データのしきい値電圧よりも高い電位まで立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２５】
第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。即ち、選択されたワード線を、“０”データのしきい値電圧よりも高い電位まで立ち上げた後、クランプ回路を介してビット線に電流を供給する。ビット線ＢＬの電位がクランプしたときの、“０”，“１”で異なるビット線電流の差を検出することで、データが判定できる。電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。
【００２６】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのバルク領域のみから過剰ホールを放出させるには、ワード線ＷＬとバルク領域の間の容量結合が本質的になる。その詳細検討は後述するが、データ“１”でバルク領域にホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。“０”書き込み時、選択トランジスタのバルク領域からドレインにホール電流が、ドレインからバルク領域に電子電流が流れるが、バルク領域にホールが注入されることはない。
【００２７】
より具体的な動作波形を説明する。図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。
図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。“０”データの場合はビット線電位ＶＢＬは保持される。これにより“１”，“０”データが判別される。
【００２８】
そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。これにより、選択メモリセルが“１”データの場合、５極管動作により大きなチャネル電流が流れてインパクトイオン化が起こり、バルク領域に過剰のホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域に過剰ホールが保持されていない“０”データが再度書き込まれる。
【００２９】
そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。“１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってバルク領域が負電位に保持されて、インパクトイオン化は起こらない。“０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。
【００３０】
図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域のホールが放出される。“１”データが与えられたセルでは、ドレイン近傍でインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持される。
【００３１】
図１２〜図１５は、ビット線ＢＬを０Ｖにプリチャージし、ワード線選択後にビット線ＢＬに電流を供給して、ビット線ＢＬの電位上昇速度によりデータ判別を行う第２の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。
図１２及び図１３は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。負電位に保持されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上げる。このときワード線電位は、図７に示したように、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１のいずれよりも高い値に設定する。或いは、ワード線電位を、第１の読み出し方式と同様に、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよい。そして、時刻ｔ２でビット線に電流を供給する。これにより、“１”データの場合、メモリセルが深くオンしてビット線ＢＬの電位上昇は小さく（図１２）、“０”データの場合メモリセルの電流が小さく（或いは電流が流れず）、ビット線電位は急速に上昇する。これにより“１”，“０”データが判別される。
【００３２】
そして、時刻ｔ３で、読み出しデータが“１”の場合には、ビット線ＢＬに正の電位を与え（図１２）、読み出しデータが“０”の場合はビット線ＢＬに負の電位を与える（図１３）。これにより、選択メモリセルが“１”データの場合、ドレイン電流が流れてインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域に過剰ホールのない“０”データが再度書き込まれる。
時刻ｔ４でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。
【００３３】
図１４及び図１５は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１４及び図１５での時刻ｔ１及びｔ２での読み出し動作はそれぞれ、図１２及び図１３と同様である。読み出し後、同じ選択セルに“０”データを書き込む場合には、ビット線ＢＬに負電位を与え（図１４）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１５）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域の過剰ホールが放出される。“１”データが与えられたセルでは、大きなドレイン電流が流れてドレイン近傍でインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持される。
【００３４】
以上のようにこの発明によるＤＲＡＭセルは、他から電気的に分離されたフローティングのバルク領域を持つ単純なＭＯＳトランジスタにより構成され、４Ｆ2のセルサイズが実現可能である。また、フローティングのバルク領域の電位制御は、ゲート電極からの容量結合を利用しており、例えばＳＯＩ基板裏面からのバックゲート制御は利用していない。ソース拡散層も固定電位である。即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬのみで行われ、簡単である。更にメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。更に電流読み出し方式であるので、ノイズにも強く、例えばオープンビット線方式でも読み出しが可能である。また、メモリセルの製造プロセスも簡単である。
【００３５】
また、ＳＯＩ構造は、今後のロジックＬＳＩの性能向上を考えたときに重要な技術となる。この発明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬＳＩとの混載を行う場合にも非常に有望である。キャパシタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩのプロセスと異なるプロセスを必要とせず、製造工程が簡単になるからである。
【００３６】
更に、この発明によるＳＯＩ構造のＤＲＡＭは、従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特性が得られるという利点がある。即ち従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とすると、フローティングの半導体バルクにホールが蓄積されてトランジスタのしきい値が下がり、トランジスタのサブスレッショルド電流が増加する。これは記憶保持特性を劣化させる。これに対してこの発明による１トランジスタのみのメモリセルでは、記憶電荷を減少させるトランジスタパスは存在せず、データ保持特性は純粋にｐｎ接合のリークのみで決まり、サブスレッショルドリークという問題がなくなる。
【００３７】
実際にこの発明によるメモリセルが実用に耐え得るかどうかは、以下に挙げるような判断基準により判断される。
（ａ）バルク領域のホールの保持特性が十分か否か（１０ｓｅｃ程度の保持時間が得られるか否か）。
（ｂ）十分な“１”書き込みの速度が得られるか否か（書き込み速度１０ｎｓｅｃが可能か、書き込み時に２０ｎＡ程度以上のバルク電流が得られるか否か）。
（ｃ）“０”書き込みの選択性が十分か（“０”データと“１”データのバルク電位の差ΔＶＢ＝１Ｖ程度が得られるか否か）。
（ｄ）ゲートとバルク領域との間の容量がｐｎ接合容量に比べて十分大きくとれるか、また“１”データのしきい値を大きくとれるか。
以下にこれらの判断基準の検証を行う。
【００３８】
［メモリセルの容量・保持時間・リーク電流について］
１Ｇ個のメモリセルを持つＤＲＡＭのメモリセルの記憶保持時間の平均値をＲＴ＝１０ｓｅｃと考える。０．１μｍルールでメモリセルのゲート酸化膜厚をｔｏｘ＝２．５ｎｍとすると、ゲート酸化膜容量は、１４ｆＦ／ｃｍ2であるので、ゲート面積を０．０１μｍ2として、ゲート酸化膜容量Ｃｏｘは、Ｃｏｘ＝０．１４ｆＦとなる。後に説明するｐｎ接合容量Ｃｊ＝０．０８ｆＦを含めると、全容量はＣｔｏｔａｌ＝０．２２ｆＦとなる。
【００３９】
このゲート容量に電荷を蓄積した場合、記憶保持時間ＲＴ＝１０ｓｅｃの間に、ΔＶ＝０．１Ｖの電位変化をさせるセル当たりのリーク電流Ｉleak/nodeは、下記数１となる。
【００４０】
【数１】
Ｉleak/node＝Ｃｔｏｔａｌ・ΔＶ／ＲＴ＝２．２×１０-18Ａ／node
【００４１】
ＳＯＩ基板上のシリコン層の厚みを１００ｎｍとして、ｐｎ接合面積は、０．１μｍ×０．１μｍ×２＝０．０２μｍ2であるので、単位面積当たりのリーク電流Ｉleak/areaを求めると、下記数２となる。
【００４２】
【数２】
Ｉleak/area＝２．２×１０-18／０．０２＝１．１×１０-16Ａ／μｍ2
【００４３】
ＳＯＩ基板上のｐｎ接合の２Ｖ程度の逆バイアス時のリーク電流がこの程度以下であれば、平均セルの記憶保持時間ＲＴ＝１０ｓｅｃが保証されることになり、１トランジスタ／１キャパシタのＤＲＡＭと同程度の記憶保持特性が得られることになる。ちなみに、これまでのところ、ＳＯＩ基板上のｐｎ接合のリーク電流として、１〜３×１０-17Ａ／μｍ（ワード線方向１μｍ当たり）という値が報告されている（１９９５Ｓｙｍｐ．ＶＳＬＩ Ｔｅｃｈ．，ｐ．１４１）。これからも、上の記憶保持特性が十分実現可能と思われる。
【００４４】
［“１”書き込み時間とバルク電流］
書き込み時間は、セルノード（ゲート）の容量とバルク電流Ｉｓｕｂで決まる。ゲート容量は上述のように、Ｃｔｏｔａｌ＝０．２２ｆＦとする。書き込み時間の仕様をｔｗｒ＝１０ｎｓｅｃとして、この時間内にバルク領域にΔＶ＝１Ｖの電圧を書き込むのに必要なバルク電流は、下記数３となる。
【００４５】
【数３】
【００４６】
セルトランジスタのチャネルを流れるドレイン電流Ｉｄｓが１０μＡとして、上のバルク電流Ｉｓｕｂはその約２／１０００である。ドレイン・ソース間電圧Ｖｄｓ＝２Ｖ程度を与えれてインパクトイオン化を起こさせれば、必要なバルク電流を流すことができる。
【００４７】
［“０”書き込みの選択性と信号量］
メモリセルのＣ−Ｖカーブ（ゲート・バルク間の電圧Ｖｇｂと容量Ｃｇｂの関係）は、図１６のようになる。バルク領域のアクセプタ濃度をＮＡ＝１０18／ｃｍ3として、フラットバンド電圧はＶＦＢ＝−１．２Ｖである。ワード線電圧Ｖｗｌ＝１Ｖで“１”書き込みを行ったとし（バルク電位ＶＢ＝０．６Ｖ）、書き込み後、ワード線電位を下げていくと、最初はチャネル反転層によりシールドされているため、容量Ｃｇｂはゼロである。また“１”セルのしきい値をＶｔｈ１＝０Ｖと仮定すれば、ワード線電位を０Ｖまで下げてもバルク電位ＶＢは変化せず、容量Ｃｇｂが顕在化するのは、ワード線電位がしきい値電圧Ｖｔｈ１即ち、Ｖｗｌ＝０Ｖの点である。このとき、ゲート・バルク間電圧はＶｇｂ＝−０．６Ｖである。
【００４８】
また、ｐｎ接合の単位面積当たりの容量は、ＮＡ＝１０18／ｃｍ3 で、ドレイン電圧Ｖｄ＝０Ｖの場合、４ｆＦ／μｍ2である。接合面積が０．１μｍ×０．１μｍ×２＝０．０２μｍ2の場合、ｐｎ接合の容量は、Ｃｊ＝０．０８ｆＦとなる。図１６において、Ｖｇｂ＝−０．５ＶでのＣｇｂ／Ｃｏｘを０．８とすると、Ｃｏｘ＝０．１４ｆＦの場合、ゲート電圧のバルク領域に対する容量結合比λは、下記数４となる。
【００４９】
【数４】
【００５０】
従って、ワード線電位が下がってきて、ゲートとバルク間の容量Ｃｇｂが見え始めたときの、ワード線の電位変化に対するバルク領域の電位変化の比は、６０％程度である。更にワード線電位を下げると、バルク電位も下がるが、Ｖｇｂは−０．５Ｖよりも負側に大きくなっていく。これに伴って、容量Ｃｇｂは大きくなり、容量結合によってバルク電位を下げることができる。最終的に、図１６に示すようにワード線電位Ｖｗｌ＝−１．３Ｖまで下げたとして、平均の容量結合比λを０．６とすると、バルク領域は、最初の０．６Ｖから、ΔＶＢ＝１．３Ｖ×０．６＝０．７８Ｖだけ下がり、−０．１８Ｖになる。このとき、Ｖｇｂ＝−１．１２Ｖである。
【００５１】
即ち、過剰ホール注入によりバルク電位がＶＢ＝０．６Ｖとなる“１”データ書き込みを行った後、ワード線電位をＶｗｌ＝−１．３Ｖとしてデータ保持するとき、容量結合によりバルク電位は−０．１８Ｖを保持する。この状態で、ある選択セルについてビット線電位を負電位に下げて“０”書き込みを行ってバルク電位を下げる場合、バルク電位が−０．１８Ｖ以下になる条件では、ワード線電位が−１．３Ｖの非選択セルにおいてもバルクのホールがドレインに流れて、データが破壊される。従ってデータ破壊を起こさないための“０”データ書き込み時のバルク電位の最小値は−０．１８Ｖということになる。“１”データの書き込み電圧の最大値は、ビルトイン電圧０．６Ｖであるので、信号量の最大値は、０．６Ｖ−（−０．１８Ｖ）＝０．７８Ｖとなる。従って、上述のΔＶＢそのものが“０”データと“１”データの信号量差（バルク電位の差）となる。
【００５２】
［非破壊読み出し性の確認］
前述のようにこの発明によるメモリセルは、原理的に非破壊読み出しが行われる。実際に非破壊読み出しを保証するためには、
（１）“０”データのセルに読み出し動作を繰り返しても、バルク領域にホール注入がなされないこと、
（２）“１”データのセルに読み出し動作を繰り返しても、バルク領域のホールがなくならないこと、
を確認することが必要である。
【００５３】
このときの繰り返し回数の最大値Ｎｍａｘは、あるリフレッシュと次のリフレッの間（例えば１２８ｍｓｅｃ）に、同一セルについて読み出し動作（１００ｎｓｅｃ）を連続させた場合に相当するので、Ｎｍａｘ＝１２８ｍｓｅｃ／１００ｎｓｅｃ＝１．２８×１０16回程度となる。バルクのホール蓄積状態を保持する“０”データの非破壊性（１）の方がクリティカルになると思われる。従って読み出し時電流を流すとしても、例えばＶｄｓ＝０．５Ｖ程度での低電流の線形領域での読み出しを行うことが必要であろう。或いは先の第１の読み出し方式のように、“０”データのセルには電流を流さない方式を採用することが、非破壊性を保証する上で好ましい。
【００５４】
以上において、この発明によるＤＲＡＭの基本的な実現可能性を示す判断基準の検証を行った。次に、更に具体的にこの発明によるＤＲＡＭの性能を解析した結果を順次説明する。
【００５５】
［読み出し時のビット線電位変化について］
先に、図１２及び図１３で説明した第２の読み出し方式、即ちビット線に一定電流を供給して読み出し行う場合の、ビット線の電位変化を検証する。図１７は、この検証に用いる等価回路である。簡単にために、ビット線ＢＬの電位は０Ｖにプリチャージされており、ワード線ＷＬの電位Ｖｗｌは、ｔ＞０において、下記数５に示すように、メモリセルＭＣのしきい値Ｖｔｈ（Ｖｔｈ０，Ｖｔｈ１）以上に設定されているものと仮定する。
【００５６】
【数５】
Ｖｗｌ＞Ｖｔｈ
【００５７】
ビット線ＢＬには、ｔ＞０において、Ｉｃなる一定電流が供給されるものとし、この電流Ｉｃは、下記数６に示すように、セルトランジスタのＶｇｓ＝Ｖｗｌでの飽和電流Ｉｄｓａｔに比べて小さいものとする。
【００５８】
【数６】
Ｉｃ＜Ｉｄｓａｔ＝（ｋ／２）（Ｖｗｌ−Ｖｔｈ）2
但し、ｋ＝（Ｗ／Ｌ）（εｏｘ／ｔｏｘ）μｅｆｆ
【００５９】
このとき、ビット線ＢＬの電位Ｖｂｌの変化は、セルトランジスタのドレイン電流をＩｄｓとして、下記数７で表される。
【００６０】
【数７】
ｄＶｂｌ／ｄｔ＝（１／Ｃｂｌ）（Ｉｃ−Ｉｄｓ）
【００６１】
セルトランジスタは線形領域で動作しているので、Ｖｂｌ＜Ｖｗｌ−Ｖｔｈが成り立ち、このときセルトランジスタのドレイン電流Ｉｄｓは下記数８で表される。
【００６２】
【数８】
Ｉｄｓ＝ｋ［Ｖｗｌ−Ｖｔｈ−（１／２）Ｖｂｌ］Ｖｂｌ
【００６３】
数８を数７に代入して積分すれば、下記数９を得る。
【００６４】
【数９】
Ｖｂｌ＝α・β［１−ｅｘｐ（ｔ／ｔ０）］／［β−α・ｅｘｐ（ｔ／ｔ０）］
但し、α＝Ｖｗｌ−Ｖｔｈ＋［（Ｖｗｌ−Ｖｔｈ）2−２Ｉｃ／ｋ］1/2
β＝Ｖｗｌ−Ｖｔｈ−［（Ｖｗｌ−Ｖｔｈ）2−２Ｉｃ／ｋ］1/2
ｔ０＝２Ｃｂｌ／［ｋ（α−β）］
【００６５】
数５と数６の仮定から、α＞β＞０を満たす。従って、数９は、時間ｔに関して下に凸の増加関数であり、Ｖｂｌ（０）＝０，Ｖｂｌ（∞）＝βである。
図１８は、数９の計算結果を示す。“０”データのセルのしきい値をＶｔｈ０＝０．３Ｖ、“１”データのセルのしきい値をＶｔｈ１＝−０．３Ｖ、ダミーセルのしきい値をＶｔｈｄ＝０．０５Ｖ、ビット線容量をＣｂｌ＝１００ｆＦ、セル電流の利得係数をｋ＝２．０×１０-5（Ａ／Ｖ2）と仮定し、またＩｃ＝０．９Ｉｄｓａｔ＝１３μＡ、Ｖｗｌ＝１．５Ｖを用いて、“０”データのときのビット線電圧Ｖｂｌ０、“１”データのときのビット線電圧Ｖｂｌ１を、それぞれの信号電圧Ｖｓｉｇ０，Ｖｓｉｇ１及び参照ビット線の電圧Ｖｂｌｄと共に示している。この結果から、ワード線を立ち上げてから、１０ｎｓｅｃ後に、１００ｍＶの信号が得られていることがわかる。
【００６６】
ダミーセルについては、メモリセルと同じ構造のＭＯＳトランジスタでバルク電位を適当に設定できるタイプであることが好ましい。何故なら、メモリセルのしきい値のプロセス変動や温度変動に自己整合的に追随するからである。この場合ダミーセルのバルク電位を選択することにより、“０”，“１”データの信号量を最適設定することが可能になる。
【００６７】
［“０”書き込み速度について］
この発明においては、“０”書き込みは、前述のようにメモりトランジスタのｐ型バルク領域とｎ型ドレインのｐｎ接合を順バイアスすることにより、バルク領域のホールを抜き取る。この“０”書き込みの速度について、図１９の等価回路を用いて以下に検討する。
【００６８】
ｔ＝０において、ｐｎ接合は、ｐ層，ｎ層共に２．２Ｖで平衡状態にあるとする。ｔ＞０で、ｎ側を０Ｖにしたとき、容量Ｃを持つバルク（ｐ型層）の電位がどの様に変化するかを計算する。時刻ｔでのｐ型層の電位をＶとすれば、下記数１０が成立する。
【００６９】
【数１０】
【００７０】
ここで、Ｉはｐｎ接合の電流であり、下記数１１で表される。
【００７１】
【数１１】
Ｉ＝Ｉｓ［ｅｘｐ（Ｖ／η・Ｖｔ）−１］
【００７２】
数１１において、Ｉｓは飽和電流、ηは１〜２の間の係数、Ｖｔは熱電圧（Ｔｈｅｒｍａｌ Ｖｏｌｔａｇｅ）であり、Ｖｔ＝ｋＴ／ｑである。数１１を数１０に代入して積分すると、下記数１２が得られる。
【００７３】
【数１２】
Ｖ＝η・Ｖｔ・ｌｎ［１／｛１−［1−exp(-V0/η・Vt)］exp（-t/t0）｝］
【００７４】
ここで、ｔ０は、ｔ０＝Ｃ・η・Ｖｔ／Ｉｓで与えられる時定数である。数１２を、下記数１３の数値を用いて数値計算した結果が、図２０である。
【００７５】
【数１３】
Ｉｓ＝Ｊｓ・Ａｊ
Ｊｓ＝６．３６×１０-5Ａ／ｍ2
Ａｊ＝０．０１μｍ2
Ｔ＝８５℃
Ｖｔ＝０．０３０９
η＝１
ｔ０＝１０．７ｓｅｃ
Ｖ０＝２．２Ｖ
【００７６】
図２０の数値計算結果から、“０”書き込み時、１ｎｓｅｃ程度でバルク（ｐ型層）の電位は０．７Ｖ以下に落ち着くことがわかる。
【００７７】
［バルク領域の電位変化について］
先に、“０”書き込みの選択性に関して、図１６を参照してワード線電位とバルク電位の関係を説明したが、以下において更に詳細にバルク電位変化を検討する。即ち、正のワード線電位Ｖｗｌで書き込みを行った後、ワード線電位を負に下げてデータを保持し、再度ワード線を正電位に上げて読み出し電位Ｖｒにて読み出しを行う動作において、バルク領域でどの様な電位変化を示すかを、詳細に説明する。
【００７８】
セルトランジスタのゲートとＳＯＩ基板のバルク（ｐ型層）の間の単位面積当たりの容量Ｃｇｂは、ゲートとバルク間の電位差Ｖｇｂを用いて、下記数１４で表される。
【００７９】
【数１４】
Ｃｇｂ／Ｃｏｘ＝１／［１＋２・ｌＤ2（Ｖｇｂ−δ）／Ｖｔ］1/2
【００８０】
ゲート酸化膜の単位面積当たりの容量Ｃｏｘは、誘電率εｏｘと酸化膜厚ｔｏｘを用いて、Ｃｏｘ＝εｏｘ／ｔｏｘで表される。ｌＤは、デバイ長（Ｄｅｂｙｅ Ｌｅｎｇｔｈ）ＬＤを、γ＝（εｓｉ／εｏｘ）ｔｏｘで規格化した無次元数であり、下記数１５で与えられる。
【００８１】
【数１５】
【００８２】
ここで、パラメータδを以下の条件により決定する。即ち、数１４は、バルクに拡がる空乏層の厚さｗｐ（これは、実際の空乏層の厚さＷｐをやはりγにより規格化して無次元化したもの）が下記数１６で表されることから導かれている。
【００８３】
【数１６】
ｗｐ＝−１＋［１＋ｌＤ2（Ｖｇｂ−δ）／Ｖｔ］1/2
【００８４】
ここで、Ｖｇｂ＝ＶＦＢ（フラットバンド電圧）で、ｗｐ＝ｌＤとなるという条件、つまり下記数１７を与える。
【００８５】
【数１７】
ｌＤ＝−１＋［１＋ｌＤ2（Ｖｇｂ−δ）／Ｖｔ］1/2
【００８６】
この数１７を解くと、パラメータδは下記数１８となる。
【００８７】
【数１８】
δ＝ＶＦＢ−（１＋２／ｌＤ）Ｖｔ
【００８８】
数１４と数１８から、ＣｇｂのＶｇｂ依存性が求められるが、これは広範なＶｇｂの領域をカバーしない。そこで、ゲート・ソース間電圧Ｖｇｓがトランジスタのしきい値Ｖｔｈを越えた場合には、Ｃｇｂ＝０とすると共に、Ｃｇｂ／Ｃｏｘが１を越える場合にはこれを１と置き換えるものとして、広範なＶｇｂの値に対するＣｇｂの値を計算する。
【００８９】
その計算結果を、図２１に示す。これは、“０”データのセルのワード線とバルク間の電圧Ｖｇｂと容量Ｃｇｂの関係を、ワード線がｐ型多結晶シリコンゲートの場合について、求めた結果である。条件は、ｔｏｘ＝２．５ｎｍ、ＮＡ＝５×１０18／ｃｍ3、温度８５℃、ＶＦＢ＝０．１ｖ、Ｖｔｈ０＝１．５ｖ、ＶＢ＝−０．７Ｖ、Ｃｏｘ＝０．１４ｆＦ、Ｃｊ＝０．０８ｆＦである。
【００９０】
一方、ゲート電圧の変化ΔＶｇに対するバルクの電位変化ΔＶｂは、下記数１９で表される。
【００９１】
【数１９】
ΔＶｂ＝［Ｃｇｂ／（Ｃｇｂ＋Ｃｊ）］ΔＶｇ
【００９２】
ここで、Ｃｊはバルクに直列に入る容量（先に説明したｐｎ接合容量）であり、これを一定として、数１９を変形すると、数２０が得られる。
【００９３】
【数２０】
ΔＶｇ＝（１＋Ｃｇｂ／Ｃｊ）ΔＶｇｂ
【００９４】
数２０を積分すると、下記数２１となる。
【００９５】
【数２１】
【００９６】
数２１を書き換えると、数２２となる。
【００９７】
【数２２】
【００９８】
この数２２を計算すれば、ゲート電圧Ｖｗｌ（ワード線）の電圧変化ΔＶｇからバルク電圧ＶＢの変化ΔＶｂを求めることができる。“０”データのセルについて、先の図２１の計算の場合と同じバラメータ条件の下で計算した結果を、図２２に示す。この結果から例えばワード線を２．０Ｖで“０”書き込みを行い、バルクを−０．７Ｖにし、ワード線を−２Ｖに下げてデータ保持すると、このときバルク電位は−２．１Ｖに保持されることがわかる。更にワード線を１．０Ｖに上げて読み出しを行うと、バルクは−０．９Ｖ程度までしか上昇しない。即ち、“０”データのセルについては、読み出し時には書き込み時よりバルク電位は低く、従って読み出しマージンが０．２Ｖ拡がることになる。
【００９９】
同様の計算を、“１”データセルについて行った結果を、図２３に示す。またこのときの容量Ｃｇｂの電圧Ｖｇｂ依存性を図２４に示す。用いたパラメータは図２１及び図２２の場合と同じである。“１”データの場合、書き込み直後にバルクは０．６Ｖになり、ワード線が−２．０Ｖで保持される状態ではバルクは、−１．０Ｖになることがわかる。“０”データの書き込みは、原理的にバルク電位−１．０Ｖまでできるが、“０”書き込みで−１．５Ｖまで下げたビット線を０Ｖに戻すときのｐｎ接合の容量カップリング（カップリング比は１８％）でバルクは０．３Ｖ上がり、−０．７Ｖになる。従って図２２の“０”データの場合書き込み直後の電位を−０．７Ｖとしている。
【０１００】
“１”書き込みの場合にも同様に、ビット線からの容量カップリングがあるが、“０”書き込みと異なるのは、バルク電流Ｉｓｕｂを流して“１”データを書いている最中、下記数２３で示す電位Ｖまで、ビルトイン電圧０．６Ｖより上昇していることである。
【０１０１】
【数２３】
Ｉｓｕｂ＝Ｉｓ［ｅｘｐ｛Ｖ／（η・Ｖｔ）−１｝］
【０１０２】
Ｉｓｕｂ＝１４ｎＡ、Ｉｓ＝６．３６×１０-20Ａ、Ｖｔ＝０．０３１Ｖ、η＝１．２を代入すると、Ｖ＝０．９６Ｖを得る。従って、バルク電位は“１”データ書き込み直後は１Ｖ近くあり、ビット線が１．５Ｖから０Ｖに下がってカップリングで０．３Ｖ下がるとしても、０．６Ｖ以上あり、その後のダイオードの順方向電流により、０．６Ｖになる。即ち、実質的に“１”データ書き込み直後のバルク電位は、０．６Ｖになっていると考えられる。
【０１０３】
ここまで計算は、フラットバンド電圧をＶＦＢ＝０．１Ｖとした場合である。これは、ＳＯＩ基板のｐ型シリコン層上にｐ型多結晶シリコンによるゲート電極（ワード線）を形成した場合に対応する。次に、同じＳＯＩ基板に、ｎ型結晶シリコン膜によりゲート電極を用いた場合について、同様の計算を行った結果を示す。この場合、フラットバンド電圧は、ＶＦＢ＝−１．１Ｖとなる。
【０１０４】
図２５は、“１”データセルについて、容量Ｃｇｂ−電圧Ｖｇｂを求めた結果である。図２６は同様に、“１”データセルについて、ワード線電圧Ｖｗｌとバルク電圧ＶＢの関係を求めた結果である。フラットバンド電圧以外のパラメータは、先の図２１及び図２２の場合と同様である。いずれも、しきい値はＶｔｈ１＝０Ｖとしている。
【０１０５】
これらの結果から、“０”データのしきい値Ｖｔｈ０＝１Ｖを確保できるものとして、ワード線は書き込み時１．５Ｖ、読み出し時０．５Ｖである。データ保持時のワード線電圧を−２．５Ｖとすれば、“１”データセルのバルクは、−０．８Ｖまで下がる。従って、ｐ型多結晶シリコンゲートを用いた、ＶＦＢ＝０．１Ｖの場合に比べて、同一ワード線振幅に対して、０．２Ｖだけ不利になる。
【０１０６】
図２７と図２８は、同様に“０”データセルについて、ＦＢ＝−１．１Ｖの場合の容量Ｃｇｂ−電圧Ｖｇｂ特性と、ワード線電圧Ｖｗｌ−バルク電圧ＶＢ特性を求めた結果である。しきい値は、Ｖｔｈ０＝１Ｖとした。“０”データ書き込み直後のバルク電位は−０．８Ｖであるが、ビット線がプリチャージ電位０Ｖ付近に戻ると、ｐｎ接合のカップリングによりバルク電位は０．３Ｖだけ浮き上がり、−０．５Ｖになっているものと仮定している。この場合も、書き込み時のワード線は１．５Ｖであるが、読み出し時は０．５Ｖであるので、バルク電位は０．１５Ｖだけ回復し、−０．６５Ｖになっている。
【０１０７】
以上のｐ型多結晶シリコンゲートの場合と、ｎ型多結晶シリコンゲートの場合の動作条件をそれぞれ表にまとめると、下記表１及び表２となる。
【０１０８】
【表１】
ｐ型多結晶シリコンゲートの場合
Ｖｗｌ（ｒｅａｄ）＝１Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−２Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝２Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．６Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．６Ｖ
Ｖｔｈ０＝１．５Ｖ
Ｖｔｈ１＝０．５Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−１Ｖ
【０１０９】
【表２】
ｎ型多結晶シリコンゲートの場合
Ｖｗｌ（ｒｅａｄ）＝０．５Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−２．５Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．５Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．４Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．４Ｖ
Ｖｔｈ０＝１．０Ｖ
Ｖｔｈ１＝０Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−０．６Ｖ
【０１１０】
なお、以上の表１，２において、“１”書き込み時のビット線レベルＶｂｌ（“１”ｗｒｉｔｅ）は、基板電流（ホール電流）と書き込み時間で決定されるべきもので未定であるが、仮の設定値を示している。以上により、ｐ型多結晶シリコンゲートを用いることの有利性が明らかになった。ワード線振幅はいずれの場合も、４Ｖである。これを更に低電圧化するには、以下の施策が必要になる。
（Ａ）しきい値Ｖｔｈのばらつきを小さくすること
（Ｂ）メモリセル電流を確保すること
（ｃ）Ｃｊ／Ｃｏｘの割合を小さくする
【０１１１】
（Ａ）及び（Ｂ）に関しては、ここまでΔＶｔｈ＝Ｖｔｈ０−Ｖｔｈ１＝１．０Ｖを仮定しているが、これは０．８Ｖ〜０．６Ｖ程度まで厳しく制御できる可能性がある。ΔＶｔｈ＝０．６Ｖを実現できるとすれば、ワード線振幅を２×１．２Ｖ＝２．４Ｖまで小さく抑えられる可能性がある。
以下では、（Ｃ）について詳細に検討する。これは、ΔＶｔｈのマージンを減らすことなく、ワード線振幅の低電圧化を実現できる方法だからである。
【０１１２】
（Ｃ）の要請には、ＳＯＩ基板のシリコン層の厚みＴｓｉを、これまで想定してきた１００ｎｍより更に薄くすること、これと同時に或いは独立に、ｎ型ソース、ドレイン拡散層の不純物濃度を低くすることにより応えることができる。前者は、ｐｎ接合面積の縮小により、ｐｎ接合容量Ｃｊを小さくすることに対応する。後者は、空乏層がｎ型拡散層側にも延びる条件を与えるため、ソース、ドレイン拡散層とバルク領域の接合容量Ｃｊをやはり小さくする。
【０１１３】
そこで、これまでの検証に用いた接合容量Ｃｊ＝０．０８ｆＦに代わって、Ｃｊ＝０．０４ｆＦと半分にした場合について、Ｃｇｂ−Ｖｇｂ曲線と、Ｖｗｌ−ＶＢ曲線を、それぞれ図２９及び図３０に示す。Ｃｊ以外の条件は、図２３及び図２４と同じであり、ゲート電極はｐ型多結晶シリコンである。Ｃｊ＝０．０４ｆＦは、シリコン層厚みを５０ｎｍとした場合に相当する。
【０１１４】
この結果から、“１”データセルについて、０．６Ｖのバルク電位が書き込まれた後、ワード線を−２．０Ｖまで下げると、バルク電位は−１．３Ｖまで下がる。従って、バルク電位を−１Ｖまで下げるに必要なワード線電位、即ちデータ保持に必要なワード線電位Ｖｗｌ（ｈｏｌｄ）は、Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖであることがわかる。
【０１１５】
同様に、“０”データセルについて、Ｃｊ＝０．０４ｆＦを用いた場合のＣｇｂ−Ｖｇｂ曲線と、Ｖｗｌ−ＶＢ曲線を、それぞれ図３１及び図３２に示す。Ｃｊ以外の条件は、先の図２１及び図２２の場合と同じである。
【０１１６】
以上のように、薄いシリコン層（Ｔｓｉ＝５０ｎｍ）のＳＯＩ基板を用いて、Ｃｉを小さくした場合のＤＲＡＭセルの動作条件を、表１に対応させてまとめると、下記表３のようになる。
【０１１７】
【表３】
Ｖｗｌ（ｒｅａｄ）＝０．８Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．６Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．６Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．６Ｖ
Ｖｔｈ０＝１．３Ｖ
Ｖｔｈ１＝０．３Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−１Ｖ
【０１１８】
以上の結果から、シリコン層厚みＴｓｉを１００ｎｍから５０ｎｍと半分に薄くして容量Ｃｊを小さくすると、ワード線振幅を４Ｖから３．２Ｖまで低減できることがわかる。注目すべきは、依然として、データ“０”，“１”のしきい値の差ΔＶｔｈとして、１Ｖを確保できていることである。
【０１１９】
ＳＯＩ基板のシリコン層を更に３０ｎｍ程度まで薄くできれば、更に低電圧化を実現することが可能である。しかし、あまりシリコン層を薄くすると、シリコン層が完全空乏化し、メモリ機能自体が失われる危険がある。従って、シリコン層の厚みは５０ｎｍ程度が適当と思われる。
【０１２０】
図３３は、バルク電位ＶＢが−１Ｖと０．６Ｖでのしきい値の差ΔＶｔｈと、シリコン層の不純物濃度ＮＡの関係を示している。但し、ゲート酸化膜厚がＴｏｘ＝２．５ｎｍ、温度がＴ＝８５℃の場合である。これから、ΔＶｔｈ＝１Ｖを確保するためには、ＮＡ＝１．０×１０19／ｃｍ3程度が必要であることがわかる。これは少し、不純物濃度が濃すぎるため、ＮＡ＝０．８×１０18／ｃｍ3に設定して、ΔＶｔｈ＝０．８Ｖとする。このとき、表３の動作条件は少し訂正され、下記表４のようになる。
【０１２１】
【表４】
Ｖｗｌ（ｒｅａｄ）＝０．７Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．４Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．６Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．４Ｖ
Ｖｔｈ０＝１．１Ｖ
Ｖｔｈ１＝０．３Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−１Ｖ
【０１２２】
表４において、“１”書き込み時のビット線レベルＶｂｌ（“１”ｗｒｉｔｅ）は、基板電流（ホール電流）と書き込み時間で決まるため、１．４Ｖは仮の設定値である。セルトランジスタをＬＤＤ構造ではなく、通常の構造として、基板電流Ｉｓｕｂを増やすことにより、この程度の低電圧化が可能と考えられる。
【０１２３】
上の動作条件では、セルトランジスタに係る最大電圧は、３．０Ｖである。ゲート酸化膜厚はＴｏｘ＝２．５ｎｍとしており、従ってゲート酸化膜には、１２ＭＶ／ｃｍ程度の電界が、“１”データ書き込みの瞬間にかかり、信頼性に不安がある。しかし、信頼性を確保するためにゲート酸化膜厚を大きくすることは、バルク電位を制御するための容量結合比を悪化させるため、好ましくない。従って、ゲート絶縁膜については、シリコン酸化膜に代わって、誘電率の高いＡｌ２Ｏ３等の他の絶縁膜を用いることが好ましい。
【０１２４】
更なる低電圧化のためには、ＳＯＩ基板のシリコン層の厚みＴｓｉを３０ｎｍ程度まで薄くすること、セルトランジスタのしきい値制御性を良くすると共に、移動度を大きくとれるようにすること、が望まれる。これらを考慮して、２．０Ｖ〜２．５Ｖ程度までの低電圧化が可能と思われる。
【０１２５】
図３３に示すしきい値の差ΔＶｔｈのときに確保できる“１”書き込みセルトランジスタのセル電流Ｉｄｓ１と、それに対応するデータ読み出し時間Δｔをそれぞれ図３４及び図３５に示す。セル電流はＩｄｓ１＝（ｋ／２）（ΔＶｔｈ／２）2により求めている。また、読み出し時間Δｔは、読み出し時のワード線電位をＶｔｈ１とＶｔｈ０の中間に設定して、“１”データのセルのみをオンさせ、容量Ｃｂｌ＝１００ｆＦのビット線をプリチャージ電位から２００ｍＶ放電するまでの時間として求めている。
この結果から、ＮＡ＝６×１０18／ｃｍ3において、Ｉｄｓ１＝１．４μＡ、Δｔ＝１５ｎｓｅｃが得られている。
【０１２６】
図３６は、“１”データセルのホールド時のバルク電位ＶＢがしきい値Ｖｔｈ１との関係でどこまで下がるかを調べた結果である。条件は、ゲート酸化膜厚ｔｏｘ＝２．５ｎｍ、不純物濃度ＮＡ＝５×１０18／ｃｍ3、フラットバンド電圧ＶＦＢ＝０．１Ｖ、“１”データのバルク電位ＶＢ１＝０．６Ｖ、ゲート酸化膜容量Ｃｏｘ＝０．１４ｆＦ、接合容量Ｃｊ＝０．０４ｆＦである。またワード線のホールド電位は、Ｖｗｌ＝Ｖｔｈ１−２Ｖである。
【０１２７】
この結果から、Ｖｔｈ１＝０．５Ｖ以上では、ホールド時のバルク電位はＶｔｈ１と共に上昇している。Ｖｔｈ１＜０．５Ｖでは、バルク電位は−０．９３Ｖに飽和している。これは、Ｖｔｈ１＜０．５Ｖ以下までワード線が下がると、容量Ｃｇｂがゲート酸化膜容量Ｃｏｘとして飽和することを意味している。
従って、フラットバンド電圧ＶＦＢ＝０．１Ｖのとき、つまりゲート電極がｐ型多結晶シリコン膜のとき、Ｖｔｈ１＜０．５Ｖに設定すべきである。一方、ΔＶｔｈ＝Ｖｔｈ０−Ｖｔｈ１＝０．８Ｖを確保できることがわかっているので、Ｖｔｈ０＜１．３Ｖである。従って、Ｖｔｈ０＝１．１Ｖ、Ｖｔｈ１＝０．３Ｖは良い選択であると言える。
以上の動作ポイントをまとめると、下記表５のようになり、またデバイスパラメータをまとめると、下記表６のようになる。
【０１２８】
【表５】
Ｖｔｈ０＝１．１Ｖ、Ｖｔｈ１＝０．３Ｖ
Ｖｗｌ（ｒｅａｄ）＝０．７Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−１．７Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．５Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．５Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．５Ｖ
ＶＢ（“１”ｒｅａｄ）＝０．６Ｖ
ＶＢ（“０”ｒｅａｄ）＝−１．０Ｖ
ＶＢ（“１”ｗｒｉｔｅ）＝０．６Ｖ
ＶＢ（“０”ｗｒｉｔｅ）＝−０．９Ｖ
ＶＢ（“１”ｈｏｌｄ）＝−１．０Ｖ
ＶＢ（“０”ｈｏｌｄ）＝−２．４Ｖ
Ｖｍａｘ＝３．２Ｖ（非選択ＷＬと“１”書き込みＢＬとの間のＶｄｓ）
【０１２９】
【表６】
ｐ型多結晶シリコンゲート
ＮＡ＝５×１０18／ｃｍ3
ｔｏｘ＝２．５ｎｍ
チャネル長Ｌ＝０．１μｍ、チャネル幅Ｗ＝０．１μｍ
Ｔｓｉ＝５０ｎｍ
ｋ＝（Ｗ／Ｌ）（εｏｘ／ｔｏｘ）μｅｆｆ＝２．０×１０-5Ａ／Ｖ2
【０１３０】
このときＤＲＡＭセルの読み出し特性は、ビット線容量Ｃｂｌ＝１００ｆＦに、２００ｍＶの電位差をつけるまで時間が、Δｔ＝１５ｎｓｅｃとなる。
【０１３１】
図３７は、ＶＦＢ＝−１．１Ｖの場合（即ち、ｎ型多結晶シリコンゲートの場合）について、同様に“１”データセルのホールド時のバルク電位ＶＢがしきい値Ｖｔｈ１との関係でどこまで下がる調べた結果である。他の条件は、図３６と同様である。この場合も、Ｖｔｈ１＜０．５Ｖとすべきことが示唆される。このときの動作ポイント及びデバイスパラメータは、表５及び表６に対して、下記表７及び表８となる。
【０１３２】
【表７】
Ｖｔｈ０＝０．１Ｖ、Ｖｔｈ１＝−０．７Ｖ
Ｖｗｌ（ｒｅａｄ）＝０．３Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−２．７Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝０．５Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．５Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝０．５Ｖ
ＶＢ（“１”ｒｅａｄ）＝０．６Ｖ
ＶＢ（“０”ｒｅａｄ）＝−１．０Ｖ
ＶＢ（“１”ｗｒｉｔｅ）＝０．６Ｖ
ＶＢ（“０”ｗｒｉｔｅ）＝−０．９Ｖ
ＶＢ（“１”ｈｏｌｄ）＝−１．０Ｖ
ＶＢ（“０”ｈｏｌｄ）＝−２．４Ｖ
Ｖｍａｘ＝３．２Ｖ（非選択ＷＬと“１”書き込みＢＬとの間のＶｄｓ）
【０１３３】
【表８】
ｎ型多結晶シリコンゲート
ＮＡ＝５×１０18／ｃｍ3
ｔｏｘ＝２．５ｎｍ
チャネル長Ｌ＝０．１μｍ、チャネル幅Ｗ＝０．１μｍ
Ｔｓｉ＝５０ｎｍ
ｋ＝（Ｗ／Ｌ）（εｏｘ／ｔｏｘ）μｅｆｆ＝２．０×１０-5Ａ／Ｖ2
【０１３４】
このときＤＲＡＭセルの読み出し特性は、ビット線容量Ｃｂｌ＝１００ｆＦに、２００ｍＶの電位差をつけるまで時間が、Δｔ＝１５ｎｓｅｃとなる。但し、Ｖｂｌ（“１”ｗｒｉｔｅ）が０．５Ｖで十分な基板電流Ｉｓｕｂが流れるか否かが問題であり、これを０．５Ｖ以上に上げなければならないとすると、その分最大電圧Ｖｍａｘが上昇する。この点で、ｐ型多結晶シリコンをゲート電極に用いる方が有利である。つまり、読み出し特性及び“１”書き込み特性から決まるしきい値Ｖｔｈ０に対して、書き込み時のワード線レベルＶｗｌ（ｗｒｉｔｅ）が決まるが、これとは独立に“１”書き込み特性から決まるビット線電位Ｖｂｌ（“１”ｗｒｉｔｅ）がこのワード線電位Ｖｗｌよりも高くなる場合は、Ｖｍａｘは、Ｖｂｌ（“１”ｗｒｉｔｅ）−Ｖｗｌ（ｈ０ｌｄ）で決まる。もし、Ｖｗｌ（Ｗｒｉｔｅ）≧Ｖｂｌ（“１”ｗｒｉｔｅ）であれば、Ｖｍａｘ＝Ｖｗｌ（ｗｒｉｔｅ）−Ｖｗｌ（ｈｏｌｄ）であり、動作電圧を最小化できる。
【０１３５】
以上の計算は、あくまで標準的なＤＲＡＭセルについてである。実際は、プロセス起因のロット間、ウェハ間、ウェハ内、チップ内のセルトランジスタのしきい値やｋの変動、ビット線容量の変動、設計的ワード線レベルの変動等がある。またビット線間のカップリングノイズも考慮する必要がある。
【０１３６】
これ以外にも、温度によるしきい値Ｖｔｈの変動が含まれる。メモリセルと同じ構造の参照セルを用いた場合には、しきい値変動の要素のある部分は補償されて、影響が出ないようにすることが可能である。言い換えると、この様にすることで、基本的には上記しきい値変動の要素のチップ内でのばらつきのみに制限することができる。
また温度変動に伴うしきい値変動は、システム的に完全にキャンセルすることが可能である。
【０１３７】
この発明によるメモリセルは前述のように、原理的に非破壊読み出しであり且つ、電流読み出しである。図３８は、このメモリセルセル特性を利用したセンスアンプのレイアウト例を示す。対をなすビット線ＢＬ，ｂＢＬはセンスアンプＳＡの両側に配置して、オープンビット線方式としている。ビット線対ＢＬ，ｂＢＬの一方でワード線ＷＬが活性化されたとき、他方ではダミーセルＤＣを選択するダミーワード線ＤＷＬが活性化されるようになっている。ダミーセルＤＣは、メモリセルＭＣと同様のＭＯＳトランジスタにより構成され、そのバルク領域にデータ“０”，“１”の中間的なバルク電位を与えるものとする。
【０１３８】
図の例では、二つのビット線対ＢＬ，ｂＢＬが選択ゲートＳＧにより選択されて一つのセンスアンプＳＡに接続される。あるセンスアンプＳＡにつながるビット線と隣のセンスアンプＳＡにつながるビット線とは交互に配置される。この場合、一つのワード線ＷＬにより同時に選択される４個のメモリセルＭＣに対して、センスアンプＳＡは二つである。即ち、同時に選択される４個のメモリセルＭＣのデータのうち、実際にセンスアンプＳＡで検出されるのは二つであり、残りのメモリセルデータは、読み出されるもののセンスアンプには送られない。この発明では、通常のＤＲＡＭにおけるような破壊読み出しではないため、この様なセンスアンプ方式が可能になる。
【０１３９】
ところで、この発明によるＤＲＡＭセルを０．１μｍルールのＤＲＡＭ世代として実現する上では、次の二つの条件を両立させることが重要になる。
・条件１：基板バイアス効果を十分に利用すること
・条件２：ｐｎ接合のリーク電流を小さくすること
これらの条件１，２は、バルク領域の不純物濃度に関して相反する要請になる。
【０１４０】
条件１は、大きな基板バイアス効果により、“０”，“１”データのしきい値電圧差を大きくするために必要であり、そのためには図１のｐ型シリコン層１２（バルク領域）の不純物濃度（アクセプタ濃度）ＮＡが例えば、ＮＡ＝５×１０18／ｃｍ3以上必要である。この事情を図４０により説明する。図４０は、バルク電位ＶＢとＮＭＯＳトランジスタのしきい値Ｖｔｈとの関係がアクセプタ濃度ＮＡにより異なる様子を示している。
【０１４１】
アクセプタ濃度がＮＡ１のとき、“０”，“１”データのしきい値電圧差をΔＶｔｈ１、これより低いアクセプタ濃度ＮＡ２のときのしきい値電圧差をΔＶｔｈ２とすると、ΔＶｔｈ１＞ΔＶｔｈ２となる。即ち、“０”，“１”データのしきい値電圧差を大きくするためには、アクセプタ濃度がある程度以上高いことが必要になる。
なお、ＮＡ＝５×１０18／ｃｍ3以上のアクセプタ濃度濃度は、チャネル長がＬ＝０．１μｍ程度の微細ＭＯＳトランジスタでの確実な動作を行わせるにも必要である。
【０１４２】
一方、条件２は、データ保持特性を保証する上で必要になり、この場合バルク領域の不純物濃度は当然低い方がよい。０．１μｍルールのＤＲＡＭ世代で、バルク領域に１０秒間データを保持するためには、ソース、ドレインのｐｎ接合リークを、３×１０-17Ａ／ｃｍ2以下に抑えることが必要になる。また、リーク電流の主成分であるトンネル電流を下げるためには、ｐｎ接合部に形成される空乏層内の電界は、２．５×１０5Ｖ／ｃｍ以下に抑えなければならない。これは、バルク領域のアクセプタ濃度がＮＡ＝１．０×１０17／ｃｍ3以下で実現できる値である。条件１から要請される上述のアクセプタ濃度では、空乏層内の電界は、１．７×１０6Ｖ／ｃｍ（２Ｖの逆バイアス時）となり、条件２の要請を満たすことができない。
【０１４３】
図３９は、以上のような相反する条件１，２を満たす可能性を持つ実施の形態のＤＲＡＭセルＭＣの構造を、図１に対応させて示している。図１のセル構造との相違は、ｐ型シリコン層１２からなるバルク領域にある。即ちこの実施の形態の場合、バルク領域を、ドレイン、ソース拡散層１４，１５に接するボロン濃度（アクセプタ濃度）が比較的低いｐ型拡散層１２ａと、ドレイン、ソース拡散層１４，１５からは離れたチャネル長方向の中央部に配置されたボロン濃度（アクセプタ濃度）が高いｐ+型拡散層１２ｂとから構成している。ｐ+型拡散層１２ｂは、底部のシリコン酸化膜１１に達する深さに形成されている。
【０１４４】
このセル構造は、等価的に、しきい値電圧が高いＮＭＯＳトランジスタをしきい値電圧の低い二つのＮＭＯＳトランジスタで挟んだ形になっている。このとき全体のしきい値電圧は、中央部のｐ+型拡散層１２ｂにより支配される。一方、ドレイン、ソース拡散層１４，１５は、低濃度のｐ型拡散層１２ａとの間でｐｎ接合を構成しているから、バルク領域全体を高濃度のｐ+型拡散層で形成する場合に比べて、リーク電流が小さくなる。以上の結果、上述した相反する二つの条件１，２を満たすことが可能になる。
【０１４５】
具体的に、図３９のセル構造により効果が得られるかどうか、またどの様な濃度設定や位置設定が必要か、等について、以下に検討結果を説明する。まず、予備的な検討として、図４１（ａ）（ｂ）に示すように、ｎ型拡散層（ドナー濃度ＮＤ）とｐ型拡散層（アクセプタ濃度ＮＡ）のｐｎ接合に、電圧Ｖの逆バイアスを与えたときの空乏層の拡がり、及び内部電界Ｅの強度分布を求める。ｐｎ接合は急峻な接合（ａｂｒｕｐｔ ｊｕｎｃｔｉｏｎ）であると仮定する。図４１に示すように、ｐｎ接合を横切る方向にｘ軸を定義する。
このとき、ｎ型拡散層及びｐ型拡散層内の電位をφＤ，φＡとし、空乏層のｎ型拡散層内の先端位置を−ｘｎ、ｐ型拡散層内での先端位置をｘｐとして、ポアソンの方程式及び、ｎ型拡散層とｐ型拡散層内の電界ＥＤ，ＥＡは、数２４で表される。εはシリコンの誘電率である。
【０１４６】
【数２４】
ｄ2φＤ／ｄｘ2＝−（ｑ／２ε）ＮＤ （−ｘｎ＜ｘ＜０）
ｄ2φＡ／ｄｘ2＝（ｑ／２ε）ＮＡ （０＜ｘ＜ｘｐ）
ＥＤ＝−ｄφＤ／ｄｘ （−ｘｎ＜ｘ＜０）
ＥＡ＝−ｄφＡ／ｄｘ （０＜ｘ＜ｘｐ）
【０１４７】
境界条件は、ビルトインポテンシャルをφｂｉとして、次の数２５で表される。
【０１４８】
【数２５】
ＥＤ（−ｘｎ）＝０
φＤ（−ｘｎ）＝φｂｉ＋Ｖ
ＥＤ（０）＝ＥＡ（０）
φＤ（０）＝φＡ（０）
ＥＡ（ｘｐ）＝０
φＡ（ｘｐ）＝０
【０１４９】
これらの境界条件を入れて、数２４を解くと、次の数２６が得られる。
【０１５０】
【数２６】
ＥＤ＝（ｑ／ε）ＮＤ・ｘ＋Ａ （−ｘｎ＜ｘ＜０）
φＤ＝−（ｑ／２ε）ＮＤ・ｘ2−Ａ・ｘ＋Ｂ （−ｘｎ＜ｘ＜０）
ＥＡ＝−（ｑ／ε）ＮＡ・ｘ＋Ｃ （０＜ｘ＜ｘｐ）
φＡ＝（ｑ／２ε）ＮＡ・ｘ2−Ｃ・ｘ＋Ｄ （０＜ｘ＜ｘｐ）
【０１５１】
数２６において、Ａ〜Ｄは、数２５の境界条件で決まる定数である。数２６の解を数２５の境界条件の式に代入すると、次の数２７が得られる。
【０１５２】
【数２７】
−（ｑ／ε）ＮＤ・ｘｎ＋Ａ＝０
−（ｑ／２ε）ＮＤ・ｘｎ2＋Ａ・ｘｎ＋Ｂ＝φｂｉ＋Ｖ
Ａ＝Ｃ
Ｂ＝Ｄ
−（ｑ／ε）ＮＡ・ｘｐ＋Ｃ＝０
（ｑ／２ε）ＮＡ・ｘｐ2−Ｃ・ｘｐ＋Ｄ＝０
【０１５３】
数２７は、６個の未知数である、ｘｎ，ｘｐ，Ａ，Ｂ，Ｃ及びＤを決定する方程式である。これを解くことにより、下記数２８を得る。
【０１５４】
【数２８】
ｘｎ＝｛２εＮＡ（φｂｉ＋Ｖ）／ｑＮＤ（ＮＡ＋ＮＤ）｝1/2
ｘｐ＝｛２εＮＤ（φｂｉ＋Ｖ）／ｑＮＡ（ＮＡ＋ＮＤ）｝1/2
【０１５５】
また、最大電界強度Ｅｍａｘは、ｘ＝０の点での電界であり、下記数２９で表される。
【０１５６】
【数２９】
【０１５７】
空乏層全体の幅Ｗ＝ｘｎ＋ｘｐは、次の数３０となる。
【０１５８】
【数３０】
Ｗ＝｛２ε（ＮＡ＋ＮＤ）（φｂｉ＋Ｖ）／ｑＮＡ・ＮＤ｝1/2
【０１５９】
電界強度分布は、図４１（ｂ）に示したようになる。
以上の予備検討結果に基づいて、次に図４２（ａ）（ｂ）に示すように、ｐ型拡散層が、高アクセプタ濃度ＮＡと低アクセプタ濃度ｎａの部分に分かれている場合を検討する。これは、図３９の実施の形態のセル構造におけるドレイン接合側の構造に相当する。この場合も、接合は急峻接合であるものとする。距離軸は、先の予備検討の結果との比較のために、小文字ｘに代わって、大文字Ｘを用いる。ｐ型拡散層に拡がる空乏層の先端位置Ｘｐは、低アクセプタ濃度ｎａの領域を越えて、Ｘｐ＞Ｌであるものとする。
このとき、ポアソンの式及び電界の式は、数２４に対して、ｐ型拡散層を高アクセプタ濃度ＮＡの領域と低アクセプタ濃度ｎａの領域に分けて考えることにより、次の数３１となる。高アクセプタ濃度ＮＡの領域の電位φＡ，電界ＥＡに対して、低アクセプタ濃度ｎａの領域の電位，電界をそれぞれφａ，Ｅａとして示す。
【０１６０】
【数３１】
ｄ2φＤ／ｄＸ2＝−（ｑ／２ε）ＮＤ （−Ｘｎ＜Ｘ＜０）
ｄ2φａ／ｄＸ2＝（ｑ／２ε）ｎａ （０＜Ｘ＜Ｌ）
ｄ2φＡ／ｄＸ2＝（ｑ／２ε）ＮＡ （Ｌ＜Ｘ＜Ｘｐ）
ＥＤ＝−ｄφＤ／ｄＸ （−Ｘｎ＜Ｘ＜０）
Ｅａ＝−ｄφａ／ｄＸ （０＜Ｘ＜Ｌ）
ＥＡ＝−ｄφＡ／ｄＸ （Ｌ＜Ｘ＜Ｘｐ）
【０１６１】
境界条件は、次の数３２で表される。
【０１６２】
【数３２】
ＥＤ（−Ｘｎ）＝０
φＤ（−Ｘｎ）＝φｂｉ＋Ｖ
ＥＤ（０）＝Ｅａ（０）
φＤ（０）＝φａ（０）
Ｅａ（Ｌ）＝ＥＡ（Ｌ）
φａ（Ｌ）＝φＡ（Ｌ）
ＥＡ（Ｘｐ）＝０
φＡ（Ｘｐ）＝０
【０１６３】
数３１を解くと、下記数３３が得られる。
【０１６４】
【数３３】
ＥＤ＝（ｑ／ε）ＮＤ・Ｘ＋Ａ （−Ｘｎ＜Ｘ＜０）
φＤ＝−（ｑ／２ε）ＮＤ・Ｘ2−Ａ・Ｘ＋Ｂ （−Ｘｎ＜Ｘ＜０）
Ｅａ＝−（ｑ／ε）ｎａ・Ｘ＋Ｃ （０＜Ｘ＜Ｌ）
φａ＝（ｑ／２ε）ｎａ・Ｘ2−Ｃ・Ｘ＋Ｄ （０＜Ｘ＜Ｌ）
ＥＡ＝−（ｑ／ε）ＮＡ・Ｘ＋Ｅ （Ｌ＜Ｘ＜Ｘｐ）
φＡ＝（ｑ／２ε）ＮＡ・Ｘ2−Ｅ・Ｘ＋Ｆ （Ｌ＜Ｘ＜Ｘｐ）
【０１６５】
数３３において、Ａ〜Ｆは、数３２の境界条件で決まる定数である。数３３の解を数３２の境界条件の式に代入すると、次の数３４が得られる。
【０１６６】
【数３４】
−（ｑ／ε）ＮＤ・Ｘｎ＋Ａ＝０
−（ｑ／２ε）ＮＤ・Ｘｎ2＋Ａ・Ｘｎ＋Ｂ＝φｂｉ＋Ｖ
Ａ＝Ｃ
Ｂ＝Ｄ
−（ｑ／ε）ｎａ・Ｌ＋Ｃ＝−（ｑ／ε）ＮＡ・Ｌ＋Ｅ
（ｑ／２ε）ｎａ・Ｌ2−Ｃ・Ｌ＋Ｄ＝（ｑ／２ε）ＮＡ・Ｌ2−Ｅ・Ｌ＋Ｆ
−（ｑ／ε）ＮＡ・Ｘｐ＋Ｅ＝０
（ｑ／２ε）ＮＡ・Ｘｐ2−Ｅ・Ｘｐ＋Ｆ＝０
【０１６７】
数３４は、８個の未知数である、Ｘｎ，Ｘｐ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びＦを決定する方程式である。これを解くことにより、下記数３５を得る。
【０１６８】
【数３５】
【０１６９】
ここで、数３５におけるｘｎは、先に図４１のｐｎ接合について解いたｎ型拡散層への空乏層の伸びを示し、数２８で表されるものである。また、最大電界Ｅｍａｘは、Ｘ＝０での電界であり、下記数３６で表される。
【０１７０】
【数３６】
Ｅｍａｘ＝Ａ＝（ｑ／ε）ＮＤ・Ｘｎ
【０１７１】
このときの電界強度分布は、図４２（ｂ）に示した通りである。数３５において、Ｌを０に限りなく近づけるか、或いはアクセプタ濃度ｎａを限りなくＮＡに近づければ、Ｘｎ＝ｘｎとなることが確認される。
【０１７２】
以上の検討結果に基づいて、次に図３９のセル構造の最適化条件を具体的に検討する。まず、図４３は、ｐ型拡散層の高アクセプタ濃度をＮＡ＝５×１０18／ｃｍ3、低アクセプタ濃度をｎａ＝１×１０17／ｃｍ3、ｎ型拡散層のドナー濃度をＮＤ＝１×１０20／ｃｍ3、印加電圧をＶ＝２．０Ｖ、周囲温度を８５℃として、低アクセプタ濃度領域の幅Ｌと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。
【０１７３】
図３９のセルにおいて、チャネル長が０．１μｍであるとし、ソース、ドレインからの空乏層の伸びが対称であるとすれば、パンチスルーを生じないためには、Ｘｐ＜５×１０-6ｃｍであることが必要である。この条件を満たすためには、図４３から、Ｌ＜４．０×１０-6ｃｍ＝０．０４μｍでなければならない。ある程度の余裕を見ると、Ｌ＝０．０２μｍが妥当なところである。このとき、ｐ型拡散層への空乏層の伸びＸｐは、高アクセプタ濃度ＮＡの領域に０．０１μｍ食い込んでいることがわかる。
【０１７４】
図４３と同様の条件で、最大電界強度Ｅｍａｘの距離Ｌ依存性を示すと、図４４のようになる。上に求めた妥当な距離Ｌ＝０．０２μｍのとき、最大電界強度は、Ｅｍａｘ＝９．０×１０5Ｖ／ｃｍである。これは、バルク領域全体を高アクセプタ濃度ＮＡ＝５×１０18／ｃｍ3の領域のみで構成した場合と比べて、小さくなっているものの、まだ１／２程度までしか最大電界が弱められていない。更にこの電界の１／３程度まで小さくすることが望まれる。
【０１７５】
そこで次に、図４２において、ｎ型拡散層のドナー濃度ＮＤを低くする効果を検討する。これは、空乏層がｎ型拡散層側にもより延びることになり、最大電界強度を弱めることが期待されるためである。
図４５は、図４３に対して、ｎ型拡散層のドナー濃度ＮＤを、ＮＤ＝１×１０17／ｃｍ3と低くした場合について、低アクセプタ濃度領域の幅Ｌと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。また、図４６は、このときの最大電界強度Ｅｍａｘの距離Ｌに対する依存性を、図３５に対応させて示している。
【０１７６】
この結果から、ソース、ドレイン拡散層の濃度を下げれば、例えば、Ｌ＝０．０２５μｍ、Ｘｐ＝０．０３μｍで、最大電界強度Ｅｍａｘ＝３．０×１０5Ｖ／ｃｍという値が得られる。この最適化条件での、図３９のセル構造における寸法と空乏層の伸びの様子を図４７に示す。
【０１７７】
ソース、ドレインのｎ型拡散層濃度を低くすると、これらに対するコンタクト抵抗が問題になる。これに対しては、通常のＤＲＡＭのビット線コンタクトについて行われているように、コンタクト孔に再拡散を行うことが好ましい。或いは、ソース、ドレイン拡散層の表面に金属シリサイド膜を形成するサリサイド構造を採用することも有効である。
【０１７８】
しかし、ソース、ドレインのｎ型拡散層濃度がＮＤ＝１×１０17／ｃｍ3と低い場合、図４７に示したように、Ｘｎ＝０．１μｍという大きい幅の空乏層がソース、ドレイン拡散層内にも延びる。この様なソース、トレインの大きな空乏化を抑制するためには、いわゆるＬＤＤ構造を採用することが望ましい。
【０１７９】
図３９のセル構造に対して、ＬＤＤ構造を採用したセル構造の実施の形態を、図４８に示す。ドレイン拡散層１４が、チャネル領域に接する低ドナー濃度のｎ型拡散層１４ａと、高ドナー濃度のｎ+型拡散層１４ｂとから構成される。ソース拡散層１５についても同様に、チャネル領域に接する低ドナー濃度のｎ型拡散層１５ａと、高ドナー濃度のｎ+型拡散層１５とから構成される。ソース、ドレイン拡散層及びゲート電極には、サリサイド工程により金属シリサイド膜１８が形成されている。
但し、このＬＤＤ構造は、ドレイン、ソースのうち例えば、ビット線に接続されるドレイン側のみとすることもできる。
【０１８０】
次に、この様なＬＤＤ構造を採用したセル構造の場合の空乏層の伸び及び電界強度分布について具体的に検討する。図４９（ａ）（ｂ）は、このセル構造の例えばドレイン側接合に着目した模式的ｐｎ接合構造と電界分布を、図４２（ａ）（ｂ）と対応させて示している。ｎ型拡散層は低ドナー濃度ｎｄの領域と高ドナー濃度ＮＤの領域からなり、ｐ型拡散層は、低アクセプタ濃度ｎａの領域と高アクセプタ濃度ＮＡの領域とからなる。低ドナー濃度ｎｄの領域の幅はＬｎとし、低アクセプタ濃度ｎａの領域の幅はＬｐとしてある。高ドナー濃度ＮＤの領域と高アクセプタ濃度ＮＡの領域はそれぞれ、ビット線コンタクト及びソース線コンタクトの抵抗やトランジスタ特性上必要とされる制約で決まる濃度を持つものとする。
【０１８１】
空乏層の伸びが、Ｘｐ＞Ｌｐ，Ｘｎ＞Ｌｎとなる様な逆バイアス条件を仮定する。このとき、ポアソンの方程式は、数３２に対して、次の数３７のように表される。高アクセプタ濃度ＮＡの領域の電位φＡ，電界ＥＡに対して、低アクセプタ濃度ｎａの領域の電位，電界をそれぞれφａ，Ｅａとし、高ドナー濃度ＮＤの領域の電位φＤ，電界ＥＤに対して、低ドナー濃度ｎｄの領域の電位，電界をそれぞれφｄ，Ｅｄとして示す。
【０１８２】
【数３７】
ｄ2φＤ／ｄＸ2＝−（ｑ／２ε）ＮＤ （−Ｘｎ＜Ｘ＜−Ｌｎ）
ｄ2φｄ／ｄＸ2＝−（ｑ／２ε）ｎｄ （−Ｌｎ＜Ｘ＜０）
ｄ2φａ／ｄＸ2＝（ｑ／２ε）ｎａ （０＜Ｘ＜Ｌｐ）
ｄ2φＡ／ｄＸ2＝（ｑ／２ε）ＮＡ （Ｌｐ＜Ｘ＜Ｘｐ）
ＥＤ＝−ｄφＤ／ｄＸ （−Ｘｎ＜Ｘ＜−Ｌｎ）
Ｅｄ＝−ｄφｄ／ｄＸ （−Ｌｎ＜Ｘ＜０）
Ｅａ＝−ｄφａ／ｄＸ （０＜Ｘ＜Ｌｐ）
ＥＡ＝−ｄφＡ／ｄＸ （Ｌｐ＜Ｘ＜Ｘｐ）
【０１８３】
境界条件は、次の数３８で表される。
【０１８４】
【数３８】
ＥＤ（−Ｘｎ）＝０
φＤ（−Ｘｎ）＝φｂｉ＋Ｖ
ＥＤ（−Ｌｎ）＝Ｅｄ（−Ｌｎ）
φＤ（−Ｌｎ）＝φｄ（−Ｌｎ）
Ｅｄ（０）＝Ｅａ（０）
φｄ（０）＝φａ（０）
Ｅａ（Ｌｐ）＝ＥＡ（Ｌｐ）
φａ（Ｌｐ）＝φＡ（Ｌｐ）
ＥＡ（Ｘｐ）＝０
φＡ（Ｘｐ）＝０
【０１８５】
数３７を解くと、下記数３９が得られる。
【０１８６】
【数３９】
ＥＤ＝（ｑ／ε）ＮＤ・Ｘ＋Ａ （−Ｘｎ＜Ｘ＜−Ｌｎ）
φＤ＝−（ｑ／２ε）ＮＤ・Ｘ2−Ａ・Ｘ＋Ｂ （−Ｘｎ＜Ｘ＜−Ｌｎ）
Ｅｄ＝（ｑ／ε）ｎｄ・Ｘ＋Ｃ （−Ｌｎ＜Ｘ＜０）
φｄ＝−（ｑ／２ε）ｎｄ・Ｘ2−Ｃ・Ｘ＋Ｄ （−Ｌｎ＜Ｘ＜０）
Ｅａ＝−（ｑ／ε）ｎａ・Ｘ＋Ｅ （０＜Ｘ＜Ｌｐ）
φａ＝（ｑ／２ε）ｎａ・Ｘ2−Ｅ・Ｘ＋Ｆ （０＜Ｘ＜Ｌｐ）
ＥＡ＝−（ｑ／ε）ＮＡ・Ｘ＋Ｇ （Ｌｐ＜Ｘ＜Ｘｐ）
φＡ＝（ｑ／２ε）ＮＡ・Ｘ2−Ｇ・Ｘ＋Ｈ （Ｌｐ＜Ｘ＜Ｘｐ）
【０１８７】
数３９において、Ａ〜Ｈは、数３８の境界条件で決まる定数である。数３９の解を数３８の境界条件の式に代入すると、次の数４０が得られる。
【０１８８】
【数４０】
−（ｑ／ε）ＮＤ・Ｘｎ＋Ａ＝０
−（ｑ／２ε）ＮＤ・Ｘｎ2＋Ａ・Ｘｎ＋Ｂ＝φｂｉ＋Ｖ
−（ｑ／ε）ｎｄ・Ｌｎ＋Ｃ＝−（ｑ／ε）ＮＤ・Ｌｎ＋Ａ
−（ｑ／２ε）ｎｄ・Ｌｎ2＋Ｃ・Ｌｎ＋Ｄ
＝−（ｑ／ε）ＮＤ・Ｌｎ2＋Ａ・Ｌｎ＋Ｂ
Ｃ＝Ｅ
Ｄ＝Ｆ
−（ｑ／ε）ｎａ・Ｌｐ＋Ｅ＝−（ｑ／ε）ＮＡ・Ｌｐ＋Ｇ
（ｑ／２ε）ｎａ・Ｌｐ2−Ｅ・Ｌｐ＋Ｆ
＝（ｑ／２ε）ＮＡ・Ｌｐ2−Ｇ・Ｌｐ＋Ｈ
−（ｑ／ε）ＮＡ・Ｘｐ＋Ｇ＝０
（ｑ／２ε）ＮＡ・Ｘｐ2−Ｇ・Ｘｐ＋Ｈ＝０
【０１８９】
数４０の１０個の方程式を解くと、１０個の変数Ｘｎ，Ｘｐ，Ａ〜Ｈが求められる。空乏層の幅Ｌｎ，Ｌｐは、次の数４１で表される。
【０１９０】
【数４１】
Ｘｎ＝[(ND-nd)Ln-(NA-na)Lp]/(NA+ND)＋
[1/(NA+ND)](NA/ND)1/2・［(NA-na)(ND+na)Lp2＋(ND-nd)(NA+nd)Ln2 ＋
2(NA-na)(ND-nd)LpLn+(NA+ND)(2ε/q)(φbi+V)］1/2
Ｘｐ＝[(NA-na)Lp-(ND-nd)Ln]/(NA+ND)＋
[1/(NA+ND)](ND/NA)1/2・［(ND-nd)(NA+nd)Ln2＋(NA-na)(ND+na)Lp2 ＋
2(ND-nd)(NA-na)LpLn+(NA+ND)(2ε/q)(φbi+V)］1/2
【０１９１】
電界強度分布は、図４９（ｂ）のようになり、最大電界Ｅｍａｘは、Ｘ＝０の点でのそれであり、数３９の第３式から、下記数４２で与えられる。
【０１９２】
【数４２】
Ｅｍａｘ＝Ｃ＝（ｑ／ε）｛ＮＡ・Ｘｐ−（ＮＡ−ｎａ）／Ｌｐ｝
【０１９３】
以上において計算したＸｐ，Ｘｎ及びＥｍａｘを具体的な数値を入れて求めた結果を次に説明する。
図５０は、ｐ型拡散層の高アクセプタ濃度をＮＡ＝５×１０18／ｃｍ3、低アクセプタ濃度をｎａ＝１×１０17／ｃｍ3、ｎ型拡散層の高ドナー濃度をＮＤ＝１×１０19／ｃｍ3、低ドナー濃度をｎｄ＝２×１０17／ｃｍ3とし、印加電圧をＶ＝２．０Ｖ、周囲温度を８５℃として、低ドナー濃度領域の幅をＬｎ＝０．０３μｍに固定した場合の、低アクセプタ濃度領域の幅Ｌｐと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。
図５１は、同様の条件で最大電界強度Ｅｍａｘを求めた結果である。
【０１９４】
これらの結果から、Ｌｐ＝０．０２５μｍに設定すれば、Ｘｐ＝０．０３μｍとなり、最大電界強度はＥｍａｘ＝５．０×１０5Ｖ／ｃｍとなる。
図５２は、上述の最大電界強度のときの図４８のセル構造における空乏層の拡がり方と各部の寸法をドレイン領域側について示している。
【０１９５】
上述の最大電界強度は、図４２で解析したように、ソース、ドレイン拡散層に低濃度層がない場合のそれに比べて、１／３以下になっている。従って、図４８に示したように、バルク領域を高濃度層と低濃度層により形成すると同時に、ドレイン及びソースをＬＤＤ構造とすることによって、最大電界強度を抑えてリーク電流を小さくすること、また基板バイアス効果を十分に発揮させることが可能になる。即ち、先の相反する条件１，２を満足して、優れたＤＲＡＭ特性を得ることができる。
【０１９６】
次に、図４８に示したメモリセルＭＣの構造を実現するための具体的な製造方法を、図５３乃至図５６を参照して説明する。図４８のメモリセルＭＣは実際には、図３及び図４で説明したと同様のセルアレイとして配置される。即ち、ｐ型シリコン層１２は、紙面に直交する方向の側面が素子分離絶縁膜に接する状態でストライプ状の素子領域としてパターン形成されるが、その素子分離工程の説明は省略する。
【０１９７】
図５３に示すように、ｐ型シリコン層１２（低濃度ｐ型層１２ａとなる）の表面にまず、素子領域に開口を持つマスク３１を形成し、更にこのマスク３１の開口側壁に側壁絶縁膜３２を形成する。具体的に、マスク３１は例えばシリコン酸化膜を堆積してＲＩＥによりパターニングする。そして、シリコン窒化膜を堆積し、エッチバックを行って側壁絶縁膜３２として残す。この状態で、ボロンイオン注入を行って、ｐ型シリコン層１２に高濃度のｐ+型層１２ｂを形成する。
【０１９８】
次に、図５４に示すように、側壁絶縁膜３２を選択的にエッチング除去した後、露出したｐ型シリコン層１２の表面にゲート絶縁膜１６を形成し、多結晶シリコン膜を堆積して平坦化処理を行って、ゲート電極１３を埋め込む。
【０１９９】
次いで、マスク３１をエッチング除去し、ゲート電極１３をマスクとして砒素イオン注入を行って、低濃度のドレイン、ソース拡散層１４ａ，１５ａを形成する。そして、図４６に示すように、ゲート電極１３の側壁に側壁絶縁膜３３を形成し、再度砒素イオン注入を行って、高濃度のドレイン、ソース拡散層１４ｂ，１５ｂを形成する。この後、サリサイド工程によって、図４８に示すように、ドレイン、ソース拡散層１４，１５及びゲート電極１３上に金属シリサイド膜１８を形成する。
【０２００】
以上のように、ゲート電極の形成にダマシーン法を適用することにより、トランジスタのバルク領域のうち、チャネル長方向の中央部にセルフアラインされた状態でｐ+型層１２ｂを形成することができる。
【０２０１】
セルトランジスタのバルク領域中央部を高濃度層とする構造は、セルトランジスタをプレーナ構造とする場合に限られない。図５７Ａ及び図５７Ｂは、柱状の半導体層を用いて、この発明に係る１トランジスタ／１セル構造を実現した実施の形態について、一つのメモリセルＭＣ部の平面図とそのＡ−Ａ’断面図を示している。
【０２０２】
シリコン基板４０に、柱状シリコン層４９が形成されて、この柱状シリコン層４９の側周面を利用して、いわゆるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ ＧａｔｅＴｒａｎｓｉｓｔｏｒ）が作られる。柱状シリコン層４９は、底部にｎ+型ソース拡散層４３が形成され、高さ方向に、ｐ型層４５により挟まれた状態でｐ+型層４６を有する。柱状シリコン層４９の表面にはｎ+型ドレイン拡散層４４が形成される。
【０２０３】
柱状シリコン層４１の側周面にゲート絶縁膜４１が形成され、これを取り囲んでゲート電極４２が形成される。ゲート電極４２は、一方向に連続的に形成されてワード線ＷＬとなる。この様に形成されたＳＧＴは層間絶縁膜４７で覆われ、この上にビット線（ＢＬ）４８が形成される。ビット線４８は、ｎ+型拡散層４４に接続される。
【０２０４】
このＳＧＴ構造のメモリセルも、バルク領域がフローティングであり、先の実施の形態で説明したと同様の書き込み方式により、バルク領域に過剰の多数キャリアを保持し、或いはこれを放出するという動作により、ダイナミックなデータ記憶ができる。そして、バルク領域の中央部に配置した高濃度ｐ+型層４６と低濃度ｐ型層４５との不純物濃度や寸法の最適化を行うことによって、二値データのしきい値電圧差を大きくする十分な基板バイアス効果が得られ、またリーク電流を低減して優れたデータ保持特性を得ることが可能になる。
【０２０５】
図５８Ａ及び図５８Ｂは、更に他の実施の形態による１トランジスタ／１セルのＤＲＡＭセル構造を示している。図５８Ａは、ビット線（ＢＬ）５８を仮想線で示して、それ以下の構造を分かりやすくした斜視図であり、図５８Ｂはビット線方向に沿った断面図を示している。
【０２０６】
この実施の形態の場合、シリコン基板５０上にシリコン酸化膜５１で分離されたｐ型シリコン層５２（これが低濃度層５２ａとなる）が、上面及び両側面を露出した状態で島状に形成される。そしてこのシリコン層５２の上面及び両側面に、ゲート絶縁膜５４を介してゲート電極５４を形成して、セルトランジスタが構成される。ゲート電極５４は一方向に連続的にパターニングされてワード線ＷＬとなる。
【０２０７】
シリコン層５２のトランジスタ領域には、チャネル長方向中央部に高濃度のｐ+型層５２ｂが形成される。ドレイン、ソース拡散層５５，５６は、低濃度ｎ型拡散層５５ａ，５６ａと高濃度ｎ+型拡散層５５ｂ，５６ｂとから構成されたＬＤＤ構造としている。トランジスタ領域は層間絶縁膜５７で覆われ、この上にドレイン拡散層にコンタクトするビット線５８が形成される。
【０２０８】
この実施の形態のメモリセルも、バルク領域がフローティングであり、先の実施の形態で説明したと同様の書き込み方式により、バルク領域に過剰の多数キャリアを保持し、或いはこれを放出するという動作により、ダイナミックなデータ記憶ができる。そして、バルク領域の中央部に配置した高濃度ｐ+型層５２ｂと低濃度ｐ型層５２ａとの不純物濃度や寸法の最適化を行うことによって、二値データのしきい値電圧差を大きくする十分な基板バイアス効果が得られ、またリーク電流を低減して優れたデータ保持特性を得ることが可能になる。
【０２０９】
先に図３及び図４を用いて、４Ｆ2の単位セル面積を持つセルアレイ構成を簡単に説明したが、より具体的なセルアレイ構造と製造方法の実施の形態を次に説明する。図５９Ａはセルアレイのレイアウトであり、図５９ＢはそのＩ−Ｉ’断面図、図５９Ｃは同じくII−II’断面図である。シリコン基板１０１にシリコン酸化膜等の絶縁膜１０２が形成され、この上にｐ型シリコン層１０３が形成されたＳＯＩ基板を用いている。シリコン層１０３は、ＳＴＩ法による素子分離絶縁膜１０９が埋め込まれて、ビット線ＢＬの方向に細長いストライプ状の素子形成領域が、ワード線ＷＬの方向に所定ピッチで区画されている。
【０２１０】
この様に素子分離されたシリコン層１０３にトランジスタがマトリクス配列されている。即ちシリコン層１０３にゲート絶縁膜１０４を介してゲート電極１０５がワード線ＷＬとして連続するようにパターン形成されている。ゲート電極１０５の上面及び側面は、後に形成される層間絶縁膜１１０，１１５とのエッチング選択比が大きくとれる保護膜としてシリコン窒化膜１０６で覆われている。ゲート電極１０５に自己整合的にソース及びドレイン拡散層１０７，１０８が形成されている。ソース，ドレイン拡散層１０７，１０８はシリコン層１０３の底部の絶縁膜１０２に達する深さに形成されている。
【０２１１】
トランジスタが形成された面はシリコン酸化膜等の層間絶縁膜１１０により覆われて、平坦化されている。この層間絶縁膜１１０に、ソース拡散層１０７に対するコンタクト孔１１１が、ワード線ＷＬの方向に連続するストライプ状に開けられ、ここに多結晶シリコン膜或いはＷＳｉ等によるソース配線層１１２が埋め込まれている。
【０２１２】
ソース配線層１１２が埋め込まれた層間絶縁膜１１０上には更にシリコン酸化膜等の層間絶縁膜１１５が形成され、平坦化されている。この層間絶縁膜１１５に、ドレイン拡散層１０８に対するコンタクト孔１１６が開けられ、ここに多結晶シリコン膜等のコンタクトプラグ１１７が埋め込まれる。そして層間絶縁膜１１５上には、コンタクトプラグ１１７を共通接続するように、ワード線ＷＬと交差するビット線（ＢＬ）１１８が形成されている。
【０２１３】
次に具体的な製造工程を説明する。図６０Ａ，図６０Ｂ及び図６０Ｃは、ＳＯＩ基板のｐ型シリコン層１０３に素子分離絶縁膜１０９を形成した段階の平面図とそのＩ−Ｉ’及びII−II’断面図を示している。これは例えば、シリコン層１０３をＲＩＥによりエッチングして素子分離溝を形成し、この素子分離溝に素子分離絶縁膜１０９を埋め込むことにより得られる。これにより、シリコン層１０３には、ビット線の方向に連続する複数本のストライプ状の素子形成領域が区画されたことになる。
【０２１４】
図６１Ａ，図６１Ｂ及び図６１Ｃは、シリコン層１０３にトランジスタを配列形成した段階の平面図とそのＩ−Ｉ’及びII−II’断面図である。即ちゲート絶縁膜１０４を介してゲート電極１０５をワード線ＷＬとして連続するようにパターン形成する。ゲート電極１０６の上面及び側面はシリコン窒化膜１０６で覆われた状態とする。このゲート電極保護構造は、具体的には、多結晶シリコン膜とシリコン窒化膜の積層膜をパターニングし、更にその側壁にシリコン窒化膜を形成することにより、得られる。そしてゲート電極１０５をマスクとしてイオン注入を行って、ソース，ドレイン拡散層１０７，１０８を形成する。
【０２１５】
図６２Ａ及び図６２Ｂは、素子形成された基板を層間絶縁膜１１０で覆い、この層間絶縁膜１１０にソース配線層１１２を埋め込み形成した段階の平面図とそのＩ−Ｉ’断面図である。即ちシリコン酸化膜等の層間絶縁膜１１０を平坦に形成した後、ＲＩＥによりソース拡散層１０７上にワード線ＷＬと平行にストライプ状に連続するコンタクト孔１１１を開口する。そして、多結晶シリコン膜を堆積し、エッチバックして、コンタクト孔１１１にソース配線層１１２を埋め込み形成する。
【０２１６】
図６３Ａ及び図６３Ｂは、ソース配線層１１２が形成された層間絶縁膜１１０上に更に層間絶縁膜１１５を形成し、この層間絶縁膜１１５にドレイン拡散層１０８に対するコンタクトプラグ１１７を埋め込んだ段階の平面図とそのＩ−Ｉ’断面図である。即ちシリコン酸化膜等の層間絶縁膜１１５を平坦に形成した後、ＲＩＥによりドレイン拡散層１０８上にコンタクト孔１１６を開口する。そして、多結晶シリコン膜を堆積し、エッチバックして、コンタクト孔１１６にコンタクトプラグ１１７を埋め込み形成する。この後、図５９Ｂに示すように、層間絶縁膜１１５上に、コンタクトプラグ１１７を共通接続するようにビット線１１８を形成する。
【０２１７】
以上のようにして、ワード線ＷＬ及びビット線ＢＬを最小加工寸法Ｆのピッチで形成して、図５９Ａに一点鎖線で示したように、４Ｆ2のセル面積を持つＤＲＡＭセルアレイが得られる。図６０Ａに示したような素子分離構造とした場合、ソース拡散層１０７は、ワード線ＷＬの方向に飛び飛びに形成されるが、この実施の形態の場合、このソース拡散層１０７を共通接続するようにソース配線層１１２を形成することにより、低抵抗の共通ソース線が得られる。
【０２１８】
ソース配線層１１２のコンタクト孔１１１及びビット線コンタクトプラグ１１７のためのコンタクト孔１１６は、いずれも、シリコン窒化膜１０６で保護されたゲート電極１０５に自己整合されて形成される。従って、コンタクト孔加工のＲＩＥの工程でマスク開口をＦより大きい状態とすることにより、マスクの合わせずれの影響を受けることなく、コンタクト孔を形成することが可能である。
【０２１９】
上記実施の形態の場合、図６３Ａに示したように、ビット線のコンタクト孔１１６は、ドレイン拡散層１０８上にのみ形成している。これに対して、図６４に示したように、ビット線のコンタクト孔１１６ｂを、ソースのコンタクト孔１１１と同様に、ワード線ＷＬ方向に連続するストライプ状に形成することもできる。この場合、ビット線のコンタクトプラグ１１７もストライプ状に埋め込まれるが、これは最終的にビット線ＢＬの下のみに残るようにする必要がある。これは例えば、ビット線ＢＬをパターン形成した後、ビット線ＢＬをマスクとしてコンタクトプラグ１１７をエッチングすればよい。
【０２２０】
上記実施の形態において、ソース配線層１１２の上面及び側面をゲート電極１０５と同様に保護膜で覆うようにすれば、ビット線コンタクトの合わせ余裕は更に大きいものとなる。その様な実施の形態を次に説明する。
図６１Ｂの素子形成工程までは先の実施の形態と同様であり、それ以降の工程を、図６１Ｂの断面対応の断面のみを用いて説明する。まず図６５に示すように素子形成された基板にシリコン酸化膜等の層間絶縁膜２０１を堆積し、エッチバックして平坦化する。ここでは、ゲート電極１０５を覆うシリコン窒化膜１０６をストッパとしてエッチングして、層間絶縁膜２０１をゲート間隙に埋め込んでいる。
【０２２１】
この後、図６６に示すように、層間絶縁膜２０１に、ソース及びドレイン拡散層１０７，１０８に対するコンタクト孔を開口し、多結晶シリコンの堆積とエッチバックにより、それぞれにコンタクトプラグ２０２，２０３を埋め込む。コンタクト孔開口のＲＩＥに際しては、ビット線ＢＬの方向に連続するストライプ状の開口をもつマスクを用いれば、ゲート電極１０５の間隙に自己整合されたコンタクト孔が形成される。但し、ソース拡散層１０７上のコンタクトプラグ２０２は、先の実施の形態と同様に、ワード線ＷＬと平行に連続するものであってもよい。
【０２２２】
この後、図６７に示すように、ソース拡散層１０７上のコンタクトプラグ２０２をワード線ＷＬ方向に共通接続するソース配線層２０４をパターン形成する。ソース配線層２０４の上面及び側面は保護膜であるシリコン窒化膜２０５で覆われるようにする。この保護構造は具体的には、多結晶シリコン膜と窒化シリコン膜の積層膜をパターン形成してソース配線層２０４を形成し、更にその側面にシリコン窒化膜を形成すれば得られる。
【０２２３】
次に、図６８に示すように再度シリコン酸化膜等の層間絶縁膜２０６を堆積し、平坦化する。そして、デュアルダマシーン（Ｄｕａｌ Ｄａｍａｓｃｅｎe）法により層間絶縁膜２０６にビット線の配線埋め込み溝とコンタクト孔を形成し、図６９に示すようにビット線２０７を埋め込む。
【０２２４】
この実施の形態によれば、ソース配線層２０４の周囲をシリコン窒化膜２０５により保護しているため、ビット線コンタクトのビット線方向の幅を十分に大きくすることができる。これにより、位置合わせずれの影響を受けることなく、低抵抗のビット線コンタクトをとることができる。
【０２２５】
上記した二つの実施の形態では、図６０Ａに示したように、ストライプ状に連続する素子形成領域を区画した。各素子形成領域は従って、ワード線方向には連続していない。これに対して図７０に示すように、ストライプ状の素子形成領域が、ソース拡散層が形成される位置でワード線方向に連続するように素子形成領域を区画することもできる。この場合には、ソース拡散層自体がワード線方向に連続して形成されて、それ自身共通ソース線となるが、この場合にも上記実施の形態のようにソース配線層１１２を形成することは、共通ソース線の低抵抗化にとって有効である。
【０２２６】
この発明は上記実施の形態に限られない。実施の形態ではｐ型シリコン層に形成したＮＭＯＳトランジスタを用いたが、ｎ型シリコン層を用いたＰチャネルＭＯＳトランジスタをメモリセルとしても同様の原理でダイナミック記憶が可能である。この場合、多数キャリアして電子のバルク領域でのと蓄積と放出を利用することになる。
また、実施の形態ではＳＯＩ基板を用いたが、ｐｎ接合分離によりフローティングとした半導体層を用いたＭＯＳトランジスタにより、同様の原理のメモリセルを構成することも可能である。
【０２２７】
【発明の効果】
以上述べたようにこの発明によれば、単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明によるＤＲＡＭのメモリセル構造を示す断面図である。
【図２】同ＤＲＡＭのメモリセルの等価回路である。
【図３】同ＤＲＡＭのメモリセルアレイのレイアウトである。
【図４】図３のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の関係を示す図である。
【図６】同ＤＲＡＭセルの読み出し方式を説明するための図である。
【図７】同ＤＲＡＭセルの他の読み出し方式を説明するための図である。
【図８】同ＤＲＡＭの“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図９】同ＤＲＡＭの“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１０】同ＤＲＡＭの“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１１】同ＤＲＡＭの“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１２】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図１３】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１４】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１５】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１６】同ＤＲＡＭセルのゲート容量Ｃｇｂ−電圧Ｖｇｂの特性を示す図である。
【図１７】同ＤＲＡＭセルの定電流読み出し方式による等価回路図である。
【図１８】同ＤＲＡＭセルの読み出し動作によるビット線電位変化を示す図である。
【図１９】同ＤＲＡＭセルの“０”書き込み速度を説明するための等価回路である。
【図２０】図１９のｐ型層の電位変化を示す図である。
【図２１】同ＤＲＡＭセルの“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図２２】同じく“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図２３】同ＤＲＡＭセルの“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図２４】“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図２５】“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図２６】“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図２７】“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図２８】同“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図２９】薄いシリコン層を用いた場合の“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図３０】同“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図３１】薄いシリコン層を用いた場合の“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図３２】同“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図３３】シリコン層の不純物濃度と“０”，“１”データのしきい値の差との関係を示す図である。
【図３４】同じくシリコン層の不純物濃度と“１”データセルのセル電流の関係を示す図である。
【図３５】同じくシリコン層の不純物濃度と読み出し時のビット線電位変化の時間の関係を示す図である。
【図３６】“１”データセルのデータ保持時のバルク電位としきい値の関係（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図３７】“１”データセルのデータ保持時のバルク電位としきい値の関係（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図３８】この発明によるセンスアンプレイアウトの例を示す図である。
【図３９】他の実施の形態によるＤＲＡＭセル構造を図１に対応させて示す断面図である。
【図４０】ＭＯＳトランジスタのバルク電位としきい値電圧の関係を示す図である。
【図４１】図３９のセル構造の有効性を検討するための予備検討のための基本的なｐｎ接合構造とその電界分布を示す図である。
【図４２】図３９のセル構造の有効性を検討するためのドレイン側のｐｎ接合構造とその電界分布を示す図である。
【図４３】図４２における低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。
【図４４】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。
【図４５】ｎ型拡散層の濃度をより低くした場合について、図４３に対応する低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。
【図４６】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。
【図４７】図３９のセル構造の最適化条件での空乏層の伸びの様子を示す図である。
【図４８】図３９のセル構造を改良した実施の形態のセル構造を示す断面図である。
【図４９】図４８のセル構造の有効性を検討するためのドレイン側のｐｎ接合構造とその電界分布を示す図である。
【図５０】図４９における低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。
【図５１】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。
【図５２】図４８のセル構造の最適化条件での空乏層の伸びの様子を示す図である。
【図５３】図４８のセルの製造工程を説明するための図である。
【図５４】図４８のセルの製造工程を説明するための図である。
【図５５】図４８のセルの製造工程を説明するための図である。
【図５６】図４８のセルの製造工程を説明するための図である。
【図５７Ａ】他の実施の形態によるセル構造を示す平面図である。
【図５７Ｂ】図５７ＡのＡ−Ａ’断面図である。
【図５８Ａ】他の実施の形態によるセル構造を示す斜視図である。
【図５８Ｂ】図５８Ａのビット線方向に沿った断面図である。
【図５９Ａ】好ましい実施の形態のＤＲＡＭセルアレイのレイアウトである。
【図５９Ｂ】図５９ＡのＩ−Ｉ’断面図である。
【図５９Ｃ】図５９ＡのII−II’断面図である。
【図６０Ａ】同実施の形態の素子分離工程を示す平面図である。
【図６０Ｂ】図６０ＡのＩ−Ｉ’断面図である。
【図６０Ｃ】図６０ＡのII−II’断面図である。
【図６１Ａ】同実施の形態のトランジスタ形成工程を示す平面図である。
【図６１Ｂ】図６１ＡのＩ−Ｉ’断面図である。
【図６１Ｃ】図６１ＡのII−II’断面図である。
【図６２Ａ】同実施の形態のソース配線層形成工程を示す平面図である。
【図６２Ｂ】図６２ＡのＩ−Ｉ’断面図である。
【図６３Ａ】同実施の形態のビット線コンタクトプラグ埋め込み工程を示す平面図である。
【図６３Ｂ】図６３ＡのＩ−Ｉ’断面図である。
【図６４】他のビット線コンタクトプラグ埋め込み工程を示す平面図である。
【図６５】他の実施の形態による素子形成後の層間絶縁膜形成工程を示す断面図である。
【図６６】同実施の形態のコンタクトプラグ埋め込み工程を示す断面図である。
【図６７】同実施の形態のソース配線層形成工程を示す断面図である。
【図６８】同実施の形態の層間絶縁膜形成工程を示す断面図である。
【図６９】同実施の形態のビット線形成工程を示す断面図である。
【図７０】他の実施の形態による素子分離構造を図６０Ａに対応させて示す平面図である。
【符号の説明】
１０…シリコン基板、１１…シリコン酸化膜、１２…シリコン層（フローティング）、１２…ゲート酸化膜、１３…ゲート電極（ワード線）、１４…ｎ型ドレイン拡散層（ビット線）、１５…ｎ型ソース拡散層（固定電位）。
【発明の属する技術分野】
この発明は、ダイナミック型半導体メモリ装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている。
▲１▼JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344)
▲２▼特開平３−１７１７６８号公報
▲３▼Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.37,MAY,1990,pp1373-1382)
▲４▼Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93,pp635-638)
【０００５】
【発明が解決しようとする課題】
▲１▼のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。
▲２▼のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。
▲３▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。
▲４▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。
【０００６】
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【０００７】
この発明は、単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、メモリセルが、他のメモリセルから電気的に分離されたフローティングの半導体層に形成されたトランジスタにより構成される。トランジスタは、半導体層に互いに離隔して形成されたドレイン及びソース拡散層と、これらのドレイン及びソース拡散層の間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とを有し、ゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続される。トランジスタは、半導体層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する。
【０００９】
この発明において、より具体的には、第１データ状態は、トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、生成された過剰の多数キャリアを半導体層に保持することにより書き込まれ、第２データ状態は、半導体層とドレイン拡散層との間に順方向バイアスを与えて、半導体層の過剰の多数キャリアをドレイン拡散層に引き抜くことにより書き込まれる。
【００１０】
この発明において、好ましくは、半導体層は、シリコン基板に絶縁膜を介して形成されたシリコン層である。更にこの場合、より好ましくは、シリコン層がｐ型であり、トランジスタがＮチャネルＭＯＳトランジスタであるものとする。
【００１１】
この発明による半導体メモリ装置では、データ書き込み時、固定電位線を基準電位として、選択ワード線に基準電位より高い第１の電位を与え、非選択ワード線に基準電位より低い第２の電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ基準電位より高い第３の電位及び基準電位より低い第４の電位を与える。これにより、ビット線から第１データが与えられた選択セルでは、トランジスタが５極管動作し、ドレイン接合近傍の半導体層内でインパクトイオン化が起こって、生成された過剰のホールが半導体層に注入保持される。また第２データが与えられた選択セルでは、ドレイン拡散層と半導体層の間が順バイアスとなり、半導体層の過剰ホールがドレイン拡散層に放出される。
【００１２】
データ読み出しは、選択ワード線に第１のしきい値電圧と第２のしきい値電圧の間にある基準電位より高い電位を与え、選択されたメモリセルの導通又は非導通を検出する方式が用いられる。或いは、選択ワード線に第１及び第２のしきい値電圧より高く且つ基準電位より高い電位を与え、選択されたメモリセルの導通度を検出するようにしてもよい。
【００１３】
この発明による半導体メモリ装置では、トランジスタは、最小加工寸法をＦとして、２Ｆ×２Ｆのセルサイズでマトリクス配列されてメモリセルアレイが構成される。
【００１４】
この発明によると、一つのメモリセルは、フローティングの半導体層をバルク領域（チャネルボディ）として持つ単純な一つのトランジスタにより形成され、セルサイズを４Ｆ2と小さくすることができる。トランジスタのソースは固定電位線に接続され、また半導体層に対するバックゲートバイアス制御を行うことなく、ドレインに接続されたビット線とゲート電極に接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。即ち任意ビット単位でのデータ書き換えも可能である。
また、この発明によるメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、言い換えれば、ワード線により同時に選択されるメモリセルの全てに対してセンスアンプを設ける必要がなく、従ってセンスアンプのレイアウトは容易になる。更に、メモリセルは電流読み出しであるので、耐ノイズ性に優れており、オープンビット線方式を用いることもできる。
【００１５】
この発明によるメモリセルは、二値データであるしきい値電圧の高い状態と低い状態を、それらのしきい値電圧の差が大きい状態で記憶することが好ましい。またデータは、フローティングの半導体層の電荷蓄積状態として保持されるため、リーク電流ができる限り小さいことが望まれる。これらの要求を満たすための好ましい構造として、バルク領域となる半導体層は、ドレイン及びソース拡散層に接する第１の不純物添加領域と、ドレイン及びソース拡散層から離れてチャネル長方向の中央部に配置された第１の不純物添加領域より高不純物濃度の第２の不純物添加領域とを有するものとする。
更に好ましくは、ドレイン及びソース拡散層のうち少なくともドレイン拡散層が、第１の不純物添加領域に接してｐｎ接合を構成する第３の不純物添加領域と、第１の不純物添加領域から離れた位置に形成された前記第３の不純物添加領域より高不純物濃度の第４の不純物添加領域とを有する構造とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１はこの発明によるＤＲＡＭの単位メモリセルの断面構造を示し、図２はその等価回路を示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＯＳトランジスタにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ソース、ドレイン拡散層１４，１５が形成されている。
【００１８】
ソース、ドレイン拡散層１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるバルク領域は、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。
このメモリセルＭＣをマトリクス配列する場合、ゲート電極１３はワード線ＷＬに接続され、ソース拡散層１５は固定電位線（接地電位線）に接続され、ドレイン拡散層１４はビット線ＢＬに接続される。
【００１９】
図３は、メモリセルアレイのレイアウトを示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ’，Ｂ−Ｂ’断面を示している。ｐ型シリコン層１２は、シリコン酸化膜２１の埋め込みにより、格子状にパターン形成される。即ちドレインを共有する二つのトランジスタの領域がワード線ＷＬ方向にシリコン酸化膜２１により素子分離されて配列される。或いはシリコン酸化膜２１の埋め込みに代わって、シリコン層１２をエッチングすることにより、横方向の素子分離を行っても良い。ゲート電極１３は一方向に連続的に形成されて、これがワード線ＷＬとなる。ソース拡散層１５は、ワード線ＷＬ方向に連続的に形成されて、これが固定電位線（共通ソース線）となる。トランジスタ上は層間絶縁膜２３で覆われこの上にビット線ＢＬが形成される。ビット線ＢＬは、二つのトランジスタで共有するドレイン拡散層１４にコンタクトして、ワード線ＷＬと交差するように配設される。
【００２０】
これにより、各トランジスタのバルク領域（チャネルボディ）であるシリコン層１２は、底面及びチャネル幅方向の側面が酸化膜により互いに分離され、チャネル長方向にはｐｎ接合により互いに分離されてフローティング状態に保たれる。
そしてこのメモリセルアレイ構成では、ワード線ＷＬおよびビット線ＢＬを最小加工寸法Ｆのピッチで形成したとして、単位セル面積は、図３に破線で示したように、２Ｆ×２Ｆ＝４Ｆ2となる。
【００２１】
このＮＭＯＳトランジスタからなるＤＲＡＭセルの動作原理は、ＭＯＳトランジスタのバルク領域（他から絶縁分離されたｐ型シリコン層１２）の多数キャリアであるホールの蓄積を利用する。即ち、ＭＯＳトランジスタを５極管領域で動作させることにより、ドレイン拡散層１４から大きな電流を流し、ドレイン拡散層１４の近傍でインパクトイオン化を起こす。このインパクトイオン化により生成される過剰の多数キャリアであるホールをｐ型シリコン層１２に保持させ、そのホール蓄積状態（熱平衡状態より電位が高い状態）を例えばデータ“１”とする。ドレイン拡散層１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。
【００２２】
データ“０”，“１”は、バルク領域の電位の差であり、ＭＯＳトランジスタのしきい値電圧の差として記憶される。即ち、ホール蓄積によりバルク領域の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。バルク領域に多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００２３】
データ読み出しの方式には、いくつか考えられる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係は、データ“０”，“１”と関係で図５のようになる。従ってデータ読み出しの第１の方法は、選択されたワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２４】
第２の読み出し方式は、選択されたワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを、“０”データのしきい値電圧よりも高い電位まで立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２５】
第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。即ち、選択されたワード線を、“０”データのしきい値電圧よりも高い電位まで立ち上げた後、クランプ回路を介してビット線に電流を供給する。ビット線ＢＬの電位がクランプしたときの、“０”，“１”で異なるビット線電流の差を検出することで、データが判定できる。電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。
【００２６】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのバルク領域のみから過剰ホールを放出させるには、ワード線ＷＬとバルク領域の間の容量結合が本質的になる。その詳細検討は後述するが、データ“１”でバルク領域にホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。“０”書き込み時、選択トランジスタのバルク領域からドレインにホール電流が、ドレインからバルク領域に電子電流が流れるが、バルク領域にホールが注入されることはない。
【００２７】
より具体的な動作波形を説明する。図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。
図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。“０”データの場合はビット線電位ＶＢＬは保持される。これにより“１”，“０”データが判別される。
【００２８】
そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。これにより、選択メモリセルが“１”データの場合、５極管動作により大きなチャネル電流が流れてインパクトイオン化が起こり、バルク領域に過剰のホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域に過剰ホールが保持されていない“０”データが再度書き込まれる。
【００２９】
そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。“１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってバルク領域が負電位に保持されて、インパクトイオン化は起こらない。“０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。
【００３０】
図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域のホールが放出される。“１”データが与えられたセルでは、ドレイン近傍でインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持される。
【００３１】
図１２〜図１５は、ビット線ＢＬを０Ｖにプリチャージし、ワード線選択後にビット線ＢＬに電流を供給して、ビット線ＢＬの電位上昇速度によりデータ判別を行う第２の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。
図１２及び図１３は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。負電位に保持されていたワード線ＷＬを、時刻ｔ１で正電位に立ち上げる。このときワード線電位は、図７に示したように、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１のいずれよりも高い値に設定する。或いは、ワード線電位を、第１の読み出し方式と同様に、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定してもよい。そして、時刻ｔ２でビット線に電流を供給する。これにより、“１”データの場合、メモリセルが深くオンしてビット線ＢＬの電位上昇は小さく（図１２）、“０”データの場合メモリセルの電流が小さく（或いは電流が流れず）、ビット線電位は急速に上昇する。これにより“１”，“０”データが判別される。
【００３２】
そして、時刻ｔ３で、読み出しデータが“１”の場合には、ビット線ＢＬに正の電位を与え（図１２）、読み出しデータが“０”の場合はビット線ＢＬに負の電位を与える（図１３）。これにより、選択メモリセルが“１”データの場合、ドレイン電流が流れてインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持されて再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域に過剰ホールのない“０”データが再度書き込まれる。
時刻ｔ４でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。
【００３３】
図１４及び図１５は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１４及び図１５での時刻ｔ１及びｔ２での読み出し動作はそれぞれ、図１２及び図１３と同様である。読み出し後、同じ選択セルに“０”データを書き込む場合には、ビット線ＢＬに負電位を与え（図１４）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１５）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域の過剰ホールが放出される。“１”データが与えられたセルでは、大きなドレイン電流が流れてドレイン近傍でインパクトイオン化が起こり、バルク領域に過剰ホールが注入保持される。
【００３４】
以上のようにこの発明によるＤＲＡＭセルは、他から電気的に分離されたフローティングのバルク領域を持つ単純なＭＯＳトランジスタにより構成され、４Ｆ2のセルサイズが実現可能である。また、フローティングのバルク領域の電位制御は、ゲート電極からの容量結合を利用しており、例えばＳＯＩ基板裏面からのバックゲート制御は利用していない。ソース拡散層も固定電位である。即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬのみで行われ、簡単である。更にメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。更に電流読み出し方式であるので、ノイズにも強く、例えばオープンビット線方式でも読み出しが可能である。また、メモリセルの製造プロセスも簡単である。
【００３５】
また、ＳＯＩ構造は、今後のロジックＬＳＩの性能向上を考えたときに重要な技術となる。この発明によるＤＲＡＭは、この様なＳＯＩ構造のロジックＬＳＩとの混載を行う場合にも非常に有望である。キャパシタを用いる従来のＤＲＡＭと異なり、ロジックＬＳＩのプロセスと異なるプロセスを必要とせず、製造工程が簡単になるからである。
【００３６】
更に、この発明によるＳＯＩ構造のＤＲＡＭは、従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とした場合に比べて、優れた記憶保持特性が得られるという利点がある。即ち従来の１トランジスタ／１キャパシタ型のＤＲＡＭをＳＯＩ構造とすると、フローティングの半導体バルクにホールが蓄積されてトランジスタのしきい値が下がり、トランジスタのサブスレッショルド電流が増加する。これは記憶保持特性を劣化させる。これに対してこの発明による１トランジスタのみのメモリセルでは、記憶電荷を減少させるトランジスタパスは存在せず、データ保持特性は純粋にｐｎ接合のリークのみで決まり、サブスレッショルドリークという問題がなくなる。
【００３７】
実際にこの発明によるメモリセルが実用に耐え得るかどうかは、以下に挙げるような判断基準により判断される。
（ａ）バルク領域のホールの保持特性が十分か否か（１０ｓｅｃ程度の保持時間が得られるか否か）。
（ｂ）十分な“１”書き込みの速度が得られるか否か（書き込み速度１０ｎｓｅｃが可能か、書き込み時に２０ｎＡ程度以上のバルク電流が得られるか否か）。
（ｃ）“０”書き込みの選択性が十分か（“０”データと“１”データのバルク電位の差ΔＶＢ＝１Ｖ程度が得られるか否か）。
（ｄ）ゲートとバルク領域との間の容量がｐｎ接合容量に比べて十分大きくとれるか、また“１”データのしきい値を大きくとれるか。
以下にこれらの判断基準の検証を行う。
【００３８】
［メモリセルの容量・保持時間・リーク電流について］
１Ｇ個のメモリセルを持つＤＲＡＭのメモリセルの記憶保持時間の平均値をＲＴ＝１０ｓｅｃと考える。０．１μｍルールでメモリセルのゲート酸化膜厚をｔｏｘ＝２．５ｎｍとすると、ゲート酸化膜容量は、１４ｆＦ／ｃｍ2であるので、ゲート面積を０．０１μｍ2として、ゲート酸化膜容量Ｃｏｘは、Ｃｏｘ＝０．１４ｆＦとなる。後に説明するｐｎ接合容量Ｃｊ＝０．０８ｆＦを含めると、全容量はＣｔｏｔａｌ＝０．２２ｆＦとなる。
【００３９】
このゲート容量に電荷を蓄積した場合、記憶保持時間ＲＴ＝１０ｓｅｃの間に、ΔＶ＝０．１Ｖの電位変化をさせるセル当たりのリーク電流Ｉleak/nodeは、下記数１となる。
【００４０】
【数１】
Ｉleak/node＝Ｃｔｏｔａｌ・ΔＶ／ＲＴ＝２．２×１０-18Ａ／node
【００４１】
ＳＯＩ基板上のシリコン層の厚みを１００ｎｍとして、ｐｎ接合面積は、０．１μｍ×０．１μｍ×２＝０．０２μｍ2であるので、単位面積当たりのリーク電流Ｉleak/areaを求めると、下記数２となる。
【００４２】
【数２】
Ｉleak/area＝２．２×１０-18／０．０２＝１．１×１０-16Ａ／μｍ2
【００４３】
ＳＯＩ基板上のｐｎ接合の２Ｖ程度の逆バイアス時のリーク電流がこの程度以下であれば、平均セルの記憶保持時間ＲＴ＝１０ｓｅｃが保証されることになり、１トランジスタ／１キャパシタのＤＲＡＭと同程度の記憶保持特性が得られることになる。ちなみに、これまでのところ、ＳＯＩ基板上のｐｎ接合のリーク電流として、１〜３×１０-17Ａ／μｍ（ワード線方向１μｍ当たり）という値が報告されている（１９９５Ｓｙｍｐ．ＶＳＬＩ Ｔｅｃｈ．，ｐ．１４１）。これからも、上の記憶保持特性が十分実現可能と思われる。
【００４４】
［“１”書き込み時間とバルク電流］
書き込み時間は、セルノード（ゲート）の容量とバルク電流Ｉｓｕｂで決まる。ゲート容量は上述のように、Ｃｔｏｔａｌ＝０．２２ｆＦとする。書き込み時間の仕様をｔｗｒ＝１０ｎｓｅｃとして、この時間内にバルク領域にΔＶ＝１Ｖの電圧を書き込むのに必要なバルク電流は、下記数３となる。
【００４５】
【数３】
セルトランジスタのチャネルを流れるドレイン電流Ｉｄｓが１０μＡとして、上のバルク電流Ｉｓｕｂはその約２／１０００である。ドレイン・ソース間電圧Ｖｄｓ＝２Ｖ程度を与えれてインパクトイオン化を起こさせれば、必要なバルク電流を流すことができる。
【００４７】
［“０”書き込みの選択性と信号量］
メモリセルのＣ−Ｖカーブ（ゲート・バルク間の電圧Ｖｇｂと容量Ｃｇｂの関係）は、図１６のようになる。バルク領域のアクセプタ濃度をＮＡ＝１０18／ｃｍ3として、フラットバンド電圧はＶＦＢ＝−１．２Ｖである。ワード線電圧Ｖｗｌ＝１Ｖで“１”書き込みを行ったとし（バルク電位ＶＢ＝０．６Ｖ）、書き込み後、ワード線電位を下げていくと、最初はチャネル反転層によりシールドされているため、容量Ｃｇｂはゼロである。また“１”セルのしきい値をＶｔｈ１＝０Ｖと仮定すれば、ワード線電位を０Ｖまで下げてもバルク電位ＶＢは変化せず、容量Ｃｇｂが顕在化するのは、ワード線電位がしきい値電圧Ｖｔｈ１即ち、Ｖｗｌ＝０Ｖの点である。このとき、ゲート・バルク間電圧はＶｇｂ＝−０．６Ｖである。
【００４８】
また、ｐｎ接合の単位面積当たりの容量は、ＮＡ＝１０18／ｃｍ3 で、ドレイン電圧Ｖｄ＝０Ｖの場合、４ｆＦ／μｍ2である。接合面積が０．１μｍ×０．１μｍ×２＝０．０２μｍ2の場合、ｐｎ接合の容量は、Ｃｊ＝０．０８ｆＦとなる。図１６において、Ｖｇｂ＝−０．５ＶでのＣｇｂ／Ｃｏｘを０．８とすると、Ｃｏｘ＝０．１４ｆＦの場合、ゲート電圧のバルク領域に対する容量結合比λは、下記数４となる。
【００４９】
【数４】
従って、ワード線電位が下がってきて、ゲートとバルク間の容量Ｃｇｂが見え始めたときの、ワード線の電位変化に対するバルク領域の電位変化の比は、６０％程度である。更にワード線電位を下げると、バルク電位も下がるが、Ｖｇｂは−０．５Ｖよりも負側に大きくなっていく。これに伴って、容量Ｃｇｂは大きくなり、容量結合によってバルク電位を下げることができる。最終的に、図１６に示すようにワード線電位Ｖｗｌ＝−１．３Ｖまで下げたとして、平均の容量結合比λを０．６とすると、バルク領域は、最初の０．６Ｖから、ΔＶＢ＝１．３Ｖ×０．６＝０．７８Ｖだけ下がり、−０．１８Ｖになる。このとき、Ｖｇｂ＝−１．１２Ｖである。
【００５１】
即ち、過剰ホール注入によりバルク電位がＶＢ＝０．６Ｖとなる“１”データ書き込みを行った後、ワード線電位をＶｗｌ＝−１．３Ｖとしてデータ保持するとき、容量結合によりバルク電位は−０．１８Ｖを保持する。この状態で、ある選択セルについてビット線電位を負電位に下げて“０”書き込みを行ってバルク電位を下げる場合、バルク電位が−０．１８Ｖ以下になる条件では、ワード線電位が−１．３Ｖの非選択セルにおいてもバルクのホールがドレインに流れて、データが破壊される。従ってデータ破壊を起こさないための“０”データ書き込み時のバルク電位の最小値は−０．１８Ｖということになる。“１”データの書き込み電圧の最大値は、ビルトイン電圧０．６Ｖであるので、信号量の最大値は、０．６Ｖ−（−０．１８Ｖ）＝０．７８Ｖとなる。従って、上述のΔＶＢそのものが“０”データと“１”データの信号量差（バルク電位の差）となる。
【００５２】
［非破壊読み出し性の確認］
前述のようにこの発明によるメモリセルは、原理的に非破壊読み出しが行われる。実際に非破壊読み出しを保証するためには、
（１）“０”データのセルに読み出し動作を繰り返しても、バルク領域にホール注入がなされないこと、
（２）“１”データのセルに読み出し動作を繰り返しても、バルク領域のホールがなくならないこと、
を確認することが必要である。
【００５３】
このときの繰り返し回数の最大値Ｎｍａｘは、あるリフレッシュと次のリフレッの間（例えば１２８ｍｓｅｃ）に、同一セルについて読み出し動作（１００ｎｓｅｃ）を連続させた場合に相当するので、Ｎｍａｘ＝１２８ｍｓｅｃ／１００ｎｓｅｃ＝１．２８×１０16回程度となる。バルクのホール蓄積状態を保持する“０”データの非破壊性（１）の方がクリティカルになると思われる。従って読み出し時電流を流すとしても、例えばＶｄｓ＝０．５Ｖ程度での低電流の線形領域での読み出しを行うことが必要であろう。或いは先の第１の読み出し方式のように、“０”データのセルには電流を流さない方式を採用することが、非破壊性を保証する上で好ましい。
【００５４】
以上において、この発明によるＤＲＡＭの基本的な実現可能性を示す判断基準の検証を行った。次に、更に具体的にこの発明によるＤＲＡＭの性能を解析した結果を順次説明する。
【００５５】
［読み出し時のビット線電位変化について］
先に、図１２及び図１３で説明した第２の読み出し方式、即ちビット線に一定電流を供給して読み出し行う場合の、ビット線の電位変化を検証する。図１７は、この検証に用いる等価回路である。簡単にために、ビット線ＢＬの電位は０Ｖにプリチャージされており、ワード線ＷＬの電位Ｖｗｌは、ｔ＞０において、下記数５に示すように、メモリセルＭＣのしきい値Ｖｔｈ（Ｖｔｈ０，Ｖｔｈ１）以上に設定されているものと仮定する。
【００５６】
【数５】
Ｖｗｌ＞Ｖｔｈ
【００５７】
ビット線ＢＬには、ｔ＞０において、Ｉｃなる一定電流が供給されるものとし、この電流Ｉｃは、下記数６に示すように、セルトランジスタのＶｇｓ＝Ｖｗｌでの飽和電流Ｉｄｓａｔに比べて小さいものとする。
【００５８】
【数６】
Ｉｃ＜Ｉｄｓａｔ＝（ｋ／２）（Ｖｗｌ−Ｖｔｈ）2
但し、ｋ＝（Ｗ／Ｌ）（εｏｘ／ｔｏｘ）μｅｆｆ
【００５９】
このとき、ビット線ＢＬの電位Ｖｂｌの変化は、セルトランジスタのドレイン電流をＩｄｓとして、下記数７で表される。
【００６０】
【数７】
ｄＶｂｌ／ｄｔ＝（１／Ｃｂｌ）（Ｉｃ−Ｉｄｓ）
【００６１】
セルトランジスタは線形領域で動作しているので、Ｖｂｌ＜Ｖｗｌ−Ｖｔｈが成り立ち、このときセルトランジスタのドレイン電流Ｉｄｓは下記数８で表される。
【００６２】
【数８】
Ｉｄｓ＝ｋ［Ｖｗｌ−Ｖｔｈ−（１／２）Ｖｂｌ］Ｖｂｌ
【００６３】
数８を数７に代入して積分すれば、下記数９を得る。
【００６４】
【数９】
Ｖｂｌ＝α・β［１−ｅｘｐ（ｔ／ｔ０）］／［β−α・ｅｘｐ（ｔ／ｔ０）］
但し、α＝Ｖｗｌ−Ｖｔｈ＋［（Ｖｗｌ−Ｖｔｈ）2−２Ｉｃ／ｋ］1/2
β＝Ｖｗｌ−Ｖｔｈ−［（Ｖｗｌ−Ｖｔｈ）2−２Ｉｃ／ｋ］1/2
ｔ０＝２Ｃｂｌ／［ｋ（α−β）］
【００６５】
数５と数６の仮定から、α＞β＞０を満たす。従って、数９は、時間ｔに関して下に凸の増加関数であり、Ｖｂｌ（０）＝０，Ｖｂｌ（∞）＝βである。
図１８は、数９の計算結果を示す。“０”データのセルのしきい値をＶｔｈ０＝０．３Ｖ、“１”データのセルのしきい値をＶｔｈ１＝−０．３Ｖ、ダミーセルのしきい値をＶｔｈｄ＝０．０５Ｖ、ビット線容量をＣｂｌ＝１００ｆＦ、セル電流の利得係数をｋ＝２．０×１０-5（Ａ／Ｖ2）と仮定し、またＩｃ＝０．９Ｉｄｓａｔ＝１３μＡ、Ｖｗｌ＝１．５Ｖを用いて、“０”データのときのビット線電圧Ｖｂｌ０、“１”データのときのビット線電圧Ｖｂｌ１を、それぞれの信号電圧Ｖｓｉｇ０，Ｖｓｉｇ１及び参照ビット線の電圧Ｖｂｌｄと共に示している。この結果から、ワード線を立ち上げてから、１０ｎｓｅｃ後に、１００ｍＶの信号が得られていることがわかる。
【００６６】
ダミーセルについては、メモリセルと同じ構造のＭＯＳトランジスタでバルク電位を適当に設定できるタイプであることが好ましい。何故なら、メモリセルのしきい値のプロセス変動や温度変動に自己整合的に追随するからである。この場合ダミーセルのバルク電位を選択することにより、“０”，“１”データの信号量を最適設定することが可能になる。
【００６７】
［“０”書き込み速度について］
この発明においては、“０”書き込みは、前述のようにメモりトランジスタのｐ型バルク領域とｎ型ドレインのｐｎ接合を順バイアスすることにより、バルク領域のホールを抜き取る。この“０”書き込みの速度について、図１９の等価回路を用いて以下に検討する。
【００６８】
ｔ＝０において、ｐｎ接合は、ｐ層，ｎ層共に２．２Ｖで平衡状態にあるとする。ｔ＞０で、ｎ側を０Ｖにしたとき、容量Ｃを持つバルク（ｐ型層）の電位がどの様に変化するかを計算する。時刻ｔでのｐ型層の電位をＶとすれば、下記数１０が成立する。
【００６９】
【数１０】
ここで、Ｉはｐｎ接合の電流であり、下記数１１で表される。
【００７１】
【数１１】
Ｉ＝Ｉｓ［ｅｘｐ（Ｖ／η・Ｖｔ）−１］
【００７２】
数１１において、Ｉｓは飽和電流、ηは１〜２の間の係数、Ｖｔは熱電圧（Ｔｈｅｒｍａｌ Ｖｏｌｔａｇｅ）であり、Ｖｔ＝ｋＴ／ｑである。数１１を数１０に代入して積分すると、下記数１２が得られる。
【００７３】
【数１２】
Ｖ＝η・Ｖｔ・ｌｎ［１／｛１−［1−exp(-V0/η・Vt)］exp（-t/t0）｝］
【００７４】
ここで、ｔ０は、ｔ０＝Ｃ・η・Ｖｔ／Ｉｓで与えられる時定数である。数１２を、下記数１３の数値を用いて数値計算した結果が、図２０である。
【００７５】
【数１３】
Ｉｓ＝Ｊｓ・Ａｊ
Ｊｓ＝６．３６×１０-5Ａ／ｍ2
Ａｊ＝０．０１μｍ2
Ｔ＝８５℃
Ｖｔ＝０．０３０９
η＝１
ｔ０＝１０．７ｓｅｃ
Ｖ０＝２．２Ｖ
【００７６】
図２０の数値計算結果から、“０”書き込み時、１ｎｓｅｃ程度でバルク（ｐ型層）の電位は０．７Ｖ以下に落ち着くことがわかる。
【００７７】
［バルク領域の電位変化について］
先に、“０”書き込みの選択性に関して、図１６を参照してワード線電位とバルク電位の関係を説明したが、以下において更に詳細にバルク電位変化を検討する。即ち、正のワード線電位Ｖｗｌで書き込みを行った後、ワード線電位を負に下げてデータを保持し、再度ワード線を正電位に上げて読み出し電位Ｖｒにて読み出しを行う動作において、バルク領域でどの様な電位変化を示すかを、詳細に説明する。
【００７８】
セルトランジスタのゲートとＳＯＩ基板のバルク（ｐ型層）の間の単位面積当たりの容量Ｃｇｂは、ゲートとバルク間の電位差Ｖｇｂを用いて、下記数１４で表される。
【００７９】
【数１４】
Ｃｇｂ／Ｃｏｘ＝１／［１＋２・ｌＤ2（Ｖｇｂ−δ）／Ｖｔ］1/2
【００８０】
ゲート酸化膜の単位面積当たりの容量Ｃｏｘは、誘電率εｏｘと酸化膜厚ｔｏｘを用いて、Ｃｏｘ＝εｏｘ／ｔｏｘで表される。ｌＤは、デバイ長（Ｄｅｂｙｅ Ｌｅｎｇｔｈ）ＬＤを、γ＝（εｓｉ／εｏｘ）ｔｏｘで規格化した無次元数であり、下記数１５で与えられる。
【００８１】
【数１５】
ここで、パラメータδを以下の条件により決定する。即ち、数１４は、バルクに拡がる空乏層の厚さｗｐ（これは、実際の空乏層の厚さＷｐをやはりγにより規格化して無次元化したもの）が下記数１６で表されることから導かれている。
【００８３】
【数１６】
ｗｐ＝−１＋［１＋ｌＤ2（Ｖｇｂ−δ）／Ｖｔ］1/2
【００８４】
ここで、Ｖｇｂ＝ＶＦＢ（フラットバンド電圧）で、ｗｐ＝ｌＤとなるという条件、つまり下記数１７を与える。
【００８５】
【数１７】
ｌＤ＝−１＋［１＋ｌＤ2（Ｖｇｂ−δ）／Ｖｔ］1/2
【００８６】
この数１７を解くと、パラメータδは下記数１８となる。
【００８７】
【数１８】
δ＝ＶＦＢ−（１＋２／ｌＤ）Ｖｔ
【００８８】
数１４と数１８から、ＣｇｂのＶｇｂ依存性が求められるが、これは広範なＶｇｂの領域をカバーしない。そこで、ゲート・ソース間電圧Ｖｇｓがトランジスタのしきい値Ｖｔｈを越えた場合には、Ｃｇｂ＝０とすると共に、Ｃｇｂ／Ｃｏｘが１を越える場合にはこれを１と置き換えるものとして、広範なＶｇｂの値に対するＣｇｂの値を計算する。
【００８９】
その計算結果を、図２１に示す。これは、“０”データのセルのワード線とバルク間の電圧Ｖｇｂと容量Ｃｇｂの関係を、ワード線がｐ型多結晶シリコンゲートの場合について、求めた結果である。条件は、ｔｏｘ＝２．５ｎｍ、ＮＡ＝５×１０18／ｃｍ3、温度８５℃、ＶＦＢ＝０．１ｖ、Ｖｔｈ０＝１．５ｖ、ＶＢ＝−０．７Ｖ、Ｃｏｘ＝０．１４ｆＦ、Ｃｊ＝０．０８ｆＦである。
【００９０】
一方、ゲート電圧の変化ΔＶｇに対するバルクの電位変化ΔＶｂは、下記数１９で表される。
【００９１】
【数１９】
ΔＶｂ＝［Ｃｇｂ／（Ｃｇｂ＋Ｃｊ）］ΔＶｇ
【００９２】
ここで、Ｃｊはバルクに直列に入る容量（先に説明したｐｎ接合容量）であり、これを一定として、数１９を変形すると、数２０が得られる。
【００９３】
【数２０】
ΔＶｇ＝（１＋Ｃｇｂ／Ｃｊ）ΔＶｇｂ
【００９４】
数２０を積分すると、下記数２１となる。
【００９５】
【数２１】
数２１を書き換えると、数２２となる。
【００９７】
【数２２】
この数２２を計算すれば、ゲート電圧Ｖｗｌ（ワード線）の電圧変化ΔＶｇからバルク電圧ＶＢの変化ΔＶｂを求めることができる。“０”データのセルについて、先の図２１の計算の場合と同じバラメータ条件の下で計算した結果を、図２２に示す。この結果から例えばワード線を２．０Ｖで“０”書き込みを行い、バルクを−０．７Ｖにし、ワード線を−２Ｖに下げてデータ保持すると、このときバルク電位は−２．１Ｖに保持されることがわかる。更にワード線を１．０Ｖに上げて読み出しを行うと、バルクは−０．９Ｖ程度までしか上昇しない。即ち、“０”データのセルについては、読み出し時には書き込み時よりバルク電位は低く、従って読み出しマージンが０．２Ｖ拡がることになる。
【００９９】
同様の計算を、“１”データセルについて行った結果を、図２３に示す。またこのときの容量Ｃｇｂの電圧Ｖｇｂ依存性を図２４に示す。用いたパラメータは図２１及び図２２の場合と同じである。“１”データの場合、書き込み直後にバルクは０．６Ｖになり、ワード線が−２．０Ｖで保持される状態ではバルクは、−１．０Ｖになることがわかる。“０”データの書き込みは、原理的にバルク電位−１．０Ｖまでできるが、“０”書き込みで−１．５Ｖまで下げたビット線を０Ｖに戻すときのｐｎ接合の容量カップリング（カップリング比は１８％）でバルクは０．３Ｖ上がり、−０．７Ｖになる。従って図２２の“０”データの場合書き込み直後の電位を−０．７Ｖとしている。
【０１００】
“１”書き込みの場合にも同様に、ビット線からの容量カップリングがあるが、“０”書き込みと異なるのは、バルク電流Ｉｓｕｂを流して“１”データを書いている最中、下記数２３で示す電位Ｖまで、ビルトイン電圧０．６Ｖより上昇していることである。
【０１０１】
【数２３】
Ｉｓｕｂ＝Ｉｓ［ｅｘｐ｛Ｖ／（η・Ｖｔ）−１｝］
【０１０２】
Ｉｓｕｂ＝１４ｎＡ、Ｉｓ＝６．３６×１０-20Ａ、Ｖｔ＝０．０３１Ｖ、η＝１．２を代入すると、Ｖ＝０．９６Ｖを得る。従って、バルク電位は“１”データ書き込み直後は１Ｖ近くあり、ビット線が１．５Ｖから０Ｖに下がってカップリングで０．３Ｖ下がるとしても、０．６Ｖ以上あり、その後のダイオードの順方向電流により、０．６Ｖになる。即ち、実質的に“１”データ書き込み直後のバルク電位は、０．６Ｖになっていると考えられる。
【０１０３】
ここまで計算は、フラットバンド電圧をＶＦＢ＝０．１Ｖとした場合である。これは、ＳＯＩ基板のｐ型シリコン層上にｐ型多結晶シリコンによるゲート電極（ワード線）を形成した場合に対応する。次に、同じＳＯＩ基板に、ｎ型結晶シリコン膜によりゲート電極を用いた場合について、同様の計算を行った結果を示す。この場合、フラットバンド電圧は、ＶＦＢ＝−１．１Ｖとなる。
【０１０４】
図２５は、“１”データセルについて、容量Ｃｇｂ−電圧Ｖｇｂを求めた結果である。図２６は同様に、“１”データセルについて、ワード線電圧Ｖｗｌとバルク電圧ＶＢの関係を求めた結果である。フラットバンド電圧以外のパラメータは、先の図２１及び図２２の場合と同様である。いずれも、しきい値はＶｔｈ１＝０Ｖとしている。
【０１０５】
これらの結果から、“０”データのしきい値Ｖｔｈ０＝１Ｖを確保できるものとして、ワード線は書き込み時１．５Ｖ、読み出し時０．５Ｖである。データ保持時のワード線電圧を−２．５Ｖとすれば、“１”データセルのバルクは、−０．８Ｖまで下がる。従って、ｐ型多結晶シリコンゲートを用いた、ＶＦＢ＝０．１Ｖの場合に比べて、同一ワード線振幅に対して、０．２Ｖだけ不利になる。
【０１０６】
図２７と図２８は、同様に“０”データセルについて、ＦＢ＝−１．１Ｖの場合の容量Ｃｇｂ−電圧Ｖｇｂ特性と、ワード線電圧Ｖｗｌ−バルク電圧ＶＢ特性を求めた結果である。しきい値は、Ｖｔｈ０＝１Ｖとした。“０”データ書き込み直後のバルク電位は−０．８Ｖであるが、ビット線がプリチャージ電位０Ｖ付近に戻ると、ｐｎ接合のカップリングによりバルク電位は０．３Ｖだけ浮き上がり、−０．５Ｖになっているものと仮定している。この場合も、書き込み時のワード線は１．５Ｖであるが、読み出し時は０．５Ｖであるので、バルク電位は０．１５Ｖだけ回復し、−０．６５Ｖになっている。
【０１０７】
以上のｐ型多結晶シリコンゲートの場合と、ｎ型多結晶シリコンゲートの場合の動作条件をそれぞれ表にまとめると、下記表１及び表２となる。
【０１０８】
【表１】
ｐ型多結晶シリコンゲートの場合
Ｖｗｌ（ｒｅａｄ）＝１Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−２Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝２Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．６Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．６Ｖ
Ｖｔｈ０＝１．５Ｖ
Ｖｔｈ１＝０．５Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−１Ｖ
【０１０９】
【表２】
ｎ型多結晶シリコンゲートの場合
Ｖｗｌ（ｒｅａｄ）＝０．５Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−２．５Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．５Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．４Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．４Ｖ
Ｖｔｈ０＝１．０Ｖ
Ｖｔｈ１＝０Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−０．６Ｖ
【０１１０】
なお、以上の表１，２において、“１”書き込み時のビット線レベルＶｂｌ（“１”ｗｒｉｔｅ）は、基板電流（ホール電流）と書き込み時間で決定されるべきもので未定であるが、仮の設定値を示している。以上により、ｐ型多結晶シリコンゲートを用いることの有利性が明らかになった。ワード線振幅はいずれの場合も、４Ｖである。これを更に低電圧化するには、以下の施策が必要になる。
（Ａ）しきい値Ｖｔｈのばらつきを小さくすること
（Ｂ）メモリセル電流を確保すること
（ｃ）Ｃｊ／Ｃｏｘの割合を小さくする
【０１１１】
（Ａ）及び（Ｂ）に関しては、ここまでΔＶｔｈ＝Ｖｔｈ０−Ｖｔｈ１＝１．０Ｖを仮定しているが、これは０．８Ｖ〜０．６Ｖ程度まで厳しく制御できる可能性がある。ΔＶｔｈ＝０．６Ｖを実現できるとすれば、ワード線振幅を２×１．２Ｖ＝２．４Ｖまで小さく抑えられる可能性がある。
以下では、（Ｃ）について詳細に検討する。これは、ΔＶｔｈのマージンを減らすことなく、ワード線振幅の低電圧化を実現できる方法だからである。
【０１１２】
（Ｃ）の要請には、ＳＯＩ基板のシリコン層の厚みＴｓｉを、これまで想定してきた１００ｎｍより更に薄くすること、これと同時に或いは独立に、ｎ型ソース、ドレイン拡散層の不純物濃度を低くすることにより応えることができる。前者は、ｐｎ接合面積の縮小により、ｐｎ接合容量Ｃｊを小さくすることに対応する。後者は、空乏層がｎ型拡散層側にも延びる条件を与えるため、ソース、ドレイン拡散層とバルク領域の接合容量Ｃｊをやはり小さくする。
【０１１３】
そこで、これまでの検証に用いた接合容量Ｃｊ＝０．０８ｆＦに代わって、Ｃｊ＝０．０４ｆＦと半分にした場合について、Ｃｇｂ−Ｖｇｂ曲線と、Ｖｗｌ−ＶＢ曲線を、それぞれ図２９及び図３０に示す。Ｃｊ以外の条件は、図２３及び図２４と同じであり、ゲート電極はｐ型多結晶シリコンである。Ｃｊ＝０．０４ｆＦは、シリコン層厚みを５０ｎｍとした場合に相当する。
【０１１４】
この結果から、“１”データセルについて、０．６Ｖのバルク電位が書き込まれた後、ワード線を−２．０Ｖまで下げると、バルク電位は−１．３Ｖまで下がる。従って、バルク電位を−１Ｖまで下げるに必要なワード線電位、即ちデータ保持に必要なワード線電位Ｖｗｌ（ｈｏｌｄ）は、Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖであることがわかる。
【０１１５】
同様に、“０”データセルについて、Ｃｊ＝０．０４ｆＦを用いた場合のＣｇｂ−Ｖｇｂ曲線と、Ｖｗｌ−ＶＢ曲線を、それぞれ図３１及び図３２に示す。Ｃｊ以外の条件は、先の図２１及び図２２の場合と同じである。
【０１１６】
以上のように、薄いシリコン層（Ｔｓｉ＝５０ｎｍ）のＳＯＩ基板を用いて、Ｃｉを小さくした場合のＤＲＡＭセルの動作条件を、表１に対応させてまとめると、下記表３のようになる。
【０１１７】
【表３】
Ｖｗｌ（ｒｅａｄ）＝０．８Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．６Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．６Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．６Ｖ
Ｖｔｈ０＝１．３Ｖ
Ｖｔｈ１＝０．３Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−１Ｖ
【０１１８】
以上の結果から、シリコン層厚みＴｓｉを１００ｎｍから５０ｎｍと半分に薄くして容量Ｃｊを小さくすると、ワード線振幅を４Ｖから３．２Ｖまで低減できることがわかる。注目すべきは、依然として、データ“０”，“１”のしきい値の差ΔＶｔｈとして、１Ｖを確保できていることである。
【０１１９】
ＳＯＩ基板のシリコン層を更に３０ｎｍ程度まで薄くできれば、更に低電圧化を実現することが可能である。しかし、あまりシリコン層を薄くすると、シリコン層が完全空乏化し、メモリ機能自体が失われる危険がある。従って、シリコン層の厚みは５０ｎｍ程度が適当と思われる。
【０１２０】
図３３は、バルク電位ＶＢが−１Ｖと０．６Ｖでのしきい値の差ΔＶｔｈと、シリコン層の不純物濃度ＮＡの関係を示している。但し、ゲート酸化膜厚がＴｏｘ＝２．５ｎｍ、温度がＴ＝８５℃の場合である。これから、ΔＶｔｈ＝１Ｖを確保するためには、ＮＡ＝１．０×１０19／ｃｍ3程度が必要であることがわかる。これは少し、不純物濃度が濃すぎるため、ＮＡ＝０．８×１０18／ｃｍ3に設定して、ΔＶｔｈ＝０．８Ｖとする。このとき、表３の動作条件は少し訂正され、下記表４のようになる。
【０１２１】
【表４】
Ｖｗｌ（ｒｅａｄ）＝０．７Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−１．６Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．４Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．６Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．４Ｖ
Ｖｔｈ０＝１．１Ｖ
Ｖｔｈ１＝０．３Ｖ
“１”データセルの読み出し時のバルク電位ＶＢ＝０．６Ｖ
“０”データセルの読み出し時のバルク電位ＶＢ＝−１Ｖ
【０１２２】
表４において、“１”書き込み時のビット線レベルＶｂｌ（“１”ｗｒｉｔｅ）は、基板電流（ホール電流）と書き込み時間で決まるため、１．４Ｖは仮の設定値である。セルトランジスタをＬＤＤ構造ではなく、通常の構造として、基板電流Ｉｓｕｂを増やすことにより、この程度の低電圧化が可能と考えられる。
【０１２３】
上の動作条件では、セルトランジスタに係る最大電圧は、３．０Ｖである。ゲート酸化膜厚はＴｏｘ＝２．５ｎｍとしており、従ってゲート酸化膜には、１２ＭＶ／ｃｍ程度の電界が、“１”データ書き込みの瞬間にかかり、信頼性に不安がある。しかし、信頼性を確保するためにゲート酸化膜厚を大きくすることは、バルク電位を制御するための容量結合比を悪化させるため、好ましくない。従って、ゲート絶縁膜については、シリコン酸化膜に代わって、誘電率の高いＡｌ２Ｏ３等の他の絶縁膜を用いることが好ましい。
【０１２４】
更なる低電圧化のためには、ＳＯＩ基板のシリコン層の厚みＴｓｉを３０ｎｍ程度まで薄くすること、セルトランジスタのしきい値制御性を良くすると共に、移動度を大きくとれるようにすること、が望まれる。これらを考慮して、２．０Ｖ〜２．５Ｖ程度までの低電圧化が可能と思われる。
【０１２５】
図３３に示すしきい値の差ΔＶｔｈのときに確保できる“１”書き込みセルトランジスタのセル電流Ｉｄｓ１と、それに対応するデータ読み出し時間Δｔをそれぞれ図３４及び図３５に示す。セル電流はＩｄｓ１＝（ｋ／２）（ΔＶｔｈ／２）2により求めている。また、読み出し時間Δｔは、読み出し時のワード線電位をＶｔｈ１とＶｔｈ０の中間に設定して、“１”データのセルのみをオンさせ、容量Ｃｂｌ＝１００ｆＦのビット線をプリチャージ電位から２００ｍＶ放電するまでの時間として求めている。
この結果から、ＮＡ＝６×１０18／ｃｍ3において、Ｉｄｓ１＝１．４μＡ、Δｔ＝１５ｎｓｅｃが得られている。
【０１２６】
図３６は、“１”データセルのホールド時のバルク電位ＶＢがしきい値Ｖｔｈ１との関係でどこまで下がるかを調べた結果である。条件は、ゲート酸化膜厚ｔｏｘ＝２．５ｎｍ、不純物濃度ＮＡ＝５×１０18／ｃｍ3、フラットバンド電圧ＶＦＢ＝０．１Ｖ、“１”データのバルク電位ＶＢ１＝０．６Ｖ、ゲート酸化膜容量Ｃｏｘ＝０．１４ｆＦ、接合容量Ｃｊ＝０．０４ｆＦである。またワード線のホールド電位は、Ｖｗｌ＝Ｖｔｈ１−２Ｖである。
【０１２７】
この結果から、Ｖｔｈ１＝０．５Ｖ以上では、ホールド時のバルク電位はＶｔｈ１と共に上昇している。Ｖｔｈ１＜０．５Ｖでは、バルク電位は−０．９３Ｖに飽和している。これは、Ｖｔｈ１＜０．５Ｖ以下までワード線が下がると、容量Ｃｇｂがゲート酸化膜容量Ｃｏｘとして飽和することを意味している。
従って、フラットバンド電圧ＶＦＢ＝０．１Ｖのとき、つまりゲート電極がｐ型多結晶シリコン膜のとき、Ｖｔｈ１＜０．５Ｖに設定すべきである。一方、ΔＶｔｈ＝Ｖｔｈ０−Ｖｔｈ１＝０．８Ｖを確保できることがわかっているので、Ｖｔｈ０＜１．３Ｖである。従って、Ｖｔｈ０＝１．１Ｖ、Ｖｔｈ１＝０．３Ｖは良い選択であると言える。
以上の動作ポイントをまとめると、下記表５のようになり、またデバイスパラメータをまとめると、下記表６のようになる。
【０１２８】
【表５】
Ｖｔｈ０＝１．１Ｖ、Ｖｔｈ１＝０．３Ｖ
Ｖｗｌ（ｒｅａｄ）＝０．７Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−１．７Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝１．５Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．５Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝１．５Ｖ
ＶＢ（“１”ｒｅａｄ）＝０．６Ｖ
ＶＢ（“０”ｒｅａｄ）＝−１．０Ｖ
ＶＢ（“１”ｗｒｉｔｅ）＝０．６Ｖ
ＶＢ（“０”ｗｒｉｔｅ）＝−０．９Ｖ
ＶＢ（“１”ｈｏｌｄ）＝−１．０Ｖ
ＶＢ（“０”ｈｏｌｄ）＝−２．４Ｖ
Ｖｍａｘ＝３．２Ｖ（非選択ＷＬと“１”書き込みＢＬとの間のＶｄｓ）
【０１２９】
【表６】
ｐ型多結晶シリコンゲート
ＮＡ＝５×１０18／ｃｍ3
ｔｏｘ＝２．５ｎｍ
チャネル長Ｌ＝０．１μｍ、チャネル幅Ｗ＝０．１μｍ
Ｔｓｉ＝５０ｎｍ
ｋ＝（Ｗ／Ｌ）（εｏｘ／ｔｏｘ）μｅｆｆ＝２．０×１０-5Ａ／Ｖ2
【０１３０】
このときＤＲＡＭセルの読み出し特性は、ビット線容量Ｃｂｌ＝１００ｆＦに、２００ｍＶの電位差をつけるまで時間が、Δｔ＝１５ｎｓｅｃとなる。
【０１３１】
図３７は、ＶＦＢ＝−１．１Ｖの場合（即ち、ｎ型多結晶シリコンゲートの場合）について、同様に“１”データセルのホールド時のバルク電位ＶＢがしきい値Ｖｔｈ１との関係でどこまで下がる調べた結果である。他の条件は、図３６と同様である。この場合も、Ｖｔｈ１＜０．５Ｖとすべきことが示唆される。このときの動作ポイント及びデバイスパラメータは、表５及び表６に対して、下記表７及び表８となる。
【０１３２】
【表７】
Ｖｔｈ０＝０．１Ｖ、Ｖｔｈ１＝−０．７Ｖ
Ｖｗｌ（ｒｅａｄ）＝０．３Ｖ
Ｖｗｌ（ｈｏｌｄ）＝−２．７Ｖ
Ｖｗｌ（ｗｒｉｔｅ）＝０．５Ｖ
Ｖｂｌ（“０”ｗｒｉｔｅ）＝−１．５Ｖ
Ｖｂｌ（“１”ｗｒｉｔｅ）＝０．５Ｖ
ＶＢ（“１”ｒｅａｄ）＝０．６Ｖ
ＶＢ（“０”ｒｅａｄ）＝−１．０Ｖ
ＶＢ（“１”ｗｒｉｔｅ）＝０．６Ｖ
ＶＢ（“０”ｗｒｉｔｅ）＝−０．９Ｖ
ＶＢ（“１”ｈｏｌｄ）＝−１．０Ｖ
ＶＢ（“０”ｈｏｌｄ）＝−２．４Ｖ
Ｖｍａｘ＝３．２Ｖ（非選択ＷＬと“１”書き込みＢＬとの間のＶｄｓ）
【０１３３】
【表８】
ｎ型多結晶シリコンゲート
ＮＡ＝５×１０18／ｃｍ3
ｔｏｘ＝２．５ｎｍ
チャネル長Ｌ＝０．１μｍ、チャネル幅Ｗ＝０．１μｍ
Ｔｓｉ＝５０ｎｍ
ｋ＝（Ｗ／Ｌ）（εｏｘ／ｔｏｘ）μｅｆｆ＝２．０×１０-5Ａ／Ｖ2
【０１３４】
このときＤＲＡＭセルの読み出し特性は、ビット線容量Ｃｂｌ＝１００ｆＦに、２００ｍＶの電位差をつけるまで時間が、Δｔ＝１５ｎｓｅｃとなる。但し、Ｖｂｌ（“１”ｗｒｉｔｅ）が０．５Ｖで十分な基板電流Ｉｓｕｂが流れるか否かが問題であり、これを０．５Ｖ以上に上げなければならないとすると、その分最大電圧Ｖｍａｘが上昇する。この点で、ｐ型多結晶シリコンをゲート電極に用いる方が有利である。つまり、読み出し特性及び“１”書き込み特性から決まるしきい値Ｖｔｈ０に対して、書き込み時のワード線レベルＶｗｌ（ｗｒｉｔｅ）が決まるが、これとは独立に“１”書き込み特性から決まるビット線電位Ｖｂｌ（“１”ｗｒｉｔｅ）がこのワード線電位Ｖｗｌよりも高くなる場合は、Ｖｍａｘは、Ｖｂｌ（“１”ｗｒｉｔｅ）−Ｖｗｌ（ｈ０ｌｄ）で決まる。もし、Ｖｗｌ（Ｗｒｉｔｅ）≧Ｖｂｌ（“１”ｗｒｉｔｅ）であれば、Ｖｍａｘ＝Ｖｗｌ（ｗｒｉｔｅ）−Ｖｗｌ（ｈｏｌｄ）であり、動作電圧を最小化できる。
【０１３５】
以上の計算は、あくまで標準的なＤＲＡＭセルについてである。実際は、プロセス起因のロット間、ウェハ間、ウェハ内、チップ内のセルトランジスタのしきい値やｋの変動、ビット線容量の変動、設計的ワード線レベルの変動等がある。またビット線間のカップリングノイズも考慮する必要がある。
【０１３６】
これ以外にも、温度によるしきい値Ｖｔｈの変動が含まれる。メモリセルと同じ構造の参照セルを用いた場合には、しきい値変動の要素のある部分は補償されて、影響が出ないようにすることが可能である。言い換えると、この様にすることで、基本的には上記しきい値変動の要素のチップ内でのばらつきのみに制限することができる。
また温度変動に伴うしきい値変動は、システム的に完全にキャンセルすることが可能である。
【０１３７】
この発明によるメモリセルは前述のように、原理的に非破壊読み出しであり且つ、電流読み出しである。図３８は、このメモリセルセル特性を利用したセンスアンプのレイアウト例を示す。対をなすビット線ＢＬ，ｂＢＬはセンスアンプＳＡの両側に配置して、オープンビット線方式としている。ビット線対ＢＬ，ｂＢＬの一方でワード線ＷＬが活性化されたとき、他方ではダミーセルＤＣを選択するダミーワード線ＤＷＬが活性化されるようになっている。ダミーセルＤＣは、メモリセルＭＣと同様のＭＯＳトランジスタにより構成され、そのバルク領域にデータ“０”，“１”の中間的なバルク電位を与えるものとする。
【０１３８】
図の例では、二つのビット線対ＢＬ，ｂＢＬが選択ゲートＳＧにより選択されて一つのセンスアンプＳＡに接続される。あるセンスアンプＳＡにつながるビット線と隣のセンスアンプＳＡにつながるビット線とは交互に配置される。この場合、一つのワード線ＷＬにより同時に選択される４個のメモリセルＭＣに対して、センスアンプＳＡは二つである。即ち、同時に選択される４個のメモリセルＭＣのデータのうち、実際にセンスアンプＳＡで検出されるのは二つであり、残りのメモリセルデータは、読み出されるもののセンスアンプには送られない。この発明では、通常のＤＲＡＭにおけるような破壊読み出しではないため、この様なセンスアンプ方式が可能になる。
【０１３９】
ところで、この発明によるＤＲＡＭセルを０．１μｍルールのＤＲＡＭ世代として実現する上では、次の二つの条件を両立させることが重要になる。
・条件１：基板バイアス効果を十分に利用すること
・条件２：ｐｎ接合のリーク電流を小さくすること
これらの条件１，２は、バルク領域の不純物濃度に関して相反する要請になる。
【０１４０】
条件１は、大きな基板バイアス効果により、“０”，“１”データのしきい値電圧差を大きくするために必要であり、そのためには図１のｐ型シリコン層１２（バルク領域）の不純物濃度（アクセプタ濃度）ＮＡが例えば、ＮＡ＝５×１０18／ｃｍ3以上必要である。この事情を図４０により説明する。図４０は、バルク電位ＶＢとＮＭＯＳトランジスタのしきい値Ｖｔｈとの関係がアクセプタ濃度ＮＡにより異なる様子を示している。
【０１４１】
アクセプタ濃度がＮＡ１のとき、“０”，“１”データのしきい値電圧差をΔＶｔｈ１、これより低いアクセプタ濃度ＮＡ２のときのしきい値電圧差をΔＶｔｈ２とすると、ΔＶｔｈ１＞ΔＶｔｈ２となる。即ち、“０”，“１”データのしきい値電圧差を大きくするためには、アクセプタ濃度がある程度以上高いことが必要になる。
なお、ＮＡ＝５×１０18／ｃｍ3以上のアクセプタ濃度濃度は、チャネル長がＬ＝０．１μｍ程度の微細ＭＯＳトランジスタでの確実な動作を行わせるにも必要である。
【０１４２】
一方、条件２は、データ保持特性を保証する上で必要になり、この場合バルク領域の不純物濃度は当然低い方がよい。０．１μｍルールのＤＲＡＭ世代で、バルク領域に１０秒間データを保持するためには、ソース、ドレインのｐｎ接合リークを、３×１０-17Ａ／ｃｍ2以下に抑えることが必要になる。また、リーク電流の主成分であるトンネル電流を下げるためには、ｐｎ接合部に形成される空乏層内の電界は、２．５×１０5Ｖ／ｃｍ以下に抑えなければならない。これは、バルク領域のアクセプタ濃度がＮＡ＝１．０×１０17／ｃｍ3以下で実現できる値である。条件１から要請される上述のアクセプタ濃度では、空乏層内の電界は、１．７×１０6Ｖ／ｃｍ（２Ｖの逆バイアス時）となり、条件２の要請を満たすことができない。
【０１４３】
図３９は、以上のような相反する条件１，２を満たす可能性を持つ実施の形態のＤＲＡＭセルＭＣの構造を、図１に対応させて示している。図１のセル構造との相違は、ｐ型シリコン層１２からなるバルク領域にある。即ちこの実施の形態の場合、バルク領域を、ドレイン、ソース拡散層１４，１５に接するボロン濃度（アクセプタ濃度）が比較的低いｐ型拡散層１２ａと、ドレイン、ソース拡散層１４，１５からは離れたチャネル長方向の中央部に配置されたボロン濃度（アクセプタ濃度）が高いｐ+型拡散層１２ｂとから構成している。ｐ+型拡散層１２ｂは、底部のシリコン酸化膜１１に達する深さに形成されている。
【０１４４】
このセル構造は、等価的に、しきい値電圧が高いＮＭＯＳトランジスタをしきい値電圧の低い二つのＮＭＯＳトランジスタで挟んだ形になっている。このとき全体のしきい値電圧は、中央部のｐ+型拡散層１２ｂにより支配される。一方、ドレイン、ソース拡散層１４，１５は、低濃度のｐ型拡散層１２ａとの間でｐｎ接合を構成しているから、バルク領域全体を高濃度のｐ+型拡散層で形成する場合に比べて、リーク電流が小さくなる。以上の結果、上述した相反する二つの条件１，２を満たすことが可能になる。
【０１４５】
具体的に、図３９のセル構造により効果が得られるかどうか、またどの様な濃度設定や位置設定が必要か、等について、以下に検討結果を説明する。まず、予備的な検討として、図４１（ａ）（ｂ）に示すように、ｎ型拡散層（ドナー濃度ＮＤ）とｐ型拡散層（アクセプタ濃度ＮＡ）のｐｎ接合に、電圧Ｖの逆バイアスを与えたときの空乏層の拡がり、及び内部電界Ｅの強度分布を求める。ｐｎ接合は急峻な接合（ａｂｒｕｐｔ ｊｕｎｃｔｉｏｎ）であると仮定する。図４１に示すように、ｐｎ接合を横切る方向にｘ軸を定義する。
このとき、ｎ型拡散層及びｐ型拡散層内の電位をφＤ，φＡとし、空乏層のｎ型拡散層内の先端位置を−ｘｎ、ｐ型拡散層内での先端位置をｘｐとして、ポアソンの方程式及び、ｎ型拡散層とｐ型拡散層内の電界ＥＤ，ＥＡは、数２４で表される。εはシリコンの誘電率である。
【０１４６】
【数２４】
ｄ2φＤ／ｄｘ2＝−（ｑ／２ε）ＮＤ （−ｘｎ＜ｘ＜０）
ｄ2φＡ／ｄｘ2＝（ｑ／２ε）ＮＡ （０＜ｘ＜ｘｐ）
ＥＤ＝−ｄφＤ／ｄｘ （−ｘｎ＜ｘ＜０）
ＥＡ＝−ｄφＡ／ｄｘ （０＜ｘ＜ｘｐ）
【０１４７】
境界条件は、ビルトインポテンシャルをφｂｉとして、次の数２５で表される。
【０１４８】
【数２５】
ＥＤ（−ｘｎ）＝０
φＤ（−ｘｎ）＝φｂｉ＋Ｖ
ＥＤ（０）＝ＥＡ（０）
φＤ（０）＝φＡ（０）
ＥＡ（ｘｐ）＝０
φＡ（ｘｐ）＝０
【０１４９】
これらの境界条件を入れて、数２４を解くと、次の数２６が得られる。
【０１５０】
【数２６】
ＥＤ＝（ｑ／ε）ＮＤ・ｘ＋Ａ （−ｘｎ＜ｘ＜０）
φＤ＝−（ｑ／２ε）ＮＤ・ｘ2−Ａ・ｘ＋Ｂ （−ｘｎ＜ｘ＜０）
ＥＡ＝−（ｑ／ε）ＮＡ・ｘ＋Ｃ （０＜ｘ＜ｘｐ）
φＡ＝（ｑ／２ε）ＮＡ・ｘ2−Ｃ・ｘ＋Ｄ （０＜ｘ＜ｘｐ）
【０１５１】
数２６において、Ａ〜Ｄは、数２５の境界条件で決まる定数である。数２６の解を数２５の境界条件の式に代入すると、次の数２７が得られる。
【０１５２】
【数２７】
−（ｑ／ε）ＮＤ・ｘｎ＋Ａ＝０
−（ｑ／２ε）ＮＤ・ｘｎ2＋Ａ・ｘｎ＋Ｂ＝φｂｉ＋Ｖ
Ａ＝Ｃ
Ｂ＝Ｄ
−（ｑ／ε）ＮＡ・ｘｐ＋Ｃ＝０
（ｑ／２ε）ＮＡ・ｘｐ2−Ｃ・ｘｐ＋Ｄ＝０
【０１５３】
数２７は、６個の未知数である、ｘｎ，ｘｐ，Ａ，Ｂ，Ｃ及びＤを決定する方程式である。これを解くことにより、下記数２８を得る。
【０１５４】
【数２８】
ｘｎ＝｛２εＮＡ（φｂｉ＋Ｖ）／ｑＮＤ（ＮＡ＋ＮＤ）｝1/2
ｘｐ＝｛２εＮＤ（φｂｉ＋Ｖ）／ｑＮＡ（ＮＡ＋ＮＤ）｝1/2
【０１５５】
また、最大電界強度Ｅｍａｘは、ｘ＝０の点での電界であり、下記数２９で表される。
【０１５６】
【数２９】
空乏層全体の幅Ｗ＝ｘｎ＋ｘｐは、次の数３０となる。
【０１５８】
【数３０】
Ｗ＝｛２ε（ＮＡ＋ＮＤ）（φｂｉ＋Ｖ）／ｑＮＡ・ＮＤ｝1/2
【０１５９】
電界強度分布は、図４１（ｂ）に示したようになる。
以上の予備検討結果に基づいて、次に図４２（ａ）（ｂ）に示すように、ｐ型拡散層が、高アクセプタ濃度ＮＡと低アクセプタ濃度ｎａの部分に分かれている場合を検討する。これは、図３９の実施の形態のセル構造におけるドレイン接合側の構造に相当する。この場合も、接合は急峻接合であるものとする。距離軸は、先の予備検討の結果との比較のために、小文字ｘに代わって、大文字Ｘを用いる。ｐ型拡散層に拡がる空乏層の先端位置Ｘｐは、低アクセプタ濃度ｎａの領域を越えて、Ｘｐ＞Ｌであるものとする。
このとき、ポアソンの式及び電界の式は、数２４に対して、ｐ型拡散層を高アクセプタ濃度ＮＡの領域と低アクセプタ濃度ｎａの領域に分けて考えることにより、次の数３１となる。高アクセプタ濃度ＮＡの領域の電位φＡ，電界ＥＡに対して、低アクセプタ濃度ｎａの領域の電位，電界をそれぞれφａ，Ｅａとして示す。
【０１６０】
【数３１】
ｄ2φＤ／ｄＸ2＝−（ｑ／２ε）ＮＤ （−Ｘｎ＜Ｘ＜０）
ｄ2φａ／ｄＸ2＝（ｑ／２ε）ｎａ （０＜Ｘ＜Ｌ）
ｄ2φＡ／ｄＸ2＝（ｑ／２ε）ＮＡ （Ｌ＜Ｘ＜Ｘｐ）
ＥＤ＝−ｄφＤ／ｄＸ （−Ｘｎ＜Ｘ＜０）
Ｅａ＝−ｄφａ／ｄＸ （０＜Ｘ＜Ｌ）
ＥＡ＝−ｄφＡ／ｄＸ （Ｌ＜Ｘ＜Ｘｐ）
【０１６１】
境界条件は、次の数３２で表される。
【０１６２】
【数３２】
ＥＤ（−Ｘｎ）＝０
φＤ（−Ｘｎ）＝φｂｉ＋Ｖ
ＥＤ（０）＝Ｅａ（０）
φＤ（０）＝φａ（０）
Ｅａ（Ｌ）＝ＥＡ（Ｌ）
φａ（Ｌ）＝φＡ（Ｌ）
ＥＡ（Ｘｐ）＝０
φＡ（Ｘｐ）＝０
【０１６３】
数３１を解くと、下記数３３が得られる。
【０１６４】
【数３３】
ＥＤ＝（ｑ／ε）ＮＤ・Ｘ＋Ａ （−Ｘｎ＜Ｘ＜０）
φＤ＝−（ｑ／２ε）ＮＤ・Ｘ2−Ａ・Ｘ＋Ｂ （−Ｘｎ＜Ｘ＜０）
Ｅａ＝−（ｑ／ε）ｎａ・Ｘ＋Ｃ （０＜Ｘ＜Ｌ）
φａ＝（ｑ／２ε）ｎａ・Ｘ2−Ｃ・Ｘ＋Ｄ （０＜Ｘ＜Ｌ）
ＥＡ＝−（ｑ／ε）ＮＡ・Ｘ＋Ｅ （Ｌ＜Ｘ＜Ｘｐ）
φＡ＝（ｑ／２ε）ＮＡ・Ｘ2−Ｅ・Ｘ＋Ｆ （Ｌ＜Ｘ＜Ｘｐ）
【０１６５】
数３３において、Ａ〜Ｆは、数３２の境界条件で決まる定数である。数３３の解を数３２の境界条件の式に代入すると、次の数３４が得られる。
【０１６６】
【数３４】
−（ｑ／ε）ＮＤ・Ｘｎ＋Ａ＝０
−（ｑ／２ε）ＮＤ・Ｘｎ2＋Ａ・Ｘｎ＋Ｂ＝φｂｉ＋Ｖ
Ａ＝Ｃ
Ｂ＝Ｄ
−（ｑ／ε）ｎａ・Ｌ＋Ｃ＝−（ｑ／ε）ＮＡ・Ｌ＋Ｅ
（ｑ／２ε）ｎａ・Ｌ2−Ｃ・Ｌ＋Ｄ＝（ｑ／２ε）ＮＡ・Ｌ2−Ｅ・Ｌ＋Ｆ
−（ｑ／ε）ＮＡ・Ｘｐ＋Ｅ＝０
（ｑ／２ε）ＮＡ・Ｘｐ2−Ｅ・Ｘｐ＋Ｆ＝０
【０１６７】
数３４は、８個の未知数である、Ｘｎ，Ｘｐ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びＦを決定する方程式である。これを解くことにより、下記数３５を得る。
【０１６８】
【数３５】
ここで、数３５におけるｘｎは、先に図４１のｐｎ接合について解いたｎ型拡散層への空乏層の伸びを示し、数２８で表されるものである。また、最大電界Ｅｍａｘは、Ｘ＝０での電界であり、下記数３６で表される。
【０１７０】
【数３６】
Ｅｍａｘ＝Ａ＝（ｑ／ε）ＮＤ・Ｘｎ
【０１７１】
このときの電界強度分布は、図４２（ｂ）に示した通りである。数３５において、Ｌを０に限りなく近づけるか、或いはアクセプタ濃度ｎａを限りなくＮＡに近づければ、Ｘｎ＝ｘｎとなることが確認される。
【０１７２】
以上の検討結果に基づいて、次に図３９のセル構造の最適化条件を具体的に検討する。まず、図４３は、ｐ型拡散層の高アクセプタ濃度をＮＡ＝５×１０18／ｃｍ3、低アクセプタ濃度をｎａ＝１×１０17／ｃｍ3、ｎ型拡散層のドナー濃度をＮＤ＝１×１０20／ｃｍ3、印加電圧をＶ＝２．０Ｖ、周囲温度を８５℃として、低アクセプタ濃度領域の幅Ｌと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。
【０１７３】
図３９のセルにおいて、チャネル長が０．１μｍであるとし、ソース、ドレインからの空乏層の伸びが対称であるとすれば、パンチスルーを生じないためには、Ｘｐ＜５×１０-6ｃｍであることが必要である。この条件を満たすためには、図４３から、Ｌ＜４．０×１０-6ｃｍ＝０．０４μｍでなければならない。ある程度の余裕を見ると、Ｌ＝０．０２μｍが妥当なところである。このとき、ｐ型拡散層への空乏層の伸びＸｐは、高アクセプタ濃度ＮＡの領域に０．０１μｍ食い込んでいることがわかる。
【０１７４】
図４３と同様の条件で、最大電界強度Ｅｍａｘの距離Ｌ依存性を示すと、図４４のようになる。上に求めた妥当な距離Ｌ＝０．０２μｍのとき、最大電界強度は、Ｅｍａｘ＝９．０×１０5Ｖ／ｃｍである。これは、バルク領域全体を高アクセプタ濃度ＮＡ＝５×１０18／ｃｍ3の領域のみで構成した場合と比べて、小さくなっているものの、まだ１／２程度までしか最大電界が弱められていない。更にこの電界の１／３程度まで小さくすることが望まれる。
【０１７５】
そこで次に、図４２において、ｎ型拡散層のドナー濃度ＮＤを低くする効果を検討する。これは、空乏層がｎ型拡散層側にもより延びることになり、最大電界強度を弱めることが期待されるためである。
図４５は、図４３に対して、ｎ型拡散層のドナー濃度ＮＤを、ＮＤ＝１×１０17／ｃｍ3と低くした場合について、低アクセプタ濃度領域の幅Ｌと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。また、図４６は、このときの最大電界強度Ｅｍａｘの距離Ｌに対する依存性を、図３５に対応させて示している。
【０１７６】
この結果から、ソース、ドレイン拡散層の濃度を下げれば、例えば、Ｌ＝０．０２５μｍ、Ｘｐ＝０．０３μｍで、最大電界強度Ｅｍａｘ＝３．０×１０5Ｖ／ｃｍという値が得られる。この最適化条件での、図３９のセル構造における寸法と空乏層の伸びの様子を図４７に示す。
【０１７７】
ソース、ドレインのｎ型拡散層濃度を低くすると、これらに対するコンタクト抵抗が問題になる。これに対しては、通常のＤＲＡＭのビット線コンタクトについて行われているように、コンタクト孔に再拡散を行うことが好ましい。或いは、ソース、ドレイン拡散層の表面に金属シリサイド膜を形成するサリサイド構造を採用することも有効である。
【０１７８】
しかし、ソース、ドレインのｎ型拡散層濃度がＮＤ＝１×１０17／ｃｍ3と低い場合、図４７に示したように、Ｘｎ＝０．１μｍという大きい幅の空乏層がソース、ドレイン拡散層内にも延びる。この様なソース、トレインの大きな空乏化を抑制するためには、いわゆるＬＤＤ構造を採用することが望ましい。
【０１７９】
図３９のセル構造に対して、ＬＤＤ構造を採用したセル構造の実施の形態を、図４８に示す。ドレイン拡散層１４が、チャネル領域に接する低ドナー濃度のｎ型拡散層１４ａと、高ドナー濃度のｎ+型拡散層１４ｂとから構成される。ソース拡散層１５についても同様に、チャネル領域に接する低ドナー濃度のｎ型拡散層１５ａと、高ドナー濃度のｎ+型拡散層１５とから構成される。ソース、ドレイン拡散層及びゲート電極には、サリサイド工程により金属シリサイド膜１８が形成されている。
但し、このＬＤＤ構造は、ドレイン、ソースのうち例えば、ビット線に接続されるドレイン側のみとすることもできる。
【０１８０】
次に、この様なＬＤＤ構造を採用したセル構造の場合の空乏層の伸び及び電界強度分布について具体的に検討する。図４９（ａ）（ｂ）は、このセル構造の例えばドレイン側接合に着目した模式的ｐｎ接合構造と電界分布を、図４２（ａ）（ｂ）と対応させて示している。ｎ型拡散層は低ドナー濃度ｎｄの領域と高ドナー濃度ＮＤの領域からなり、ｐ型拡散層は、低アクセプタ濃度ｎａの領域と高アクセプタ濃度ＮＡの領域とからなる。低ドナー濃度ｎｄの領域の幅はＬｎとし、低アクセプタ濃度ｎａの領域の幅はＬｐとしてある。高ドナー濃度ＮＤの領域と高アクセプタ濃度ＮＡの領域はそれぞれ、ビット線コンタクト及びソース線コンタクトの抵抗やトランジスタ特性上必要とされる制約で決まる濃度を持つものとする。
【０１８１】
空乏層の伸びが、Ｘｐ＞Ｌｐ，Ｘｎ＞Ｌｎとなる様な逆バイアス条件を仮定する。このとき、ポアソンの方程式は、数３２に対して、次の数３７のように表される。高アクセプタ濃度ＮＡの領域の電位φＡ，電界ＥＡに対して、低アクセプタ濃度ｎａの領域の電位，電界をそれぞれφａ，Ｅａとし、高ドナー濃度ＮＤの領域の電位φＤ，電界ＥＤに対して、低ドナー濃度ｎｄの領域の電位，電界をそれぞれφｄ，Ｅｄとして示す。
【０１８２】
【数３７】
ｄ2φＤ／ｄＸ2＝−（ｑ／２ε）ＮＤ （−Ｘｎ＜Ｘ＜−Ｌｎ）
ｄ2φｄ／ｄＸ2＝−（ｑ／２ε）ｎｄ （−Ｌｎ＜Ｘ＜０）
ｄ2φａ／ｄＸ2＝（ｑ／２ε）ｎａ （０＜Ｘ＜Ｌｐ）
ｄ2φＡ／ｄＸ2＝（ｑ／２ε）ＮＡ （Ｌｐ＜Ｘ＜Ｘｐ）
ＥＤ＝−ｄφＤ／ｄＸ （−Ｘｎ＜Ｘ＜−Ｌｎ）
Ｅｄ＝−ｄφｄ／ｄＸ （−Ｌｎ＜Ｘ＜０）
Ｅａ＝−ｄφａ／ｄＸ （０＜Ｘ＜Ｌｐ）
ＥＡ＝−ｄφＡ／ｄＸ （Ｌｐ＜Ｘ＜Ｘｐ）
【０１８３】
境界条件は、次の数３８で表される。
【０１８４】
【数３８】
ＥＤ（−Ｘｎ）＝０
φＤ（−Ｘｎ）＝φｂｉ＋Ｖ
ＥＤ（−Ｌｎ）＝Ｅｄ（−Ｌｎ）
φＤ（−Ｌｎ）＝φｄ（−Ｌｎ）
Ｅｄ（０）＝Ｅａ（０）
φｄ（０）＝φａ（０）
Ｅａ（Ｌｐ）＝ＥＡ（Ｌｐ）
φａ（Ｌｐ）＝φＡ（Ｌｐ）
ＥＡ（Ｘｐ）＝０
φＡ（Ｘｐ）＝０
【０１８５】
数３７を解くと、下記数３９が得られる。
【０１８６】
【数３９】
ＥＤ＝（ｑ／ε）ＮＤ・Ｘ＋Ａ （−Ｘｎ＜Ｘ＜−Ｌｎ）
φＤ＝−（ｑ／２ε）ＮＤ・Ｘ2−Ａ・Ｘ＋Ｂ （−Ｘｎ＜Ｘ＜−Ｌｎ）
Ｅｄ＝（ｑ／ε）ｎｄ・Ｘ＋Ｃ （−Ｌｎ＜Ｘ＜０）
φｄ＝−（ｑ／２ε）ｎｄ・Ｘ2−Ｃ・Ｘ＋Ｄ （−Ｌｎ＜Ｘ＜０）
Ｅａ＝−（ｑ／ε）ｎａ・Ｘ＋Ｅ （０＜Ｘ＜Ｌｐ）
φａ＝（ｑ／２ε）ｎａ・Ｘ2−Ｅ・Ｘ＋Ｆ （０＜Ｘ＜Ｌｐ）
ＥＡ＝−（ｑ／ε）ＮＡ・Ｘ＋Ｇ （Ｌｐ＜Ｘ＜Ｘｐ）
φＡ＝（ｑ／２ε）ＮＡ・Ｘ2−Ｇ・Ｘ＋Ｈ （Ｌｐ＜Ｘ＜Ｘｐ）
【０１８７】
数３９において、Ａ〜Ｈは、数３８の境界条件で決まる定数である。数３９の解を数３８の境界条件の式に代入すると、次の数４０が得られる。
【０１８８】
【数４０】
−（ｑ／ε）ＮＤ・Ｘｎ＋Ａ＝０
−（ｑ／２ε）ＮＤ・Ｘｎ2＋Ａ・Ｘｎ＋Ｂ＝φｂｉ＋Ｖ
−（ｑ／ε）ｎｄ・Ｌｎ＋Ｃ＝−（ｑ／ε）ＮＤ・Ｌｎ＋Ａ
−（ｑ／２ε）ｎｄ・Ｌｎ2＋Ｃ・Ｌｎ＋Ｄ
＝−（ｑ／ε）ＮＤ・Ｌｎ2＋Ａ・Ｌｎ＋Ｂ
Ｃ＝Ｅ
Ｄ＝Ｆ
−（ｑ／ε）ｎａ・Ｌｐ＋Ｅ＝−（ｑ／ε）ＮＡ・Ｌｐ＋Ｇ
（ｑ／２ε）ｎａ・Ｌｐ2−Ｅ・Ｌｐ＋Ｆ
＝（ｑ／２ε）ＮＡ・Ｌｐ2−Ｇ・Ｌｐ＋Ｈ
−（ｑ／ε）ＮＡ・Ｘｐ＋Ｇ＝０
（ｑ／２ε）ＮＡ・Ｘｐ2−Ｇ・Ｘｐ＋Ｈ＝０
【０１８９】
数４０の１０個の方程式を解くと、１０個の変数Ｘｎ，Ｘｐ，Ａ〜Ｈが求められる。空乏層の幅Ｌｎ，Ｌｐは、次の数４１で表される。
【０１９０】
【数４１】
Ｘｎ＝[(ND-nd)Ln-(NA-na)Lp]/(NA+ND)＋
[1/(NA+ND)](NA/ND)1/2・［(NA-na)(ND+na)Lp2＋(ND-nd)(NA+nd)Ln2 ＋
2(NA-na)(ND-nd)LpLn+(NA+ND)(2ε/q)(φbi+V)］1/2
Ｘｐ＝[(NA-na)Lp-(ND-nd)Ln]/(NA+ND)＋
[1/(NA+ND)](ND/NA)1/2・［(ND-nd)(NA+nd)Ln2＋(NA-na)(ND+na)Lp2 ＋
2(ND-nd)(NA-na)LpLn+(NA+ND)(2ε/q)(φbi+V)］1/2
【０１９１】
電界強度分布は、図４９（ｂ）のようになり、最大電界Ｅｍａｘは、Ｘ＝０の点でのそれであり、数３９の第３式から、下記数４２で与えられる。
【０１９２】
【数４２】
Ｅｍａｘ＝Ｃ＝（ｑ／ε）｛ＮＡ・Ｘｐ−（ＮＡ−ｎａ）／Ｌｐ｝
【０１９３】
以上において計算したＸｐ，Ｘｎ及びＥｍａｘを具体的な数値を入れて求めた結果を次に説明する。
図５０は、ｐ型拡散層の高アクセプタ濃度をＮＡ＝５×１０18／ｃｍ3、低アクセプタ濃度をｎａ＝１×１０17／ｃｍ3、ｎ型拡散層の高ドナー濃度をＮＤ＝１×１０19／ｃｍ3、低ドナー濃度をｎｄ＝２×１０17／ｃｍ3とし、印加電圧をＶ＝２．０Ｖ、周囲温度を８５℃として、低ドナー濃度領域の幅をＬｎ＝０．０３μｍに固定した場合の、低アクセプタ濃度領域の幅Ｌｐと、空乏層の伸びＸｎ，Ｘｐの関係を求めた結果である。
図５１は、同様の条件で最大電界強度Ｅｍａｘを求めた結果である。
【０１９４】
これらの結果から、Ｌｐ＝０．０２５μｍに設定すれば、Ｘｐ＝０．０３μｍとなり、最大電界強度はＥｍａｘ＝５．０×１０5Ｖ／ｃｍとなる。
図５２は、上述の最大電界強度のときの図４８のセル構造における空乏層の拡がり方と各部の寸法をドレイン領域側について示している。
【０１９５】
上述の最大電界強度は、図４２で解析したように、ソース、ドレイン拡散層に低濃度層がない場合のそれに比べて、１／３以下になっている。従って、図４８に示したように、バルク領域を高濃度層と低濃度層により形成すると同時に、ドレイン及びソースをＬＤＤ構造とすることによって、最大電界強度を抑えてリーク電流を小さくすること、また基板バイアス効果を十分に発揮させることが可能になる。即ち、先の相反する条件１，２を満足して、優れたＤＲＡＭ特性を得ることができる。
【０１９６】
次に、図４８に示したメモリセルＭＣの構造を実現するための具体的な製造方法を、図５３乃至図５６を参照して説明する。図４８のメモリセルＭＣは実際には、図３及び図４で説明したと同様のセルアレイとして配置される。即ち、ｐ型シリコン層１２は、紙面に直交する方向の側面が素子分離絶縁膜に接する状態でストライプ状の素子領域としてパターン形成されるが、その素子分離工程の説明は省略する。
【０１９７】
図５３に示すように、ｐ型シリコン層１２（低濃度ｐ型層１２ａとなる）の表面にまず、素子領域に開口を持つマスク３１を形成し、更にこのマスク３１の開口側壁に側壁絶縁膜３２を形成する。具体的に、マスク３１は例えばシリコン酸化膜を堆積してＲＩＥによりパターニングする。そして、シリコン窒化膜を堆積し、エッチバックを行って側壁絶縁膜３２として残す。この状態で、ボロンイオン注入を行って、ｐ型シリコン層１２に高濃度のｐ+型層１２ｂを形成する。
【０１９８】
次に、図５４に示すように、側壁絶縁膜３２を選択的にエッチング除去した後、露出したｐ型シリコン層１２の表面にゲート絶縁膜１６を形成し、多結晶シリコン膜を堆積して平坦化処理を行って、ゲート電極１３を埋め込む。
【０１９９】
次いで、マスク３１をエッチング除去し、ゲート電極１３をマスクとして砒素イオン注入を行って、低濃度のドレイン、ソース拡散層１４ａ，１５ａを形成する。そして、図４６に示すように、ゲート電極１３の側壁に側壁絶縁膜３３を形成し、再度砒素イオン注入を行って、高濃度のドレイン、ソース拡散層１４ｂ，１５ｂを形成する。この後、サリサイド工程によって、図４８に示すように、ドレイン、ソース拡散層１４，１５及びゲート電極１３上に金属シリサイド膜１８を形成する。
【０２００】
以上のように、ゲート電極の形成にダマシーン法を適用することにより、トランジスタのバルク領域のうち、チャネル長方向の中央部にセルフアラインされた状態でｐ+型層１２ｂを形成することができる。
【０２０１】
セルトランジスタのバルク領域中央部を高濃度層とする構造は、セルトランジスタをプレーナ構造とする場合に限られない。図５７Ａ及び図５７Ｂは、柱状の半導体層を用いて、この発明に係る１トランジスタ／１セル構造を実現した実施の形態について、一つのメモリセルＭＣ部の平面図とそのＡ−Ａ’断面図を示している。
【０２０２】
シリコン基板４０に、柱状シリコン層４９が形成されて、この柱状シリコン層４９の側周面を利用して、いわゆるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ ＧａｔｅＴｒａｎｓｉｓｔｏｒ）が作られる。柱状シリコン層４９は、底部にｎ+型ソース拡散層４３が形成され、高さ方向に、ｐ型層４５により挟まれた状態でｐ+型層４６を有する。柱状シリコン層４９の表面にはｎ+型ドレイン拡散層４４が形成される。
【０２０３】
柱状シリコン層４１の側周面にゲート絶縁膜４１が形成され、これを取り囲んでゲート電極４２が形成される。ゲート電極４２は、一方向に連続的に形成されてワード線ＷＬとなる。この様に形成されたＳＧＴは層間絶縁膜４７で覆われ、この上にビット線（ＢＬ）４８が形成される。ビット線４８は、ｎ+型拡散層４４に接続される。
【０２０４】
このＳＧＴ構造のメモリセルも、バルク領域がフローティングであり、先の実施の形態で説明したと同様の書き込み方式により、バルク領域に過剰の多数キャリアを保持し、或いはこれを放出するという動作により、ダイナミックなデータ記憶ができる。そして、バルク領域の中央部に配置した高濃度ｐ+型層４６と低濃度ｐ型層４５との不純物濃度や寸法の最適化を行うことによって、二値データのしきい値電圧差を大きくする十分な基板バイアス効果が得られ、またリーク電流を低減して優れたデータ保持特性を得ることが可能になる。
【０２０５】
図５８Ａ及び図５８Ｂは、更に他の実施の形態による１トランジスタ／１セルのＤＲＡＭセル構造を示している。図５８Ａは、ビット線（ＢＬ）５８を仮想線で示して、それ以下の構造を分かりやすくした斜視図であり、図５８Ｂはビット線方向に沿った断面図を示している。
【０２０６】
この実施の形態の場合、シリコン基板５０上にシリコン酸化膜５１で分離されたｐ型シリコン層５２（これが低濃度層５２ａとなる）が、上面及び両側面を露出した状態で島状に形成される。そしてこのシリコン層５２の上面及び両側面に、ゲート絶縁膜５４を介してゲート電極５４を形成して、セルトランジスタが構成される。ゲート電極５４は一方向に連続的にパターニングされてワード線ＷＬとなる。
【０２０７】
シリコン層５２のトランジスタ領域には、チャネル長方向中央部に高濃度のｐ+型層５２ｂが形成される。ドレイン、ソース拡散層５５，５６は、低濃度ｎ型拡散層５５ａ，５６ａと高濃度ｎ+型拡散層５５ｂ，５６ｂとから構成されたＬＤＤ構造としている。トランジスタ領域は層間絶縁膜５７で覆われ、この上にドレイン拡散層にコンタクトするビット線５８が形成される。
【０２０８】
この実施の形態のメモリセルも、バルク領域がフローティングであり、先の実施の形態で説明したと同様の書き込み方式により、バルク領域に過剰の多数キャリアを保持し、或いはこれを放出するという動作により、ダイナミックなデータ記憶ができる。そして、バルク領域の中央部に配置した高濃度ｐ+型層５２ｂと低濃度ｐ型層５２ａとの不純物濃度や寸法の最適化を行うことによって、二値データのしきい値電圧差を大きくする十分な基板バイアス効果が得られ、またリーク電流を低減して優れたデータ保持特性を得ることが可能になる。
【０２０９】
先に図３及び図４を用いて、４Ｆ2の単位セル面積を持つセルアレイ構成を簡単に説明したが、より具体的なセルアレイ構造と製造方法の実施の形態を次に説明する。図５９Ａはセルアレイのレイアウトであり、図５９ＢはそのＩ−Ｉ’断面図、図５９Ｃは同じくII−II’断面図である。シリコン基板１０１にシリコン酸化膜等の絶縁膜１０２が形成され、この上にｐ型シリコン層１０３が形成されたＳＯＩ基板を用いている。シリコン層１０３は、ＳＴＩ法による素子分離絶縁膜１０９が埋め込まれて、ビット線ＢＬの方向に細長いストライプ状の素子形成領域が、ワード線ＷＬの方向に所定ピッチで区画されている。
【０２１０】
この様に素子分離されたシリコン層１０３にトランジスタがマトリクス配列されている。即ちシリコン層１０３にゲート絶縁膜１０４を介してゲート電極１０５がワード線ＷＬとして連続するようにパターン形成されている。ゲート電極１０５の上面及び側面は、後に形成される層間絶縁膜１１０，１１５とのエッチング選択比が大きくとれる保護膜としてシリコン窒化膜１０６で覆われている。ゲート電極１０５に自己整合的にソース及びドレイン拡散層１０７，１０８が形成されている。ソース，ドレイン拡散層１０７，１０８はシリコン層１０３の底部の絶縁膜１０２に達する深さに形成されている。
【０２１１】
トランジスタが形成された面はシリコン酸化膜等の層間絶縁膜１１０により覆われて、平坦化されている。この層間絶縁膜１１０に、ソース拡散層１０７に対するコンタクト孔１１１が、ワード線ＷＬの方向に連続するストライプ状に開けられ、ここに多結晶シリコン膜或いはＷＳｉ等によるソース配線層１１２が埋め込まれている。
【０２１２】
ソース配線層１１２が埋め込まれた層間絶縁膜１１０上には更にシリコン酸化膜等の層間絶縁膜１１５が形成され、平坦化されている。この層間絶縁膜１１５に、ドレイン拡散層１０８に対するコンタクト孔１１６が開けられ、ここに多結晶シリコン膜等のコンタクトプラグ１１７が埋め込まれる。そして層間絶縁膜１１５上には、コンタクトプラグ１１７を共通接続するように、ワード線ＷＬと交差するビット線（ＢＬ）１１８が形成されている。
【０２１３】
次に具体的な製造工程を説明する。図６０Ａ，図６０Ｂ及び図６０Ｃは、ＳＯＩ基板のｐ型シリコン層１０３に素子分離絶縁膜１０９を形成した段階の平面図とそのＩ−Ｉ’及びII−II’断面図を示している。これは例えば、シリコン層１０３をＲＩＥによりエッチングして素子分離溝を形成し、この素子分離溝に素子分離絶縁膜１０９を埋め込むことにより得られる。これにより、シリコン層１０３には、ビット線の方向に連続する複数本のストライプ状の素子形成領域が区画されたことになる。
【０２１４】
図６１Ａ，図６１Ｂ及び図６１Ｃは、シリコン層１０３にトランジスタを配列形成した段階の平面図とそのＩ−Ｉ’及びII−II’断面図である。即ちゲート絶縁膜１０４を介してゲート電極１０５をワード線ＷＬとして連続するようにパターン形成する。ゲート電極１０６の上面及び側面はシリコン窒化膜１０６で覆われた状態とする。このゲート電極保護構造は、具体的には、多結晶シリコン膜とシリコン窒化膜の積層膜をパターニングし、更にその側壁にシリコン窒化膜を形成することにより、得られる。そしてゲート電極１０５をマスクとしてイオン注入を行って、ソース，ドレイン拡散層１０７，１０８を形成する。
【０２１５】
図６２Ａ及び図６２Ｂは、素子形成された基板を層間絶縁膜１１０で覆い、この層間絶縁膜１１０にソース配線層１１２を埋め込み形成した段階の平面図とそのＩ−Ｉ’断面図である。即ちシリコン酸化膜等の層間絶縁膜１１０を平坦に形成した後、ＲＩＥによりソース拡散層１０７上にワード線ＷＬと平行にストライプ状に連続するコンタクト孔１１１を開口する。そして、多結晶シリコン膜を堆積し、エッチバックして、コンタクト孔１１１にソース配線層１１２を埋め込み形成する。
【０２１６】
図６３Ａ及び図６３Ｂは、ソース配線層１１２が形成された層間絶縁膜１１０上に更に層間絶縁膜１１５を形成し、この層間絶縁膜１１５にドレイン拡散層１０８に対するコンタクトプラグ１１７を埋め込んだ段階の平面図とそのＩ−Ｉ’断面図である。即ちシリコン酸化膜等の層間絶縁膜１１５を平坦に形成した後、ＲＩＥによりドレイン拡散層１０８上にコンタクト孔１１６を開口する。そして、多結晶シリコン膜を堆積し、エッチバックして、コンタクト孔１１６にコンタクトプラグ１１７を埋め込み形成する。この後、図５９Ｂに示すように、層間絶縁膜１１５上に、コンタクトプラグ１１７を共通接続するようにビット線１１８を形成する。
【０２１７】
以上のようにして、ワード線ＷＬ及びビット線ＢＬを最小加工寸法Ｆのピッチで形成して、図５９Ａに一点鎖線で示したように、４Ｆ2のセル面積を持つＤＲＡＭセルアレイが得られる。図６０Ａに示したような素子分離構造とした場合、ソース拡散層１０７は、ワード線ＷＬの方向に飛び飛びに形成されるが、この実施の形態の場合、このソース拡散層１０７を共通接続するようにソース配線層１１２を形成することにより、低抵抗の共通ソース線が得られる。
【０２１８】
ソース配線層１１２のコンタクト孔１１１及びビット線コンタクトプラグ１１７のためのコンタクト孔１１６は、いずれも、シリコン窒化膜１０６で保護されたゲート電極１０５に自己整合されて形成される。従って、コンタクト孔加工のＲＩＥの工程でマスク開口をＦより大きい状態とすることにより、マスクの合わせずれの影響を受けることなく、コンタクト孔を形成することが可能である。
【０２１９】
上記実施の形態の場合、図６３Ａに示したように、ビット線のコンタクト孔１１６は、ドレイン拡散層１０８上にのみ形成している。これに対して、図６４に示したように、ビット線のコンタクト孔１１６ｂを、ソースのコンタクト孔１１１と同様に、ワード線ＷＬ方向に連続するストライプ状に形成することもできる。この場合、ビット線のコンタクトプラグ１１７もストライプ状に埋め込まれるが、これは最終的にビット線ＢＬの下のみに残るようにする必要がある。これは例えば、ビット線ＢＬをパターン形成した後、ビット線ＢＬをマスクとしてコンタクトプラグ１１７をエッチングすればよい。
【０２２０】
上記実施の形態において、ソース配線層１１２の上面及び側面をゲート電極１０５と同様に保護膜で覆うようにすれば、ビット線コンタクトの合わせ余裕は更に大きいものとなる。その様な実施の形態を次に説明する。
図６１Ｂの素子形成工程までは先の実施の形態と同様であり、それ以降の工程を、図６１Ｂの断面対応の断面のみを用いて説明する。まず図６５に示すように素子形成された基板にシリコン酸化膜等の層間絶縁膜２０１を堆積し、エッチバックして平坦化する。ここでは、ゲート電極１０５を覆うシリコン窒化膜１０６をストッパとしてエッチングして、層間絶縁膜２０１をゲート間隙に埋め込んでいる。
【０２２１】
この後、図６６に示すように、層間絶縁膜２０１に、ソース及びドレイン拡散層１０７，１０８に対するコンタクト孔を開口し、多結晶シリコンの堆積とエッチバックにより、それぞれにコンタクトプラグ２０２，２０３を埋め込む。コンタクト孔開口のＲＩＥに際しては、ビット線ＢＬの方向に連続するストライプ状の開口をもつマスクを用いれば、ゲート電極１０５の間隙に自己整合されたコンタクト孔が形成される。但し、ソース拡散層１０７上のコンタクトプラグ２０２は、先の実施の形態と同様に、ワード線ＷＬと平行に連続するものであってもよい。
【０２２２】
この後、図６７に示すように、ソース拡散層１０７上のコンタクトプラグ２０２をワード線ＷＬ方向に共通接続するソース配線層２０４をパターン形成する。ソース配線層２０４の上面及び側面は保護膜であるシリコン窒化膜２０５で覆われるようにする。この保護構造は具体的には、多結晶シリコン膜と窒化シリコン膜の積層膜をパターン形成してソース配線層２０４を形成し、更にその側面にシリコン窒化膜を形成すれば得られる。
【０２２３】
次に、図６８に示すように再度シリコン酸化膜等の層間絶縁膜２０６を堆積し、平坦化する。そして、デュアルダマシーン（Ｄｕａｌ Ｄａｍａｓｃｅｎe）法により層間絶縁膜２０６にビット線の配線埋め込み溝とコンタクト孔を形成し、図６９に示すようにビット線２０７を埋め込む。
【０２２４】
この実施の形態によれば、ソース配線層２０４の周囲をシリコン窒化膜２０５により保護しているため、ビット線コンタクトのビット線方向の幅を十分に大きくすることができる。これにより、位置合わせずれの影響を受けることなく、低抵抗のビット線コンタクトをとることができる。
【０２２５】
上記した二つの実施の形態では、図６０Ａに示したように、ストライプ状に連続する素子形成領域を区画した。各素子形成領域は従って、ワード線方向には連続していない。これに対して図７０に示すように、ストライプ状の素子形成領域が、ソース拡散層が形成される位置でワード線方向に連続するように素子形成領域を区画することもできる。この場合には、ソース拡散層自体がワード線方向に連続して形成されて、それ自身共通ソース線となるが、この場合にも上記実施の形態のようにソース配線層１１２を形成することは、共通ソース線の低抵抗化にとって有効である。
【０２２６】
この発明は上記実施の形態に限られない。実施の形態ではｐ型シリコン層に形成したＮＭＯＳトランジスタを用いたが、ｎ型シリコン層を用いたＰチャネルＭＯＳトランジスタをメモリセルとしても同様の原理でダイナミック記憶が可能である。この場合、多数キャリアして電子のバルク領域でのと蓄積と放出を利用することになる。
また、実施の形態ではＳＯＩ基板を用いたが、ｐｎ接合分離によりフローティングとした半導体層を用いたＭＯＳトランジスタにより、同様の原理のメモリセルを構成することも可能である。
【０２２７】
【発明の効果】
以上述べたようにこの発明によれば、単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明によるＤＲＡＭのメモリセル構造を示す断面図である。
【図２】同ＤＲＡＭのメモリセルの等価回路である。
【図３】同ＤＲＡＭのメモリセルアレイのレイアウトである。
【図４】図３のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の関係を示す図である。
【図６】同ＤＲＡＭセルの読み出し方式を説明するための図である。
【図７】同ＤＲＡＭセルの他の読み出し方式を説明するための図である。
【図８】同ＤＲＡＭの“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図９】同ＤＲＡＭの“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１０】同ＤＲＡＭの“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１１】同ＤＲＡＭの“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１２】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／リフレッシュの動作波形を示す図である。
【図１３】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／リフレッシュの動作波形を示す図である。
【図１４】同ＤＲＡＭの他の読み出し方式による“１”データ読み出し／“０”データ書き込みの動作波形を示す図である。
【図１５】同ＤＲＡＭの他の読み出し方式による“０”データ読み出し／“１”データ書き込みの動作波形を示す図である。
【図１６】同ＤＲＡＭセルのゲート容量Ｃｇｂ−電圧Ｖｇｂの特性を示す図である。
【図１７】同ＤＲＡＭセルの定電流読み出し方式による等価回路図である。
【図１８】同ＤＲＡＭセルの読み出し動作によるビット線電位変化を示す図である。
【図１９】同ＤＲＡＭセルの“０”書き込み速度を説明するための等価回路である。
【図２０】図１９のｐ型層の電位変化を示す図である。
【図２１】同ＤＲＡＭセルの“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図２２】同じく“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図２３】同ＤＲＡＭセルの“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図２４】“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図２５】“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図２６】“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図２７】“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図２８】同“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図２９】薄いシリコン層を用いた場合の“１”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図３０】同“１”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図３１】薄いシリコン層を用いた場合の“０”データセルのゲート容量Ｃｇｂ−電圧Ｖｇｂ曲線（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図３２】同“０”データセルのワード線電位Ｖｗｌとバルク電位ＶＢの関係を示す図である。
【図３３】シリコン層の不純物濃度と“０”，“１”データのしきい値の差との関係を示す図である。
【図３４】同じくシリコン層の不純物濃度と“１”データセルのセル電流の関係を示す図である。
【図３５】同じくシリコン層の不純物濃度と読み出し時のビット線電位変化の時間の関係を示す図である。
【図３６】“１”データセルのデータ保持時のバルク電位としきい値の関係（ｐ型多結晶シリコンゲートの場合）を示す図である。
【図３７】“１”データセルのデータ保持時のバルク電位としきい値の関係（ｎ型多結晶シリコンゲートの場合）を示す図である。
【図３８】この発明によるセンスアンプレイアウトの例を示す図である。
【図３９】他の実施の形態によるＤＲＡＭセル構造を図１に対応させて示す断面図である。
【図４０】ＭＯＳトランジスタのバルク電位としきい値電圧の関係を示す図である。
【図４１】図３９のセル構造の有効性を検討するための予備検討のための基本的なｐｎ接合構造とその電界分布を示す図である。
【図４２】図３９のセル構造の有効性を検討するためのドレイン側のｐｎ接合構造とその電界分布を示す図である。
【図４３】図４２における低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。
【図４４】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。
【図４５】ｎ型拡散層の濃度をより低くした場合について、図４３に対応する低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。
【図４６】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。
【図４７】図３９のセル構造の最適化条件での空乏層の伸びの様子を示す図である。
【図４８】図３９のセル構造を改良した実施の形態のセル構造を示す断面図である。
【図４９】図４８のセル構造の有効性を検討するためのドレイン側のｐｎ接合構造とその電界分布を示す図である。
【図５０】図４９における低濃度ｐ型層の幅と空乏層の伸びの関係を示す図である。
【図５１】同じく低濃度ｐ型層の幅と最大電界強度の関係を示す図である。
【図５２】図４８のセル構造の最適化条件での空乏層の伸びの様子を示す図である。
【図５３】図４８のセルの製造工程を説明するための図である。
【図５４】図４８のセルの製造工程を説明するための図である。
【図５５】図４８のセルの製造工程を説明するための図である。
【図５６】図４８のセルの製造工程を説明するための図である。
【図５７Ａ】他の実施の形態によるセル構造を示す平面図である。
【図５７Ｂ】図５７ＡのＡ−Ａ’断面図である。
【図５８Ａ】他の実施の形態によるセル構造を示す斜視図である。
【図５８Ｂ】図５８Ａのビット線方向に沿った断面図である。
【図５９Ａ】好ましい実施の形態のＤＲＡＭセルアレイのレイアウトである。
【図５９Ｂ】図５９ＡのＩ−Ｉ’断面図である。
【図５９Ｃ】図５９ＡのII−II’断面図である。
【図６０Ａ】同実施の形態の素子分離工程を示す平面図である。
【図６０Ｂ】図６０ＡのＩ−Ｉ’断面図である。
【図６０Ｃ】図６０ＡのII−II’断面図である。
【図６１Ａ】同実施の形態のトランジスタ形成工程を示す平面図である。
【図６１Ｂ】図６１ＡのＩ−Ｉ’断面図である。
【図６１Ｃ】図６１ＡのII−II’断面図である。
【図６２Ａ】同実施の形態のソース配線層形成工程を示す平面図である。
【図６２Ｂ】図６２ＡのＩ−Ｉ’断面図である。
【図６３Ａ】同実施の形態のビット線コンタクトプラグ埋め込み工程を示す平面図である。
【図６３Ｂ】図６３ＡのＩ−Ｉ’断面図である。
【図６４】他のビット線コンタクトプラグ埋め込み工程を示す平面図である。
【図６５】他の実施の形態による素子形成後の層間絶縁膜形成工程を示す断面図である。
【図６６】同実施の形態のコンタクトプラグ埋め込み工程を示す断面図である。
【図６７】同実施の形態のソース配線層形成工程を示す断面図である。
【図６８】同実施の形態の層間絶縁膜形成工程を示す断面図である。
【図６９】同実施の形態のビット線形成工程を示す断面図である。
【図７０】他の実施の形態による素子分離構造を図６０Ａに対応させて示す平面図である。
【符号の説明】
１０…シリコン基板、１１…シリコン酸化膜、１２…シリコン層（フローティング）、１２…ゲート酸化膜、１３…ゲート電極（ワード線）、１４…ｎ型ドレイン拡散層（ビット線）、１５…ｎ型ソース拡散層（固定電位）。
Claims (19)
- メモリセルを構成するトランジスタを有し、
前記トランジスタは、他のメモリセルから電気的に分離されてフローティング状態になる第１導電型の半導体層と、この半導体層に形成されてビット線に接続される第２導電型のドレイン拡散層と、前記半導体層に前記ドレイン拡散層から離隔して形成されてソース線に接続される第２導電型のソース拡散層と、前記ドレイン及びソース拡散層の間の前記半導体層上にゲート絶縁膜を介して形成されてワード線に接続されるゲート電極とを備えて構成され、且つ、
前記トランジスタは、前記半導体層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、前記半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とを有し、
前記ソース線の電位は固定であり、
データ書き込み時には、
前記ソース線を基準電位として、
選択されたトランジスタのワード線に前記基準電位より高い第１の電位を与え、
非選択のトランジスタのワード線に前記基準電位より低い第２の電位を与え、
ビット線には、前記第１データ状態を書き込む場合には、前記基準電位より高い第３の電位を与え、前記第２データ状態を書き込む場合には、前記基準電位より低い第４の電位を与える
ことを特徴とする半導体メモリ装置。 - 前記第１データ状態は、前記トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、このインパクトイオン化により生成された過剰の多数キャリアを前記半導体層に保持した状態であり、
前記第２データ状態は、前記半導体層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記半導体層の過剰の多数キャリアをドレイン拡散層に引き抜いた状態である
ことを特徴とする請求項１記載の半導体メモリ装置。 - 前記半導体層は、シリコン基板に絶縁膜を介して形成されたシリコン層である
ことを特徴とする請求項１記載の半導体メモリ装置。 - 前記シリコン層がｐ型であり、前記トランジスタがＮチャネルＭＯＳトランジスタである
ことを特徴とする請求項３記載の半導体メモリ装置。 - データ読み出し時には、
前記ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にあり且つ前記基準電位より高い電位を与えて、選択されたトランジスタの導通又は非導通を検出する
ことを特徴とする請求項１記載の半導体メモリ装置。 - データ読み出し時には、
前記ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１及び第２のしきい値電圧より高く且つ、前記基準電位より高い電位を与えて、選択されたトランジスタの導通度を検出する
ことを特徴とする請求項１記載の半導体メモリ装置。 - データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知する
ことを特徴とする請求項１記載の半導体メモリ装置。 - データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知する
ことを特徴とする請求項１記載の半導体メモリ装置。 - 複数のビット線に一つのセンスアンプが設けられ、その複数のビット線のうち選択された一つのビット線が前記センスアンプに接続されることを特徴とする請求項１記載の半導体メモリ装置。
- シリコン基板に絶縁膜を介してシリコン層が形成されたＳＯＩ基板と、
前記シリコン層に形成され、ドレイン拡散層を共有する二つずつがチャネル幅方向に素子分離されてマトリクス配列されたトランジスタと、
一方向に並ぶトランジスタのゲート電極に共通接続されたワード線と、
このワード線と交差する方向に配設されて前記トランジスタのドレイン拡散層に接続される複数のビット線と、
前記トランジスタのソース拡散層が前記ワード線方向に連続的に配設されて固定電位が与えられる共通ソース線とを備え、
前記トランジスタは、前記シリコン層に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１データ状態と、前記バルク領域の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とを有し、
前記共通ソース線の電位は固定され、
データ書き込み時には、
前記共通ソース線を基準電位として、
選択されたワード線に前記基準電位より高い第１の電位を与え、
非選択のワード線に前記基準電位より低い第２の電位を与え、
ビット線には、前記第１データ状態を書き込む場合には、前記基準電位より高い第３の電位を与え、前記第２データ状態を書き込む場合には、前記基準電位より低い第４の電位を与える
ことを特徴とする半導体メモリ装置。 - 前記トランジスタは、最小加工寸法をＦとして、２Ｆ×２Ｆのセルサイズでマトリクス配列されている
ことを特徴とする請求項１０記載の半導体メモリ装置。 - 前記ドレイン拡散層及びソース拡散層は、前記シリコン層の下方にある前記絶縁膜に達する深さに形成されている
ことを特徴とする請求項１０記載の半導体メモリ装置。 - 前記第１データ状態は、前記トランジスタを動作させることによりドレイン接合近傍でインパクトイオン化を起こして、このインパクトイオン化により生成された過剰の多数キャリアを前記シリコン層に保持した状態であり、
前記第２データ状態は、前記シリコン層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記シリコン層の過剰の多数キャリアをドレイン拡散層に引き抜いた状態である
ことを特徴とする請求項１０記載の半導体メモリ装置。 - 前記シリコン層がｐ型であり、前記トランジスタがｎチャネルＭＯＳトランジスタである
ことを特徴とする請求項１３記載の半導体メモリ装置。 - データ読み出し時には、
前記共通ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にあり且つ前記基準電位より高い電位を与えて、選択されたトランジスタの導通又は非導通を検出する
ことを特徴とする請求項１０記載の半導体メモリ装置。 - データ読み出し時には、
前記共通ソース線を基準電位として、
選択されたトランジスタのワード線に前記第１及び第２のしきい値電圧より高く且つ、前記基準電位より高い電位を与えて、選択されたトランジスタの導通度を検出する
ことを特徴とする請求項１０記載の半導体メモリ装置。 - データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線に一定電流を流して、ビット線に現れる電位差を検知する
ことを特徴とする請求項１０記載の半導体メモリ装置。 - データ読み出し時には、選択されたワード線を前記第２のしきい値電圧よりも高く立ち上げた後に、ビット線を一定電圧にクランプするに必要な電流を流して、その電流の差を検知する
ことを特徴とする請求項１０記載の半導体メモリ装置。 - 複数のビット線に一つのセンスアンプが設けられ、その複数のビット線のうち選択された一つのビット線が前記センスアンプに接続されることを特徴とする請求項１０記載の半導体メモリ装置。
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