JP2011222105A - 半導体装置 - Google Patents

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Abstract

【課題】信号経路に挿入されたフローティングボディ型のトランジスタを用いて高速動作と低消費電力動作が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置において、フローティングボディ型のトランジスタＱ１０は、センスアンプの出力ノードＮＳ（第１の回路ノード）とローカル入出力線ＬＩＯ（第２の回路ノード）との間に挿入されている。トランジスタＱ１０のゲートにカラム選択信号ＹＳ（第１の信号）が供給され、カラム選択信号ＹＳがトランジスタＱ１０を非導通に保つ第１の論理レベルと導通方向に導く第２の論理レベルとの間で変化する。トランジスタＱ１０を利用しない回路状態時に、第２の論理レベルに近い第１及び第２の電圧レベルが出力ノードＮＳ及びローカル入出力線ＬＩＯに供給される。これにより、フローティングボディ型のトランジスタＱ１０のＣＶ特性を適切に制御し、ゲート容量を抑制することができる。
【選択図】図２

Description

本発明は、フローティングボディ型のトランジスタをパスゲートとして用いる構成を備えた半導体装置に関する。
従来から、半導体装置のトランジスタ構造としては、プレーナ型のＭＯＳトランジスタが一般的に用いられている。一方、近年では、半導体装置の高集積化を実現するためのトランジスタ構造として、基板上に絶縁膜を挟んで配置したソースとドレインの間のボディがフローティング状態となって動作するフローティングボディ型のトランジスタが注目されている。このようなフローティングボディ型のトランジスタとしては、例えば、ＳＯＩ(Silicon on Insulator)構造や、ＦｉｎＦＥＴ構造や、ピラー状の構造などのデバイス構造を有するトランジスタが提案されている（例えば、特許文献１参照）。
特開２００３−６８８７７号公報
半導体装置においてトランジスタを用いる場合、ゲートに供給される信号によって高速な動作を実現するには、できるだけゲート容量を小さくすることが望ましい。しかし、上記プレーナ型のトランジスタは、ゲート電圧とソース電圧がほぼ等しいときにゲート容量がボトムとなり、ここからゲート電圧が上昇方向あるいは低下方向のいずれに変化してもゲート容量が増加するＣＶ特性（ゲート・ソース間電圧とゲート容量の関係）を有している。すなわち、ゲート電圧がソース電圧より高いときはゲート配線から見て反転層との間の容量が支配的となり、ゲート電圧がソース電圧より低いときはゲート配線から見て基板との間の容量が支配的となり、それぞれゲート容量は増加していく。この場合、ゲート電圧の制御によりソース電圧との関係でゲート容量を低減することは効果が小さく、上記ボトムの位置は製造プロセス、動作電圧、動作温度のばらつきによって変動するので効果的な制御は困難であることが問題であった。例えば、半導体装置において、信号経路に挿入されるパスゲートにトランジスタを用いる場合、ゲート容量を低減させる観点から最適な制御を実現することはできず、高速動作に支障を来たすことが問題であった。かかる問題は、高速動作が要求される論理回路にトランジスタを用いる場合も同様である。また、半導体装置において上記フローティングボディ型のトランジスタを採用するとしても、上記と同様のゲート電圧の制御手法によってはゲート容量の低減を実現することは困難である。
上記課題を解決するために、本発明の半導体装置は、第１の回路ノードと第２の回路ノードとの間に挿入されたソース・ドレイン通路を有し、ソースとドレインの間のボディが電気的に浮いた状態であるフローティングボディ型のトランジスタと、前記トランジスタを非導通に保つ第１の論理レベルと前記トランジスタを導通方向に導く第２の論理レベルとの間で変化する第１の信号を前記トランジスタのゲートに供給する第１の回路手段と、前記トランジスタを利用しない回路状態時のレベルとして、前記第２の論理レベルに近い第１の電圧レベルを前記第１の回路ノードに供給するとともに、前記第２の論理レベルに近い第２の電圧レベルを前記第２の回路ノードに供給する第２の回路手段とを備えて構成される。
本発明の半導体装置によれば、フローティングボディ型のトランジスタを例えば信号経路のパスゲートとして配置し、このトランジスタを利用しない回路状態時に、ゲートに供給される第１の信号を第１の論理レベルから第２の論理レベルに推移させた場合、これらの論理レベルと第１及び第２の回路ノードの電位関係を適切に制御することにより、ゲート配線から見て小さいゲート容量を保つように動作させることができる。よって、第１の信号の波形が鈍らずに高速な制御を可能とし、上記フローティングボディ型のトランジスタをパスゲートとする回路の高速動作と消費電流の削減を実現することができる。
本発明は多様な回路に適用できるが、例えば、ビット線と、ビット線に接続されるセンスアンプと、センスアンプに接続される第１の入出力線を備えた構成に対して適用可能である。この場合、上記フローティングボディ型のトランジスタを、センスアンプの出力ノードと第１の入出力線との間に挿入し、上記と同様の電位制御を行うことにより、読み出し動作の高速化と消費電流の低減が可能となる。
本発明によれば、フローティングボディ型のトランジスタを用いて、ゲートの電位とソース・ドレインの各電位との電位関係を適切に制御したので、トランジスタのゲート配線から見えるゲート容量を小さく保つことができ、回路動作の高速化と消費電流の削減を実現することができる。特に、第１の信号が多数のトランジスタを選択的に制御する構成の場合は、非選択のトランジスタのゲート容量の影響が大きいので、上記フローティングボディ型のトランジスタを用いた電位制御を採用することにより大きな効果が得られる。
本実施形態のＤＲＡＭのうちメモリセルアレイ及びカラム系回路の概略の構成を示すブロック図である。 図１のカラム系回路を構成する部分の具体的な回路構成を示す図である。 図２のセンスアンプの具体的な回路構成例を示している。 第１実施形態においてフローティングボディ型のＭＯＳトランジスタを用いる場合のＣＶ特性について説明する図である。 一般的な３ｔｏ８セレクタの構成例を示す図である。 本発明を適用する場合の３ｔｏ８セレクタの構成例を示す図である。 図６の回路構成に含まれる各々の論理回路の回路構成例を示す図である。 図７の論理回路の変形例の回路構成例を示す図である。 ＳＯＩ構造を用いたＭＯＳトランジスタの構造例を示す図である。 ＦｉｎＦＥＴ構造を用いたＭＯＳトランジスタの構造例を示す図である。 ピラー状の構造を用いたＭＯＳトランジスタの構造例を示す図である。
以下、本発明の好ましい実施形態について説明する。以下では、本発明を適用した半導体装置の２つの実施形態についてそれぞれ添付図面を参照しながら詳しく説明する。
［第１実施形態］
第１実施形態は、半導体装置としてのＤＲＡＭ（Dynamic Random Access Memory）のカラム系回路に対して本発明を適用する例である。図１は、第１実施形態のＤＲＡＭのうち、主にメモリセルアレイ及びカラム系回路の概略の構成をブロック図で示している。図１のブロック図には、メモリセルアレイ１０と、メモリセルアレイ１０に付随するセンスアンプ列１１とが単位領域となり、複数の単位領域がビット線方向に並んで配置されている。メモリセルアレイ１０には、複数のワード線ＷＬと、これに直交する複数のビット線ＢＬが配置され、それらの交点に複数のメモリセルＭＣが形成されている。各々のビット線ＢＬは、センスアンプ列１１の各々のセンスアンプに接続される。メモセルアレイ１０においては、ワード線ＷＬによって選択されたメモリセルＭＣからビット線ＢＬに信号が読み出され、対応するセンスアンプがビット線ＢＬの信号をセンス増幅して保持する。
上述した複数の単位領域の並びの一端には、カラムアドレスに応じて複数のカラム選択信号ＹＳ（本発明の第１の信号）を選択的に活性化するカラムデコーダ１４（本発明の第１の回路手段）が配置されている。図１の例では、ｎ＋１個のカラム選択信号ＹＳ（ＹＳ０〜ＹＳｎ）の各々が、各々のセンスアンプ列１１に隣接するｎ＋１個のカラム選択回路１２の各々に供給され、センスアンプ列１１の４個のセンスアンプと４本のローカル入出力線ＬＩＯ（ＬＩＯ０、ＬＩＯ１、ＬＩＯ２、ＬＩＯ３）との間の接続がカラム選択信号ＹＳに応じて制御される。各々のカラム選択信号ＹＳは複数のセンスアンプ列１１に供給されるので、選択されたセンスアンプ列１１に加えて、非選択のセンスアンプ列１１の各センスアンプも同時にローカル入出力線ＬＩＯ（ＬＩＯ０〜ＬＩＯ３）と接続される。
スイッチ回路１３は、４本のローカル入出力線ＬＩＯ（ＬＩＯ０〜ＬＩＯ３）と４本のメイン入出力線ＭＩＯ（ＭＩＯ０〜ＭＩＯ３）との間の接続を制御する。図１に示すように、複数の単位領域におけるローカル入出力線ＬＩＯは、複数のスイッチ回路１３を経由して共通のメイン入出力線ＭＩＯに接続されている。メイン入出力線ＭＩＯを伝送される信号は、リードアンプ（不図示）を介して外部に出力される。
次に、図１のカラム系回路を構成する部分の具体的な回路構成について図２及び図３を参照して説明する。図２は、図１に示すブロック図のうち、センスアンプ列１１の１つのセンスアンプＳＡと、このセンスアンプＳＡに接続されるローカル入出力線ＬＩＯ及びメイン入出力線ＭＩＯとに付随する回路部分を示している。また図３は、図２のセンスアンプＳＡの具体的な回路構成例を示している。
まず、センスアンプＳＡは、図３に示すように、３個のＰチャネル型のトランジスタＱ２０、Ｑ２３、Ｑ２５と７個のＮチャネル型のトランジスタＱ２１、Ｑ２２、Ｑ２４、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９を含むシングルエンド型の回路構成を有する。トランジスタＱ２０は、ゲートに印加される制御信号ＰＣＢに応じてビット線ＢＬを電源電圧ＶＡＲＹにプリチャージする。トランジスタＱ２１は、ゲートに印加される制御信号ＬＴＣに応じて、ビット線ＢＬとノードＮ１との間の接続を制御する。また、トランジスタＱ２２は、ゲートに印加される制御信号ＲＥＳに応じて、ビット線ＢＬとノードＮ２との間の接続を制御する。
トランジスタＱ２３、Ｑ２４、Ｑ２５、Ｑ２６はラッチ回路を構成し、ビット線ＢＬの信号電圧を２値で判定してラッチする。１対のトランジスタＱ２３、Ｑ２４はノードＮ１を入力とするインバータを構成し、１対のトランジスタＱ２５、Ｑ２６はノードＮ２を入力とするインバータを構成し、これら２つのインバータの入出力が互いにクロスカップルされている。ノードＮ１と出力ノードＮＳの間には、書き込み動作用のトランジスタＱ２７が接続され、そのゲートに制御信号ＷＥＢが入力される。また、出力ノードＮＳとグランド電位ＶＳＳの間には、読み出し動作用の２つのトランジスタＱ２８、Ｑ２９が直列接続されている。トランジスタＱ２８のゲートはノードＮ２に接続され、トランジスタＱ２９のゲートには制御信号ＲＥが印加されている。
図３に示すセンスアンプＳＡが非選択の場合、制御信号ＰＣＢ、ＲＥＳ、ＲＥをそれぞれローに制御する一方、制御信号ＷＥＢ、ＬＴＣをそれぞれハイに制御することにより、電源電圧ＶＡＲＹが出力ノードＮＳに供給される。すなわち、トランジスタＱ２０によりビット線ＢＬに電源電圧ＶＡＲＹが供給された後、さらにビット線ＢＬからトランジスタＱ２１、Ｑ２７を経由して出力ノードＮＳにも電源電圧ＶＡＲＹが供給される。
図２に戻って、本発明のフローティングボディ型のトランジスタであるＮチャネル型のトランジスタＱ１０は、図１のカラム選択回路１２に含まれる単位のスイッチであり、センスアンプＳＡの出力側の出力ノードＮＳ（本発明の第１の回路ノード）とローカル入出力線ＬＩＯ（本発明の第２の回路ノード）との間に接続される。このトランジスタＱ１０は、ゲートに上述のカラム選択信号ＹＳが印加され、カラム選択信号ＹＳがハイのとき導通し、ローのときに非導通になるように制御される。カラム選択信号は、例えば、ハイレベル（本発明の第２の論理レベル）が電源電圧ＶＤＤに設定され、ローレベル（本発明の第１の論理レベル）がグランド電位ＶＳＳに設定される。第１実施形態においては、カラム選択スイッチであるトランジスタＱ１０としてフローティングボディ型のＭＯＳトランジスタを採用することにより、トランジスタＱ１０とカラム選択信号ＹＳの電位関係に基づき動作特性の改善を図っているが、詳細については後述する。
Ｐチャネル型のトランジスタＱ１１は、ゲートに印加される制御信号ＰＣＬに応じてローカル入出力線ＬＩＯを電源電圧ＶＡＲＹにプリチャージするプリチャージ回路として機能する。Ｎチャネル型のトランジスタＱ１２は、図１のスイッチ回路１３に含まれる単位のスイッチであり、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間に接続される。このトランジスタＱ１２は、ゲートに印加される制御信号ＬＳに応じて導通制御される。Ｐチャネル型のトランジスタＱ１３は、ゲートに印加される制御信号ＰＣＭに応じてメイン入出力線ＭＩＯを電源電圧ＶＡＲＹにプリチャージする。なお、センスアンプＳＡ及びトランジスタＱ１１は本発明の第２の回路手段として機能する。
図２において、カラム選択信号ＹＳがハイに活性化されると、センスアンプＳＡの出力信号がトランジスタＱ１０を介してローカル入出力線ＬＩＯに接続され、さらに制御信号ＬＳが活性化されると、ローカル入出力線ＬＩＯがトランジスタＱ１２を介してメイン入出力線ＭＩＯに接続される。また、プリチャージ動作時には制御信号ＰＣＬ、ＰＣＭがともにローに制御され、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯがともに電源電圧ＶＡＲＹにプリチャージされた状態になる。
なお、図２の例では、センスアンプＳＡ及びプリチャージ用のトランジスタＱ１１、Ｑ１３にそれぞれ電源電圧ＶＡＲＹを供給しているが、電源電圧のレベルは適宜に変更することができる。ただし、活性化されたカラム選択信号ＹＳに対応する非選択のセンスアンプＳＡにおいて、非選択のビット線ＢＬと非選択のローカル入出力線ＬＩＯの間に電流が流れることを防止するため、センスアンプＳＡとトランジスタＱ１１は同じ電位の電源電圧で駆動することが好ましい。
また、図２のうちトランジスタＱ１０はフローティングボディ型のＭＯＳトランジスタを採用しているが、他のトランジスタＱ１１〜Ｑ１３、Ｑ２０〜Ｑ２９については特に制約はなく、フローティングボディ型のＭＯＳトランジスタを用いてもよいが、他の種類のトランジスタを用いてもよい。
次に、第１実施形態においてフローティングボディ型のＭＯＳトランジスタを用いる場合のＣＶ特性（ゲート・ソース間電圧とゲート容量の関係）について図４を参照して説明する。図４は、図２のフローティングボディ型のトランジスタＱ１０におけるＣＶ特性を表すグラフである。図４では比較のため、フローティングボディ型のトランジスタＱ１０のＣＶ特性に、トランジスタＱ１０を従来のプレーナ型ＭＯＳトランジスタで置き換えたときのＣＶ特性を重ねて示している。なお、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、電源電圧ＶＤＤ、ＶＡＲＹ、ビット線電圧ＶＢＬＰのそれぞれの条件は、フローティングボディ型ＭＯＳトランジスタの場合がＶｓ＝Ｖｄ＝ＶＡＲＹ（＝１．０Ｖ）であり、プレーナ型ＭＯＳトランジスタの場合がＶｓ＝Ｖｄ＝ＶＢＬＰ（＝０．５Ｖ）であり、両者ともにＶＤＤ＝１．３Ｖであるとする。
図４において、ゲート・ソース間電圧Ｖｇｓ（以下、単にＶｇｓと呼ぶ）の横軸中央は閾値電圧Ｖｔ（＝０．３Ｖ）になっている。図４に示すように、Ｖｇｓが閾値電圧Ｖｔを上回る領域では、フローティングボディ型ＭＯＳトランジスタとプレーナ型ＭＯＳトランジスタのそれぞれのゲート容量はほぼ等しくなり、Ｖｇｓの増加に伴い、ゲート容量が所定レベルに達するまで急激に増加している。これは、Ｖｇｓが閾値電圧Ｖｔを上回る領域では、フローティングボディ型とプレーナ型のそれぞれのゲート容量においてＭＯＳトランジスタの反転層との間の容量が支配的となるためである。
これに対し、Ｖｇｓが閾値電圧Ｖｔ以下の領域では、フローティングボディ型ＭＯＳトランジスタとプレーナ型ＭＯＳトランジスタではゲート容量の変化が異なっている。すなわち、図４に示すように、フローティングボディ型のＭＯＳトランジスタにおいてＶｇｓが閾値電圧Ｖｔ以下となる領域Ｒ１においては、ソースとドレインの間のボディがフローティング状態を保つので基板との間の容量が見えず、ゲート容量がほぼ０となる。一方、プレーナ型のＭＯＳトランジスタにおいては、Ｖｇｓが閾値電圧Ｖｔの近辺でゲート容量が減少するが、それよりＶｇｓが低下する領域では、基板との間の容量の影響が大きくなり、ゲート容量が増加していく。
ここで、トランジスタＱ１０を非導通の状態から導通方向に制御する際、ゲート電極に印加されるカラム選択信号ＹＳの制御に対応するＶｇｓの推移を考えると、図４に示すように、フローティングボディ型のＭＯＳトランジスタの場合は推移Ｓａとなり、プレーナ型ＭＯＳトランジスタの場合は推移Ｓｂとなる。すなわち、カラム選択信号ＹＳがグランド電位ＶＳＳから電源電圧ＶＤＤ（＝１．３Ｖ）に活性化される際、推移ＳａではＶｓ＝Ｖｄ＝ＶＡＲＹ（＝１Ｖ）を保つためＶｇｓが−１Ｖから＋０．３Ｖまで変化し、推移ＳｂではＶｓ＝Ｖｄ＝ＶＢＬＰ（＝０．５Ｖ）を保つためＶｇｓが−０．５Ｖから＋０．８Ｖまで変化する。フローティングボディ型のＭＯＳトランジスタは、推移Ｓａの範囲内でほぼゲート容量が０に保たれるが、プレーナ型のＭＯＳトランジスタは、推移Ｓｂの範囲内で、ゲート容量が大きく変化することがわかる。
図４のＣＶ特性から、図２の回路構成において、カラム選択信号ＹＳを活性化させてトランジスタＱ１０を導通方向に導く場合、カラム選択信号ＹＳがローからハイに変化するときのトランジスタＱ１０のゲート容量がほぼ０の状態を保つ。よって、このときのカラム選択信号ＹＳの配線から見たゲート容量が減少し、高速で波形が鈍らない効果が得られるとともに、カラム選択動作における消費電流を削減することができる。上述したように、１本のカラム選択信号ＹＳの配線は多数のトランジスタＱ１０のゲートに接続されるので、非選択のセンスアンプＳＡに対応するトランジスタＱ１０のソース・ドレインに電源電圧ＶＡＲＹを供給した状態でカラム選択動作を行えば、その分だけ消費電流の低減効果は大きくなる。
なお、第１実施形態では、フローティングボディ型のトランジスタＱ１０としてＮＭＯＳ型のトランジスタを用いる場合を説明したが、ＰＭＯＳ型のトランジスタを用いる場合であっても本発明を適用可能である。この場合、トランジスタのゲートとソース・ドレインとの相対的な電位関係を第１実施形態の場合とは反転させて適用すればよい。
［第２実施形態］
第２実施形態では、半導体装置の一般的な論理回路に対して本発明を適用する例である。ここでは、論理回路の一例として、３つの入力信号に基づき８つの出力信号の１つを選択する３ｔｏ８セレクタについて、図５〜図８を参照して説明する。図５は、比較のため一般的な３ｔｏ８セレクタ２０の構成例を示し、図６は、本発明を適用する場合の３ｔｏ８セレクタ２１の構成例を示している。
まず、図５の３ｔｏ８セレクタ２０は、３つの入力信号ＩＮＴ１、ＩＮＴ２、ＩＮＴ３の論理の組み合わせに応じて、８つの出力信号ＯＵＴ０〜ＯＵＴ７の１つが選択されてハイレベルになり、入力側の３個のインバータと、８個の３入力ＮＡＮＤゲートと、出力側の８個のインバータとを含んでいる。各々の３入力ＮＡＮＤゲートは、入力される３つの信号が全てハイレベルのとき出力がローレベルになり、それがインバータを介してハイレベルの出力信号ＯＵＴｉ（ｉ＝０〜７）になる。
一方、図６の３ｔｏ８セレクタ２１は、図５の回路構成のうちの８個の３入力ＮＡＮＤゲートを８個の論理回路３０で置き換えて構成され、それぞれの論理回路３０には図４のＣＶ特性を有するフローティングボディ型のＭＯＳトランジスタが含まれる。なお、図６に示す３ｔｏ８セレクタ２１の基本的な動作については、図５の３ｔｏ８セレクタ２０の場合と共通である。
図７（Ａ）は、図６の回路構成に含まれる各々の論理回路３０の回路構成例を示している。論理回路３０は、Ｎチャネル型のトランジスタＱ３０、Ｑ３１と、Ｐチャネル型のトランジスタＱ３２、Ｑ３３とにより構成され、入力された３つの信号Ｓ１、Ｓ２、Ｓ３の論理の組み合わせに応じた信号をノードＮｉに出力する。このうち、トランジスタＱ３０、Ｑ３１としてフローティグボディ型のＮＭＯＳトランジスタが用いられる。信号Ｓ１、Ｓ２、Ｓ３は、図６の入力信号ＩＮＴ１、ＩＮＴ２、ＩＮＴ３の論理の状態に応じて変化する。図７（Ｂ）の真理値表に示すように、図７（Ａ）の論理回路３０の構成例においては、信号Ｓ１、Ｓ２がハイ（電源電圧ＶＤＤ）で、信号Ｓ３がロー（グランド電位ＶＳＳ）のときに選択状態となり、ノードＮｉがローに変化してインバータを介して出力信号ＯＵＴｉがハイになり、それ以外の条件では出力信号ＯＵＴｉがローになる。
図７（Ａ）において、インバータを構成する一対のトランジスタＱ３０、Ｑ３２の各ゲートには信号Ｓ１が入力され、このインバータの出力側がノードＮｉに接続される。電源電圧ＶＤＤとノードＮｉとの間に接続されるトランジスタＱ３３のゲートには信号Ｓ２が入力される。トランジスタＱ３０と直列接続されるトランジスタＱ３１は、ゲートに信号Ｓ２が入力され、ソースに信号Ｓ３が入力される。信号Ｓ１、Ｓ２がハイで、信号Ｓ３がローのときは、トランジスタＱ３０、Ｑ３１が導通してノードＮｉの電位をローに引き下げる（選択状態）。一方、信号Ｓ３がハイのときは、トランジスタＱ３０、Ｑ３１に電流が流れないので、ノードＮｉはハイのままである（非選択状態）。
ここで、信号Ｓ３がハイとなる非選択状態の動作時には、フローティングボディ型のトランジスタＱ３０、Ｑ３１の各ソースに電源電圧ＶＤＤが印加されるので、信号Ｓ１、Ｓ２がローからハイに変化する場合、あるいはハイからローに変化する場合のいずれであっても、トランジスタＱ３０、Ｑ３１は、図４のＣＶ特性が低い領域（Ｖｇｓ＜０となる領域）で推移する。従って、信号Ｓ１、Ｓ２の配線から見たトランジスタＱ３０、Ｑ３１のゲート容量は０に近い値を保つので、高速な動作波形と消費電流の削減を実現することができる。
図８は、図７（Ａ）の論理回路３０の変形例に係る論理回路３０ａの回路構成例を示している。図８の論理回路３０ａのうち大部分は図７の論理回路３０と共通でるが、上記トランジスタＱ３０〜Ｑ３３に加えて、Ｐチャネル型のトランジスタＱ３４を設けた点で異なる。トランジスタＱ３４は、電源電圧ＶＤＤとノードＮｉとの間に接続され、そのゲートには出力信号ＯＵＴｉが印加されている。これより、出力信号ＯＵＴｉがローとなったとき、トランジスタＱ３４がオンしてノードＮｉに電源電圧ＶＤＤを供給するため、ノードＮｉがフローティング状態になることを防止できる。
［デバイス構造］
以下、本発明のフローティングボディ型のトランジスタのデバイス構造について図９〜図１１を参照して説明する。図９は、ＳＯＩ(Silicon on Insulator)構造を用いたＭＯＳトランジスタの構造例を示している。図９の構造例においては、シリコン基板１００上に絶縁膜１０１が形成され、絶縁膜１０１の上部には、両側に例えばＮ型のソース・ドレイン拡散層１０２、１０３が形成されている。そして、ソース・ドレイン拡散層１０２、１０３に挟まれた領域には、例えばＰ型のボディ領域１０４が形成されている。ボディ領域１０４の上部にはゲート絶縁膜１０５を挟んでゲート電極１０６が形成されている。上述したようにボディ領域１０４は周囲から電気的に分離されてフローティング状態になる。
図１０は、ＦｉｎＦＥＴ構造を用いたＭＯＳトランジスタの構造例を斜視図により示している。図１０の構造例においては、シリコン基板２００上に絶縁膜２０１が形成され、絶縁膜２０１の上部には、両側のソース・ドレイン電極２０２、２０３に挟まれたＦｉｎがボディとして機能する。Ｆｉｎの上部にはゲート絶縁膜２０４を挟んでゲート電極２０５が形成されている。ゲート電極２０５の下方のボディは、周囲から電気的に分離されてフローティング状態になる。
図１１は、ピラー状の構造を用いたＭＯＳトランジスタの構造例を示している。図１１の構造例においては、シリコン基板３００の上部のピラー状の領域のうち下層側と上層側には例えばＮ＋型のソース・ドレイン領域３０１、３０２が形成され、その間には例えばＰ型の領域であるボディ３０３が形成されている。ピラー状の領域の周囲は層間絶縁膜３０４で覆われ、その中にゲート絶縁膜３０５を挟んでボディ３０３を取り囲むゲート電極３０６が形成されている。ソース・ドレイン領域３０２の上部には、例えばビット線となる配線層３０７が形成されている。この構造例でも、ボディ３０３は周囲から電気的に分離されてフローティング状態になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明を適用可能な半導体装置は、ＤＲＡＭに加えて、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般が含まれる。また、本発明を適用可能な半導体装置の構造としては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi chip package)、ＰＯＰ(Package on Package)等が含まれる。さらに、本実施形態の各トランジスタは、例えば、電界効果トランジスタ（Field Effect Transistor : FET）を用いることができ、ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。
１０…メモリセルアレイ
１１…センスアンプ列
１２…カラム選択回路
１３…スイッチ回路
１４…カラムデコーダ
２０、２１…３ｔｏ８セレクタ
３０、３０ａ…論理回路
１００、２００、３００…シリコン基板
１０１、２０１…絶縁膜
１０２、１０３、２０２、２０３、３０１、３０２…ソース・ドレイン拡散層（電極）
１０４、３０３…ボディ（領域）
１０５、２０４、３０５…ゲート絶縁膜
１０６、２０５、３０６…ゲート電極
３０４…層間絶縁膜
３０７…配線層
ＷＬ…ワード線
ＢＬ…ビット線
ＬＩＯ…ローカル入出力線
ＭＩＯ…メイン入出力線
Ｑ１０〜Ｑ１３、Ｑ２０〜Ｑ２９、Ｑ３０〜Ｑ３４…トランジスタ
ＰＣＬ、ＰＣＭ、ＬＳ、ＰＣＢ、ＬＴＣ、ＲＥＳ、ＷＥＢ、ＲＥ…制御信号
ＹＳ…カラム選択信号
ＶＤＤ、ＶＡＲＹ…電源電圧
ＶＢＬＰ…ビット線電圧
ＶＳＳ…グランド電位
Ｎ１、Ｎ２…ノード
ＮＳ…（センスアンプの）出力ノード

Claims (15)

  1. 第１の回路ノードと第２の回路ノードとの間に挿入されたソース・ドレイン通路を有し、ソースとドレインの間のボディが電気的に浮いた状態であるフローティングボディ型のトランジスタと、
    前記トランジスタを非導通に保つ第１の論理レベルと前記トランジスタを導通方向に導く第２の論理レベルとの間で変化する第１の信号を前記トランジスタのゲートに供給する第１の回路手段と、
    前記トランジスタを利用しない回路状態時のレベルとして、前記第２の論理レベルに近い第１の電圧レベルを前記第１の回路ノードに供給するとともに、前記第２の論理レベルに近い第２の電圧レベルを前記第２の回路ノードに供給する第２の回路手段と、
    を備えることを特徴とする半導体装置。
  2. 前記第１の電圧レベルと前記第２の電圧レベルは実質的に等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電圧レベルと前記第２の電圧レベルは互いに異なることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２の論理レベル、前記第１の電圧レベル、前記第２の電圧レベルの電位関係は、前記トランジスタのゲート・ソース間電圧が閾値電圧を超えないように設定されることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２の論理レベルは前記第１の論理レベルより高いことを特徴とする請求項１に記載の半導体装置。
  6. 前記トランジスタは、ＮＭＯＳ型のトランジスタであることを請求項５に記載の半導体装置。
  7. 前記第２の論理レベルは前記第１の論理レベルより低いことを特徴とする請求項１に記載の半導体装置。
  8. 前記トランジスタは、ＰＭＯＳ型のトランジスタであることを請求項７に記載の半導体装置。
  9. 前記トランジスタは、所定の論理演算を行う論理回路に含まれ、前記第１の信号は前記論理回路の第１の入力信号であり、前記第１の回路ノードに前記論理回路の第２の入力信号が供給されることを特徴とする請求項１に記載の半導体装置。
  10. 前記第２の回路ノードと前記第２の電圧レベルが供給される電圧ラインとの間に付加トランジスタが設けられ、当該付加トランジスタは、前記第１の入力信号が前記第１の論理レベルのときに導通して前記第２の回路ノードに前記第２の電圧レベルを供給する請求項９に記載の半導体装置。
  11. 第１および第２の論理レベルの間で変化する第１の信号が供給される第１の回路ノードと、
    前記第１および第２の論理レベルの間で変化する第２の信号が供給される第２の回路ノードと、
    第３の回路ノードと、
    前記第１の回路ノードにゲートが電気的に接続され、前記第２および第３の回路ノードの間にソース・ドレイン通路が電気的に接続された第１のトランジスタであって、前記第１の信号が前記第２の論理レベルを取るときに導通方向に導かれる第１のトランジスタと、
    前記第２の論理レベルに近いか又は同じ電圧レベルが供給される第４の回路ノードと、
    前記第１の回路ノードにゲートが電気的に接続され、前記第３および第４の回路ノードの間にソース・ドレイン通路が電気的に接続された第２のトランジスタであって、前記第１の信号が前記第１の論理レベルと取るときに導通方向に導かれる第２のトランジスタと、
    を備え、少なくとも前記第１のトランジスタは、ソースとドレイン間のボディが電気的に浮いた状態であるフローティングボディ型のトランジスタとされている半導体装置。
  12. 前記第１および第２の論理レベルの間で変化する第３の信号が供給される第５の回路ノードと、
    前記第５の回路ノードにゲートが電気的に接続され、前記第２および第３の回路ノードの間にソース・ドレイン通路が前記第１のトランジスタと電気的に直列に接続された第３のトランジスタであって、前記第３の信号が前記第２の論理レベルと取るときに導通方向に導かれる第３のトランジスタと、
    前記第５の回路ノードにゲートが電気的に接続され、前記第３および第４の回路ノードの間にソース・ドレイン通路が前記第２のトランジスタと電気的に並列に接続された第４のトランジスタであって、前記第３の信号が前記第１の論理レベルと取るときに導通方向に導かれる第４のトランジスタと、
    をさらに備え、少なくとも前記第３のトランジスタは、前記第１のトランジスタと同様に、ソースとドレイン間のボディが電気的に浮いた状態であるフローティングボディ型のトランジスタとされている請求項１１に記載の半導体装置。
  13. 選択されたメモリセルから読み出された情報を伝送するビット線と、
    前記ビット線に接続され、読み出し動作時には前記ビット線の信号を増幅して出力ノードに出力し、プリチャージ動作時には第１の電圧レベルを前記出力ノードに供給するセンスアンプと、
    第１の入出力線と、
    前記センスアンプの出力ノードと前記第１の入出力線との間に挿入されたソース・ドレイン通路を有し、ソースとドレインの間のボディが電気的に浮いた状態であるフローティングボディ型のトランジスタと、
    前記トランジスタを非導通に保つ第１の論理レベルと前記トランジスタを導通方向に導く第２の論理レベルとの間で変化する制御信号を前記トランジスタのゲートに供給する制御回路と、
    プリチャージ動作時に第２の電圧レベルを前記入出力線に供給するプリチャージ回路と、
    を備え、
    前記センスアンプの非選択時に、前記制御回路が前記第１の論理レベルの前記制御信号を前記第２の論理レベルまで変化させる際、前記出力ノードに供給される前記第１の電圧レベルと、前記入出力線に供給される前記第２の電圧レベルとは、前記第２の論理レベルに近い値に保たれることを特徴とする半導体装置。
  14. 第２の入出力線と、
    前記第１の入出力線と前記第２の入出力線との間の接続状態を制御するスイッチ回路と、
    をさらに備えることを特徴とする請求項１３に記載の半導体装置。
  15. 前記センスアンプは、１対のトランジスタからなる第１のインバータと１対のトランジスタからなる第２のインバータとの入出力を互いにクロスカップルして接続したラッチ回路を含むシングルエンド型のセンスアンプであることを特徴とする請求項１３に記載の半導体装置。
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