JPH10200073A

JPH10200073A - 半導体装置

Info

Publication number: JPH10200073A
Application number: JP9003572A
Authority: JP
Inventors: Satoru Hanzawa; 悟半澤; Takeshi Sakata; 健阪田; Tomonori Sekiguchi; 知紀関口; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-01-13
Filing date: 1997-01-13
Publication date: 1998-07-31
Anticipated expiration: 2017-01-13
Also published as: JP4075090B2

Abstract

(57)【要約】【課題】周辺回路と同一膜厚の薄いゲート酸化を有す
るMOSトランジスタで構成される、耐圧に優れたワード
ドライバを提供する。【解決手段】ワードドライバのPMOSトランジスタMP1,
MP2のゲート電極材料をn+Siとし、電界緩和用MOSトラ
ンジスタを挿入した回路構成とする。また、電圧レベル
の異なる二種類の共通ワード線RXp, Rxnによりワードド
ライバを制御する。【効果】面積の増加をまねくこと無く、MOSトランジ
スタ耐圧問題を緩和し、高速に動作し信頼性の高いDRAM
が実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に高信頼性を確保しつつ高速・低電力・高集積な半導体
記憶装置に関するものである。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（DRAM）は、1個のトランジスタと1個のキャパシタから
なる1トランジスタセルをメモリセルとして用いて、広
く実用化されている。DRAMの大容量化に伴い、ワード線
の遅延時間が問題となっている。この問題を解決する手
段として、ワード線の負荷容量を低減するためにワード
線を分割し、その各々に配置されたドライバでそれぞれ
独立に駆動する階層型ワード線構成と、この分割された
ワード線WL毎に配置されたドライバが提案されている。
この構成に用いられるサブワードドライバが、1996 ア
イ・イー・イー・イー、ジャーナル・オブ・ソリッド−
ステート・サーキッツ第31巻、9（1996年9月）第1302
頁から第1307頁（1996年9月）（IEEE Journal of Solid
-State Circuits, vol. 31, no. 9, pp. 1302-1307, Se
pt. 1996）で述べられている。

【０００３】その回路構成を、図2に示す。PMOSトラン
ジスタMp1とNMOSトランジスタMn1のゲートにメインワー
ド線MWLbを接続し、NMOSトランジスタMn2のゲートにメ
インワード線MWLtを接続する。トランジスタMp1, Mn2の
ソースに共通ワード線RXを接続する。トランジスタMn1
のソースは接地する。トランジスタMp1, Mn1, Mn2のド
レインをメインワード線を多分割化したサブワード線SW
Lに接続する。

【０００４】図3に従い図２記載の回路の動作を説明す
る。VH（ハイレベル）となっているメインワード線MWLb
がVL（ロウレベル）に駆動され、VLとなっている共通ワ
ード線RXがVHに駆動されることにより、図2に示すサブ
ワードドライバにおけるトランジスタMp1が導通し、VL
となっているサブワード線SWLをVHに駆動して選択状態
となる。

【０００５】

【発明が解決しようとする課題】ところで、近年の半導
体装置は、MOSトランジスタが高集積化・微細化される
につれてその耐圧が低下するためと低消費電力化のため
に、動作電圧が低くなってきている。そこで、低電圧動
作でもMOSトランジスタの駆動能力が低下しないように
するために、ゲート酸化膜をより薄くすることが望まれ
ている。このような状況において、MOSトランジスタの
耐圧の問題が非常に重要になっている。現在、ゲート酸
化膜の許容最大電界はEox max=4.5[MV/cm]が目安とされ
ている。例えばゲート酸化膜厚toxが5nmの時、ゲート酸
化膜に印加することのできる最大電圧Vox maxは、 Vox max=Eox max×tox=4.5[MV/cm]×５［ｎｍ］＝２．
２５［Ｖ］である。図２に示すサブワード線の電圧振幅を３Ｖとす
ると、図3からわかるように、メモリ動作においてVox m
ax(=2.25V)を越える電圧が生じる。これはサブワード線
の電圧振幅が3Vと大きいためである。このサブワード線
の電圧振幅は、メモリセルの蓄積電極に電荷を蓄積する
ためにデータ線電圧振幅を十分大きく取らなければなら
ないことと、書き込み時にメモリセルのMOSトランジス
タを十分導通させ、なおかつ保持状態で十分オフにさせ
るためにサブワード線電圧振幅をデータ線電圧振幅より
もある程度大きく取らなければならないことにより、ス
ケーリングが困難である。そのため、高集積・低電圧化
に伴いサブワードドライバにおけるMOSトランジスタの
耐圧問題が避けられない。

【０００６】以上で述べたように、従来例では、サブワ
ードドライバを構成するMOSトランジスタのゲート酸化
膜に高電圧が印加されるため、酸化膜を薄膜化できな
い。これに伴い、DRAMの低電圧動作による信頼度の高い
高速動作、高集積化が困難となる。本発明は、以上のよ
うな問題を解決するためになされた。

【０００７】すなわち本発明の目的は、MOSトランジス
タの耐圧に関する問題を解決し、高信頼性を確保しつつ
高速・低電力・高集積なDRAMを実現することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
の代表的な本発明の構成は、複数のサブワード線と、前
記複数のサブワード線と交差するごとく配置された複数
のデータ線と、前記複数のサブワード線と略平行に配置
されたメインワード線と、前記複数のサブワード線と交
差するごとく配置された複数の共通ワード線と、前記複
数のサブワード線と前記複数のデータ線の所望の交点に
配され該ワード線により選択されることにより該データ
線と信号の授受を行う多数のメモリセルと、前記複数の
メインワード線と前記複数の共通ワード線の所望の交点
に配置され該メインワード線と該共通ワード線により選
択され前記複数のワード線の各々を駆動する複数のサブ
ワードドライバと、前記複数のデータ線に対応して設け
られメモリセルからの信号を増幅するセンスアンプとを
具備する階層型ワード線構成を用いた半導体装置におい
て、前記複数のサブワードドライバの各々を構成するMO
Sトランジスタのゲート酸化膜に加わる電圧が十分小さ
くなるように構成する。具体的には、以下の手法を用い
る。

【０００９】第一に、前記メインワード線を前記サブワ
ードドライバ中のMOSトランジスタのゲート電極に接続
し、前記共通ワード線を前記サブワードドライバ中のMO
Sトランジスタのソース電極に接続し、前記共通ワード
線をペア線とし、PMOSトランジスタのソース電極とNMOS
トランジスタのソース電極の電圧を分け、該MOSトラン
ジスタのゲート−ソース間の電圧を小さくする。

【００１０】第二に、前記サブワードドライバ中の所望
のMOSトランジスタのゲート電極材料を、周辺回路中のM
OSトランジスタで通常用いているゲート電極材料と異な
るものとし、ゲート電極材料による仕事関数差により、
ゲート酸化膜に加わる電界を小さくする。

【００１１】第三に、前記サブワードドライバ内で、メ
インワード線あるいは共通ワード線によりゲート電極を
制御されるMOSトランジスタのドレイン電極と該サブワ
ード線との間に、ゲート電極に固定電圧を印加したMOS
トランジスタを挿入し、該MOSトランジスタのドレイン
−ゲート間の電圧を小さくする。

【００１２】以上の三つの手法を組み合わせて用いるこ
とにより、前記サブワードドライバを構成するMOSトラ
ンジスタのゲート酸化膜に加わる電圧を十分小さくでき
る。

【００１３】

【発明の実施の形態】以下、メモリセルにNMOSトランジ
スタを用いる場合を例にとり、実施例に従い本発明を説
明する。なお、以下では図4に示す電圧設定を想定して
いる。この電圧設定は、1ギガビット以上の記憶容量を
持つDRAMで予想される数値例である。すなわち、電源電
圧VCCを2.5V、サブワード線の高レベルVWHを3V、サブワ
ード線の低レベルVWLを0V、データ線の高レベルVDHを2.
25V、データ線の低レベルVDLを0.75V、周辺回路の高レ
ベルVAHを2V、周辺回路の低レベルVALと接地電位VSSを0
Vとしている。また、MOSトランジスタの酸化膜で許され
る最大電界強度は、ゲート絶縁膜の信頼性からEox max=
4.5[MV/cm]とする。また、十分なドレイン電流を得るた
めのMOSトランジスタの酸化膜厚toxは、5nmと予想され
る。これらから、ゲート絶縁膜に印加できる最大電圧
は、2.25Vと予想される。さらに、PMOSトランジスタとN
MOSトランジスタの閾電圧の絶対値│Vth│は、例として
約0.25Vとする。

【００１４】また、特に記載のない場合に通常の周辺回
路内では、PMOSトランジスタのゲート電極材料にはアク
セプタを十分な濃度にドープしたピープラスシリコ
ン（以下ではp+Siと表記）、NMOSトランジスタにはドナ
ーを十分な濃度にドープしたエヌプラスシリコン
（以下ではn+Siと表記）を用いる。これは、閾電圧調整
用のイオン打ち込み量を大きくすることなく、MOSトラ
ンジスタの閾電圧を小さくするためである。なお、ここ
でのゲート電極材料とは、ゲート電極中のゲート酸化膜
と接する部分の材料であり、例えばp+Siゲートと記述し
てもゲート全体がp+Siである必要はなく、タングステン
などの高融点金属とp+Siの2層構造にしても良い。

【００１５】＜実施例1＞図5に、本発明によるDRAMの階
層型ワード線構成の代表的な構成例を示す。サブワード
線SWL(SWL111, SWL112, ・・・)をそれぞれ独立に制御する
サブワードドライバSWD(SWD111, SWD112, ・・・)は、メイ
ンワード線MWLt(MWL1t, MWL2t, ・・・), MWLb(MWL1b, MWL
2b, ・・・)と共通ワード線RXp(RXp11, RXp12, ・・・), RXn
(RXn11, RXn12, ・・・)の交点にそれぞれ配置される。こ
れらのサブワードドライバSWDは、複数個単位でサブワ
ードドライバアレーSWDA(SWDA11, SWDA12, ・・・)を構成
する。

【００１６】サブワード線SWLはメモリセルアレーMCA(M
CA11, MCA12, ・・・)に接続される。これらのメモリセル
アレーMCAの隣には、複数個のセンスアンプSA(SA11, SA
12, ・・・)で構成されるセンスアンプアレイSAA(SAA11, S
AA12, ・・・)が配置される。メインワード線MWLt, MWLb
は、メインワードドライバMWD(MWD1, MWD2, ・・・)により
駆動され、サブワードドライバアレーSWDAとメモリセル
アレーMCAの上を横切る。ここで、メインワード線は非
反転(true）と反転(bar）の相補信号線対で構成され参
照記号の添字t及びbにより区別される。一対の共通ワー
ド線RXpとRXnは、共通ワード線ドライバRXD(RXD11, RXD
12, ・・・)で駆動され、サブワードドライバアレーSWDAと
メモリセルアレーMCA(MCA11, MCA12, ・・・)の間に配置さ
れる。メインワードドライバMWDと共通ワード線ドライ
バRXDは、サブワードドライバアレーSWDAやメモリセル
アレーMCA、センスアンプアレイSAAの周囲に配置され
る。

【００１７】サブワード線とメモリセルの関係は、メモ
リセルアレーMCA(MCA1, MCA2,・・・)において、サブワー
ド線SWLとデータ線対Dt, Dbの一方との交点に白丸で示
す位置で、サブワード線とメモリセルが接続される。こ
のメモリセルは、周知のDRAMセルである。データ線対D
t, Dbには、センスアンプSAが接続される。

【００１８】なお図５に図示していないが、図５の回路
は更に読み書きを行うメモリセルを選択するためのアド
レス信号入力端子及びアドレスデコーダを備え、入力さ
れたアドレス信号はアドレスデコーダでデコードされデ
コード信号が形成される。このデコード信号により選択
するメモリセルの含まれるサブワード線を指定するよう
にメインワードドライバMWDや共通ワード線ドライバが
活性化される。

【００１９】図1に、本発明によるサブワードドライバS
WDの構成例を示す。PMOSトランジスタMP1とNMOSトラン
ジスタMn1のゲートにメインワード線MWLbを接続し、NMO
SトランジスタMn2のゲートにメインワード線MWLtを接続
する。PMOSトランジスタMP2とNMOSトランジスタMn3は、
電界緩和用MOSトランジスタである。NMOSトランジスタM
n1のソースは接地する。この図に示すように多数キャリ
アの導電形によって、P形MOSトランジスタは矢印をつけ
たトランジスタ記号を用い、矢印の無いN形MOSトランジ
スタトランジスタと区別される。PMOSトランジスタMP2
とNMOSトランジスタMn2のゲートには、それぞれ定電圧0
Vと2.25Vを入力する。PMOSトランジスタMP1, MP2のゲー
ト電極材料はp+Siよりも仕事関数が約1V小さいn+Siであ
る。MP1とMP2はP型MOSトランジスタであるために通常の
回路構成であればゲート電極材料にはp+Siを用いるのに
対し、本願ではn+Siを用いることが特徴であり、図１の
回路記号ではこのことを明示するためMP1とMP2のゲート
を太くした記号で表している。これに対してＮ型MOSト
ランジスタMn1,Mn2,Mn3のゲート電極には通常の回路構
成のルールに従ってn+Siを用いており通常の回路記号で
表した。共通ワード線信号はPMOSトランジスタMP1用とN
MOSトランジスタMn2用を別個にし、トランジスタMP1の
ソースに共通ワード線RXpを、トランジスタMn2のソース
に共通ワード線RXnを接続する。トランジスタMP2, Mn2,
Mn3のドレインにサブワード線SWLを接続する。

【００２０】図6に従い、図１のサブワードドライバの
動作を説明する。同図では、サブワード線SWL221が選択
される場合を示している。メインワードドライバMWD2
は、2Vとなっているメインワード線MWL2bを0Vに駆動す
る。また、共通ワード線ドライバRXDp21, RXDn21は、0.
75Vと0Vになっている共通ワード線RXp21, RXn21をそれ
ぞれ3Vと2Vに駆動する。よって、メインワード線MWL2t
が2VかつMWL2bが0Vに駆動され、共通ワード線RXp21, RX
n21がそれぞれ3Vと2Vに駆動されることによりトランジ
スタMP1が導通して、サブワードドライバSWD221が選択
され、0Vとなっているサブワード線SWL221を3Vに駆動す
る。

【００２１】この図１に示した構成のサブワードドライ
バSWD221において、各MOSトランジスタのゲート酸化膜
に加わる電圧について示す。NMOSトランジスタMn3のゲ
ートに定電圧2.25Vを入力しているので、トランジスタM
n3のゲート−ドレイン間のゲート酸化膜に印加される電
圧は0.75VでありVox maxを越えることはない。また、NM
OSトランジスタMn1がカットオフ状態であるので、トラ
ンジスタMn3には定常的に電流が流れず、トランジスタM
n3のソース電位が（2.25−Vth）[V]になる。したがっ
て、トランジスタMn3のゲート−ソース間のゲート酸化
膜に印加される電圧はVth≒0.25V、NMOSトランジスタMn
1のゲート−ドレイン間のゲート酸化膜に印加される電
圧は、（2.25−Vth）≒2V となり、Vox maxを越えることはない。よって、トラン
ジスタMn3を挿入することにより、トランジスタMn1のゲ
ート−ドレイン間のゲート酸化膜における耐圧の問題を
解決できる。なお、トランジスタMn3のゲートに印加す
る定電圧のレベルは0.75Vから2.25Vの範囲であれば同様
な効果が得られる。場合によっては、この電圧範囲内で
適当な振幅を持つパルスとしても良い。ただし、トラン
ジスタMn3の駆動能力をトランジスタMn1と同程度にする
ためと、チップ内の電源系の負担を軽くし、電圧供給線
を増加させないために、データ線Dt, Dbの高レベルと同
じ2.25Vが望ましい。

【００２２】一方、PMOSトランジスタMP1のゲート−ソ
ース／ドレイン間の電位差は3Vである。しかし、n+Siゲ
ートPMOSトランジスタとしたことにより、ゲート−ソー
ス／ドレイン間のゲート酸化膜には、ゲート電極のn+Si
とソース電極のp+Siとの仕事関数差ΔWに等しい約1Vだ
け小さな約2Vが印加される。よって、トランジスタMP1
のゲート電極材料をn+Siにしたことにより、PMOSトラン
ジスタMP1のゲート−ソース／ドレイン間のゲート酸化
膜における耐圧の問題を解決できる。これは、1988 ア
イ・イー・イー・イー、ジャーナルオブソリッド−
ステートサーキッツ、第23巻、1（1988年2月）第41頁
から第47頁（1988 IEEE Journal of SolidState Circui
ts, vol.23, no.1, pp.41-47, Feb. 1988 ）で述べられ
ている手法を応用したものである。

【００２３】以上に説明したようにサブワードドライバ
SWD221が選択される動作で、非選択のサブワードドライ
バは三通りの状態となる。すなわち、第一にメインワー
ド線と共通ワード線が共に非選択の状態、第二にメイン
ワード線が選択され共通ワード線が非選択の状態、第三
にメインワード線が非選択の状態で共通ワード線が選択
された状態の三通りである。以下、これらについて順に
説明する。

【００２４】第一に、メインワード線と共通ワード線が
共に非選択の状態を説明する。待機状態には、全サブワ
ードドライバがこの状態である。サブワードドライバＳ
ＷＤ２２１が選択される時にも、例えばサブワードドラ
イバＳＷＤ１１１はこの状態を保つ。メインワード線MW
Ltが0VかつMWLbが2Vであり、共通ワード線RXp, RXnが0.
75V, 0Vであることにより、サブワードドライバSWDにお
けるNMOSトランジスタMn1が導通する。NMOSトランジス
タMn2はオフ状態になる。PMOSトランジスタMP1も、ゲー
ト電極材料がn+Siであることにより、閾電圧│VTH│が
周辺回路のPMOSトランジスタの閾電圧│Vth│よりもゲ
ート電極材料のp+Siとn+Siの仕事関数差ΔWの約1Vだけ
大きくなるのでオフ状態になる。

【００２５】このような非選択状態にある図１に示した
構成のサブワードドライバにおいて、各MOSトランジス
タのゲート酸化膜に加わる電圧について示す。PMOSトラ
ンジスタMP2のゲートに定電圧0Vを入力しているので、
トランジスタMP2のゲート−ドレイン間のゲート酸化膜
に印加される電圧は、n+Siゲート電極とp+Siドレイン電
極の仕事関数差ΔWに等しい約1Vであり、Vox maxを越え
ることはない。また、PMOSトランジスタMP1がオフ状態
であるので、トランジスタMP2には定常的に電流が流れ
ず、トランジスタMP2のソース電位が│VTH│[V]とな
る。したがって、トランジスタMP2のゲート−ソース間
のゲート酸化膜に印加される電圧は│VTH│≒1.25V、ト
ランジスタMP1のゲート−ドレイン間のゲート酸化膜に
印加される電圧は、（2＋ΔW−│VTH│）≒（3−│VTH│）≒1.75V となりVox maxを越えることがない。よって、トランジ
スタMP2を挿入することにより、トランジスタMP1のゲー
ト−ドレイン間のゲート酸化膜における耐圧の問題を解
決できる。なお、トランジスタMP2のゲートに印加する
定電圧のレベルは0Vから、（Vox max−ΔW）≒1.25V の範囲であれば同様な効果が得られる。場合によって
は、この電圧範囲内で適当な振幅を持つパルスとしても
良い。ただし、トランジスタMP2の駆動能力をトランジ
スタMP1と同程度にするためと、チップ内の電源系の負
担を軽くし、電圧供給線を増加させないために接地電圧
と同じ0Vが望ましい。

【００２６】一方、共通ワード線RXpの低レベルの値
を、共通ワード線RXnの低レベルの値0Vと別の0.75Vに設
定しているので、トランジスタMP1のゲート−ソース間
のゲート酸化膜に印加される電圧は、（2＋ΔW−0.75）≒（1.25＋ΔW）≒2.25V となりVox maxを越えることがない。よって、電界緩和
用PMOSトランジスタをトランジスタMP1のソース側に挿
入してサブワードドライバSWDを構成する素子数を増や
すことなく、トランジスタMP1ゲート−ソース間のゲー
ト酸化膜における耐圧の問題を解決することができる。
なお、共通ワード線RXpの低レベルの値Vは、ゲート電極
に2V入力時のカットオフ条件、 −│VTH│<（2＋ΔW−V）<2.25 と、ゲート電極に0V入力時のカットオフ条件、 −2.25<V−ΔW<│VTH│ より、0.75Vから2.25Vの範囲であれば同様な効果が得ら
れる。場合によっては、この電圧範囲内で適当な振幅を
持つパルスとしても良い。ただし、共通ワード線ドライ
バRXDpを構成するNMOSの駆動能力や共通ワード線RXpの
ハイレベルが3Vであることと、チップ内の電源系の負担
を軽くし、電圧供給線を増加させないことを考慮して、
データ線Dt, Dbのローレベルと同じ0.75Vが望ましい。

【００２７】第二に、図6に従って、メインワード線が
選択され共通ワード線が非選択の状態を説明する。サブ
ワードドライバSWD221が選択される時に、例えばサブワ
ードドライバSWD211がこの状態になる。メインワードド
ライバMWD2は、メインワード線MWL2bを0VにMWL2tを2Vに
駆動する。また、共通ワード線ドライバRXDp11, RXDn11
は、非選択状態を保持し、共通ワード線RXp11, RXn11を
それぞれ0.75Vと0Vに保持する。この時サブワードドラ
イバSWD211において、PMOSトランジスタMP1は閾電圧│V
TH│が1Vよりも大きいのでカットオフされ、NMOSトラン
ジスタMn1もオフ状態になる。NMOSトランジスタMn2は導
通して、サブワード線SWL211が共通ワード線RXn11の電
圧と同じ0Vの非選択状態となる。ここで、トランジスタ
Mn2のゲート−ソース／ドレイン間のゲート酸化膜にお
ける印加電圧は2Vであり、Vox maxを越えることはな
い。

【００２８】第三に、図6に従って、メインワード線が
非選択で共通ワード線が選択された状態を説明する。サ
ブワードドライバSWD221が選択される時に、例えばサブ
ワードドライバSWD121がこの状態になる。メインワード
ドライバMWD1は非選択状態を保持し、メインワード線MW
L1bを２VにMWL1tを0Vに保持する。一方、共通ワード線
ドライバRXDp21, RXDn21は、0.75Vと0Vになっている共
通ワード線RXp21, RXn21をそれぞれ3Vと2Vに駆動する。
この時サブワードドライバSWD121において、MOSトラン
ジスタMn1が導通して、サブワード線SWL121は0Vの非選
択状態となる。ここでも、NMOSトランジスタMn2のゲー
ト−ソース／ドレイン間のゲート酸化膜における印加電
圧は2Vであり、Vox maxを越えることはない。

【００２９】以上から、共通ワード線RX信号を電圧振幅
が0.75Vから3Vまでの共通ワード線RXpと0Vから2Vまでの
共通ワード線RXnに分離することで、トランジスタMP1の
ソース側に電界緩和用PMOSトランジスタを挿入しなくと
も、トランジスタMP1のゲート酸化膜における耐圧問題
を解決できる。また、トランジスタMn2のソース／ドレ
イン両端に電界緩和用NMOSトランジスタが不要となり、
トランジスタMn2のゲート酸化膜における耐圧問題を解
決できる。

【００３０】図1に示した回路構成のサブワードドライ
バの特長をまとめる。この回路構成では、選択・非選択
にかかわらず、MOSトランジスタのゲート酸化膜に印加
される電界を小さくできる。すなわち、電界緩和用PMOS
トランジスタMP2とNMOSトランジスタMn3を挿入すること
により、PMOSトランジスタMP1とNMOSトランジスタMn1の
ゲート−ドレイン間のゲート酸化膜における耐圧問題を
解決できる。また、トランジスタMP1のゲート電極材料
を、p+Siよりも仕事関数が約1V小さいn+Siとして閾電圧
を高くしたことにより、選択されたサブワードドライバ
におけるトランジスタMP1のゲート−ソース間のゲート
酸化膜における耐圧問題を解決できる。さらに、共通ワ
ード線RX信号を電圧レベルの異なるRXpとRXnに分離した
ことにより、非選択状態のサブワードドライバにおける
PMOSトランジスタMP1のゲート−ソース間とNMOSトラン
ジスタMn2のゲート−ソース／ドレイン間のゲート酸化
膜における耐圧問題を解決できる。したがって、MOSト
ランジスタの耐圧問題を解決したサブワードドライバ
を、5個のMOSトランジスタで構成することができ、この
部分の回路面積増加を抑えることができる。また、メモ
リを構成する全てのMOSトランジスタのゲート酸化膜を
一種類の薄い膜厚で形成することができて、周辺回路の
電流が大きくなり、低電圧動作でも高速動作が可能とな
る。

【００３１】図7に、図1に示すサブワードドライバのメ
タル配線第一層までのレイアウト例を示す。サブワード
線とPMOSトランジスタMP1を示す配線の間に電界緩和用P
MOSトランジスタMP2のための配線を挿入し、サブワード
線とNMOSトランジスタMn1を示す配線の間にNMOSトラン
ジスタMn2のための配線を挿入するだけでレイアウトで
きるので、従来型サブワードドライバと同程度の面積で
レイアウトが可能である。

【００３２】図1に示したサブワードドライバに接続す
る、メインワード線MWLt, MWLbと共通ワード線RXp, RXn
をそれぞれ駆動する、メインワードドライバMWDと共通
ワード線ドライバRXDについて、以下に示す。

【００３３】図8に、メインワードドライバMWDを示す。
図1に示したサブワードドライバを用いることにより、
メインワード線MWLt, MWLbの電圧振幅が0Vから2Vでよ
く、周辺回路の電圧振幅をメインワードドライバでレベ
ル変換する必要がない。また、この電圧振幅の範囲で
は、MOSトランジスタのゲート酸化膜にVox maxより大き
な電圧が印加されることがないので、メインワードドラ
イバMWDは、周辺回路と同じp+SiゲートPMOSトランジス
タMp1とn+SiゲートNMOSトランジスタMn1で構成すること
ができる。トランジスタMp1とトランジスタMn1のゲート
に、デコード信号AXを入力する。トランジスタMp1のソ
ースに2Vを印加し、トランジスタMn1のソースを接地す
る。トランジスタMp1とトランジスタMn1のドレインにメ
インワード線MWLbを接続する。この回路構成によって、
メインワードドライバMWDは、デコーダ信号AXが2Vにな
ることにより選択され、トランジスタMn1が導通して、2
Vとなっているメインワード線MWLbを0Vに駆動する。こ
のように、メインワードドライバMWDを通常のCMOSイン
バータとすることができることにより、回路構成が簡単
になり、レイアウト面積を小さくできる。

【００３４】ここで、メインワード線MWLtについて補足
説明する。メインワード線MWLtは、メインワード線MWLb
信号により制御される、メインワードドライバMWDと同
じ回路構成のCMOSインバータで駆動される。ただし、デ
コード信号AXとメインワード線MWLt信号の電圧振幅が同
じであれば、メインワード線MWLt信号はデコード信号AX
そのものでよく、さらに簡単な回路構成にできる。

【００３５】図9に共通ワード線ドライバRXDを示す。図
1に示したサブワードドライバでは、トランジスタMn2ゲ
ート−ソース／ドレイン間と、トランジスタMP1のゲー
ト−ソース間のゲート酸化膜における耐圧問題を解決す
るために、二種類の共通ワード線RXpとRXnが必要であ
る。したがって、共通ワード線RXpとRXnをそれぞれ独立
に駆動する共通ワード線ドライバRXDpとRXDnで、共通ワ
ード線ドライバRXDが構成される。

【００３６】始めに、第１の共通ワード線ドライバRXDp
について示す。PMOSトランジスタMP1とNMOSトランジス
タMn1のゲートに、デコード信号ajを入力する。NMOSト
ランジスタMn3は、電界緩和用MOSトランジスタであり、
ゲートに定電圧2.25Vを入力する。トランジスタMn1のソ
ースに0.75Vを印加する。トランジスタMP1のゲート電極
材料はp+Siよりも仕事関数が約1V小さいn+Siである。図
6に示した階層型ワード線構成におけるサブワード線を
ワードブースとするために、トランジスタMP1のソース
に3Vを印加する。トランジスタMP1とトランジスタMn3の
ドレインに共通ワード線RXpを接続する。

【００３７】次に、この第１の共通ワード線ドライバRX
Dpの動作について示す。共通ワード線ドライバRXDpは、
デコーダ信号ajが0Vになることにより選択され、トラン
ジスタMP1が導通して、0.75Vとなっている共通ワード線
RXpを3Vに駆動する。この時、高電圧が印加されるMOSト
ランジスタについて示す。トランジスタMP1のゲート−
ソース／ドレイン間の電位差は3Vであるが、n+Siゲート
PMOSトランジスタとしているので、ゲート−ソース／ド
レイン間のゲート酸化膜にはゲート電極のn+Siとソース
電極のp+Siとの仕事関数差ΔWに等しい約1Vだけ小さい
約2Vが印加され、トランジスタMP1のゲート−ソース／
ドレイン間のゲート酸化膜にVox maxより大きな電圧が
印加されることを防ぐことができる。また、トランジス
タMn3のゲートに定電圧2.25Vを入力するので、トランジ
スタMn3ゲート−ドレイン間に印加される電圧は0.75Vで
ありVox maxを越えることはない。また、NMOSトランジ
スタMn1がオフ状態であるので、トランジスタMn3には定
常的に電流が流れず、トランジスタMn3のソース電位が
（2.25−Vth）[V]になる。したがって、トランジスタMn
3のゲート−ソース間のゲート酸化膜に印加される電圧
はVth≒0.25V、NMOSトランジスタMn1のゲート−ドレイ
ン間のゲート酸化膜に印加される電圧は、（2.25−Vth）≒2V となり、Vox maxを越えることはない。よって、トラン
ジスタMn3を挿入することにより、トランジスタMn1のゲ
ート−ドレイン間のゲート酸化膜における耐圧の問題を
解決できる。なお、トランジスタMn3のゲートに印加す
る定電圧のレベルは、図1に示したサブワードドライバ
中のNMOSトランジスタMn3のゲート電圧と同様に、0.75V
から2.25Vの範囲であれば同様な効果が得られる。場合
によっては、この電圧範囲内で適当な振幅を持つパルス
としても良い。ただし、トランジスタMn3の駆動能力を
トランジスタMn1と同程度にするためと、チップ内の電
源系の負担を軽くし、電圧供給線を増加させないため
に、データ線Dt, Dbのハイレベルと同じ2.25Vが望まし
い。

【００３８】一方、第１の共通ワード線ドライバRXDp
は、デコーダ信号AXが2Vになることにより非選択状態と
なり、トランジスタMn1が導通して、3Vとなっている共
通ワード線RXpを0.75Vに駆動する。共通ワード線RXp信
号の低レベルの値を0.75Vに設定している理由は、サブ
ワードドライバSWDを構成するトランジスタMP1のゲート
−ソース間のゲート酸化膜にVox maxよりも大きい電圧
が印加されることを防ぐためであり、0.75Vから2.25Vの
範囲であれば同様な効果が得られる。しかし、Ｍｎ１の
駆動能力をできるだけ大きくするためと、チップ内の電
源系の負担を軽くし、チップ内の電圧供給線を増加させ
ないために、データ線Ｄｔ，Ｄｂの低レベルと同じ0.
75Vとしている。この時、トランジスタMn1のゲート−ソ
ース間の電圧は1.25Vと低いが、次のような理由により
トランジスタMn1の駆動能力の低さは問題とならない。
すなわち、待機状態に移行する時は、図9に示すような
共通ワード線ドライバRXDpよりも駆動能力の高い図8に
示すようなメインワード線ドライバMWDも同時に駆動し
て、サブワード線SWLを0Vに駆動するからである。

【００３９】以下、第２の共通ワード線ドライバRXDnに
ついて説明する。RXDnは、図1に示すサブワードドライ
バSWDに接続される共通ワード線RXnの電圧振幅が0Vから
2Vであるので、メインワードドライバMWDと同じ回路構
成である。すなわち、周辺回路と同じp+SiゲートPMOSト
ランジスタMp1とn+SiゲートNMOSトランジスタMn1で構成
される通常のCMOSインバータである。トランジスタMp1
とトランジスタMn1のゲートに、デコード信号ajを入力
する。トランジスタMp1のソースに2Vを印加し、トラン
ジスタMn1のソースを接地する。トランジスタMp1とトラ
ンジスタMn1のドレインに共通ワード線RXnを接続する。
この回路構成によって、共通ワード線ドライバRXDnは、
デコーダ信号ajが0Vになることにより選択され、トラン
ジスタMp1が導通して、0Vとなっている共通ワード線RXn
を2Vに駆動する。

【００４０】図10に示すメモリセルアレーMCAについて
説明する。電圧設定は、一例として、図4に示す1ギガビ
ットDRAMで予想される電圧設定例を適用する。簡単のた
め、一対のデータ線対Dt, Dbに対してメモリセルMCを2
個しか示していないが、サブワード線SWL及びデータ線
対Dt, Dbはそれぞれ複数個配置され、それらの所望の交
点に多数のメモリセルMCが配置されている。このメモリ
セルMCは1トランジスタセルで、NMOSのメモリセルトラ
ンジスタMTと蓄積容量CSで構成されている。メモリセル
MCを構成するキャパシタCSのノード（電極）端子NPに
は、キャパシタに印加されるストレス電圧を軽減し信頼
性を向上させるために、データ線対Dt, Dbの高レベルVD
H(2.25V)と低レベルVDL(0.75V)の中間電圧(1.5V)が印加
される。また、メモリセルトランジスタMTのP型基板に
は、基板電圧VBB(0V)が印加される。データ線対に接続
されるセンスアンプSAは、正帰還接続のPMOS回路と正帰
還接続のNMOS回路から構成されるが省略している。ま
た、これらの増幅動作のタイミングを制御するスイッチ
や、各データ線対に設けられているプリチャージ回路、
入出力用のスイッチ等を省略している。

【００４１】図11に、動作を示す。ここでは、図4に示
した1ギガビットDRAMで予想される電圧設定例を適用す
ることにより、1994 アイ・イー・イー・イー、ジャー
ナルオブソリッド−ステートサーキッツ第29巻、
11号（1994年11月）第1303頁から第1309頁（1991 IEEE
International Solid- State Circuits, vol.29, no.1
1, pp.1303-1309, November. 1994）で述べられている
ような、ブーステッドセンスグランド方式（BSG:Boos
ted Sense-Ground scheme）を用いている。選択された
サブワード線SWLにパルス電圧3Vが印加されると、メモ
リセルトランジスタMTは導通し、キャパシタCSに蓄えら
れていた電荷がデータ線容量と再分配されて中間レベル
1.5Vにプリチャージされていたデータ線Dtに信号電圧が
読み出される。例えば情報"1"が記憶されている場合、
蓄積ノードNSに2.25Vが保持されているので、正の極性
の信号がデータ線Dtに現れる。この信号電圧は、データ
線Dbの電圧を参照電圧として、データ線Dt, Dbに接続さ
れている周知の2個のCMOSインバータの正帰還接続によ
り構成された差動センスアンプ（図中省略）によって、
2.25Vに増幅される。この増幅された電圧が、メモリセ
ルトランジスタMTを通じてキャパシタCSに与えられる。
また、列選択されることにより、所望の増幅電圧が外部
に取り出されて読み出しデータとなり、読み出し動作が
行われる。あるいは、書込みデータに応じて、外部より
所望の電圧がセンスアンプを通じてデータ線に与えら
れ、書込み動作が行われる。その後、サブワード線SWL
が低レベルの0Vに戻され、メモリセルトランジスタMTは
オフとなり、データ線対Dt, Dbは中間レベル1.5Vにプリ
チャージされて動作が完了する。

【００４２】ここで、メモリセルトランジスタMTの耐圧
について考える。図10において、メモリセルトランジス
タMTのゲート酸化膜に印加される最大電圧は、サブワー
ド線SWLがVWH(3V)かつデータ線Dt, DbがVDL(0.75V)の
時、及びサブワード線SWLがVWL(0V)かつデータ線Dt, Db
がVDH(2.25V)の時である。この電位差は、ゲート酸化膜
の耐圧の条件、 VWH−VDL≦Vox max=2.25V VDH−VWL≦Vox max=2.25V を満たすので、メモリセルトランジスタMTの耐圧の問題
はない。前述のように、本発明による階層型ワード線構
成では、データ線Dt, Dbの電圧振幅を十分大きくとった
としても、データ線Dt, Dbの高レベルよりも大きな電圧
にサブワード線SWLを駆動できるので、BSG方式によりさ
らに高速にメモリを動作させることが可能である。

【００４３】以上では、図5に示した階層型ワード線構
成について、サブワードドライバを中心に各回路につい
て説明し、ゲート絶縁膜に加わる電界を十分小さくでき
ることを示した。以下では、サブワードドライバの別な
構成例を説明する。

【００４４】＜実施例2＞図12に、電界緩和用PMOSトラ
ンジスタMp2のゲート電極材料を周辺回路のPMOSトラン
ジスタと同じp+Siゲートとし、ゲートに定電圧0.75Vを
入力するサブワードドライバの回路構成例を示す。

【００４５】PMOSトランジスタMP1とNMOSトランジスタM
n1のゲートにメインワード線MWLbを接続し、NMOSトラン
ジスタMn2のゲートにメインワード線MWLtを接続する。P
MOSトランジスタMp2とNMOSトランジスタMn3は、電界緩
和用MOSトランジスタである。NMOSトランジスタMn1のソ
ースを接地する。PMOSトランジスタMp2とNMOSトランジ
スタMn3のゲートには、それぞれ定電圧0.75Vと2.25Vを
入力する。PMOSトランジスタMP1のゲート電極材料はp+S
iよりも仕事関数が約1V小さいn+Siであり、PMOSトラン
ジスタMp2のゲート電極材料は周辺回路のPMOSトランジ
スタと同じp+Siである。共通ワード線信号はPMOSトラン
ジスタMP1用とNMOSトランジスタMn2用を別個にし、トラ
ンジスタMP1のソースに共通ワード線RXpを、トランジス
タMn2のソースに共通ワード線RXnを接続する。トランジ
スタMp2とトランジスタMn2, Mn3のドレインにサブワー
ド線SWLを接続する。

【００４６】このような回路構成により、ゲート酸化膜
の耐圧問題を解決できる。動作タイミングは、実施例1
と同じであるが、非選択状態におけるPMOSトランジスタ
MP1とMp2のゲート酸化膜に印加される電圧の大きさが異
なる。すなわち、メインワード線MWLbが非選択状態で2
V、サブワード線SWLが0Vの時、PMOSトランジスタMp2の
ゲートに定電圧0.75Vを入力しているので、トランジス
タMp2のゲート−ドレイン間のゲート酸化膜に印加され
る電圧は0.75Vであり、Vox max(=2.25V)を越えることは
ない。また、PMOSトランジスタMP1がカットオフ状態で
あるので、トランジスタMp2には定常的に電流が流れ
ず、トランジスタMp2のソース電位が(0.75+│Vth│)[V]
となる。したがって、トランジスタMp2のゲート−ソー
ス間のゲート酸化膜に印加される電圧は、 (0.75+│Vth│)≒1V トランジスタMP1のゲート−ドレイン間のゲート酸化膜
に印加される電圧は、 [(2＋ΔW)−(0.75+│Vth│)]≒2V となりVox maxを越えることがない。よって、トランジ
スタMp2を挿入することにより、トランジスタMP1のゲー
ト−ドレイン間のゲート酸化膜における耐圧の問題を解
決できる。なお、トランジスタMp2のゲートに印加する
定電圧のレベルは0.75Vから2.25Vの範囲であれば動作可
能である。場合によっては、この電圧範囲内で適当な振
幅を持つパルスとしても良い。ただし、トランジスタMp
2の駆動能力をトランジスタMP1と同程度にするためと、
チップ内の電源系の負担を軽くし、電圧供給線を増加さ
せないために、データ線Dt, Dbのローレベルと同じ0.75
Vが望ましい。また、トランジスタMP1とトランジスタMp
2が導通した時に、トランジスタMp1のゲート−ソース間
のゲート酸化膜に印加される電圧は約2V、トランジスタ
Mp2では2.25VとトランジスタMp2の方が若干大きい。し
たがって、トランジスタMp2の駆動能力が勝るので、ト
ランジスタMP1とトランジスタMp2を直列に接続したこと
によりサブワードドライバの駆動能力が落ちる欠点を抑
える効果がある。

【００４７】＜実施例3＞図13にサブワードドライバを
構成する全てのPMOSトランジスタとNMOSトランジスタの
ゲート電極材料に、周辺回路のゲート電極材料と同じp+
Siとn+Sをそれぞれ用いる回路構成例を示す。実施例１
や２では相補メインワード線対によりサブワードドライ
バを制御したのに対し、この実施例では非反転メインワ
ード線MWLt、第１反転ワード線MWLbp及び、第２反転ワ
ード線MWLbnの合計３本を組としたメインワード線によ
り制御される点が異なる。

【００４８】メインワード線信号はPMOSトランジスタMp
1用とNMOSトランジスタMn1用を別個にし、トランジスタ
Mp1のゲートにメインワード線MWLbpを、トランジスタMn
1のゲートにメインワード線MWLbnをそれぞれ接続する。
NMOSトランジスタMn2のゲートにメインワード線MWLtを
接続する。PMOSトランジスタMp2とNMOSトランジスタMn3
は、電界緩和用MOSトランジスタである。PMOSトランジ
スタMp2とNMOSトランジスタMn3のゲートには、それぞれ
定電圧0.75Vと2.25Vを入力する。トランジスタMn1のソ
ースを接地する。共通ワード線信号はPMOSトランジスタ
Mp1用とNMOSトランジスタMn2用を別個にし、トランジス
タMp1のソースに共通ワード線RXpを、トランジスタMn2
のソースに共通ワード線RXnを接続する。トランジスタM
p2とトランジスタMn2, Mn3のドレインにサブワード線SW
Lを接続する。このような回路構成により、ゲート酸化
膜の耐圧問題を解決できる。実施例1や実施例2と異なる
点は、PMOSトランジスタMp1, Mp2のゲート材料が周辺回
路のPMOSトランジスタと同じP+Siであること、トランジ
スタMp1とトランジスタMn1のゲートに、それぞれ別の電
圧振幅のメインワード線MWLbp信号とメインワード線MWL
bn信号を入力することである。

【００４９】図14に従い、動作を説明する。同図では、
サブワード線SWL221が選択された場合を示している。メ
インワードドライバMWD2は、デコーダ信号AXが2Vになる
ことにより選択され、2Vとなっているメインワード線MW
L2bを0Vに駆動する。この電圧は、レベル変換回路によ
りメインワード線MWLbp信号用の(0.75+│Vth│)[V]と、
メインワード線MWLbn信号用の0Vにそれぞれ変換され
る。共通ワード線ドライバRXDp21, RXDn21は、デコーダ
信号ajが0Vになることにより選択され、0.75Vと0Vにな
っている共通ワード線RXp21, RXn21をそれぞれ3Vと2Vに
駆動する。よって、メインワード線MWL2tが2VかつMWL2b
が0V、MWLbpが(0.75+│Vth│)[V]、 MWLbnが0Vに駆動さ
れ、共通ワード線RXp21, RXn21がそれぞれ3Vと2Vに駆動
されることによりトランジスタMp1が導通して、サブワ
ードドライバSWD221が選択され、0Vとなっているサブワ
ード線SWL221を3Vに駆動する。

【００５０】この図13に示した構成のサブワードドライ
バSWD221において、高電圧が印加されるMOSトランジス
タについて示す。NMOSトランジスタMn3のゲートに定電
圧2.25Vを入力しているので、トランジスタMn3のゲート
−ドレイン間のゲート酸化膜に印加される電圧は0.75V
でありVox maxを越えることはない。また、NMOSトラン
ジスタMn1がカットオフ状態であるので、トランジスタM
n3には定常的に電流が流れず、トランジスタMn3のソー
ス電位が（2.25−Vth）[V]になる。したがって、トラン
ジスタMn3のゲート−ソース間のゲート酸化膜に印加さ
れる電圧はVth≒0.25V、NMOSトランジスタMn1のゲート
−ドレイン間のゲート酸化膜に印加される電圧は、 (2.25−Vth)≒2V となり、Vox maxを越えることはない。よって、トラン
ジスタMn3を挿入することにより、トランジスタMn1のゲ
ート−ドレイン間のゲート酸化膜における耐圧の問題を
解決できる。なお、トランジスタMn3のゲートに印加す
る定電圧のレベルは0.75Vから2.25Vの範囲であれば同様
な効果が得られる。場合によっては、この電圧範囲内で
適当な振幅を持つパルスとしても良い。ただし、トラン
ジスタMn3の駆動能力をトランジスタMn1と同程度にする
ためと、チップ内の電源系の負担を軽くし、電圧供給線
を増加させないために、データ線Dt, Dbのハイレベルと
同じ2.25Vが望ましい。

【００５１】次に、全てのサブワードドライバ（すなわ
ちサブワード線）が待機状態にある時、高電圧が印加さ
れるMOSトランジスタについて示す。全てのメインワー
ド線MWLtが0VかつMWL2bpが3V、MWL2bnが(2.25−│Vth
│）[V]に駆動され、全ての共通ワード線RXp, RXnがそ
れぞれ0.75V, 0VとなることによりMn1が導通する。トラ
ンジスタMp1とMn2はオフ状態になる。ここで、全てのサ
ブワードドライバにおけるMp1のゲートに3V、ソースに
0.75Vを入力するので、Mp1のゲート−ソース間に印加さ
れる電圧は2.25VでありVox maxを越えることはない。

【００５２】トランジスタMp1とトランジスタMn1のゲー
トに入力するこのような電圧振幅の信号を生成するレベ
ル変換回路の構成例を、図15に示す。これは、1991 ア
イ・イー・イー・イー、ジャーナルオブソリッド−
ステートサーキッツ、第26巻、7号（1991年2月）第10
03頁から第1010頁（1988 IEEE Journal of Solid State
Circuits, vol.26, no.7, pp.1001-1010, Feb. 1991
）で述べられている、ゲート酸化膜の耐圧を緩和した
出力バッファに用いられている手法を応用したものであ
る。このメインワードドライバは、周辺回路を構成する
MOSトランジスタのゲート電極材料と同じ、4個のp+Siゲ
ートPMOSトランジスタMp1, Mp2, Mp3, Mp4と、4個のn+S
iゲートNMOSトランジスタMn1, Mn2, Mn3, Mn4で構成さ
れている。トランジスタMp3, Mp4, Mn3, Mn4は電界緩和
用MOSトランジスタである。メインワード線MWLbをトラ
ンジスタMn1のゲートに接続し、デコード信号AXをトラ
ンジスタMn2のゲートに入力する。トランジスタMp3, Mp
4のゲートに定電圧0.75Vを入力し、トランジスタMn3, M
n4のゲートに定電圧2.25Vを入力する。トランジスタMp
1, Mp2のソースはサブワード線の高レベルのVWH(ここで
は3V)に接続され、トランジスタMn1, Mn2のソースを接
地する。トランジスタMp2のドレインがメインワード線M
WLbpに接続され、トランジスタMn2のドレインがメイン
ワード線MWLbnに接続される。デコード信号AXが0Vで、
メインワードドライバMWDが非選択状態にありメインワ
ード線信号MWLbが2Vの時、トランジスタMp2, Mp4, Mn1,
Mn3がオン、トランジスタがMp1, Mp3, Mn2, Mn4オフと
なり、メインワード線MWLbpが3[V]、メインワード線MWL
bnが(2.25−│Vth│)[V]となる。一方、デコード信号AX
が2Vとなり、メインワードドライバMWDが選択されてメ
インワード線MWLbが0Vになる時、トランジスタMp1, Mp
3, Mn2, Mn4がオン、トランジスタMp2, Mp4, Mn1, Mn3
がオフとなり、メインワード線MWLbpが(0.75+│Vth│)
[V]、メインワード線MWLbnが0Vとなる。ただし、メイン
ワード線MWLbnはMWLbそのものでも良い。

【００５３】図16にこのレベル変換回路を共通ワード線
ドライバRXDpに適用した例を示す。この回路を用いるこ
とにより、階層型ワード線構成のメインワードドライバ
と共通ワード線ドライバ、サブワードドライバを全て周
辺回路と同じp+SiゲートPMOSトランジスタとn+Siゲート
NMOSトランジスタで構成できる。デコード信号ajをトラ
ンジスタMn2のゲートに入力し、ajの反転信号をトラン
ジスタMn1に入力する。トランジスタMp2のドレインを共
通ワード線RXpに接続する。共通ワード線RXpの低レベル
が、従来よりも大きい(0.75+│Vth│)[V]となる。した
がって、サブワードドライバ（すなわちサブワード線）
が待機状態にある時、全てのサブワードドライバにおけ
るトランジスタMp1のゲート−ソース間の酸化膜に印加
される電圧が(2.25V−│Vth│)[V]となり、さらに耐圧
特性を改善できる。この共通ワード線ドライバRXDpは、
実施例1や実施例2にも適用できる。

【００５４】＜実施例4＞図17に、さらに別なサブワー
ドドライバの構成例を示す。この構成例は、ヨーロピア
ン・ソリッド−ステート・サーキッツ・コンファレンス
ダイジェスト・オブ・テクニカル・ペーパーズ第13
1頁から第134頁（1992年9月）(Europian Solid-State C
ircuits, DIGEST OF TECHNICAL PAPERS, pp.131-134, S
ept. 1992）で述べられているようなサブワードドライ
バを応用したものである。図1に示したサブワードドラ
イバと異なり、NMOSトランジスタのソース電極を共通ワ
ード線に接続せずに、接地しているところが特長であ
る。PMOSトランジスタMP1とNMOSトランジスタMn1のゲー
トにメインワード線MWLbを接続し、NMOSトランジスタMn
2のゲートにデコード信号ajを入力する。PMOSトランジ
スタMP2とNMOSトランジスタMn3, Mn4は、電界緩和用MOS
トランジスタである。NMOSトランジスタMn1, Mn2のソー
スを接地する。PMOSトランジスタMP2のゲートには0.75V
を、NMOSトランジスタMn3, Mn4のゲートには2.25Vをそ
れぞれ入力する。PMOSトランジスタMP1, MP2のゲート電
極材料はp+Siよりも仕事関数が約1V小さいn+Siである。
共通ワード線はPMOSトランジスタMP1のソースに接続す
る共通ワード線RXpだけでよい。トランジスタMP2とトラ
ンジスタMn3, Mn4のドレインにサブワード線SWLを接続
する。

【００５５】このような回路構成により、ゲート酸化膜
の耐圧問題を解決できる。実施例1と異なる点は、メイ
ンワード線がMWLb一本だけでよく、配線数を少なくする
ことができる。さらに、共通ワード線信号RXnが不要で
あるため、共通ワード線ドライバRXDnが不要となること
により、共通ワードドライバRXDの構成を簡単にでき
る。

【００５６】図18に従い、動作を説明する。同図では、
サブワード線SWL221が選択された場合を示している。実
施例1等と異なる動作は、サブワード線SWD211などのよ
うにメインワード線MWLbが0V、かつ共通ワード線RXp21
が0.75Vとなることにより、サブワードドライバSWD211
などにおけるトランジスタMP1, Mn1がオフ状態になり、
一方、デコーダ信号ajが2VなのでトランジスタMn2が導
通して、サブワード線SWL211などを0Vに保持する動作で
ある。このサブワードドライバにも、実施例2で述べた
ようにトランジスタMP1だけをn+SiゲートPMOSトランジ
スタとする方法や、実施例3で述べたようにPMOSトラン
ジスタMP1, MP2のゲート電極材料を周辺回路のPMOSトラ
ンジスタと同じp+SiゲートPMOSトランジスタMp1, Mp2と
し、レベル変換回路によりレベル変換されたメインワー
ド線信号をトランジスタMp1,Mn1ゲートに入力する方法
を適用できる。また、電界緩和用MOSトランジスタMP2
(もしくはMp2), Mn3, Mn4のゲートに印加する定電圧の
レベルは、実施例1、実施例2、実施例3と同様に一つに
は限らず、さらに適当な電圧振幅を持つパルスとしても
良い。

【００５７】以上、種々の実施例に従い本発明を説明し
てきたが、本発明による構成はこれらに限定されず、種
々の変形及び応用が可能である。例えば、階層型ワード
線構成に本発明を適用した場合について説明したが、ワ
ードドライバが直接ロウデコーダにより制御される通常
のワード線構成にも本発明は適用できる。

【００５８】さらに、1995 アイ・イー・イー・イー、
インターナショナルソリッド−ステートサーキッツ
カンファレンス、ダイジェストオブテクニカル
ペーパーズ（1995年2月）第248頁から第249頁（1995 IE
EE International Solid-State Circuit Conference, D
IGEST OF TECHNICAL PAPERS, pp.248-249, Feb. 1995）
に述べられているような、待機状態のサブワード線を負
の電圧にする電圧設定にも適用できる。その場合の、動
作電圧の設定例を図19に示す。この動作では、サブワー
ドドライバを構成するNMOSトランジスタのゲート−ソー
ス／ドレイン間に高電圧が印加される。しかし、このNM
OSトランジスタのゲート電極を周辺回路とは異なるp+Si
として閾電圧を大きくすることにより、ゲート酸化膜に
印加される電圧を実効的に小さくすることができる。こ
の方法と、電界緩和用MOSトランジスタを用い、さらにP
MOSトランジスタとNMOSトランジスタのソースに接続す
る共通ワード線信号を別個のものとし、それぞれの電圧
振幅レベルを適当な値に設定すれば、本発明のサブワー
ドドライバと同じ議論により、NMOSトランジスタにおけ
るゲート酸化膜の耐圧問題を緩和するサブワードドライ
バの構成が可能である。

【００５９】また、これまではNMOSトランジスタを用い
てメモリセルを構成した場合について説明を行ったが、
PMOSトランジスタを用いてメモリセルを構成した場合に
ついても同様な議論が成り立つことは明らかである。そ
の場合、サブワードドライバなどでPMOSとNMOSとを入換
えると共に、電源及び共通ワード線やメインワード線な
どの電源関係を逆にして、非選択サブワード線の電圧を
高レベルのデータ線よりも高く、選択サブワード線の電
圧をデータ線の低レベルよりも低く設定すれば良い。

【００６０】さらに、３個のトランジスタからなる３ト
ランジスタセルを用いる場合にも、本発明は適用でき
る。ソース・ドレイン経路を通じて書込みを行うMOSト
ランジスタを制御するワード線について適用すれば、1
トランジスタセルを用いた場合と同様な効果が得られ
る。

【００６１】

【発明の効果】面積の増加をまねくこと無く、MOSトラ
ンジスタ耐圧問題を緩和し、高速に動作し信頼性の高い
DRAMが実現できる。

【図面の簡単な説明】

【図１】耐圧を改善したサブワードドライバの回路の構
成例を示す図。

【図２】従来のサブワードドライバの回路を示す図。

【図３】従来のサブワードドライバの動作タイミングを
示す図。

【図４】1ギガビットDRAMに好適な電圧設定例を示す
図。

【図５】実施例1による階層型ワード線構成を模式的に
示す図。

【図６】耐圧を改善したサブワードドライバの動作タイ
ミングを示す図。

【図７】耐圧を改善したサブワードドライバのレイアウ
ト例を示す図。

【図８】メインワードドライバの回路の構成例を示す
図。

【図９】共通ワード線ドライバの回路の構成例を示す
図。

【図１０】メモリセルアレーの構成例を示す図。

【図１１】BSG方式によるメモリセルの動作タイミング
を示す図。

【図１２】実施例2によるサブワードドライバの回路の
構成例を示す図。

【図１３】実施例3によるサブワードドライバの回路の
動作タイミングを示す図。

【図１４】実施例3によるサブワードドライバの回路の
構成例を示す図。

【図１５】実施例3によるレベル変換の回路の構成例を
示す図。

【図１６】実施例3によるレベル変換を用いた共通ワー
ド線ドライバの回路の構成例を示す図。

【図１７】実施例4によるサブワードドライバの回路の
構成例を示す図。

【図１８】実施例4によるサブワードドライバの回路の
動作タイミングを示す図。

【図１９】ネガティブワード線方式での電圧設定例を示
す図。

【符号の説明】

MP1, MP2・・・n+SiゲートPMOSトランジスタ、Mp1, Mp2・・・
エンハンスメント型PMOSトランジスタ、MN1, MN2, MN3,
MN4・・・p+SiゲートNMOSトランジスタ、Mn1, Mn2,Mn3, M
n4・・・エンハンスメント型NMOSトランジスタ、MWLt, MWL
b・・・メインワード線、RX, RXp, RXn・・・共通ワード線、S
WL・・・サブワード線、VH・・・サブワード線の高レベルの電
圧、VL・・・サブワード線の低レベルの電圧、VCC・・・外部
電源電圧、VSS・・・接地電圧、VHL・・・サブワード線の低レ
ベルの電圧、VAH・・・周辺回路の高レベルの電圧、SWD・・・
サブワードドライバ、SWDA・・・サブワードドライバアレ
イ、 MC・・・メモリセル、MCA・・・メモリセルアレイ、SA・・
・センスアンプ、SAA・・・センスアンプアレイ、MWD・・・メ
インワードドライバ、RXD, RXDp, RXDn・・・共通ワード線
ドライバ、Dt, Db・・・データ線、MT・・・メモリセルトラン
ジスタ、CS・・・蓄積容量、NP・・・プレート電極、VBB・・・基
板電位、VDH・・・データ線の高レベルの電圧、VDL・・・デー
タ線の低レベルの電圧、VWH・・・サブワード線の高レベル
の電圧、VWL・・・サブワード線の低レベルの電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者木村勝高東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線の所望の交点
に配された複数のメモリセルと、前記複数のワード線の各々に対応して設けられ、アドレ
ス信号から形成されたデコード信号と第１及び第２共通
ワード線の信号に従って前記ワード線に第１電圧又は前
記第１電圧より大きな電圧の第２電圧を出力する複数の
ワードドライバとを具備し、前記複数のワードドライバの各々は、ドレインまたはソ
ースの何れか一方が前記第１共通ワード線に接続される
第１導電形の第1MOSトランジスタと、ドレインまたはソ
ースの何れか一方が前記第２共通ワード線に接続される
第２導電形の第２MOSトランジスタとを有し、前記第１共通ワード線に前記第1電圧が供給されると
き、前記第２共通ワード線には第３電圧が供給され、前記第２共通ワード線に前記第２電圧が供給されると
き、前記第１共通ワード線には第４電圧が供給され、前記第３電圧は前記第１電圧よりも電圧が大きいことを
特長とする半導体装置。
【請求項２】請求項1に記載の半導体装置において、前
記第４電圧は前記第２電圧よりも小さいことを特長とす
る半導体装置。
【請求項３】請求項１または２に記載の半導体装置にお
いて、前記第４電圧は前記第３電圧よりも大きいことを
特長とする半導体装置。
【請求項４】請求項１から３の何れかに記載の半導体装
置において、前記第２導電形の第２MOSトランジスタのゲート電極の
ゲート酸化膜に接する領域を形成する材料と、前記第２
MOSトランジスタのゲート電極を駆動する回路に含まれ
る第２導電形のMOSトランジスタのゲート電極のゲート
酸化膜に接する領域を形成する材料とは互いに異なるこ
とを特長とする半導体装置。
【請求項５】請求項４に記載の半導体装置において、前記第２MOSトランジスタのゲート電極のゲート酸化膜
に接する領域を形成する材料は、ドナーがドープされた
シリコンであり、前記第２MOSトランジスタのゲート電極を駆動する回路
に含まれる第２導電形のMOSトランジスタのゲート電極
のゲート酸化膜に接する領域を形成する材料は、アクセ
プタがドープされたシリコンであることを特長とする半
導体装置。
【請求項６】請求項１から３の何れかに記載の半導体装
置において、前記第１導電形の第１MOSトランジスタのゲート電極の
ゲート酸化膜に接する領域を形成する材料と、前記第１
MOSトランジスタのゲート電極を駆動する回路に含まれ
る第１導電形のMOSトランジスタのゲート電極のゲート
酸化膜に接する領域を形成する材料とは互いに異なるこ
とを特長とする半導体装置。
【請求項７】請求項６に記載の半導体装置において、前記第１MOSトランジスタのゲート電極のゲート酸化膜
に接する領域を形成する材料は、アクセプタがドープさ
れたシリコンであり、前記第１MOSトランジスタのゲート電極を駆動する回路
に含まれる第１導電形のMOSトランジスタのゲート電極
のゲート酸化膜に接する領域を形成する材料は、ドナー
がドープされたシリコンであることを特長とする半導体
装置。
【請求項８】請求項１から７の何れかに記載の半導体装
置において、前記複数のメモリセルの各々は、前記ワードドライバに
より前記ワード線を前記第２電圧に駆動することによ
り、前記ワード線に接続された前記メモリセルから対応
する前記データ線に記憶信号が読み出されることを特長
とする半導体装置。
【請求項９】請求項８に記載の半導体装置において、前記複数のワードドライバの各々は、第１導電形の第３
MOSトランジスタを更に含み、前記第３MOSトランジスタ
のソースには、前記第1電圧が供給されることを特長と
する半導体装置。
【請求項１０】請求項９に記載の半導体装置において、前記第２MOSトランジスタのゲート電極と前記第３MOSト
ランジスタのゲート電極は接続されていることを特長と
する半導体装置。
【請求項１１】請求項９または１０に記載の半導体装置
において、前記複数のワード線から群を形成した複数のワード線群
のそれぞれに対して設けられた複数のメインワード線
と、前記複数のメインワード線の各々を駆動する複数のメイ
ンワードドライバとを更に備え、前記第２MOSトランジスタのゲート電極と前記第３MOSト
ランジスタのゲート電極は前記メインワード線に接続さ
れていることを特長とする半導体装置。
【請求項１２】請求項８から１１の何れかに記載の半導
体装置において、前記複数のワードドライバの各々は、さらに第２導電形
の第４MOSトランジスタを含み、前記第２MOSトランジスタのソース・ドレイン経路と、
前記第４MOSトランジスタのソース・ドレイン経路とに
より、前記第２共通ワード線と前記ワード線との間の電
流経路を形成することを特長とする半導体装置。
【請求項１３】請求項９から１２の何れかに記載の半導
体装置において、前記複数のワードドライバの各々は、さらに第１導電形
の第５MOSトランジスタを含み、前記第３MOSトランジスタのソース・ドレイン経路と、
前記第５NMOSトランジスタのソース・ドレイン経路とに
より、前記第1電圧が供給されたノードと前記ワード線
との間の電流経路を形成することを特長とする半導体装
置。
【請求項１４】複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線の所望の交点
に配された複数のメモリセルと、前記複数のワード線の各々に対応して設けられ、アドレ
ス信号から形成されたデコード信号と共通ワード線の信
号に従って前記ワード線に第１電圧又は前記第１電圧よ
り大きい電圧の第２電圧を出力する複数のワードドライ
バとを具備し、前記複数のワードドライバの各々は、ドレインまたはソ
ースの何れか一方が前記共通ワード線に接続される第２
導電形の第1MOSトランジスタと、第２導電形の第２MOS
トランジスタと、第１導電形の第３MOSトランジスタ
と、第１導電形の第４MOSトランジスタとが直列接続さ
れた回路を有し、前記第２MOSトランジスタと前記第３MOSトランジスタの
接続ノードは対応する前記ワード線に接続され、前記第１MOSトランジスタのソース・ドレイン経路と、
前記第２MOSトランジスタのソース・ドレイン経路とに
より、前記共通ワード線と前記ワード線との間の電流経
路を形成し、前記第３MOSトランジスタのソース・ドレイン経路と、
前記第４MOSトランジスタのソース・ドレイン経路とに
より、所定の電位が供給されたノードと前記ワード線と
の間の電流経路を形成することを特長とする半導体装
置。
【請求項１５】請求項１４に記載の半導体装置におい
て、前記複数のワード線を群として形成した複数のワード線
群のそれぞれに対して設けられた複数のメインワード線
と、前記複数のメインワード線の各々を駆動する複数のメイ
ンワードドライバとを更に備え、前記第1MOSトランジスタのゲート電極と前記第４MOSト
ランジスタのゲート電極は前記メインワード線に接続さ
れることを特長とする半導体装置。
【請求項１６】複数のサブワード線をそれぞれに有する
複数のサブワード線群と、前記複数のサブワード線と交差する複数のデータ線と、前記複数のサブワード線と前記複数のデータ線の所望の
交点に配された複数のメモリセルと、前記複数のサブワード線群のそれぞれに対して設けられ
た複数のメインワード線と、前記複数のメインワード線と交差する複数の共通ワード
線と、前記サブワード線の各々に設けられ、前記メインワード
線と前記共通ワード線の信号により制御される複数のサ
ブワードドライバと、前記複数のメインワード線の各々に対応して設けられ、
アドレス信号から形成されたデコード信号により制御さ
れる複数のメインワードドライバとを具備し、前記複数のサブワードドライバの各々は、第１導電形の
第１MOSトランジスタと、第２導電形の第２MOSトランジ
スタとを含んで構成され、前記第２MOSトランジスタのゲート電極のゲート酸化膜
に接する領域を形成する材料と、前記第２MOSトランジ
スタのゲート電極を駆動する回路に含まれる第２導電形
のMOSトランジスタのゲート電極のゲート酸化膜に接す
る領域を形成する材料とは互いに異なることを特長とす
る半導体装置。
【請求項１７】請求項１６に記載の半導体装置におい
て、前記第２MOSトランジスタのゲート電極のゲート酸化膜
に接する領域を形成する材料は、ドナーがドープされた
シリコンであり、前記第２MOSトランジスタのゲート電極を駆動する回路
に含まれる第２導電形のMOSトランジスタのゲート電極
のゲート酸化膜に接する領域を形成する材料は、アクセ
プタがドープされたシリコンであることを特長とする半
導体装置。
【請求項１８】複数のサブワード線をそれぞれに有する
複数のサブワード線群と、前記複数のサブワード線と交差する複数のデータ線と、前記複数のサブワード線と前記複数のデータ線の所望の
交点に配された複数のメモリセルと、前記複数のサブワード線群のそれぞれに対して設けられ
た複数のメインワード線と、前記複数のメインワード線と交差する複数の共通ワード
線と、前記サブワード線の各々に設けられ、前記メインワード
線と前記共通ワード線の信号により制御される複数のサ
ブワードドライバと、前記複数のメインワード線の各々に対応して設けられ、
アドレス信号から形成されたデコード信号により制御さ
れる複数のメインワードドライバとを具備し、前記複数のサブワードドライバの各々は、第１導電形の
第１MOSトランジスタと、第２導電形の第２MOSトランジ
スタとを含んで構成され、前記第１MOSトランジスタのゲート電極のゲート酸化膜
に接する領域を形成する材料と、前記１MOSトランジス
タのゲート電極を駆動する回路に含まれる第１導電形の
MOSトランジスタのゲート電極のゲート酸化膜に接する
領域を形成する材料とは互いに異なることを特長とする
半導体装置。
【請求項１９】請求項１８に記載の半導体装置におい
て、前記第１MOSトランジスタのゲート電極のゲート酸化膜
に接する領域を形成する材料は、アクセプタがドープさ
れたシリコンであり、前記第１MOSトランジスタのゲート電極を駆動する回路
に含まれる第１導電形のMOSトランジスタのゲート電極
のゲート酸化膜に接する領域を形成する材料は、ドナー
がドープされたシリコンであることを特長とする半導体
装置。
【請求項２０】請求項１６から１９の何れかに記載の半
導体装置において、前記複数のサブワードドライバの各々は、さらに第１導
電形の第３MOSトランジスタを含み、前記第３MOSトランジスタのゲート電極は、前記第１MOS
トランジスタのゲート電極と同じ材料で構成されること
を特長とする半導体装置。
【請求項２１】請求項２０に記載の半導体装置におい
て、前記第２MOSトランジスタのゲート電極と前記第３M
OSトランジスタのゲート電極は接続されていることを特
長とする半導体装置。
【請求項２２】請求項２１に記載の半導体装置におい
て、前記第１MOSトランジスタのゲート電極と前記第３M
OSトランジスタのゲート電極は前記メインワード線に接
続されていることを特長とする半導体装置。
【請求項２３】請求項１から２２のいずれかに記載の半
導体装置において、前記第１導電形はＮ形であり、前記
第２導電形はＰ形であることを特長とする半導体装置。
【請求項２４】請求項１から２３のいずれかに記載の半
導体装置において、前記複数のメモリセルの各々は、ゲートが前記サブワー
ド線に接続されソースまたはドレインの何れかが前記デ
ータ線に接続されたMOSトランジスタと蓄積容量とを含
むダイナミック形メモリセルであることを特長とする半
導体装置。