KR20000045361A - 워드라인 구동장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 워드라인 구동장치에 관한 것으로, 단일 출력라인 배선구조를 갖는 메인 워드라인을 거쳐 로오디코더의 출력신호를 전달받아 서브 워드라인의 인에이블여부를 제어하는 씨모스 분산형 서브 워드라인 드라이버와, 제어신호 공급배선을 통해 부스팅신호의 반전신호를 전달받아 상기 서브 워드라인 전위의 보조 풀-다운기능을 수행하는 보조 풀-다운 드라이버를 구비하므로써, 고전압 전달효율을 높이면서 신호지연을 방지하여 액세스 타임을 대폭 향상시킨 워드라인 구동장치에 관한 것이다.

Description

워드라인 구동장치
본 발명은 반도체 메모리장치의 워드라인 구동장치에 관한 것으로, 특히 금속 배선구조를 갖는 로우디코더의 단일 출력라인을 사용하여 서브 워드라인을 구동하므로써 신호지연을 방지하고, 씨모스형 분산구조의 서브 워드라인 드라이버를 사용하여 서브 워드라인 구동 고전압의 전달효율을 향상시킨 워드라인 구동장치에 관한 것이다.
도 1 은 종래기술에 따른 워드라인 구동장치의 회로 구성도를 나타낸 것으로, 서브 워드라인 구동부(200)를 동작제어를 위해 어드레스 조합신호를 입력받아 이를 디코딩하는 디코딩부(100)와, 상기 디코딩부(100)의 출력신호(/mwl)에 따라 서브 워드라인의 인에이블여부를 제어하는 서브 워드라인 구동부(200)로 구성된다.
상기 디코딩부(100)는 전원전압(Vcc) 인가단과 노드(N1) 사이에 연결되며, 프리차지 제어신호(/xdp)가 게이트단으로 인가되는 제1 PMOS 트랜지스터(MP1)와; 상기 노드(N1)와 접지단 사이에 직렬연결되며, 각각의 게이트단으로 로오 어드레스(ax23, ax45, ax67)가 인가되는 다수개의 NMOS 트랜지스터(MN1∼MN3)와; 상기 노드(N1)의 전위를 반전시켜 풀-업 제어신호(pu) 로 출력하는 제1 인버터(I1)와; 상기 제1 인버터(I1)의 출력신호가 게이트단으로 피드백되어 인가되며, 전원전압(Vcc)인가단과 상기 노드(N1)사이에 상기 제1 PMOS 트랜지스터(MP1)와 상호병렬로 연결된 제2 PMOS 트랜지스터(MP2)와; 상기 제1 인버터(I1)의 출력신호를 반전시켜 풀-다운 제어신호(pd)로 출력하는 제2 인버터(I2)로 구성된다.
그리고, 상기 서브 워드라인 구동부(200)는 부스팅신호(pxi) 인가단과 서브 서브 워드라인(SWL) 사이에 연결되며, 전원전압(Vcc)이 게이트단으로 인가되는 NMOS 트랜지스터(MN4)를 매개로 상기 풀-업 제어신호(pu)가 게이트단으로 인가되는 풀-업 드라이버로서의 NMOS 트랜지스터(MN5)와; 상기 서브 워드라인(SWL)과 접지단 사이에 연결되며 상기 풀-다운 제어신호(pd)가 게이트단으로 인가되는 풀-다운 드라이버로서의 NMOS 트랜지스터(MN6)로 구성된다.
상기 구성을 갖는 종래에 사용된 워드라인 구동장치의 동작을 간단히 살펴보면, 초기에 '로우레벨'의 프리차지신호(/xdp)가 인가되어 제1 PMOS 트랜지스터(MP1)가 턴-온되면서 상기 노드(N1)에 전원전압(Vcc)수준의 '하이레벨신호'가 걸리게 된다.
이후, 상기 노드(N1)에 유지되던 '하이레벨'신호는 제1 인버터(I1)를 거쳐 반전되어 상기 서브 워드라인 구동부(200)를 동작시키는 '로우레벨'의 풀업 제어신호(pu)를 출력하게 된다.
또한, 제2 인버터(I2)를 거쳐 '하이레벨'의 풀다운 제어신호(pd)도 출력된다.
한편, 상기 제1 인버터(I1)의 출력신호인 풀업 제어신호(pu)는 제2 PMOS 트랜지스터(MP2)의 게이트로 인가되어 이를 턴-온시켜 프리차지시 노드(N1)의 전위를 빠르게 '하이레벨'로 프리차지하게 된다.
이후, 상기 풀업 제어호(pu)와 풀다운 제어신호(pd)는 서브 워드라인 구동부(200)로 입력되는데, 상기 풀업 제어신호(pu)는 전원전위(Vcc)에 의해 턴-온된 제4 NMOS 트랜지스터(MN4)를 통해 제5 NMOS 트랜지스터(MN5)의 게이트로 인가되고, 상기 풀다운 제어신호(pd)는 제6 NMOS 트랜지스터(MN6)의 게이트로 각각 인가된다.
이는 상기 제5 NMOS 트랜지스터(MN5)를 턴-오프시키고, 제6 NMOS 트랜지스터(MN6)를 턴-온시켜, 패스 트랜지스터의 게이트에 연결되는 서브 워드라인은 접지전위(Vss)인 로우레벨의 전위를 갖게 된다.
이후, 칩의 어드레스 핀을 통해 외부 어드레스(ax23, ax45, ax67)가 인가되면 상기 노드(N1)의 전위는 '로우레벨'로 천이된다.
즉, 해당 셀을 선택하기 위한 '하이레벨'의 어드레스 조합신호(ax23, ax45, ax67)가 인가되어 직렬접속된 제1 내지 제3 NMOS 트랜지스터(MN1∼MN3)를 턴-온시켜 주므로써 상기 노드(N1)의 전위는 '하이레벨'에서 '로우레벨'로 천이된다.
한편, 프리차지신호(/xdp)는 초기의 프리차지이후, '로우레벨'에서 '하이레벨'로 디스에이블(Disable)되므로, 이때 제1 PMOS 트랜지스터(MP1)는 턴-오프상태에 있게된다.
이후, 상기 노드(N1)의 로우전위는 제1 인버터(I1)에 의해 반전되어 풀업제어신호(pu)는 하이레벨로 전환되고, 풀다운 제어신호(pd)는 제2 인버터(I2)에 의해 '로우레벨'로 전환된다.
한편, 하이레벨의 풀업 제어신호(pu)는 제2 PMOS 트랜지스터(MP2)의 게이트로 인가되므로 제2 PMOS 트랜지스터(MP2)가 턴-오프되어 전원전압(Vcc)이 더이상 노드(N1)로 공급되지 않는다.
이후, 상기 디코딩부(100)의 출력신호인 풀업 제어신호(pu)와 풀다운 제어신호(pd)는 서브 워드라인 구동부(200)로 입력되어 제5 NMOS 트랜지스터(MN5)를 턴-온시키고, 제6 NMOS 트랜지스터(MN6)를 턴-오프시켜 서브 워드라인에는 부스팅신호(pxi) 레벨의 고전압이 출력된다.
결국, 지정 어드레스에 해당되는 셀에 저장된 데이터는 리드동작시 턴-온된 패스 트랜지스터를 통해 비트라인(BL, /BL)과 데이터 버스라인(DB, /DB)을 거쳐 외부로 출력되고, 라이트동작시 패스 트랜지스터를 통해 데이터 저장노드(Data Storage Node)에 저장이 된다.
상기한 동작에 의해 워드라인을 구동하게 되는 종래회로의 문제점은 다음과 같다.
첫째, 금속배선으로 이루어진 디코딩부(100)의 출력라인이 두 개(pu신호 출력단과 pd신호 출력단)인 관계로 배선의 간격이 작기 때문에 폭이 좁아져, 출력라인에서의 신호지연이 크게 발생된다.
둘째, 서브 워드라인 구동부(200)의 풀업 드라이버로 NMOS트랜지스터(MN5)를 사용함에 따라 발생되는 전압강하(Voltage Drop)로 인해 서브 워드라인의 인에이블시 서브 워드라인 구동 고전압(pxi)이 충분히 전달되지 못하게 된다.
즉, 상기 제5 NMOS 트랜지스터(MN5)의 드레인 단자로 인가된 서브 워드라인 구동 고전압(pxi)에서 트랜지스터가 가지고 있는 문턱전압(Vt) 만큼의 전압강하가 발생되어 서브 워드라인에는 pxi 신호 전위-Vt의 전압만이 걸리게 되어 워드라인을 구동하게 된다.
이는 결국 디램과 같이 셀 리프레쉬(refresh)가 요구되는 메모리소자에 있어서 패스 트랜지스터의 턴-온폭을 작게 만들어 충분한 데이터의 재저장(Restore)이 이루어지지 못하는 문제가 발생된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 한 개의 금속배선을 사용하여 메인 워드라인 출력신호의 신호지연을 방지하고 씨모스(CMOS)형 트랜지스터를 사용하므로써 서브 워드라인 구동 고전압의 전달효율을 향상시키도록 한 워드라인 구동장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 워드라인 구동장치는 단일 금속배선을 사용하여 로오디코더의 출력신호를 전달하는 메인 워드라인과;
각 셀블럭에 씨모스구조로 분산배치되며, 상기 메인 워드라인을 통해 전달받은 로오디코더의 출력신호에 따라 복수의 서브 워드라인의 인에이블여부를 제어하는 서브 워드라인 드라이버와;
상기 서브 워드라인 드라이버의 소오스단으로 인가되는 부스팅신호의 반전신호를 입력받아 전달하는 제어신호 공급배선과;
상기 복수의 서브 워드라인과 접지단 사이에 각각 연결되며, 상기 제어신호 공급배선을 통해 인가되는 부스팅신호의 반전신호에 의해 선택적으로 인에이블되는 보조 풀-다운 드라이버를 구비하는 것을 특징으로 한다.
도 1 은 종래기술에 따른 워드라인 구동장치의 회로 구성도
도 2 는 본 발명의 실시예에 따른 워드라인 구동장치를 나타낸 회로 구성도
도 3 은 도 2 에 도시된 워드라인 구동장치의 배선구조를 나타낸 개략도
〈도면의 주요부분에 대한 부호의 설명〉
100, 300: 디코딩부 200: 서브 워드라인 구동부
400: 씨모스 서브 워드라인 구동부 SWL0∼SWL3: 서브 워드라인
/mwl<0>: 메인 워드라인 출력신호 pxi<0∼3>, /pxi<0∼3>: 부스팅신호
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명에서 제안한 워드라인 구동회로에 대한 구성 및 동작관계를 상세히 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 워드라인 구동장치를 나타낸 회로 구성도로, 단일 출력라인 배선구조를 갖고 외부입력 어드레스신호(ax23, ax45, ax678)의 디코딩에 의해 메인 워드라인 출력신호(mwl)를 발생시키는 디코딩수단(300)과; 각 셀블럭에 씨모스구조로 분산배치되며, 상기 메인 워드라인 출력신호(mwl)에 따라 복수의 서브 워드라인(SWL_0∼SWL_3)의 인에이블여부를 제어하는 서브 워드라인 구동수단(400)을 구비하여 구성된다.
상기 디코딩수단(300)은 게이트단으로 프리차지신호(/xdp)가 인가되고 고전압(Vpp) 인가단과 제1 노드(N1) 사이에 접속되는 제1 PMOS 트랜지스터(MP1)와; 상기 제1 노드(N1)와 접지단(Vss) 사이에 직렬접속되며 게이트단으로 로오 어드레스 조합신호(ax23, ax45, ax678)가 각각 인가되는 제1 내지 제3 NMOS 트랜지스터(MN1∼MN3)와; 상기 제1 노드(N1)의 전위를 반전시켜 제2 노드(N2)로 전달하는 제1 인버터(I1)와; 상기 제2 노드(N2)의 전위가 게이트단으로 피드백되며 상기 제1 PMOS 트랜지스터(MP1)와 병렬접속되는 제2 PMOS 트랜지스터(MP2)와; 상기 제2 노드(N2)의 전위를 반전시켜 메인 워드라인 출력신호(/mwl<0>)를 발생시키는 제2 인버터(I2)로 구성된다.
또한, 상기 서브 워드라인 구동수단(400)은 각각의 부스팅신호(pxi<0>∼pxi<3>) 인가단과 각각의 서브 워드라인(SWL_0∼SWL_3) 사이에 연결되며, 상기 메인 워드라인 출력신호(/mwl<0>)에 따라 선택적으로 턴-온되는 풀-업 드라이버로서의 PMOS 트랜지스터(MP3∼MP6)와; 상기 각각의 서브 워드라인(SWL_0∼SWL_3)과 접지단 사이에 상호병렬로 연결되며, 상기 메인 워드라인 출력신호(/mwl<0>)와 상기 부스팅신호의 반전신호(/pxi<0>∼/pxi<3>)에 의해 선택적으로 턴-온되는 제1 및 제2 풀-다운 드라이버로서의 다수개의 NMOS 트랜지스터(MN4∼MN11)로 구성된다.
도 3 은 도 2 에 도시된 워드라인 구동장치의 배선구조를 나타낸 개략도로, 단일 금속 배선구조로 이루어져 로오디코더(31)의 출력신호(/mwl<0>)를 전달하는 메인 워드라인(MWL_0)과; 각 셀블럭에 씨모스구조로 분산배치되는 서브 워드라인 드라이버내 풀-업 드라이버의 소오스단으로 인가되는 부스팅신호(pxi<0>∼pxi<3>) 공급배선과; 상기 부스팅신호의 반전신호(/pxi<0>∼/pxi<3>)를 입력받아 상기 보조 플-다운 드라이버로 전달하는 제어신호 공급배선을 나타낸다.
이하, 상기 구성 및 배선구조를 갖는 본 발명에 따른 워드라인 구동장치의 동작을 자세히 설명하기로 한다.
초기에 로우레벨의 프리차지신호(/xdp)가 인가되면 제1 PMOS 트랜지스터(MP1)가 턴-온되어, 제1 노드(N1)는 전원전압(Vcc)수준의 '하이레벨'전위을 갖는다.
이후, 상기 제1 노드(N1)의 하이전위는 제1 인버터(I1)에 의해 반전되어, 후단의 제2 노드(N2)에는 '로우레벨'전위가 걸리게 된다.
그리고, 상기 제2 노드(N2)의 '로우레벨'전위는 제2 인버터(I2)에 의해 반전되어 후단의 서브 워드라인 구동수단(400)를 동작시키는 '하이레벨'전위의 메인 워드라인 출력신호(/mwl<0>)를 발생시킨다.
한편, 상기 제2 노드(N2)의 '로우레벨'전위는 제2 PMOS 트랜지스터(MP2)의 게이트로 인가되어 이를 턴-온시켜주므로써 프리차지시 제1 노드(N1)의 전위를 빠르게 하이레벨로 프리차지시키게 된다.
이후, 상기 메인 워드라인 출력신호(/mwl<0>)는 후단의 서브 워드라인 구동수단(400)으로 입력되어 제3 내지 제6 PMOS 트랜지스터(MP3∼MP6)를 턴-오프시키고 제4 내지 제11 NMOS 트랜지스터(MN4∼MN11를 턴-온시켜주므로써 서브 워드라인(SWL_0∼SWL_3)을 디스에이블상태로 만든다.
이후, 칩의 어드레스 핀을 통해 외부 어드레스신호(ax23, ax45, ax678)가 인가되면 상기 제1 노드(N1)의 전위는 '로우레벨' 전위로 천이된다.
즉, 해당 셀을 선택하기 위한 '하이레벨'전위의 어드레스 조합신호(ax23, ax45, ax67)가 인가되어 직렬접속된 제1 내지 제3 NMOS 트랜지스터(MN1∼MN3)가 턴-온되므로써 상기 제1 노드(N1)는 '하이레벨'에서 '로우레벨'로 천이된다.
한편, 프리차지신호(/xdp)는 초기의 프리차지이후에는 '로우레벨'에서 '하이레벨'로 디스에이블(Disable)되기때문에, 이때 제1 PMOS 트랜지스터(MP1)는 턴-오프상태에 있게된다.
이후, 상기 제1 노드(N1)의 '로우레벨'전위는 제1 인버터(I1)에 의해 반전되어 제2 노드(N2)는 '하이레벨'전위로 천이된다.
상기 제2 노드(N2)의 '하이레벨'전위는 제2 인버터(I2)에 의해 반전되어 '로우레벨'의 메인 워드라인 출력신호(/mwl<0>)를 출력하고, 동시에 제2 PMOS 트랜지스터(MP2)의 게이트단로 인가되어 제2 PMOS 트랜지스터(MP2)가 턴-오프되면서 더이상 전원전압(Vcc)은 상기 제1 노드(N1)로 전달되지 않게 된다.
이후, 상기 메인 워드라인 출력신호(/mwl<0>)는 씨모스구조의 서브 워드라인 구동수단(400)으로 입력되어 제3 내지 제6 PMOS 트랜지스터(MP3∼MP6)를 턴-온시키고 동시에 제4 내지 제11 NMOS 트랜지스터(MN4∼MN11)를 턴-오프시킨다.
결국, 각각의 서브 워드라인(SWL_0∼SWL_3)에는 상기 제3 내지 제6 PMOS 트랜지스터(MP3 ∼MP6)를 통해 서브 워드라인 구동 고전압인 부스팅신호(pxi<0>∼pxi<3>)의 고전위가 전압손실없이 그대로 전달되면서 각각의 서브 워드라인은 동시에 인에이블되게 된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 워드라인 구동장치에 의하면, 씨모스사용에 의해 고전압 전달효율을 높일 수 있는 매우 뛰어난 효과가 있다.
또한, 한 개의 금속배선으로 출력라인을 배치하므로써 신호지연을 방지할 수 있게되어 액세스 타임을 크게 향상시킬 수 있게 되는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 반도체 메모리 장치에 있어서,
    단일 금속배선을 사용하여 로오디코더의 출력신호를 전달하는 메인 워드라인과;
    각 셀블럭에 씨모스구조로 분산배치되며, 상기 메인 워드라인을 통해 전달받은 로오디코더의 출력신호에 따라 복수의 서브 워드라인의 인에이블여부를 제어하는 서브 워드라인 드라이버와;
    상기 서브 워드라인 드라이버의 소오스단으로 인가되는 부스팅신호의 반전신호를 입력받아 전달하는 제어신호 공급배선과;
    상기 복수의 서브 워드라인과 접지단 사이에 각각 연결되며, 상기 제어신호 공급배선을 통해 인가되는 부스팅신호의 반전신호에 의해 선택적으로 인에이블되는 보조 풀-다운 드라이버를 구비하는 것을 특징으로 하는 워드라인 구동장치.
  2. 제 1 항에 있어서,
    상기 보조 풀-다운 드라이버는 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 워드라인 구동장치.
KR1019980061919A 1998-12-30 1998-12-30 워드라인 구동장치 KR20000045361A (ko)

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