JP2833535B2 - 半導体記憶回路のワード線駆動回路 - Google Patents
半導体記憶回路のワード線駆動回路Info
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- JP2833535B2 JP2833535B2 JP7228451A JP22845195A JP2833535B2 JP 2833535 B2 JP2833535 B2 JP 2833535B2 JP 7228451 A JP7228451 A JP 7228451A JP 22845195 A JP22845195 A JP 22845195A JP 2833535 B2 JP2833535 B2 JP 2833535B2
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Description
【０００１】
【発明の属する技術分野】本発明はワード線駆動回路に
関し、特に半導体記憶回路の電源電圧を昇圧した昇圧電
圧を動作電源とし活性化信号に応答して行アドレス信号
に従って前記半導体記憶回路のワード線を駆動制御する
ワード線駆動回路に関するものである。
関し、特に半導体記憶回路の電源電圧を昇圧した昇圧電
圧を動作電源とし活性化信号に応答して行アドレス信号
に従って前記半導体記憶回路のワード線を駆動制御する
ワード線駆動回路に関するものである。
【０００２】
【従来の技術】近年、半導体記憶回路はユーザサイドに
よる低電圧動作化の要求が増えてきており、スタティッ
ク型ランダムアクセスメモリ（ＳＲＡＭ）においても同
様である。従来のＳＲＡＭの場合、低電圧動作を決定し
ているのは、主にメモリセルであり、図２にその一般的
な高抵抗負荷型のＳＲＡＭのメモリセル回路例を示す。
よる低電圧動作化の要求が増えてきており、スタティッ
ク型ランダムアクセスメモリ（ＳＲＡＭ）においても同
様である。従来のＳＲＡＭの場合、低電圧動作を決定し
ているのは、主にメモリセルであり、図２にその一般的
な高抵抗負荷型のＳＲＡＭのメモリセル回路例を示す。
【０００３】図２に示す如く、ＳＲＡＭのメモリセル４
は、高抵抗Ｒ１及びＮチャンネルＭＯＳトランジスタＱ
N1と、高抵抗Ｒ２及びＮチャンネルＭＯＳトランジスタ
ＱN2とによる一対のインバータ回路をフリップフロップ
構成に接続し、これ等一対のインバータ回路の入出力接
点を一対のビット線Ｄ及び反転Ｄに、トランスファゲー
トであるＮチャンネルＭＯＳトランジスタＱN7，ＱN8を
介して夫々接続するようになっている。
は、高抵抗Ｒ１及びＮチャンネルＭＯＳトランジスタＱ
N1と、高抵抗Ｒ２及びＮチャンネルＭＯＳトランジスタ
ＱN2とによる一対のインバータ回路をフリップフロップ
構成に接続し、これ等一対のインバータ回路の入出力接
点を一対のビット線Ｄ及び反転Ｄに、トランスファゲー
トであるＮチャンネルＭＯＳトランジスタＱN7，ＱN8を
介して夫々接続するようになっている。
【０００４】そして、一対のトランスファゲートトラン
ジスタＱN7，ＱN8の両ゲートに共通ワード線Ｗを接続し
て、ＳＲＡＭのメモリセル４が構成されている。
ジスタＱN7，ＱN8の両ゲートに共通ワード線Ｗを接続し
て、ＳＲＡＭのメモリセル４が構成されている。
【０００５】この様な回路の構成において、メモリセル
４へのデータの書込み直後のハイレベル（論理１レベ
ル）は、トランスファゲートトランジスタＱN7，ＱN8の
閾値ＶT 分だけ電源電圧ＶCCより降圧したレベル（ＶCC
−ＶT)となるために、電源電圧ＶCCが低くなればなる程
メモリセル４への書込み直後のハイレベルが低くなる。
従って、メモリセル４への書込み直後は、セル情報が低
くなってリード動作ができず、その結果、低電圧動作の
阻止要因となっている。
４へのデータの書込み直後のハイレベル（論理１レベ
ル）は、トランスファゲートトランジスタＱN7，ＱN8の
閾値ＶT 分だけ電源電圧ＶCCより降圧したレベル（ＶCC
−ＶT)となるために、電源電圧ＶCCが低くなればなる程
メモリセル４への書込み直後のハイレベルが低くなる。
従って、メモリセル４への書込み直後は、セル情報が低
くなってリード動作ができず、その結果、低電圧動作の
阻止要因となっている。
【０００６】すなわち、メモリセルの低電圧側での書込
み動作マージンが悪いために、低電圧動作ができないこ
とになる。ここで、低電圧時、メモリセルの書込みデー
タのハイレベルを高くするために、ＭＯＳトランジスタ
の閾値ＶT を低くすることや、いわゆるセルレシオを変
更する等の対策案がある。しかしながら、これ等対策で
は、逆に高電圧側でのメモリセルの動作マージンが悪化
する等のデメリットが生じることになる。
み動作マージンが悪いために、低電圧動作ができないこ
とになる。ここで、低電圧時、メモリセルの書込みデー
タのハイレベルを高くするために、ＭＯＳトランジスタ
の閾値ＶT を低くすることや、いわゆるセルレシオを変
更する等の対策案がある。しかしながら、これ等対策で
は、逆に高電圧側でのメモリセルの動作マージンが悪化
する等のデメリットが生じることになる。
【０００７】そこで、低電圧動作対策として考え出され
た方法として、トランスファゲートトランジスタのゲー
ト駆動のためのワード線Ｗを、電源電圧ＶCCよりも高い
ＶCC＋ＶT に昇圧する様にし、メモリセルのハイレベル
をＶCCと同じレベルとして書込む方法がある。
た方法として、トランスファゲートトランジスタのゲー
ト駆動のためのワード線Ｗを、電源電圧ＶCCよりも高い
ＶCC＋ＶT に昇圧する様にし、メモリセルのハイレベル
をＶCCと同じレベルとして書込む方法がある。
【０００８】この方法によれば、メモリセルの高電圧側
での動作マージンを悪化させることなく、低電圧動作マ
ージンを改善することができ、低電圧動作が可能とな
る。この方法をワード線昇圧回路方式と称する。
での動作マージンを悪化させることなく、低電圧動作マ
ージンを改善することができ、低電圧動作が可能とな
る。この方法をワード線昇圧回路方式と称する。
【０００９】ここで、このワード線昇圧回路方式のワー
ド線駆動回路について図３を用いて説明する。図３にお
いて、ワード線駆動回路５は昇圧電圧発生回路１による
昇圧電圧（ＶCC＋ＶT ）により動作するものであり、行
デコーダ回路３の出力に従ってワード線Ｗを駆動制御す
るものである。
ド線駆動回路について図３を用いて説明する。図３にお
いて、ワード線駆動回路５は昇圧電圧発生回路１による
昇圧電圧（ＶCC＋ＶT ）により動作するものであり、行
デコーダ回路３の出力に従ってワード線Ｗを駆動制御す
るものである。
【００１０】行デコーダ回路３はナンドゲートＮＡＮＤ
からなり、行アドレス信号Ａn 〜Ａnmが全てハイレベル
となったときに、ローレベルの信号を生成してワード線
駆動回路５へ供給する。
からなり、行アドレス信号Ａn 〜Ａnmが全てハイレベル
となったときに、ローレベルの信号を生成してワード線
駆動回路５へ供給する。
【００１１】ワード線駆動回路５は活性化信号ＸＥＳが
ハイレベル、非活性化信号（反転ＸＥＳ）がローレベル
のときに、活性化されて、行デコーダ回路３のローレベ
ルの出力を反転増幅して、（ＶCC＋ＶT ）のハイレベル
へワード線Ｗを駆動するものである。
ハイレベル、非活性化信号（反転ＸＥＳ）がローレベル
のときに、活性化されて、行デコーダ回路３のローレベ
ルの出力を反転増幅して、（ＶCC＋ＶT ）のハイレベル
へワード線Ｗを駆動するものである。
【００１２】ワード線駆動回路５の構成について説明す
る。昇圧電圧発生回路１の出力電圧（ＶCC＋ＶT ）とワ
ード線Ｗとの間に、ＰチャンネルＭＯＳトランジスタＱ
P2が設けられており、そのゲートは回路節点Ａに接続さ
れている。このトランジスタはワード線Ｗを選択状態に
駆動する駆動トランジスタである。
る。昇圧電圧発生回路１の出力電圧（ＶCC＋ＶT ）とワ
ード線Ｗとの間に、ＰチャンネルＭＯＳトランジスタＱ
P2が設けられており、そのゲートは回路節点Ａに接続さ
れている。このトランジスタはワード線Ｗを選択状態に
駆動する駆動トランジスタである。
【００１３】ワード線Ｗとアースとの間に、Ｎチャンネ
ルＭＯＳトランジスタＱN5が設けられており、そのゲー
トには非活性化信号が印加されている。このトランジス
タはワード線Ｗを非選択状態にリセットするリセットト
ランジスタである。
ルＭＯＳトランジスタＱN5が設けられており、そのゲー
トには非活性化信号が印加されている。このトランジス
タはワード線Ｗを非選択状態にリセットするリセットト
ランジスタである。
【００１４】昇圧電圧発生回路の出力電圧と回路節点Ａ
との間に、ＰチャンネルＭＯＳトランジスタＱP1が設け
られており、そのゲートにはワード線Ｗが接続されてい
る。
との間に、ＰチャンネルＭＯＳトランジスタＱP1が設け
られており、そのゲートにはワード線Ｗが接続されてい
る。
【００１５】回路節点Ａと行デコーダ回路３の出力との
間には、ＮチャンネルＭＯＳトランジスタＱN3が設けら
れており、そのゲートには活性化信号ＸＥＳが供給され
ている。
間には、ＮチャンネルＭＯＳトランジスタＱN3が設けら
れており、そのゲートには活性化信号ＸＥＳが供給され
ている。
【００１６】トランジスタＱN5に並列にＮチャンネルト
ランジスタＱN4が設けられており、そのゲートには行デ
コーダ回路３の出力が印加されている。
ランジスタＱN4が設けられており、そのゲートには行デ
コーダ回路３の出力が印加されている。
【００１７】かかる構成において、活性化信号ＸＥＳが
ハイレベルにあって、かつアドレス信号Ａn 〜Ａnmが全
てハイレベルになると、ナンドゲートＮＡＮＤの出力が
ローレベルとなり、回路節点Ａがローレベルになる。こ
れにより、トランジスタＱP2がオンとなってワード線Ｗ
に昇圧電圧発生回路１による昇圧電圧（ＶCC＋ＶT ）が
供給されてワード線がハイレベルに駆動されることにな
る。
ハイレベルにあって、かつアドレス信号Ａn 〜Ａnmが全
てハイレベルになると、ナンドゲートＮＡＮＤの出力が
ローレベルとなり、回路節点Ａがローレベルになる。こ
れにより、トランジスタＱP2がオンとなってワード線Ｗ
に昇圧電圧発生回路１による昇圧電圧（ＶCC＋ＶT ）が
供給されてワード線がハイレベルに駆動されることにな
る。
【００１８】このとき、非活性化信号は当然にローレベ
ルであるから、トランジスタＱN5はオフであり、またナ
ンドゲートＮＡＮＤの出力もローレベルであるから、ト
ランジスタＱN4もオフとなっている。
ルであるから、トランジスタＱN5はオフであり、またナ
ンドゲートＮＡＮＤの出力もローレベルであるから、ト
ランジスタＱN4もオフとなっている。
【００１９】ワード線の駆動を行わない場合には、活性
化信号ＸＥＳはローレベルに、その反転信号である非活
性化信号はハイレベルとなり、トランジスタＱN5がオン
となり、ワード線Ｗはローレベルとなって非活性状態と
なる。このとき、トランジスタＱN3はオフになっている
ので、回路節点ＡはオントランジスタＱP1の作用により
（ＶCC＋ＶT ）となり、そのために、トランジスタＱP2
はオフとなる。
化信号ＸＥＳはローレベルに、その反転信号である非活
性化信号はハイレベルとなり、トランジスタＱN5がオン
となり、ワード線Ｗはローレベルとなって非活性状態と
なる。このとき、トランジスタＱN3はオフになっている
ので、回路節点ＡはオントランジスタＱP1の作用により
（ＶCC＋ＶT ）となり、そのために、トランジスタＱP2
はオフとなる。
【００２０】このとき、ワード線Ｗがローレベルになる
条件を考える。ワード線Ｗをハイレベルからローレベル
にする直前は、トランジスタＱP2がオンしているため
に、トランジスタＱP2とトランジスタＱN5とのサイズレ
シオが重要となってくる。すなわち、ワード線をハイレ
ベルからローレベルにするには、トランジスタＱP2に対
してトランジスタＱN5のサイズを十分大きくして、トラ
ンジスタＱP1をオンさせる迄ワード線Ｗのレベルをロー
へ下げる必要がある。
条件を考える。ワード線Ｗをハイレベルからローレベル
にする直前は、トランジスタＱP2がオンしているため
に、トランジスタＱP2とトランジスタＱN5とのサイズレ
シオが重要となってくる。すなわち、ワード線をハイレ
ベルからローレベルにするには、トランジスタＱP2に対
してトランジスタＱN5のサイズを十分大きくして、トラ
ンジスタＱP1をオンさせる迄ワード線Ｗのレベルをロー
へ下げる必要がある。
【００２１】このことにより、トランジスタＱP1がオン
になり、節点Ａのノードが（ＶCC＋ＶT ）になること
で、トランジスタＱP2がオフとなってワード線Ｗがロー
レベルとなり得ることになる。
になり、節点Ａのノードが（ＶCC＋ＶT ）になること
で、トランジスタＱP2がオフとなってワード線Ｗがロー
レベルとなり得ることになる。
【００２２】トランジスタＱP2とＱN5とのサイズレシオ
をゲート幅で考えると、例えばトランジスタＱP2のゲー
ト幅に対してトランジスタＱN5のゲート幅は約２．５倍
以上とする必要が生じる。
をゲート幅で考えると、例えばトランジスタＱP2のゲー
ト幅に対してトランジスタＱN5のゲート幅は約２．５倍
以上とする必要が生じる。
【００２３】
【発明が解決しようとする課題】この様なワード線駆動
回路では、メモリアクセススピードを高速化するために
は、トランジスタＱP2の駆動能力を大きくしてワード線
Ｗのハイレベルへの立上がりを高速化する必要がある。
そのためには、このトランジスタＱP2のサイズを大きく
設定する必要がある。
回路では、メモリアクセススピードを高速化するために
は、トランジスタＱP2の駆動能力を大きくしてワード線
Ｗのハイレベルへの立上がりを高速化する必要がある。
そのためには、このトランジスタＱP2のサイズを大きく
設定する必要がある。
【００２４】このトランジスタＱP2を大きくすればする
程、今度は逆にワード線Ｗの立下げを行う場合のトラン
ジスタＱN5のサイズを、前述した如くトランジスタＱP2
に対して数倍に設定することが必要になる。
程、今度は逆にワード線Ｗの立下げを行う場合のトラン
ジスタＱN5のサイズを、前述した如くトランジスタＱP2
に対して数倍に設定することが必要になる。
【００２５】すなわち、アクセスの高速化を行おうとす
ると、ワード線駆動回路のサイズは非常に大きなものと
なってしまい、従って、従来のこの種のワード線駆動回
路では、集積度の点でトランジスタＱP2をある程度以上
大きくすることができず、よってアクセス高速化には限
界があるという欠点がある。
ると、ワード線駆動回路のサイズは非常に大きなものと
なってしまい、従って、従来のこの種のワード線駆動回
路では、集積度の点でトランジスタＱP2をある程度以上
大きくすることができず、よってアクセス高速化には限
界があるという欠点がある。
【００２６】本発明の目的は、アクセス高速化を図って
もＭＯＳトランジスタのサイズを大にする必要がない半
導体記憶回路のワード線駆動回路を提供することであ
る。
もＭＯＳトランジスタのサイズを大にする必要がない半
導体記憶回路のワード線駆動回路を提供することであ
る。
【００２７】
【００２８】
【課題を解決するための手段】 本発明によれば、 半導体
記憶回路の電源電圧を昇圧した昇圧電圧を動作電源とし
活性化信号に応答して行アドレス信号に従って前記半導
体記憶回路のワード線を駆動制御するワード線駆動回路
であって、前記昇圧電圧と前記ワード線との間に設けら
れ所定節点にゲートが接続された第１導電型の第１のＭ
ＯＳトランジスタと、前記ワード線と基準電位との間に
設けられゲートに前記活性化信号の逆相信号が供給され
た第２導電型の第２のＭＯＳトランジスタと、前記昇圧
電圧と前記所定節点との間に設けられゲートに前記ワー
ド線が接続された第１導電型の第３のＭＯＳトランジス
タと、前記所定節点と前記行アドレス信号のデコード信
号出力との間に設けられゲートに前記活性化信号が供給
された第２導電型の第４のＭＯＳトランジスタと、前記
第２のＭＯＳトランジスタと並列に設けられ前記デコー
ド信号出力がゲートに供給された第２導電型の第５のＭ
ＯＳトランジスタと、前記第３のＭＯＳトランジスタに
並列に設けられゲートに前記逆相信号が供給された第２
導電型の第６のＭＯＳトランジスタと、を有することを
特徴とするワード線駆動回路が得られる。
記憶回路の電源電圧を昇圧した昇圧電圧を動作電源とし
活性化信号に応答して行アドレス信号に従って前記半導
体記憶回路のワード線を駆動制御するワード線駆動回路
であって、前記昇圧電圧と前記ワード線との間に設けら
れ所定節点にゲートが接続された第１導電型の第１のＭ
ＯＳトランジスタと、前記ワード線と基準電位との間に
設けられゲートに前記活性化信号の逆相信号が供給され
た第２導電型の第２のＭＯＳトランジスタと、前記昇圧
電圧と前記所定節点との間に設けられゲートに前記ワー
ド線が接続された第１導電型の第３のＭＯＳトランジス
タと、前記所定節点と前記行アドレス信号のデコード信
号出力との間に設けられゲートに前記活性化信号が供給
された第２導電型の第４のＭＯＳトランジスタと、前記
第２のＭＯＳトランジスタと並列に設けられ前記デコー
ド信号出力がゲートに供給された第２導電型の第５のＭ
ＯＳトランジスタと、前記第３のＭＯＳトランジスタに
並列に設けられゲートに前記逆相信号が供給された第２
導電型の第６のＭＯＳトランジスタと、を有することを
特徴とするワード線駆動回路が得られる。
【００２９】
【発明の実施の形態】本発明の作用は次の如くである。
ワード線Ｗをハイレベル駆動するための駆動ＭＯＳトラ
ンジスタをすばやくオフさせるために、非活性化信号に
応答して、オンするＭＯＳトランジスタを設け、駆動ト
ランジスタのゲート電位を、当該オントランジスタによ
り直ちに当該駆動トランジスタがオフとなる電圧まで上
昇させる様にすることで、ワード線Ｗをローレベルにす
るためのＭＯＳトランジスタとのサイズレシオを大とす
る必要がなくなる。
ワード線Ｗをハイレベル駆動するための駆動ＭＯＳトラ
ンジスタをすばやくオフさせるために、非活性化信号に
応答して、オンするＭＯＳトランジスタを設け、駆動ト
ランジスタのゲート電位を、当該オントランジスタによ
り直ちに当該駆動トランジスタがオフとなる電圧まで上
昇させる様にすることで、ワード線Ｗをローレベルにす
るためのＭＯＳトランジスタとのサイズレシオを大とす
る必要がなくなる。
【００３０】以下に本発明の実施例について図面を用い
て説明する。
て説明する。
【００３１】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。図３の従来
例と異なる部分について述べると、Ｐチャンネルトラン
ジスタＱP1に並列にＮチャンネルトランジスタＱN6を設
け、このトランジスタＱN6のゲート活性化信号ＸＥＳと
は逆相の非活性化信号を印加するものである。他の構成
は図３の回路と同一であり、その説明は省略する。
３と同等部分は同一符号により示している。図３の従来
例と異なる部分について述べると、Ｐチャンネルトラン
ジスタＱP1に並列にＮチャンネルトランジスタＱN6を設
け、このトランジスタＱN6のゲート活性化信号ＸＥＳと
は逆相の非活性化信号を印加するものである。他の構成
は図３の回路と同一であり、その説明は省略する。
【００３２】かかる構成において、活性化信号ＸＥＳが
ハイレベルとなって回路が活性化されたときの動作は図
３の回路のそれと同じである。
ハイレベルとなって回路が活性化されたときの動作は図
３の回路のそれと同じである。
【００３３】次に、活性化信号ＸＥＳがローレベルとな
り非活性化されると、その反転信号はハイレベルとなる
ので、トランジスタＱN5及びＱN6がオンとなり、ワード
線Ｗはローレベルにリセットされて非選択状態になる。
り非活性化されると、その反転信号はハイレベルとなる
ので、トランジスタＱN5及びＱN6がオンとなり、ワード
線Ｗはローレベルにリセットされて非選択状態になる。
【００３４】この場合、トランジスタＱN6がオンとなる
点が図３の従来例と相違しており、このトランジスタＱ
N6のオンにより節点Ａすなわち、トランジスタＱP2のゲ
ートが（ＶCC−ＶT ）まで強制的上昇する。尚、このＶ
T はトランジスタＱN6の閾値である。従って、トランジ
スタＱP2がほとんどオフに近くなるので、トランジスタ
ＱN5のサイズを従来例より大としなくてもワード線を素
早くローレベルにリセットできることになるのである。
点が図３の従来例と相違しており、このトランジスタＱ
N6のオンにより節点Ａすなわち、トランジスタＱP2のゲ
ートが（ＶCC−ＶT ）まで強制的上昇する。尚、このＶ
T はトランジスタＱN6の閾値である。従って、トランジ
スタＱP2がほとんどオフに近くなるので、トランジスタ
ＱN5のサイズを従来例より大としなくてもワード線を素
早くローレベルにリセットできることになるのである。
【００３５】図１の実施例では、トランジスタＱN5のゲ
ート幅はトランジスタＱP5のゲート幅に対して約１．５
倍で良く、例えば、トランジスタＱP2のゲート幅を８μ
ｍとすると、トランジスタＱN5のそれは１２μｍで良い
が図３の例ではトランジスタＱN5は２０μｍとする必要
があり、リセットトランジスタＱN5のサイズだけでは、
８μｍも小さくすることができる。
ート幅はトランジスタＱP5のゲート幅に対して約１．５
倍で良く、例えば、トランジスタＱP2のゲート幅を８μ
ｍとすると、トランジスタＱN5のそれは１２μｍで良い
が図３の例ではトランジスタＱN5は２０μｍとする必要
があり、リセットトランジスタＱN5のサイズだけでは、
８μｍも小さくすることができる。
【００３６】尚、新たに付加したトランジスタＱN6のサ
イズは４μｍで良いために、実質的には４μｍのサイズ
縮小が図れるものである。実際には、トランジスタＱP2
のゲート幅を大に選定すればする程その効果は大となる
こと明らかである。
イズは４μｍで良いために、実質的には４μｍのサイズ
縮小が図れるものである。実際には、トランジスタＱP2
のゲート幅を大に選定すればする程その効果は大となる
こと明らかである。
【００３７】
【発明の効果】本発明によれば、アクセス高速化のため
に、ワード線駆動トランジスタのサイズを大としても、
ワード線リセットトランジスタのサイズを従来例よりも
小とすることができるので、高速性を維持して高集積化
に適したワード線駆動回路が得られるという効果があ
る。
に、ワード線駆動トランジスタのサイズを大としても、
ワード線リセットトランジスタのサイズを従来例よりも
小とすることができるので、高速性を維持して高集積化
に適したワード線駆動回路が得られるという効果があ
る。
【図１】本発明の実施例の回路図である。
【図２】一般的な高抵抗負荷型のＳＲＡＭのセルを示す
図である。
図である。
【図３】従来のワード線駆動回路を示す図である。
１ 昇圧電圧発生回路 ３ 行デコーダ回路 ４ メモリセル ５ ワード線駆動回路 ＱP1，ＱP2 Ｐチャンネルトランジスタ ＱN1〜ＱN6 Ｎチャンネルトランジスタ
Claims (3)
- 【請求項１】 半導体記憶回路の電源電圧を昇圧した昇
圧電圧を動作電源とし活性化信号に応答して行アドレス
信号に従って前記半導体記憶回路のワード線を駆動制御
するワード線駆動回路であって、 前記昇圧電圧と前記ワード線との間に設けられ所定節点
にゲートが接続された第１導電型の第１のＭＯＳトラン
ジスタと、 前記ワード線と基準電位との間に設けられゲートに前記
活性化信号の逆相信号が供給された第２導電型の第２の
ＭＯＳトランジスタと、 前記昇圧電圧と前記所定節点との間に設けられゲートに
前記ワード線が接続された第１導電型の第３のＭＯＳト
ランジスタと、 前記所定節点と前記行アドレス信号のデコード信号出力
との間に設けられゲートに前記活性化信号が供給された
第２導電型の第４のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタと並列に設けられ前記デ
コード信号出力がゲートに供給された第２導電型の第５
のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタに並列に設けられゲート
に前記逆相信号が供給された第２導電型の第６のＭＯＳ
トランジスタと、 を有することを特徴とするワード線駆動回路。 - 【請求項２】 前記第１の導電型はＰチャンネルであ
り、前記第２の導電型はＮチャンネルであることを特徴
とする請求項１記載のワード線駆動回路。 - 【請求項３】 前記半導体記憶回路はスタティック型メ
モリであり、これ等メモリと共に集積化されていること
を特徴とする請求項１，２いずれか記載のワード線駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228451A JP2833535B2 (ja) | 1995-09-06 | 1995-09-06 | 半導体記憶回路のワード線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228451A JP2833535B2 (ja) | 1995-09-06 | 1995-09-06 | 半導体記憶回路のワード線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973789A JPH0973789A (ja) | 1997-03-18 |
| JP2833535B2 true JP2833535B2 (ja) | 1998-12-09 |
Family
ID=16876705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7228451A Expired - Lifetime JP2833535B2 (ja) | 1995-09-06 | 1995-09-06 | 半導体記憶回路のワード線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833535B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001126473A (ja) | 1999-10-29 | 2001-05-11 | Oki Electric Ind Co Ltd | ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 |
| JP2003100076A (ja) * | 2001-09-26 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1995
- 1995-09-06 JP JP7228451A patent/JP2833535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0973789A (ja) | 1997-03-18 |
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