CN115482844A - 过程跟踪脉冲产生器 - Google Patents

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Abstract

本公开涉及一种过程跟踪脉冲产生器。提供系统和装置以用于跟踪由功率放大器产生的上拉电流，而不管PVT条件的变化如何。一种设备可包含为所述设备的组件供电的一或多个功率放大器、跟踪电路和脉冲产生电路。所述跟踪电路可包含放大器。此外，所述跟踪电路可包含上拉电流跟踪电路系统，所述上拉电流跟踪电路系统耦合到所述放大器且产生第一电流，所述第一电流跟踪由所述一或多个功率放大器产生的上拉电流。此外，所述脉冲产生电路可包含上拉电流产生器电路系统，其产生反映所述第一电流的第二电流。另外，所述脉冲产生电路还可包含脉冲产生器电路系统，所述脉冲产生器电路系统耦合到所述上拉电流产生器电路系统且产生脉冲以至少部分地基于所述第二电流来控制所述一或多个功率放大器的操作。

Description

过程跟踪脉冲产生器
技术领域
本公开大体上涉及功率放大器的领域，且更确切地说，涉及用于跟踪且控制在半导体装置中提供电荷的上拉晶体管的操作的技术。
背景技术
本部分旨在向读者介绍可能与以下描述和/或要求保护的本技术的各个方面相关的技术的各个方面。相信此论述有助于向读者提供背景信息以促进对本公开的各方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
电子装置，例如半导体装置、存储器芯片、微处理器芯片、图像芯片等等可包含基于所提供的电压和电流执行各种操作的电路系统。在一些例子中，经提供到电路系统的电流可能由于较高电流需求、芯片布局和其它因素而下降。可使用到外部电源的直接连接来满足此较高电流需求。然而，当启用外部电源路径的时间过长时，所提供的电流可能会过冲所需的电流且可能导致非所需的电气行为。
发明内容
本公开的一方面涉及一种设备，其包括：一或多个功率放大器，其经配置以为设备的组件供电；及跟踪电路系统，其包括：放大器；上拉电流跟踪电路系统，其耦合到放大器的输入端子，其中上拉电流跟踪电路系统经配置以产生第一电流，所述第一电流跟踪由一或多个功率放大器产生的上拉电流；及脉冲产生电路系统，其包括：上拉电流产生器电路系统，其耦合到放大器的输出，其中上拉电流产生器电路系统经配置以产生反映第一电流的第二电流；及脉冲产生器电路系统，其耦合到上拉电流产生器电路系统，其中脉冲产生器电路系统经配置以至少部分地基于第二电流来产生脉冲，以控制一或多个功率放大器的操作。
本公开的另一方面涉及一种用于跟踪上拉电流的电路系统，其包括：上拉电流跟踪电路系统，其经配置以产生跟踪功率放大器的晶体管的上拉电流的第一电流且经配置以基于晶体管的工艺、电压和温度(PVT)条件来跟踪上拉电流的变化；上拉电流产生器电路系统，其经配置以产生反映第一电流的第二电流；及本地脉冲产生器电路系统，其耦合到上拉电流产生器电路系统，其中本地脉冲产生器电路系统经配置以至少部分地基于第二电流来产生脉冲以控制功率放大器的操作。
本公开的又一方面涉及一种跟踪和脉冲产生电路，其包括：跟踪电路系统，其包括：上拉电流跟踪电路系统，其中上拉电流跟踪电路系统经配置以产生跟踪由一或多个功率放大器产生的上拉电流的第一电流；多个脉冲产生电路系统，每一脉冲产生电路系统包括：上拉电流产生器电路系统，其耦合到上拉电流跟踪电路系统，其中上拉电流产生器电路系统经配置以产生反映第一电流的对应的第二电流；及脉冲产生器电路系统，其耦合到上拉电流产生器电路系统，其中脉冲产生器电路系统经配置以至少部分地基于对应的第二电流来产生对应的脉冲，以控制一或多个功率放大器中的对应的功率放大器的操作。
附图说明
在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：
图1是根据本公开的一实施例的说明包含跟踪和脉冲产生电路的半导体装置的简化框图；
图2是根据本公开的一实施例的包含跟踪电路系统和脉冲产生电路系统的跟踪和脉冲产生电路的示意图；
图3是根据本公开的一实施例的跟踪电路系统和脉冲产生电路系统的另一示意图；
图4是根据本公开的一实施例的用于跟踪和脉冲产生电路的一实施例的比较器控制电路系统的示意图；且
图5是根据本公开的一实施例的半导体装置的功率放大器的示意图。
具体实施方式
下文将描述一或多个具体实施例。为了提供对这些实施例的简明描述，并未在说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的发展中，如同在任何工程或设计项目中，必须制定许多实施方案特定性的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这在实施方案间可能有所变化。此外，应了解，此发展努力可能是复杂且耗时的，然而将是从本公开中获益的所属领域的技术人员从事的设计、构造和制造的例程。
当介绍本公开的各种实施例的要素时，冠词“一”和“所述”旨在表示存在所述要素中的一或多个。术语“包括”、“包含和“具有”旨在是包含性的且意指可以存在除所列举元件之外的额外元件。另外，应理解，对本公开的“一个实施例”或“一实施例”的参考并不意图解释为排除此外并有所叙述特征的额外实施例的存在。
本公开大体上涉及采用功率放大器为电子装置的组件供电的电子装置以及跟踪由功率放大器产生的上拉电流的跟踪电路系统。通常，电子装置可包含产生去往电子装置内的驱动电路系统及组件的经放大输出的一或多个功率放大器。举例来说，半导体装置，例如高带宽存储器(HBM)装置，可包含多个高增益功率放大器以将高量值操作电流提供到半导体装置的剩余部分。每一功率放大器可包含一或多个P沟道金属-氧化物半导体(PMOS)晶体管，其各自产生大电流输出以提供高量值操作电流。
在一些例子中，例如，大电流需求、芯片布局和其它因素，功率放大器可能无法为电流下降提供及时的电流。因此，经提供电流可能下降至低于目标值。从下降开始到功率放大器恢复到所需电平的时间间隔可能会导致非所需的电气行为。上拉电路系统可使用外部电源来适应此类电流下降。上拉电路系统可包含PMOS晶体管且可提供对外部电源的短路以帮助电流下降。上拉电路系统可提供动态脉冲以使得电路能够恢复到目标电流值。
然而，来自外部电源的电流可例如因超过目标电流值而不同于目标电流值。由此，如果启用脉冲的时段较长，那么经提供电流可能会过冲且超过目标电流值。因此，在发生过冲之前，应切断短路的外部电源，以防止存储器装置中发生非所需的电气行为。
无论如何，电流量值可随施加到PMOS的电压、流动通过PMOS的电流、环境温度等等的变化而变化。换句话说，工艺、电压、温度(PVT)条件的变化可引起电流量值的变化。应了解，虽然本公开参考PMOS，但在本公开中考虑可用于上拉电路系统中的任何电路组件(例如，N沟道金属氧化物半导体(NMOS))。
因此，本公开提供用于通过使用跟踪上拉电流的跟踪电路系统且通过使用用以控制到外部电源的短路的脉冲长度的脉冲产生电路系统来跟踪包含极端案例的各种PVT条件下的电流的系统和技术。将参考图1到5在下文描述关于跨越PVT条件的变化的上拉电流的额外细节。
出于这种考虑，图1说明根据本公开的一实施例的包含跟踪和脉冲产生电路42的半导体装置10。尽管半导体装置10的以下描述将在存储器装置的上下文中进行描述，但应注意，本文中所描述的实施例可用于任何合适的电子装置。实际上，提供下文存储器装置的描述以解释本公开的跟踪和脉冲产生电路42的某些方面，且由此，本文中所描述的实施例不应限于存储器装置。
半导体装置10可以是任何合适的存储器装置，例如经集成到单个半导体芯片上的低功率双数据速率类型4(LPDDR4)同步动态随机存取存储器(SDRAM)、低功率双数据速率类型5(LPDDR5)、双数据速率类型4(DDR4)、双数据速率类型5(DDR5)、高带宽存储器(HBM)装置，或可利用到外部电源的临时短路以补偿半导体装置10中的电流下降的其它电子装置。半导体装置10可安装于例如存储器模块衬底、母板等外部衬底2上。半导体装置10可包含任何数目个存储器组，其各自具有多个存储器单元阵列11。每一存储器单元阵列11可包含任何数目个字线WL、任何数目个位线BL，及布置在字线WL与位线BL的交叉点处的任何数目个存储器单元MC。通过行解码器12执行字线WL的选择，且通过列解码器13执行位线BL的选择。感测放大器(SAMP)18耦合到对应的位线BL且连接到本地输入/输出(I/O)线对LIOT/B。本地IO线对LIOT/B通过传输门(TG)19连接到主IO线对MIOT/B，所述传输门充当开关以控制信号流。
半导体装置10还可包含可与其它电气组件/装置通信的任何数目个外部端子。所述外部端子可继而包含地址端子21、命令端子22、数据端子24和电源端子25、26。具体地说，地址端子21接收地址信号ADD和组地址信号BADD。供应到地址端子21的地址信号ADD和组地址信号BADD经由地址输入电路31传输到地址解码器32。地址解码器32接收地址信号ADD，且将经解码行地址信号XADD供应到行解码器12以及将经解码列地址信号YADD供应到列解码器13。地址解码器32还接收组地址信号BADD，且将组地址信号BADD供应到行解码器12和列解码器13。
命令端子22接收命令信号COM。命令信号COM可包含一或多个单独信号。命令端子22经由命令输入电路33将命令信号COM传输到命令解码器34。命令解码器34对命令信号COM进行解码以产生各种内部命令信号。举例来说，内部命令可包含选择字线WL的行命令信号，及选择位线BL的列命令信号，例如读取命令或写入命令。另外，数据端子24可耦合到输出缓冲器以用于存储器的读取操作，或耦合到输入缓冲器以用于存储器的读取/写入存取。
尽管地址端子21及命令端子22说明为单独端子，但应了解，在一些实施例中，地址输入电路31及命令输入电路33可经由同一端子接收地址信号ADD及命令信号COM。举例来说，地址及命令端子可在下降时钟边沿处提供地址信号(例如，与时钟下降边沿同步)，及在上升时钟边沿处提供命令信号(例如，与时钟上升边沿同步)。此外，数据端子24还可为交替地接收数据信号(DQ、DQS、DM)的单个端子。
因此，地址信号ADD、BADD及命令信号COM可用于访问存储器单元阵列11中的存储器单元MC。作为实例，当将指示读取操作的命令信号COM及时供应到由地址信号ADD的相应行地址及列地址表示的字线WL及位线BL时，可从与行地址及列地址相关联的存储器单元MC读取数据。读取数据DQ可经由读取/写入放大器15和输入/输出电路17从数据端子24输出到外部。类似地，当将指示写入操作的命令信号COM及时供应到由地址信号ADD的相应行地址和列地址指示的字线WL和位线BL时，数据DQ可写入到与所述行地址和列地址相关联的存储器单元MC。在从数据端子24、输入/输出电路17，及读取/写入放大器15接收到写入数据DQ之后，可将写入数据DQ供应到存储器单元MC。
在一些实施例中，输入/输出电路17可包含存储用于处理和/或发射的数据的输入缓冲器。此外，输入/输出电路17从外部时钟接收时序信号，所述外部时钟控制读取数据DQ的输入时序及写入数据DQ的输出时序。输入/输出电路17可使用专用电源电势VDDQ及VSSQ供电，使得输入/输出电路17所产生的电源噪声不会传播到其它电路块。电源电势VDDQ及VSSQ可分别具有与供应到电源端子25的电源电势VDD及VSS相同的电势。
具体地说，电源电势VDD(例如，VPERI)25和VSS 25可供应到带隙电路40。在一些实施例中，带隙电路40可输出与工艺变化(例如电路负载)、电源变化、温度改变等等无关的恒定(例如固定)电压(Vbgr)。换句话说，Vbgr电压可与PVT条件变化无关。带隙电路40可产生提供到半导体装置10的电路元件的各种内部电势VPP、VOD、VARY。举例来说，内部电势VPP可主要用于行解码器12和参考电流电路系统38中，且内部电势VOD和VARY可主要用于包含在存储器单元阵列11中的感测放大器18中。
电源电势VDD(例如，VPERI)25也可供应到跟踪和脉冲产生电路42，其有助于控制半导体装置10内的上拉晶体管。举例来说，半导体装置10可包含多个功率放大器，其又包含晶体管，例如PMOS晶体管。当半导体装置10处于高于某一阈值的高电流需求模式中时，PMOS晶体管可产生上拉电流。如果PMOS晶体管接通时间太长，那么上拉电流可过冲目标电流且可对半导体装置10的电路系统的部分进行充电(例如，使电压变化)，从而降低半导体装置10的性能和/或电路组件的使用寿命。由此，跟踪和脉冲产生电路42可模拟上拉电流且产生脉冲以控制任何数目个上拉晶体管的操作。
图2说明包含可跟踪用于功率放大器的上拉电流的跟踪电路系统44的跟踪和脉冲产生电路42的框图。如下文进一步详细描述，跟踪电路系统44可包含任何数目个运算放大器和任何数目个晶体管，例如PMOS晶体管。PMOS晶体管可具有与上拉电路系统中的PMOS晶体管类似的配置。由此，PMOS晶体管可模拟经产生电流且可跟踪对应的PMOS晶体管的PVT状态。在某些实施例中，跟踪电路系统44可操作任何数目个脉冲产生电路(例如，4个、6个、8个、12个等等)。举例来说，单个半导体芯片可包含单个跟踪电路系统44，和/或每一存储器组可包含对应的脉冲产生电路系统。如下文进一步描述，脉冲产生电路系统46、48、50、52可包含任何数目个比较器和任何数目个晶体管，例如PMOS晶体管和/或NMOS晶体管。每一脉冲产生电路系统46、48、50、52可产生具有一定时间段的脉冲，且所述脉冲可控制到外部电源的对应的短路的操作。
图3说明根据本公开的一实施例的跟踪和脉冲产生电路42的示意图，所述跟踪和脉冲产生电路可促进跟踪跨越PVT条件中的变化的上拉操作和脉冲产生。跟踪和脉冲产生电路42可包含跟踪电路系统44，其包含使用在半导体装置10外部产生的电源电势VPERI(例如，VDD)25而驱动(例如，供电)的运算放大器70。相对于使用内部产生的电源电势(例如VPP)，使用VPERI 25来驱动放大器70，可增强功率节省，因为VPERI 25通常具有低于内部产生的电源电势的电压电平。
放大器70可在例如放大器70的负输入端子74处接收阵列电压(Vary)72。Vary 72可与用于将由功率放大器产生的功率发射到半导体装置10内的其它组件的电力线总线(Vary总线)的电压处于相同电压电平(例如，1.0到1.3伏特)。在一些实施例中，可在放大器70的正输入端子76处接收Vary 72。此外，放大器70也可在剩余的输入端子处接收反馈电压(Vfb)78，所述剩余的输入端子在所说明的实施例中是放大器70的正输入端子76。正输入端子76可耦合到上拉电流跟踪电路系统80，其具有电流83，所述电流不管PVT变化跟踪/模拟由短路产生的电流。举例来说，上拉电流跟踪电路系统80包含PMOS晶体管82。
由此，通过使电流83跟踪/模拟由短路产生的电流，上拉电流跟踪电路系统80可跟踪PMOS晶体管82的PVT状态。具体地说，上拉电流跟踪电路系统80可包含与用于执行短路的PMOS晶体管处于类似配置的PMOS晶体管82，所述PMOS晶体管82具有系结到电压供应件(例如，VPERI 25)的源极端子84和系结到0伏特(例如，VSS，接地)的栅极端子86。此外，所述电流可在PMOS晶体管82的漏极端子88处流动，且可根据PMOS晶体管82的PVT状态来调整。
由于放大器结构和由上拉电流跟踪电路系统80产生的电流83，所以耦合上拉电流跟踪电路系统80与正输入端子76的节点90可具有与电力线总线电压的电势相同的电势(例如，Vary＝Vary总线)。即，反馈电压(Vfb)78可以是电力线总线电压(Vary总线)。此外，因为放大器70是电压跟随器结构的一部分，所以放大器70的输出(例如，Vgate)92可处于与输入到放大器70的Vary 72等效(例如，跟随)的电压电平。即，输出92和负输入端子74可处于与Vary72等效的电势。在一些实施例中，Vary 72和输出92可以是1.0伏特到1.3伏特。另外，因为放大器70是电压跟随器放大器，所以放大器70可充当上拉电流跟踪电路系统80与电负载之间的缓冲器，进而避免上拉电流跟踪电路系统80的负载。
输出92可耦合到第二级PMOS单元94。PMOS单元94可包含PMOS晶体管96，其具有系结到节点90的源极端子98、系结到输出92的栅极端子100和经由电阻器105系结到电源电势103(例如VSS，接地)的漏极端子102。
跟踪和脉冲产生电路42还可包含脉冲产生电路系统46，其包含可类似于上拉电流跟踪电路系统80配置且可反映/模拟电流83的上拉电流产生器电路系统104。具体地说，上拉电流产生器电路系统104可包含与PMOS晶体管82处于类似配置的PMOS晶体管106，所述PMOS晶体管106具有系结到电压源VPERI 25的源极端子108和系结到接地(例如，0伏特)的栅极端子110。此外，电流111可在PMOS晶体管106的漏极端子112处流动且可根据PMOS晶体管106的PVT状态调整。在某些实施例中，从PMOS晶体管106的漏极端子112流动的电流111可与从PMOS晶体管82的漏极端子88流动的电流83成比例。此比例可由PMOS晶体管106的大小与PMOS晶体管82的大小的比例及PMOS晶体管96的大小与PMOS单元114的PMOS晶体管116的大小的比例来设定。由于PMOS晶体管96和114的类似电流镜的配置，因此可维持此比例。确切地说，输出92可进一步耦合到PMOS单元114。具体地说，PMOS单元114可包含PMOS晶体管116，其具有耦合到输出92的栅极端子、耦合到PMOS晶体管106的漏极端子112的源极端子和耦合到比较器开关电路系统118的漏极端子。由于PMOS晶体管116的端子的配置，因此可在镜像PMOS晶体管96与PMOS晶体管116之间形成电流镜。
可基于用于控制操作且防止电流过冲的脉冲的所需的时间段而选择PMOS晶体管106和/或PMOS晶体管116的大小。在一些实施例中，所需的时间段可为约1到12纳秒(例如，2到9纳秒，3到7纳秒，2到5纳秒等等)。举例来说，对于快速极端情境，所需的时间段可在1到3纳秒之间，且对于缓慢极端情境，所需的时间段可在8到12纳秒之间。
比较器开关电路系统118可通过设定可输入到比较器134的电压132来控制电流111从PMOS晶体管116的漏极端子117的流动，以对电容器130充电。比较器开关电路系统118可包含反相器120，其可接收启用信号122(例如，En)且可使所述启用信号反相。反相器120的输出处的节点124可耦合到PMOS晶体管126的栅极端子127和NMOS晶体管128的栅极端子129。当启用信号122是1时，反相器120可在节点124处输出0。由此，可开启PMOS晶体管126且来自PMOS单元114的电流可流动到电容器130且对所述电容器充电，且电压132可朝向与电压Vary相同的电压电平(例如，1.0到1.3伏特)增加。当启用信号122是0时，反相器120可在节点124处输出1。由此，可断开PMOS晶体管126，且可阻止来自PMOS单元114的电流流动到电容器130且电压132可减小到0。因此，可开启NMOS晶体管128，且电容器130和用于电压132的线路上的电荷可经放电到接地。在某些实施例中，可基于用于脉冲的所需的时间段(例如，约1到12纳秒)而选择电容器130的大小。
比较器134可在例如比较器134的正输入端子136处接收电压132作为输入。此外，比较器134也可在剩余的输入端子处接收阵列参考电压(VaryRef)138，所述剩余的输入端子在此状况下是比较器134的负输入端子140。阵列参考电压138可小于阵列电压72(例如，0.5到0.7伏特)，以说明用于各种组件的阈值电压。比较器启用信号142控制比较器134的操作。比较器134基于正输入端子136处的电压132与负输入端子140处的阵列参考电压138之间的比较来输出信号144。举例来说，当阵列参考电压138大于电压132时，比较器134输出0作为信号144。当电压132朝向与阵列电压72相同的电压电平(例如，1.0到1.3伏特)增加时，电压132最终在一时间段之后超过阵列参考电压138。由此，比较器134输出1作为信号144。
信号144可从比较器134发射到本地脉冲产生器电路系统146。具体地说，本地脉冲产生器电路系统146可包含反相器148和AND门150。可在反相器148的输入处接收来自比较器134的信号144。举例来说，信号144可以是0，因为电压132小于阵列参考电压138。反相器148可将信号144反相为1且将作为第一输入的经反相信号提供到AND门150。AND门150可在第二输入处接收启用信号122。启用信号122可以是1以将电压132供应到比较器134。因此，当电压132小于阵列参考电压138时，到AND门150的两个输入在一时间段内可为高的。由此，AND门150可输出在一时间段内为高的脉冲产生器信号152，所述时间段开始于启用信号122变高时且结束于电压132超过阵列参考电压138时。在电压132超过阵列参考电压138之后，比较器134可输出信号144作为1。由此，反相器148可将低信号(例如，0)输出到AND门150的第一输入。因此，AND门150可输出脉冲产生器信号152作为低值(例如，0)。在某些实施例中，为了节省功率，脉冲产生器信号152的下降边沿可由比较器134接收作为比较器启用信号142，或可用于设定用于比较器启用信号142的值。由此，在本地脉冲产生器电路系统146输出对应于所述时间段的脉冲之后，可通过脉冲产生器信号152的下降边沿断开比较器134，从而防止比较器134的功率消耗，直到将比较器启用信号142重设为高。
如上文所描述，脉冲产生器信号152可用于控制比较器启用信号142且控制比较器134的操作。图4说明根据一实施例的可控制例如图3中的比较器134的比较器的操作的比较器控制电路系统154。具体地说，比较器控制电路系统154可为脉冲产生电路系统46的一部分，例如图3中的比较器开关电路系统118，且可包含触发器156。如上文所描述，脉冲产生器信号152可在电压132超过阵列参考电压138之后具有下降边沿。由此，反相器158可接收下降边沿，且将上升边沿输出到触发器156的时钟输入160。触发器156的数据输入164可接收在半导体装置10外部产生的VPERI(例如，VDD)25。由此，数据输入164可在上升边沿上锁存VPERI。因此，当上升边沿经提供到时钟输入160时，触发器156的输出166可变高。
触发器156的输出166可耦合到反相器168。反相器168可将来自输出166的高信号反相为低信号，且反相器168的输出可耦合到NAND门170的第一输入。启用信号122可经提供到NAND门170的第二输入。NAND门170的输出耦合到反相器172的输入。反相器172对NAND门170的输出进行反相且提供输出作为补偿器启用信号142。由此，NAND门170和反相器172对应于AND门。举例来说，除非到NAND门170的两个输入均为高的，否则反相器172的输出(例如，比较器启用信号142)为低的。
启用信号122也可经提供到触发器156的复位输入162。每当启用信号是接通的，可重设触发器156且输出166可变低。输出166接着由反相器168反相为高信号且经提供到NAND门170的第一输入。当到NAND门170的两个输入现在是高的时，NAND门170的输出是低的。反相器172接收低信号作为输入且将其反相为对应于比较器启用信号142的高信号。因此，比较器控制电路系统154可通过提供比较器启用信号142基于脉冲产生器信号152来控制比较器的操作。换句话说，比较器控制电路系统154可用于在脉冲产生器信号152已经具有下降边沿之后断开比较器134，而无需等待启用信号122变低。通过缩减脉冲之后的时间，可缩减使用比较器134消耗的功率。
图5说明耦合到电力线总线186(例如，Vary总线)的多个功率放大器，例如功率放大器182、184。功率放大器182、184可提供阵列电压72(Vary)且可产生到半导体装置10内的驱动电路系统的经放大输出。如上文所描述，跟踪电路系统44可跟踪与功率放大器的晶体管相关联的上拉电流。虽然图5中展示了仅单个跟踪电路系统44，但跟踪和脉冲产生电路42可包含任何数目个跟踪电路系统44且每一跟踪电路系统44可耦合到任何数目个脉冲产生电路系统。跟踪电路系统44可耦合到一或多个脉冲产生电路系统46、48、50、52、54。脉冲产生电路系统46、48、50、52、54中的每一个可产生脉冲，且所述脉冲可控制到外部电源的对应的短路的操作。举例来说，脉冲的时间段可经控制以使到外部电源的短路断开且防止电流过冲。虽然展示了五个脉冲产生电路，但跟踪和脉冲产生电路42可包含任何数目个脉冲产生电路系统46。
本公开的实施例涉及跟踪上拉电流及控制功率放大器的操作，而不管PVT条件的变化如何。跟踪和脉冲产生电路42可使得能够自动跟踪由功率放大器跨越PVT条件产生的上拉电流，从而允许适当地控制功率放大器，而不过冲目标电流。
虽然本公开可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的构件”或用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，希望不会将根据35U.S.C.112(f)解译此类要素。

Claims (20)

1.一种设备，其包括：
一或多个功率放大器，其经配置以为所述设备的组件供电；及
跟踪电路系统，其包括：
放大器；
上拉电流跟踪电路系统，其耦合到所述放大器的输入端子，其中所述上拉电流跟踪电路系统经配置以产生第一电流，所述第一电流跟踪由所述一或多个功率放大器产生的上拉电流；及
脉冲产生电路系统，其包括：
上拉电流产生器电路系统，其耦合到所述放大器的输出，其中所述上拉电流产生器电路系统经配置以产生反映所述第一电流的第二电流；及
脉冲产生器电路系统，其耦合到所述上拉电流产生器电路系统，其中所述脉冲产生器电路系统经配置以至少部分地基于所述第二电流来产生脉冲以控制所述一或多个功率放大器的操作。
2.根据权利要求1所述的设备，其中所述一或多个功率放大器包括晶体管。
3.根据权利要求2所述的设备，其中由所述一或多个功率放大器产生的所述上拉电流包括流动通过所述一或多个功率放大器的所述晶体管的电流，且其中所述上拉电流根据所述晶体管的工艺、电压和温度PVT条件而变化。
4.根据权利要求1所述的设备，其中所述放大器是电压跟随器，所述电压跟随器经配置以：
在所述放大器的另一输入端子处接收电力线总线电压；及
至少部分地基于所述电力线总线电压来将所述输出促使为电压电平。
5.根据权利要求1所述的设备，其中所述上拉电流跟踪电路系统包括P沟道金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的栅极端子耦合到接地，其中所述PMOS晶体管的源极端子耦合到电压供应件，其中所述PMOS晶体管的漏极端子耦合到所述放大器的所述输入端子，且其中所述上拉电流跟踪电路系统经配置以基于所述一或多个功率放大器的晶体管的工艺、电压和温度PVT条件跟踪所述上拉电流的变化。
6.根据权利要求5所述的设备，其中所述PMOS晶体管经配置以在所述PMOS晶体管的源极端子处接收由所述一或多个功率放大器产生的所述第一电流。
7.根据权利要求5所述的设备，其中所述上拉电流产生器电路系统包括：
第二PMOS晶体管，其中所述第二PMOS晶体管的栅极端子耦合到接地，其中所述第二PMOS晶体管的源极端子耦合到所述电压供应件。
8.根据权利要求7所述的设备，其包括第三PMOS晶体管，所述第三PMOS晶体管具有耦合到所述第二PMOS晶体管的漏极端子的源极端子，其中所述第三PMOS晶体管的栅极端子耦合到所述放大器的所述输出，且其中所述第三PMOS晶体管的漏极端子耦合到比较器。
9.一种用于跟踪上拉电流的电路系统，其包括：
上拉电流跟踪电路系统，其经配置以产生跟踪功率放大器的晶体管的上拉电流的第一电流，且经配置以基于所述晶体管的工艺、电压和温度PVT条件来跟踪所述上拉电流的变化；
上拉电流产生器电路系统，其经配置以产生反映所述第一电流的第二电流；及
本地脉冲产生器电路系统，其耦合到所述上拉电流产生器电路系统，其中所述本地脉冲产生器电路系统经配置以至少部分地基于所述第二电流来产生脉冲以控制所述功率放大器的操作。
10.根据权利要求9所述的电路系统，其包括耦合到所述上拉电流跟踪电路系统的第二
上拉电流产生器电路系统，其中所述第二上拉电流产生器电路系统经配置以产生反映所述第一电流的第三电流。
11.根据权利要求10所述的电路系统，其包括耦合到所述第二上拉电流产生器电路系统的第二本地脉冲产生器电路系统，其中所述第二本地脉冲产生器电路系统经配置以至少部分地基于所述第三电流来产生第二脉冲以控制第二功率放大器的操作。
12.根据权利要求9所述的电路系统，其包括：
比较器；
反相器，其中所述反相器的输入经配置以接收启用信号且使启用信号反相；及
PMOS晶体管，其中所述PMOS晶体管的栅极端子耦合到所述反相器的输出，其中所述PMOS晶体管的源极端子耦合到第二PMOS晶体管的漏极端子，且其中所述PMOS晶体管的漏极端子耦合到所述比较器的输入。
13.根据权利要求12所述的电路系统，其包括N沟道金属氧化物半导体NMOS晶体管，其中所述NMOS晶体管的栅极端子耦合到所述反相器的所述输出，其中所述NMOS晶体管的源极端子耦合到所述PMOS晶体管的所述漏极端子，且其中所述NMOS晶体管的漏极端子耦合到接地。
14.根据权利要求12所述的电路系统，其包括耦合于所述PMOS晶体管的所述漏极端子与接地之间的电容器。
15.一种跟踪和脉冲产生电路，其包括：
跟踪电路系统，其包括：
上拉电流跟踪电路系统，其中所述上拉电流跟踪电路系统经配置以产生跟踪由一或多个功率放大器产生的上拉电流的第一电流；
多个脉冲产生电路系统，每一脉冲产生电路系统包括：
上拉电流产生器电路系统，其耦合到所述上拉电流跟踪电路系统，其中所述上拉电流产生器电路系统经配置以产生反映所述第一电流的对应的第二电流；及
脉冲产生器电路系统，其耦合到所述上拉电流产生器电路系统，其中所述脉冲产生器电路系统经配置以至少部分地基于所述对应的第二电流来产生对应的脉冲以控制所述一或多个功率放大器中的对应的功率放大器的操作。
16.根据权利要求15所述的跟踪和脉冲产生电路，其中所述多个脉冲产生电路系统中的每一脉冲产生电路系统包括耦合到所述脉冲产生器电路系统的比较器开关电路系统，其中所述比较器开关电路系统经配置以控制所述对应的脉冲的时间段。
17.根据权利要求15所述的跟踪和脉冲产生电路，其中所述多个脉冲产生电路系统中的每一脉冲产生电路系统包括比较器，其中所述比较器经配置以：
在所述比较器的输入端子处接收阵列参考电压；
比较所述阵列参考电压与由PMOS晶体管提供的电压；及
基于比较产生输出。
18.根据权利要求17所述的跟踪和脉冲产生电路，其中：
当由所述PMOS晶体管提供的所述电压超过所述阵列参考电压时，所述输出是高的；且
当由所述PMOS晶体管提供的所述电压低于所述阵列参考电压时，所述输出是低的。
19.根据权利要求17所述的跟踪和脉冲产生电路，其中所述脉冲产生器电路系统包括：
反相器，其耦合到所述比较器的所述输出；及
AND门，所述AND门经配置以在第一输入处接收启用信号，且经配置以在第二输入处接收所述反相器的输出并输出所述对应的脉冲。
20.根据权利要求19所述的跟踪和脉冲产生电路，其包括触发器，所述触发器经配置以：
在所述触发器的时钟输入处接收所述对应的脉冲；及
在所述触发器的复位输入处接收所述启用信号。
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