CN109416923A - 具有动态上拉削弱写入辅助电路的存储器元件 - Google Patents

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Abstract

提供了具有存储器单元阵列的集成电路。每个存储器单元可以包括至少一对交叉耦合的反相器、写存取晶体管和可选地单独的读端口。每个存储器单元中的交叉耦合反相器可以具有正电源端子。沿着阵列中的给定列的每个存储器单元的正电源端子可以耦合到相应的上拉晶体管。上拉晶体管可以从上拉削弱控制电路接收控制信号。控制信号可以在写入操作期间暂时升高，否则可以被驱动回到地面，以帮助优化读取性能。上拉削弱控制电路可以使用N沟道晶体管或电阻器的链来实现。

Description

具有动态上拉削弱写入辅助电路的存储器元件
相关申请的交叉引用
本申请要求于2016年4月27日提交的美国专利申请第15/140,188号的优先权，该申请通过引用全部并入本文。
技术领域
本申请涉及具有存储器的集成电路，并且更具体地，涉及易失性存储器元件。
背景技术
集成电路通常包含易失性存储器元件。易失性存储器元件仅在集成电路被供电时才保留数据。在电源丢失的情况下，易失性存储器元件中的数据丢失。尽管诸如基于电可擦除可编程只读存储器技术的存储器元件之类的非易失性存储器元件不会以这种方式遭受数据丢失，但是通常不期望或不可能制造作为给定集成电路的一部分的非易失性存储器元件。
因此，常使用易失性存储器元件。例如，静态随机存取存储器(SRAM)芯片包含SRAM单元，SRAM单元是一种类型的易失性存储器元件。在可编程逻辑器件集成电路中，SRAM单元可以用作配置随机存取存储器(CRAM)单元。可编程逻辑器件是一种类型的集成电路，其可以由用户编程以实现期望的定制逻辑功能。CRAM单元格用于存储由用户提供的配置数据。一旦加载，CRAM单元就向晶体管提供控制信号，以配置晶体管从而实现期望的逻辑功能。
易失性存储器元件(例如SRAM和CRAM单元)通常是基于交叉耦合的反相器(锁存器)的。在每个存储器元件中，交叉耦合的反相器连接到地址晶体管，地址晶体管在从存储器元件读取数据或将数据写入存储器元件时被接通。当没有数据从存储器元件被读取或没有数据被写入存储器元件时，地址晶体管被关断以隔离存储器元件。
随着半导体技术朝着更小的尺寸发展，更低的电源电压可以用于给集成电路供电。更低的电源电压和更小的器件可能导致易失性存储器元件的读写裕度降低。这可能造成对可靠的器件操作的挑战。
发明内容
提供了具有存储器单元的集成电路。集成电路可以包括控制电路，控制电路控制存储器单元阵列。控制电路可以包括诸如寻址电路、数据寄存器电路和读/写电路之类的电路。
存储器单元阵列可以包括按行和列排列的存储器单元的组。每个存储器单元可以具有至少包括第一和第二交叉耦合的反相电路的双稳态存储部分。反相电路均可以具有正电源端子。根据实施例，沿给定列布置的存储器单元内的反相电路的正电源端子可以仅耦合到一个对应的上拉削弱晶体管(例如，单个p沟道晶体管可以在存储器单元的列之间共享)。
与每一列存储器单元相关联的上拉晶体管都可以从上拉削弱控制电路接收控制信号。控制信号可以在读取操作期间被驱动到接地电源电压电平以帮助最大化读取性能，并且可以在写入操作期间被暂时调整为大于接地电源电压电平，以便暂时削弱上拉晶体管。
上拉削弱控制电路可以被配置为处于第一模式，其中控制信号在写入操作期间被偏置到第一预定电压电平，或者被配置为处于第二模式，其中控制信号在写入操作期间被偏置到不同于第一预定电压电平的第二预定电压电平。在一个变型中，上拉削弱控制电路可以包括串联耦合的二极管连接的n沟道晶体管链。在另一种变型中，上拉削弱控制电路可以包括串联耦合的电阻器链。
上拉削弱控制电路可以由写入跟踪信号控制。可以使用数字触发器(作为示例)来生成写入跟踪信号。触发器可以在数据输入处接收写入使能信号，在时钟输入处接收时钟信号，并且在复位输入处接收自定时写入完成信号。以这种方式配置，写入跟踪信号可以在时钟信号中的上升沿(假设写入使能信号被断言)之后被断言，直到写入操作结束，其由写入完成信号发出信号。
根据附图和下面的具体实施方式，本发明的进一步特征、其性质和各种优点将更加显而易见。
附图说明
图1是根据实施例的说明性可编程集成电路的图。
图2是根据实施例的说明性存储器元件阵列的图。
图3是根据实施例的耦合到上拉削弱电路的存储器元件阵列的图。
图4是根据实施例的说明性上拉削弱控制电路的图。
图5是根据实施例的示出与图4所示的上拉削弱控制电路的操作相关联的相关波形的时序图。
图6A是根据实施例的可以用于生成写入跟踪信号的说明性电路的图。
图6B是根据实施例的示出与图6A所示的写入跟踪信号发生器电路的操作相关联的相关波形的时序图。
图7是根据实施例的示出上拉削弱控制电路的电阻器实施方式的电路图。
图8是根据实施例的操作结合图3、4和7所示的类型的上拉削弱电路时所涉及的说明性步骤的流程图。
具体实施方式
这涉及在不影响读取裕度的情况下示出改进的写入裕度的集成电路存储器元件。有时被称为单元的存储器元件可以包含任何合适数量的晶体管。例如，存储器单元可以包括耦合到一个或多个存取晶体管的两个交叉耦合的反相电路、三个交叉耦合的反相电路、四个交叉耦合的反相电路、或者多于四个交叉耦合的反相电路。如果需要，可以实时调整与存储器单元的电源信号、控制信号、晶体管体偏置信号和/或数据信号相关联的电压电平以提高性能。
存储器元件可以用于使用存储器的任何合适的集成电路中。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的应用专用集成电路、诸如可编程逻辑器件集成电路之类的可编程集成电路(其中存储器元件用于配置存储器)或任何其它合适的集成电路。为了清楚起见，有时将结合可编程逻辑器件集成电路来描述本发明。然而，这仅仅是说明性的。根据本发明的实施例的存储器单元可以用于任何合适的电路中。
在诸如存储器芯片或需要存储器来存储处理数据的其它电路之类的集成电路上，执行静态随机存取存储器(RAM)单元的功能的存储器元件有时被称为SRAM单元。在可编程逻辑器件集成电路的背景下，存储器元件可以用于存储配置数据，并且因此有时在该背景下被称为配置随机存取存储器(CRAM)单元。
图1示出了根据本发明实施例的诸如可编程逻辑器件10之类的说明性集成电路。
器件10可以具有输入/输出电路13，输入/输出电路13用于驱动器件10的信号关断并且用于经由输入/输出引脚14接收来自其它器件的信号。互连资源16(例如全局和局部竖直和水平导电线路和总线)可以用于在器件10上传送信号。互连资源16包括固定互连(导电线)和可编程互连(即，相应固定互连之间的可编程连接)。可编程逻辑11可以包括组合逻辑电路和顺序逻辑电路。可编程逻辑11可以被配置为执行定制逻辑功能。与互连资源相关联的可编程互连可以被认为是可编程逻辑11的一部分。
可编程逻辑器件10包含易失性存储器元件18，易失性存储器元件18可以使用引脚14和输入-输出电路13加载配置数据(也被称为编程数据)。一旦加载，存储器元件就均提供对应的静态控制输出信号，该静态控制输出信号控制可编程逻辑11中的相关联的逻辑组件的状态。如果需要，可以在SRAM型存储器阵列中使用存储器元件18(例如，在器件10的操作期间存储用于处理电路的数据)。
每个存储器元件18可以由被配置为形成双稳态电路的多个晶体管形成。利用一种合适的方法，互补金属氧化物半导体(CMOS)集成电路技术用于形成存储器元件18，因此本文将基于CMOS的存储器元件实施方式作为示例进行描述。如果需要，可以使用其它集成电路技术来形成存储器元件和集成电路(其中，存储器元件用于形成存储器阵列)。
存储器元件可以经由引脚14和输入/输出电路13从外部可擦除可编程只读存储器和控制芯片或其它合适的数据源进行加载。经加载的CRAM存储器元件18可以提供静态控制信号，该静态控制信号被施加到可编程逻辑11中的电路元件(例如，金属氧化物半导体晶体管)的端子(例如，栅极)以控制那些元件(例如，使某些晶体管导通或关断)，并且从而配置可编程逻辑11中的逻辑。电路元件可以是晶体管，例如传输晶体管、多路复用器的部分、查找表、逻辑阵列、AND、OR、NAND和NOR逻辑门等。
存储器元件18以阵列模式排列。在典型的现代可编程逻辑器件中，每个芯片上可能有数百万个存储器元件18。在编程操作期间，由用户(例如，逻辑设计者)向存储器元件阵列提供配置数据。一旦加载了配置数据，存储器元件18就选择性地控制电路在可编程逻辑11中的电路的部分，并且从而定制其功能，以便使其根据需要操作。
可以使用任何合适的架构来组织器件10的电路。作为示例，可编程逻辑器件10的逻辑可以被组织成较大的可编程逻辑区域的一系列行和列，每个可编程逻辑区域包含多个较小的逻辑区域。器件10的逻辑资源可以由互连资源15互连，例如相关联的竖直和水平导体。这些导体可以包括大体上跨越所有器件10的全局导电线、诸如跨越器件10的一部分的半线或四分之一线的分数线、特定长度(例如，足以互连若干逻辑区域)的交错线、较小的局部线或任何其它合适的互连资源布置。如果需要，器件10的逻辑可以布置在更多的层级或层中，其中多个大区域相互连以形成更大的逻辑部分。还有其它器件布置可以使用不按行和列布置的逻辑。
当存储器元件18被布置在阵列中时，可以使用水平和竖直导体以及相关联的加载电路来向存储器元件加载配置数据。任何合适的存储器阵列架构可以用于存储器元件18。在图2中示出了一种合适的布置。在图2的说明性阵列中只有三行和三列的存储器单元18，但一般而言，在存储器阵列17中可能有数百或数千个行和列。阵列17可以是给定器件10上的多个阵列中的一个，可以是作为较大阵列的部分的子阵列，或者可以是任何其它合适的存储器单元18的组。
每个存储器元件18可以由被配置为形成双稳态电路(例如，锁存器型电路)的多个晶体管形成。双稳态电路元件中的真数据存储节点和补数据存储节点可以存储数据位的对应的真形式和补形式。
双稳态电路元件可以是基于任何合适数量的晶体管的。例如，每个存储器元件的双稳态部分可以由交叉耦合的反相器、由多个类反相器电路的组(例如，在分布式配置中，其提供对软错误扰乱事件的增强免疫力等)形成。本文有时将具有由交叉耦合的反相对形成的双稳元件的布置描述为示例。然而，这仅仅是说明性的。可以使用任何合适的存储器单元架构来形成存储器元件18。
每个存储器元件可以在对应的输出路径19处提供对应的输出信号OUT。在CRAM阵列中，每个信号OUT是可以在对应的路径26上传送的静态输出控制信号，并且可以用于在相关联的可编程逻辑电路中配置对应的晶体管，例如晶体管24或其它电路元件。
集成电路10可以具有用于向存储器阵列17提供信号的控制电路12。控制电路12可以使用引脚14从外部源接收电源电压、数据和其它信号，并且可以使用诸如路径16之类的路径从内部源接收电源电压、数据和其它信号。控制电路12可以包括诸如寻址电路、数据寄存器电路、写入电路、读取电路等的电路。控制电路12可以使用由引脚14提供的电源电压来在诸如路径20和22的路径上产生期望的时变信号和固定信号。
通常，可以存在与路径20和22相关联的任何合适数量的导电线。例如，阵列17的每一行可以具有相关联的地址线(例如，真地址线和补地址线)以及路径20中相应路径20中的相关联的读/写使能线(作为示例)。阵列17的每一列可以具有包括数据线(例如，真数据线和补数据线)的相应路径20。清晰信号可以通过公用的清晰线同时被传送到阵列17中的所有单元。清晰线可以是竖直取向的，使得在每个路径22中存在清晰线的一个分支，或者可以是水平取向的，使得在每个路径20中存在清晰线的一个分支。清晰线不必是必需的。
电源也可以以这种全局方式的类型分配。例如，正电源电压Vcc可以同样地使用共享的水平或竖直导体的模式平行地供应到单元18。接地电压Vss同样地可以使用共享水平线或竖直线的模式平行地提供给单元18。诸如地址线和数据线之类的控制线通常彼此正交(例如，地址线是竖直的，而数据线是水平的，或者反之亦然)。
术语“行”和“列”仅仅表示指代存储器阵列17中的特定单元18的组的一种方式，并且有时可以互换使用。如果需要，可以在路径20和22中使用其它线的模式。例如，可以使用不同数量的电源信号、数据信号和地址信号。
提供给存储器元件18的信号有时可以被统称为控制信号。在特定的背景下，这些信号中的一些可以被称为功率信号、清晰信号、数据信号、地址信号等。这些不同的信号类型不是相互排斥的。例如，用于阵列17的清晰信号可以用作可以用于清除阵列17的控制(地址)信号的类型。该清晰信号也可以通过向单元18中的类反相器电路供电来用作电源信号的类型。同样，因为清除操作用于在存储器单元18中放置逻辑零，所以清除信号可以用作一种类型的数据信号。
正电源电压Vcc可以通过正电源线提供。接地电压Vss可以通过接地电源线提供。任何合适的值可以用于正电源电压Vcc和接地电压Vss。例如，正电源电压Vcc可以是1.2伏、1.1伏、1.0伏、0.9伏、0.8伏、小于0.8伏或任何其它合适的电压。接地电压Vss可以是零伏(作为示例)。在典型的布置中，电源电压Vcc可以是1.0伏，Vss可以是零伏，并且地址、数据和清晰信号的信号电平可以从零伏(当低时)到1.0伏(当高时)。还可以使用其中Vcc根据时间而变化、其中Vss小于零伏、并且其中控制信号被过驱动(即，其中控制信号具有大于Vcc-Vss的信号强度)的布置。
图3是示出可以耦合到上拉削弱电路308的存储器单元18的阵列的图。如图3所示，存储器单元18可以被布置成多个列。存储器单元18的每一列可以连接到位线BL和BL/的相应组。每个存储器单元18可以具有存储部分，该存储部分包括交叉耦合的反相电路，例如反相器300和302，每个反相电路具有输入、输出和至少一个电源端子301(例如，被配置为接收存储器单元电源电压Vcell的正电源端子)。
具体而言，电路300的输入可以耦合到电路302的输出，而302的输入可以耦合到电路300的输出。电路300的输出可以用作单元18的第一内部数据存储节点X1，而电路302的输出可以用作单元18的第二内部数据存储节点X2。以这种方式配置的单元18的存储部分可以用于存储单个数据位(例如，数据存储节点X1和X2可以分别存储单个数据位的真形式和补形式)。作为示例，存储高数据位的单元18可以具有分别驱动到“0”和“1”的数据存储节点X1和X2。作为另一个示例，存储低数据位的单元18可以具有分别驱动到“1”和“0”的数据存储节点X1和X2。
存储器单元18的存储部分可以耦合到存取晶体管(有时被称为存储器“地址”晶体管或存储器“传输栅极”晶体管)，例如晶体管304和306，以执行读和/或写操作。在图3的示例中，存取晶体管304可以耦合在第一位线(例如，其上提供真数据信号BL的真数据线)和第一数据存储节点X1之间，而存取晶体管306可以耦合在第二位线(例如，其上提供补数据信号BL/的补数据线)和第二数据存储节点X2之间。晶体管304和306均可以具有耦合到在其上传送字线信号WL的字(地址)线的栅极。沿着存储器阵列中的第一行布置的存储器单元18都可以经由第一地址线接收字线信号WL1；沿着存储器阵列中的第二行布置的存储器单元18都可以经由第二地址线接收字线信号WL2；沿着存储器阵列中的第三行布置的存储器单元18都可以经由第三地址线接收字线信号WL3；等等。
在正常操作期间，可以将真位线和补位线标称地驱动到零伏，以在字线信号被解除断言的同时最小化泄漏电流(例如，地址信号可以被拉低以禁用存取晶体管304和306)。例如，字线信号WL可以被驱动到-0.1V，以通过存取晶体管304和306减少泄漏电流。如果需要，可以将字线信号驱动到-0.2V或其它负电压，以进一步减少通过存取晶体管的泄漏。
在写操作期间，可以在第一和第二位线(也被称为数据线)上呈现期望的数据信号。然后，可以断言所选择的字线信号之一，以使得对应的存取晶体管304和306能够将期望值加载到存储器单元18中。例如，位线信号BL和BL/可以分别被驱动到逻辑“0”和“1”，以使用激活的传输门304和306将高数据位加载到存储器单元18。作为另一示例，位线信号BL和BL/可以分别被驱动到逻辑“1”和“0”，以使用激活的传输门304和306将低数据位加载到存储器单元18。
存储器单元18的读取性能可以用通常被称为读取噪声裕度或静态噪声裕度(SNM)的度量来表征，而存储器单元18的写入性能可以用通常被称为写入噪声裕度(WNM)的另一度量来表征。静态噪声裕度可以取决于传输栅极(例如，存取晶体管PG1和PG2)与存储器单元18的存储部分中的任何下拉晶体管之间的相对驱动强度。具体而言，可能希望最小化传输栅极驱动强度与下拉驱动强度的比率，以便优化静态噪声裕度(例如，可能期望提高INVl和INV2中下拉晶体管相对于传输栅极的驱动能力，以确保在读取操作期间中，数据不会无意地翻转)。
在另一方面，写入噪声裕度可以取决于传输栅极和存储器单元18的上拉电流路径之间的相对驱动强度。具体而言，可能期望最大化传输栅极驱动强度与上拉驱动强度的比率，以便优化写入噪声裕度(例如，可能期望增加上拉电流路径的电阻，以确保在写入操作期间新数据可以适当地加载到单元18中)。
在一些实施例中，每个存储器单元18还可以被提供有额外的读取端口，例如读取电路370。如图3所示，读取电路30可以包括两个下拉晶体管，例如串联耦合在读取位线374和地线380(例如，提供接地电源电压Vss的接地电源线)之间的n沟道晶体管376和n沟道晶体管378。晶体管376可以具有经由路径372耦合到相关联的存储器单元18的输出节点X2的栅极端子。晶体管378可以具有接收读取字线信号RWL的栅极端子。
以这种方式配置，可以断言读取字线信号RWL(有时称为读取地址信号)以在给定存储器单元上执行读取操作。在断言控制信号RWL之前，可以对读取数据线374上的读取位线信号RBL进行高预充电。当读取字线RWL被断言，并且如果节点X2是高的，则读取位线信号RBL将通过晶体管376和378被拉向地。如果节点X2低，晶体管376将保持在关断状态，并且读取位线信号RBL将保持高。因此，高读取位线信号RBL表示存储在内部节点X2上的低数据位，而低读取位线信号RBL表示存储在内部节点X2上的高数据位。
当使用诸如读取电路370之类的单独的读取端口时，读取噪声裕度并不取决于传输栅极与下拉晶体管的相对比率，假设写入字线信号(例如，WL1、WL2、WL3等)在读取期间全部被解除断言。然而，读取速度将取决于存储器单元电源电平Vcell。一般来说，较高的Vcell将允许节点X2被拉高，从而使晶体管376导通更多。另一方面，较低的Vcell导致节点X2较低，这降低了晶体管376的驱动强度，并导致读取电路370的响应时间较慢。
根据实施例，存储器单元18可以耦合到上拉削弱电路308，上拉削弱电路308被配置为动态地改进写入裕度而不影响读取性能。上拉削弱电路308可以包括诸如P沟道晶体管之类的上拉削弱开关和诸如控制电路320之类的上拉削弱控制电路，控制电路320同时控制每个上拉晶体管310。在给定列中的每个存储器单元18可以耦合到对应的上拉削弱晶体管310。
具体而言，上拉削弱晶体管310可以具有连接到正电源线312(例如，在其上提供正电源电压Vcc的电源端子)的源极端子、从控制电路320接收控制电压Vg的栅极端子、连接到存储器单元18的相关联的列中的每个反相器300和反相器302的正电源终端301(参见，例如，通过路径311)的漏极端子。以这种方式连接，每个上拉削弱晶体管310可以用于通过路径311将电压Vcell传输到一列存储器单元。每列只需要一个上拉削弱晶体管310(而不是像在其它上拉削弱技术中看到的那样，每个存储器单元需要多个串联p沟道晶体管)，这有助于最小化任何区域开销并降低成本。
上拉削弱控制电路320可以用于产生上拉削弱控制信号Vg。在读取操作期间，控制信号Vg可以一直被驱动到接地电压Vss(例如，到零伏或者可选地低于地)以完全接通晶体管310，使得Vcell一直被驱动到正电源电平Vcc。以这种方式操作，读取性能不受上拉削弱晶体管310的存在的影响。与读取电路370的使用相结合的技术，有助于在不降低读取速度的情况下最大化读取噪声裕度，这直接允许存储器单元在较低的电压电平下操作，并且可以帮助最小化总功耗。
在写入操作期间，控制电路320可以暂时地将信号Vg调整到中间电压电平(例如，正电源Vcc和接地电源Vss之间的中间电压电平)，以便暂时地降低晶体管310的驱动强度。例如，在数据加载操作期间，Vg可以暂时从0V提高到0.1V、0.2V、0.5V或其它模拟电压电平。该技术提供了一种灵活、有效和高效的方式来降低每个存储器单元18的存储部分的上拉驱动强度。当p沟道晶体管的迁移率开始超过n沟道晶体管的迁移率时，这种方案尤其有用，这在新的处理技术中有时可以观察到。
图4是上拉削弱控制电路320的一个合适实施方式的电路图。如图4所示，上拉削弱控制电路320可以包括n沟道晶体管，例如晶体管400、402、404、406、408、410、412和414。晶体管400可以具有连接到正电源线312的漏极端子、短路到其漏极端子的栅极端子、以及源极端子。晶体管402可以具有连接到晶体管400的源极端子的漏极端子、连接到其漏极端子的栅极端子、以及源极端子。晶体管404可以具有连接到晶体管402的源极端子的漏极端子、连接到其漏极端子的栅极端子、以及源极端子。
晶体管400、402和404(具有被短路到漏极端子的栅极端子)有时被称为“二极管连接”配置。晶体管400、402和404通常可以具有相同的尺寸，并且可以显示相同的阈值电压电平Vt。以这种方式连接，可以在晶体管400的源极端子处提供电压电平(Vcc-Vt)；可以在晶体管402的源极端子处提供电压电平(Vcc-2*Vt)；可以在晶体管404的源极端子处提供电压电平(Vcc-3*Vt)。
晶体管406可以具有连接到晶体管402的栅极端子(也被短路到晶体管400的源极端子)的漏极端子、连接到中间节点Y的源极端子、和耦合到第一随机存取存储器(RAM)位单元R1的栅极端子。晶体管408可以具有连接到晶体管404的栅极端子(也被短路到晶体管402的源极端子)的漏极端子、连接到中间节点Y的源极端子、和耦合到第二RAM位单元R2的栅极端子。晶体管410可以具有连接到晶体管404的源极端子的漏极端子、连接到中间节点Y的源极端子、和耦合到第三RAM位单元R3的栅极端子。
晶体管412和414串联耦合在节点Y和地线(例如，提供接地电压Vss的接地电源线)之间。晶体管414具有接收写入跟踪信号Vwrite_track的栅极端子，而晶体管412具有经由反相器416接收信号Vwrite_track的反相形式的栅极端子。反相器416可以由电源电压VCC供电。晶体管412连接到晶体管414的节点可以充当控制电路320的输出端子，在该输出端子处提供了上拉削弱控制信号Vg。
以这种方式配置，每当信号Vwrite_track高时，信号Vg将由晶体管414驱动到地Vss，并且每当信号Vwrite_track低时，信号Vg将被驱动到大于接地电压Vss但小于正电源电压Vcc的一些中间电压电平，使得所述上拉削弱晶体管310在写入操作期间仅部分导通-但不完全关断。在写入操作期间的信号Vg的电压电平可以取决于存储在位单元R1-R3中的位的值。在任何给定的时间点，只有一个单元R1-R3应该存储高位。如果单元Rl存储“1”，则晶体管406接通以将节点Y拉至(Vcc-Vt)。相反，如果单元R2存储“1”，则晶体管408将被接通以将节点Y拉至(Vcc-2*Vt)。另一方面，如果单元R3存储“1”，晶体管410被激活以将节点Y拉至(Vcc-3*Vt)。一般来说，较高的Vg比相对较低的Vg提供更多的上拉削弱。因此，可以通过控制存储在元件R1-R3中的值来调整上拉削弱的程度。
图4的示例(其中在输出端子处仅提供三个不同的可调电压电平)仅仅是说明性的，并不旨在限制本实施例的范围。如果需要，可以扩展电路320以支持少于三个不同的中间电压电平或者多于三个不同的中间电压电平。
图5是示出与图4所示的上拉削弱控制电路320的操作相关联的相关波形的时序图。图5示出了存储器时钟信号CLK、写入使能信号WE、寄存的写入使能信号WE_Reg(例如，信号WE的时钟触发和锁存形式)、信号Vwrite_track、写入字线信号WL和上拉削弱控制信号Vg。在时间tl，信号CLK上升以采样断言的写使能信号WE，这导致寄存的信号WE_Reg和信号Vwrite_track被驱动得低(分别如箭头500和502所示)。当信号Vwrite_track被驱动为低电平(即，当信号Vwrite_track被断言时)时，栅极控制信号Vg可以开始上升到预定的中间电压电平(如箭头504所示)。
写入字线信号WL可以在时间t2施加高脉冲。信号Vg在时间tl和t2之间可以有足够的时间稳定在预定电压电平。根据控制电路320的配置，信号Vg可以达到不同的电压电平。在第一配置中，信号Vg可以被驱动到第一电压电平(如信号WL高时由线548所指示的)。在第二配置中，信号Vg可以被驱动到小于第一电压电平的第二电压电平(如断言信号WL时由线550所指示的)。在第三配置中，信号Vg可以被驱动到小于第二电压电平的第三电压电平(如信号WL被施加高脉冲时由线552所指示的)。通常，更高的Vg信号在存储器单元的上拉路径中提供了更强的削弱。
在时间t3，字线信号WL可以被解除断言(例如，信号WL可以被驱动低)。时间t2和t3之间的持续时间有时可以称为写入周期或写入窗口ΔTwrite。当信号WL施加低脉冲时，信号Vwrite_track升高(如箭头510所示)，这也导致信号Vg被驱动回接地电压，如箭头512所示。当信号Vg一直被驱动到零伏时，晶体管310(参见图3)的上拉驱动强度被最大化，使得读取性能不受暂时上拉削弱的影响。
图5的操作(其中信号Vwrite_track是时变的)有时被称为“动态”上拉削弱方案。在其它合适的实施例中，还可以实现“静态”上拉削弱方案，使得通过存储器单元的正常操作，信号Vwrite_track被持续地驱动为低(例如，信号Vwrite_track可以在写、读和保持模式期间断言)。以这种方式配置，信号Vg将固定在预定的中间电压电平，这甚至在读取操作期间可能导致存储器单元的上拉驱动强度降低。
图6A是根据实施例的可以用于生成写入跟踪信号Vwrite_track的说明性电路的图。如图6A所示，可以使用诸如数字触发器600之类的时钟触发元件来输出信号Vwrite_track。触发器可以包括接收信号写入使能信号WE的数据输入、接收存储器时钟信号CLK的时钟输入、接收写入完成信号Wdone的复位输入、以及提供信号Vwrite_track的数据条输出Qb。数据条输出在数据输入处生成锁存信号的反相形式。信号Wdone是在写入时间段ΔTwrite结束时自动断言的自定时信号(参见图5和6b)。当在触发器600的复位输入处断言信号Wdone时，信号Vwrite_track将被迫变高。图6A的写入跟踪信号发生器仅仅是说明性的，并不旨在限制本实施例的范围。
图6B是示出与图6A所示的写入跟踪信号发生器电路的操作相关联的相关波形的时序图。图6B示出了存储器时钟信号CLK、写入使能信号WE、信号Vwrite_track、写入字线信号WL和写入完成信号Wdone。在时间tl，信号CLK上升以采样断言的写入使能信号WE，这导致信号Vwrite_track在触发器600的输出处复位为低(如箭头602所示)并且信号Wdone在预定的自定时时间段ΔTself-timed(如箭头604所示)内被施加低脉冲。可以使用包括在控制电路320(未示出)内的精确计数器电路对时间段ΔTself-timed的持续时间进行计时。
在时间t2，信号Wdone上升为高，这导致信号WL被驱动为低(如箭头606所示)并且信号Vwrite_track被驱动为高(如箭头608所示)。以这种方式操作，信号Vwrite_track可以在信号CLK处的上升时钟沿之后被断言，这允许上拉削弱电路在字线信号WL的上升沿之前达到预定的中间电压电平，并且可以在写入操作结束时在写入字线信号WL下降到低时解除断言。
图4的电路实施方式(其中使用堆叠的n沟道晶体管的阈值电压来提供不同的中间电压电平)表示上拉削弱控制电路320的一种适合的布置。图7示出了上拉削弱控制电路(例如控制电路320′)的另一适合的布置，该上拉削弱控制电路使用电阻链来实现。如图7所示，控制电路320’可以包括电阻器R1-R4和n沟道晶体管，例如晶体管700、702-1、702-2、702-3、702-4、706和708。
电阻R1-R4和晶体管700可以按顺序在正电源线312和地线之间串联耦合。以这种方式连接，可以在耦合在电阻器Rl和R2之间的节点750处提供第一预定中间电压电平V4；可以在耦合在电阻器R2和R3之间的节点752处提供第二预定中间电压电平V3；可以在耦合在电阻器R3和R4之间的节点754处提供第三预定中间电压电平V2；并且可以在耦合在电阻器R4和晶体管700之间的节点756处提供第四预定中间电压电平V1，其中只要晶体管700接通，电压电平V4>V3>V2>V1。晶体管700可以通过反相器702接收反相形式的信号Vwrite_track，使得当Vwrite_track被驱动为高时，晶体管700被关断。
晶体管702-1可以具有连接到节点756的漏极端子、连接到中间节点Z的源极端子、和耦合到第一RAM位单元Rl的栅极端子。晶体管702-2可以具有连接到节点754的漏极端子、连接到中间节点Z的源极端子、和耦合到第二RAM位单元R2的栅极端子。晶体管702-3可以具有连接到节点752的漏极端子、连接到中间节点Z的源极端子、和耦合到第三RAM位单元R3的栅极端子。晶体管702-4可以具有连接到节点750的漏极端子、连接到中间节点Z的源极端子、和耦合到第四RAM位单元R4的栅极端子。
晶体管706和708串联耦合在节点Z和地线(例如，提供接地电压Vss的接地电源线)之间。晶体管708具有接收写入跟踪信号Vwrite_track的栅极端子，而晶体管706具有经由反相器710接收信号Vwrite_track的反相形式的栅极端子。晶体管706连接到晶体管708的节点可以充当控制电路320’的输出端子，在该输出端子处提供上拉削弱控制信号Vg。
以这种方式配置，每当信号Vwrite_track高时，信号Vg将由晶体管708驱动到地Vss，并且每当信号Vwrite_track低时，信号Vg将被驱动到大于接地电压Vss但小于正电源电压Vcc的一些中间电压电平，使得该上拉削弱晶体管310在写入操作期间仅部分导通(但不完全关断)。
在写入操作期间的信号Vg的电压电平可以取决于存储在位单元R1-R4中的位的值。在任何给定时间点，单元R1-R4中只有一个应该存储高位。如果单元Rl存储“1”，则晶体管702-1导通以将节点Z上拉至V1。相反，如果单元R2存储“1”，则晶体管702-2将导通以将节点Z上拉至V2。另一方面，如果单元R3存储“1”，则晶体管702-3被激活以将节点Z上拉到V3。如果单元R4存储“1”，则晶体管702-4被激活以将节点Z上拉到V4。一般来说，较高的Vg比相对较低的Vg提供更多的上拉削弱。因此，可以通过控制存储在元件R1-R4中的值来调整上拉削弱的程度。
图7的示例(其中在输出端子仅提供四个不同的可调电压电平)这仅仅是说明性的，并不旨在限制本实施例的范围。如果需要，可以扩展电路320’以支持小于四个不同的预定中间电压电平或大于四个不同的预定中间电压电平。
图8是操作上拉式削弱电路的说明性步骤的流程图，所述上拉削弱电路是结合图3、4和7所示的类型。在步骤800，上拉削弱电路308可以等待信号CLK的上升沿。当检测到信号CLK的上升沿时，可以执行步骤802。在步骤802，如果写入使能信号WE被断言，则可以断言写入跟踪信号Vwrite_track以暂时削弱每个存储器单元的上拉电流路径(例如，通过驱动信号VG到期望的预定电压电平以削弱上拉晶体管310)。
在步骤804，写入字线信号WL可以施加高脉冲以启动数据加载操作。在字线信号WL的下降沿，信号Vwrite_track可以解除断言，使得存储器单元电源电压Vcell一直被拉到正电源VCC，从而优化读取性能(步骤806)。然后，处理可以返回到步骤800，以监测下一个写入周期，如路径808所示。
这些步骤仅仅是说明性的。可以修改或省略现有步骤，可以添加附加步骤，并且可以在不偏离本实施例的范围的情况下改变某些步骤的顺序。
迄今为止，已经针对集成电路描述了实施例。本文描述的方法和装置可以被并入到任何合适的电路中。例如，它们可以并入多种类型的器件中，例如可编程逻辑器件、专用标准产品(ASSP)和专用集成电路(ASIC)。可编程逻辑器件的示例包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、复合可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)，仅举几个示例。
在本文的一个或多个实施例中描述的可编程逻辑器件可以是数据处理系统的一部分，该数据处理系统包括以下组件中的一个或多个：处理器；存储器；IO电路；以及外围器件。数据处理可以用于各种各样的应用，例如计算机网络、数据网络、仪表、视频处理、数字信号处理，或者任何合适的其它应用，其中需要使用可编程或可重新编程逻辑的优点。可编程逻辑器件可以用于执行各种不同的逻辑功能。例如，可编程逻辑设备可以被配置为与系统处理器协作的处理器或控制器。可编程逻辑器件还可以用作仲裁器，其用于仲裁对数据处理系统中共享资源的访问。在又一个示例中，可编程逻辑器件可以被配置为处理器与系统中的其它组件之一之间的接口。在一个实施例中，可编程逻辑器件可以是ALTERA公司拥有的器件系列之一。
附加实施例：
附加实施例1。一种集成电路，包括：一对位线；以及一列存储器单元，其耦合到所述一对位线，其中，所述一列存储器单元列中的每个存储器单元包括具有正电源端子的交叉耦合的反相器，并且其中，所述一列存储器单元列中的每个存储器单元的所述正电源端子仅耦合到第一上拉晶体管，所述第一上拉晶体管具有接收可调控制信号的栅极端子。
附加实施例2。根据附加实施例1所述的集成电路，进一步包括：附加的一对位线；以及附加的一列存储器单元，其耦合到所述附加的一对位线，其中，所述附加的一列存储器单元中的每个存储器单元包括具有正电源端子的交叉耦合的反相器，并且其中，所述附加的一列存储器单元列中的每个存储器单元的所述正电源端子仅耦合到第二上拉晶体管，所述第二上拉晶体管具有接收所述可调控制信号的栅极端子。
附加实施例3。根据附加实施例1所述的集成电路，进一步包括：直接连接到所述第一上拉晶体管的正电源线，其中，所述第一上拉晶体管包括p沟道晶体管。
附加实施例4。根据附加实施例1所述的集成电路，进一步包括：上拉削弱控制电路，其输出所述可调控制信号，其中，所述上拉削弱控制电路在读取操作期间将所述可调控制信号驱动到接地电源电平，并且在写入操作期间将所述可调控制信号暂时提升到所述接地电源电平以上。
附加实施例5。根据附加实施例4所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的二极管连接的n沟道晶体管的链。
附加实施例6。根据附加实施例5所述的集成电路，其中，所述链中的每个二极管连接的n沟道晶体管具有被短路在一起的栅极端子和漏极端子。
附加实施例7。根据附加实施例5所述的集成电路，其中，所述上拉削弱控制电路还包括：具有漏极端子的第一晶体管，所述漏极端子仅连接到所述链中的第一二极管连接的n沟道晶体管；以及具有漏极端子的第二晶体管，所述漏极端子仅连接到所述链中的与所述第一二极管连接的n沟道晶体管不同的第二二极管连接的n沟道晶体管。
附加实施例8。根据附加实施例7所述的集成电路，进一步包括：第一配置存储器元件，其向所述第一晶体管的栅极端子提供静态控制位；以及第二配置存储器元件，其向所述第二晶体管的栅极端子提供静态控制位。
附加实施例9。根据附加实施例4所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的电阻器的链。
附加实施例10。根据附加实施例9所述的集成电路，其中，所述上拉削弱控制电路进一步包括：具有漏极端子的第一晶体管，所述漏极端子仅连接到所述链中的第一电阻器和第二电阻器与源极端子之间的第一中间节点；以及具有漏极端子的第二晶体管，所述漏极端子仅连接到所述链中的所述第二电阻器和第三电阻器与源极端子之间的第二中间节点，所述源极端子被短路到所述第一晶体管的源极端子。
附加实施例11。一种操作集成电路的方法，所述集成电路具有在一列存储器单元当中共享的上拉晶体管，所述方法包括：利用上拉削弱控制电路，在读取操作期间将处于接地电源电压电平的控制信号输出到所述上拉晶体管；以及利用所述上拉削弱控制电路，在写入操作期间暂时调整所述控制信号以使所述控制信号不同于所述接地电源电压电平。
附加实施例12。根据附加实施例11所述的方法，进一步包括：产生写入跟踪信号以控制所述上拉削弱控制电路。
附加实施例13。根据附加实施例12所述的方法，其中，产生所述写入跟踪信号包括：使用触发器来产生写入跟踪信号。
附加实施例14。根据附加实施例13所述的方法，其中，使用所述触发器来产生所述写入跟踪信号包括：使用所述触发器来接收写入使能信号、时钟信号和自定时写入完成信号。
附加实施例15。根据附加实施例13所述的方法，进一步包括：当所述上拉削弱控制电路被配置在第一状态时，在所述写入操作期间将所述控制信号调整到第一预定电压电平；以及当所述上拉削弱控制被配置在第二状态时，在所述写入操作期间将所述控制信号调整到与所述第一预定电压电平不同的第二预定电压电平。
附加实施例16。一种集成电路，包括：一组存储器单元，所述一组存储器单元中的每个存储器单元包括具有电源端子的反相电路；单个上拉晶体管，其耦合到所述一组存储器单元中的每个存储器单元中的反相器的电源端子，其中，所述上拉晶体管在所述一组存储器单元当中共享；以及上拉削弱控制电路，其被配置为以第一模式将处于第一预定电压电平的控制信号输出到所述上拉晶体管，并且所述上拉削弱控制电路被配置为在写入操作期间以第二模式将处于不同于所述第一预定电压电平的第二预定电压电平的控制信号输出到所述上拉晶体管。
附加实施例17。根据附加实施例16所述的集成电路，进一步包括：附加的一组存储器单元，所述附加的一组存储器单元中每个存储器单元包括具有电源端子的反相电路；以及另一个单上拉晶体管，其耦合到所述附加的一组存储器单元中的每个存储器单元中的反相器的电源端子，其中，所述另一个单上拉晶体管在所述附加的一组存储器单元当中共享，并且其中，所述另一个上拉晶体管还接收由所述上拉削弱控制电路产生的控制信号。
附加实施例18。根据附加实施例16所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的二极管连接的n沟道晶体管的链。
附加实施例19。根据附加实施例16所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的电阻器的链。
附加实施例20。根据附加实施例16所述的集成电路，其中，所述上拉削弱控制电路包括：具有源极端子的第一晶体管；具有源极端子的第二晶体管，所述源极端子被短路到所述第一晶体管的源极端子；第一存储器元件，其向所述第一晶体管提供第一控制位；第二存储器元件，其向所述第二晶体管提供第二控制位，其中，在所述第一模式下仅断言所述第一控制位，并且在所述第二模式下仅断言所述第二控制位；第三晶体管；以及第四晶体管，其与所述第三晶体管串联耦合在所述第一晶体管的源极端子和接地线之间，其中，所述第三晶体管接收写入跟踪信号，并且其中，所述第四晶体管接收所述写入跟踪信号的反相形式。
以上仅说明本发明的原理，并且本领域技术人员可以进行各种修改。上述实施例可以单独地或以任何组合来实现。

Claims (20)

1.一种集成电路，包括：
一对位线；以及
一列存储器单元，其耦合到所述一对位线，其中，所述一列存储器单元列中的每个存储器单元包括具有正电源端子的交叉耦合的反相器，并且其中，所述一列存储器单元列中的每个存储器单元的所述正电源端子仅耦合到第一上拉晶体管，所述第一上拉晶体管具有接收可调控制信号的栅极端子。
2.根据权利要求1所述的集成电路，进一步包括：
附加的一对位线；以及
附加的一列存储器单元，其耦合到所述附加的一对位线，其中，所述附加的一列存储器单元中的每个存储器单元包括具有正电源端子的交叉耦合的反相器，并且其中，所述附加的一列存储器单元列中的每个存储器单元的所述正电源端子仅耦合到第二上拉晶体管，所述第二上拉晶体管具有接收所述可调控制信号的栅极端子。
3.根据权利要求1所述的集成电路，进一步包括：
直接连接到所述第一上拉晶体管的正电源线，其中，所述第一上拉晶体管包括p沟道晶体管。
4.根据权利要求1所述的集成电路，进一步包括：
上拉削弱控制电路，其输出所述可调控制信号，其中，所述上拉削弱控制电路在读取操作期间将所述可调控制信号驱动到接地电源电平，并且在写入操作期间将所述可调控制信号暂时提升到所述接地电源电平以上。
5.根据权利要求4所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的二极管连接的n沟道晶体管的链。
6.根据权利要求5所述的集成电路，其中，所述链中的每个二极管连接的n沟道晶体管具有被短路在一起的栅极端子和漏极端子。
7.根据权利要求5所述的集成电路，其中，所述上拉削弱控制电路还包括：
具有漏极端子的第一晶体管，所述漏极端子仅连接到所述链中的第一二极管连接的n沟道晶体管；以及
具有漏极端子的第二晶体管，所述漏极端子仅连接到所述链中的与所述第一二极管连接的n沟道晶体管不同的第二二极管连接的n沟道晶体管。
8.根据权利要求7所述的集成电路，进一步包括：
第一配置存储器元件，其向所述第一晶体管的栅极端子提供静态控制位；以及
第二配置存储器元件，其向所述第二晶体管的栅极端子提供静态控制位。
9.根据权利要求4所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的电阻器的链。
10.根据权利要求9所述的集成电路，其中，所述上拉削弱控制电路进一步包括：
具有漏极端子的第一晶体管，所述漏极端子仅连接到所述链中的第一电阻器和第二电阻器与源极端子之间的第一中间节点；以及
具有漏极端子的第二晶体管，所述漏极端子仅连接到所述链中的所述第二电阻器和第三电阻器与源极端子之间的第二中间节点，所述源极端子被短路到所述第一晶体管的源极端子。
11.一种操作集成电路的方法，所述集成电路具有在一列存储器单元当中共享的上拉晶体管，所述方法包括：
利用上拉削弱控制电路，在读取操作期间将处于接地电源电压电平的控制信号输出到所述上拉晶体管；以及
利用所述上拉削弱控制电路，在写入操作期间暂时调整所述控制信号以使所述控制信号不同于所述接地电源电压电平。
12.根据权利要求11所述的方法，进一步包括：
产生写入跟踪信号以控制所述上拉削弱控制电路。
13.根据权利要求12所述的方法，其中，产生所述写入跟踪信号包括：使用触发器来产生写入跟踪信号。
14.根据权利要求13所述的方法，其中，使用所述触发器来产生所述写入跟踪信号包括：使用所述触发器来接收写入使能信号、时钟信号和自定时写入完成信号。
15.根据权利要求13所述的方法，进一步包括：
当所述上拉削弱控制电路被配置在第一状态时，在所述写入操作期间将所述控制信号调整到第一预定电压电平；以及
当所述上拉削弱控制被配置在第二状态时，在所述写入操作期间将所述控制信号调整到与所述第一预定电压电平不同的第二预定电压电平。
16.一种集成电路，包括：
一组存储器单元，所述一组存储器单元中的每个存储器单元包括具有电源端子的反相电路；
单个上拉晶体管，其耦合到所述一组存储器单元中的每个存储器单元中的反相器的电源端子，其中，所述上拉晶体管在所述一组存储器单元当中共享；以及
上拉削弱控制电路，其被配置为以第一模式将处于第一预定电压电平的控制信号输出到所述上拉晶体管，并且所述上拉削弱控制电路被配置为在写入操作期间以第二模式将处于不同于所述第一预定电压电平的第二预定电压电平的控制信号输出到所述上拉晶体管。
17.根据权利要求16所述的集成电路，进一步包括：
附加的一组存储器单元，所述附加的一组存储器单元中每个存储器单元包括具有电源端子的反相电路；以及
另一个单上拉晶体管，其耦合到所述附加的一组存储器单元中的每个存储器单元中的反相器的电源端子，其中，所述另一个单上拉晶体管在所述附加的一组存储器单元当中共享，并且其中，所述另一个上拉晶体管还接收由所述上拉削弱控制电路产生的控制信号。
18.根据权利要求16所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的二极管连接的n沟道晶体管的链。
19.根据权利要求16所述的集成电路，其中，所述上拉削弱控制电路包括串联连接的电阻器的链。
20.根据权利要求16所述的集成电路，其中，所述上拉削弱控制电路包括：
具有源极端子的第一晶体管；
具有源极端子的第二晶体管，所述源极端子被短路到所述第一晶体管的源极端子；
第一存储器元件，其向所述第一晶体管提供第一控制位；
第二存储器元件，其向所述第二晶体管提供第二控制位，其中，在所述第一模式下仅断言所述第一控制位，并且在所述第二模式下仅断言所述第二控制位；
第三晶体管；以及
第四晶体管，其与所述第三晶体管串联耦合在所述第一晶体管的源极端子和接地线之间，其中，所述第三晶体管接收写入跟踪信号，并且其中，所述第四晶体管接收所述写入跟踪信号的反相形式。
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