CN110827890B - 用于存储单元供应电压的依于行的正电压升压 - Google Patents

用于存储单元供应电压的依于行的正电压升压 Download PDF

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Abstract

本发明涉及用于存储单元供应电压的依于行的正电压升压，揭示一种具有存储器阵列和至少一个正电压升压电路的芯片，其在写入运作期间提供正电压升压脉冲至该数组的该存储单元的上拉晶体管的源极，以将资料数值储存至那些存储单元中，并且，更特定言之，在该写入运作期间与字元线去致动实质同时提供正电压升压脉冲，以确保储存该资料。可使用不同的正电压升压电路将这种脉冲施加至不同的数行，以最小化电能消耗。也揭示一种采用正电压升压电路的存储器阵列运作方法和芯片制造方法，其中，实施后制造测试以识别具有受益于正电压升压脉冲的存储器阵列的芯片，以及正电压升压电路是附接至那些识别的芯片并且运作地连接至该存储器阵列。

Description

用于存储单元供应电压的依于行的正电压升压
技术领域
本发明是涉及存储器阵列(array)(例如，静态随机存取存储器(SRAM)阵列)，且尤是涉及具有存储器阵列的集成电路(IC)结构及制造和运作这种IC结构以强化低电压写入性的方法。
背景技术
本领域技术人员将认识到存储单元尺寸缩放、正单元供应电压(PVCS)降低和程序变化性的组合，可引发存储单元写入性议题。
举例来说，图1是例示传统的六-晶体管(6T)静态随机存取存储器(SRAM)单元100的示意图，其包括一对互补式储存节点(亦即，储存节点真值105和储存节点补值115)，并且连接至SRAM存储器阵列(未显示)内的字元线(WL)140及至一对互补式位元线(亦即，位元线真值131和位元线补值132)。特定言之，此SRAM单元100包括交叉耦接的第一和第二反相器。该第一反相器是连接在正电压轨121与接地轨122之间，并且包括串联连接至第一下拉晶体管102(例如，N-型场效晶体管(NFET))的第一上拉晶体管101(例如，P-型场效晶体管(PFET))。该第一上拉与下拉晶体管101-102之间的储存节点真值105是连接至第一栅极通过晶体管103(例如，NFET)的漏极。该第一栅极通过晶体管103的源极是连接至位元线真值131。该第二反相器也连接在该正电压轨121与该接地轨122之间，并且包括串联连接至第二下拉晶体管112(例如，NFET)的第二上拉晶体管111(例如，PFET)。该第二上拉与下拉晶体管111-112之间的储存节点补值115是连接至第二栅极通过晶体管(例如，NFET)的漏极。该第二栅极通过晶体管113的源极是连接至位元线补值132。该第一和第二栅极通过晶体管103和113的栅极是连接至字元线(WL)140。
在读取运作期间，读取储存在选定的存储单元中的资料数值。为了完成这个，该位元线真值131和该位元线补值132两者均被预充电至正单元供应电压(PVCS)位准，并且，该字元线140被致动(亦即，被充电至该PVCS位准)，以开启该第一和第二栅极通过晶体管103和113。当资料数值「1」被储存在储存节点真值105时，该位元线真值131将仍被充电在该PVCS位准，而该位元线补值132将被放电至接地122。当资料数值「0」被储存在该储存节点真值105时，该位元线真值131将被放电至接地，而该位元线补值132将仍被充电至该PVCS位准。在行(column)的末端的感测放大器(其含有该选定的存储单元)将感测该位元线真值131或该位元线补值132是否具有较高电压位准，并且由此将感测储存在该存储单元中的该资料数值(亦即，「1」，如果该位元线真值131具有该较高的电压位准，以及「0」，如果该位元线补值132具有该较高的电压位准)。
在写入运作期间，资料数值「1」或「0」被写入至选定的存储单元的该储存节点真值105。为了储存资料数值「1」，该位元线真值131仍然被充电在该PVCS位准，而该位元线补值132被放电至接地122。当该字元线140被致动以开启该第一和第二栅极通过晶体管103和113，该资料数值「1」将被储存在该储存节点真值105上。相反地，为了储存资料数值「0」至该储存节点真值105上，该位元线真值131被放电至接地122，而该位元线补值132仍被充电至该PVCS位准。当该字元线140被致动时，该资料数值「0」将被储存至该储存节点真值105上。
在这种存储单元中，尺寸缩放(例如，使用单一半导体鳍式上拉晶体管)、PVCS降低及程序变化性(例如，该程序角落处的临界电压变化性)的组合可导致跨越该存储器阵列的一些上拉晶体管101、111中具有不充足的顶部空间(headroom)，以确保在该写入运作期间资料数值可被适合地储存至该储存节点上。特定言之，如上方所提到的，当将「1」资料数值写入至该储存节点真值105时，该位元线真值131仍被充电至该PVCS位准，而该位元线补值132被放电至接地122。当该字元线被致动时，该储存节点真值105上该电压位准增加。为了确保该资料数值「1」被储存至该储存节点真值105上，此储存节点真值105上的电压需要提升至该PVCS位准并且仍然在那里。然而，如果该第二上拉晶体管111关闭地不够快速，并且该第一上拉晶体管101开启地不够快速，则由于在较低电压的不充足顶部空间，该储存节点真值105上的电压可能无法提升至该PVCS位准，使得无法完成该写入。不完成的写入将使该单元在接续的读取运作中不稳定。
发明内容
有鉴于前述，本文所揭示的是集成电路芯片的实施例，该集成电路芯片包括存储器阵列(例如，静态随机存取存储器(SRAM)阵列)及至少一个正电压升压电路(PVBC)，该PVBC是用来于(举例来说)该存储器阵列使用相对低正单元供应电压来运作并且该芯片是在该快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落制造时，改进存储单元内的写入性。该PVBC可运作地连接至该存储器阵列，并且可于写入运作期间提供正电压升压脉冲至该存储单元中的上拉晶体管的源极，以储存资料数值至这些存储单元中，并且更特定言之，可于该写入运作期间与字元线去致动实质同时提供这种正电压升压脉冲，以确保完成该写入运作，并且该储存的资料数值于运作在该快速NFET-缓慢PFET程序角落时特别地稳定。选择性地，正电压升压脉冲可仅施加至选定的行中的该存储单元(亦即，不施加至其它行中的单元)，以最小化电能消耗。本文也揭示的是存储器阵列运作方法的实施例，其中，这种正电压升压脉冲于写入运作期间被施加。最后，本文也揭示的是制造方法的实施例，其中，实施后制造测试以识别具有存储器阵列(其将受益于这种正电压升压脉冲(例如，将运作于相对低正单元供应电压运作的IC芯片))的IC芯片，以及其中，PVBC是附接至那些识别的芯片的衬底并且运作地连接至该存储器阵列。
更特别地，本文所揭示的是集成电路(IC)芯片的实施例。该IC芯片可包括衬底及该衬底上的存储器阵列。举例来说，该存储器阵列可为具有数行和数列(row)的SRAM单元的静态随机存取存储器(SRAM)阵列。该IC芯片可还包括至少一个正电压升压电路(PVBC)，其在该衬底上并且运作地连接至该存储器阵列，以于为了储存资料数值至该存储单元中所实施的写入运作期间与字元线去致动实质同时提供正电压升压脉冲至该存储器阵列中的存储单元。应注意到的是，如下方该详细描述部分中详细描述所讨论的，为了最小化电能消耗，该IC芯片可选择性地包括不同的PVBC，以施加正电压升压脉冲至该存储器阵列中的不同的数行(相对于仅包括单一PVBC，以施加正电压升压脉冲至该存储器阵列中的所有行)。
本文也揭示的是存储器阵列运作方法的实施例。特定言之，该方法可包括提供IC芯片，例如上方所描述的该IC芯片，其包括衬底及在该衬底上的存储器阵列和至少一个正电压升压电路(PVBC)，该PVBC是运作地连接至该存储器阵列，以于为了储存资料数值至该存储单元中所实施的写入运作期间与字元线去致动实质同时提供正电压升压脉冲至该存储器阵列中的存储单元。该方法可还包括实施写入运作，以将资料数值写入至存储器阵列的特定行和特定列中的特定存储单元。实施该写入运作可包括维持该特定行的该位元线真值在第一正电压位准；将该特定行的该位元线补值放电至接地(但该位元线真值仍被充电至该第一正电压位准)；将该字元线充电至该第一正电压位准，使得该资料数值的写入被初始化；以及接续地并且特别地，于一些预定时间期间后，实质同时地将该字元线放电至接地并且施加正电压升压脉冲至电性连接至该特定存储单元中的上拉晶体管的源极的正电压轨。该正电压升压脉冲的施加是使用PVBC加以实施，并且将该正电压轨上的电压从该第一正电压位准增加至较高的第二正电压位准。通过如此作，此方法确保该资料数值的该写入是完成的，即使在运作于该快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落和在相对低的运作电压的IC芯片的案例中亦然。应注意到的是，选择性地如在下方的详细描述部分中另外所讨论的，可使用不同的PVBC来施加该正电压升压脉冲至该阵列中的不同行，以最小化电能消耗。
最后，本文也揭示的是制造集成电路(IC)芯片的方法的实施例，其中，实施后制造测试以识别具有存储器阵列(其将受益于这种正电压升压脉冲(例如，将运作在相对低电压位准的快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落IC芯片))的IC芯片，以及其中，正电压升压电路(PVBC)附接至那些识别的芯片的该衬底并且运作地连接至其上的该存储器阵列。特定言之，此方法可包括制造IC芯片。各个IC芯片均可包括衬底及存储电路，其包括存储器阵列及周边电路系统。此方法可还包括测试该IC芯片，以决定该IC芯片上及，特别地，该存储器阵列的该存储单元中的该N-型场效晶体管(NFET)及该P-型场效晶体管(PFET)的切换速度。该IC芯片可接着基于该测试的结果被分类成数群组。举例来说，所述群组可包括不同的程序角落群组以及，特别地，含有在该不同的程序角落的一者或更多者处运作的IC芯片的一个或更多个群组。所述群组可包括至少一快速NFET-缓慢PFET程序角落群组，其含有具有快速NFET(例如，3σ快速NFET或更高)和缓慢PFET(例如，3σ缓慢PFET或更高)的IC芯片。此方法可还包括附接正电压升压电路(PVBC)至来自该快速NFET-缓慢PFET程序角落群组的一个或更多个选定的IC芯片，并且，在各个选定的IC芯片上，运作地连接该PVBC至该存储器阵列，以于写入运作期间与字元线去致动实质同时致能施加正电压升压脉冲至该存储器阵列中的存储单元，以储存资料数值至该存储单元中。应注意到的是，如下该详细描述部分中另外讨论的选择性的，多个不同的PVBC可附接至该衬底并且运作地连接至该存储器阵列，以致于至该阵列中的不同行的正电压升压脉冲可使用不同的PVBC予以施加，以最小化电能消耗。
附图说明
本发明从接下来的详细描述并参照图式将较好地了解，该图式不必然是依照比例绘示，并且其中，
图1是例示静态随机存取存储器(SRAM)单元的示意图；
图2A是例示在传统的SRAM阵列中运作在额定的单元供应电压的SRAM的典型的NFET-典型的PFET程序角落运作的时序图；
图2B是例示在传统的SRAM阵列运作在相对低单元供应电压的图1的SRAM单元的快速NFET-缓慢PFET程序角落运作的时序图；
图3是例示集成电路(IC)芯片的方块图，该集成电路(IC)芯片包括存储器阵列(例如，SRAM阵列)及用于正电压升压脉冲至该存储器阵列中存储单元的至少一个正电压升压电路；
图4是例示范例SRAM单元的示意图，该范例SRAM单元可被并入至该IC芯片上的该存储器阵列中；
图5是例示以由正电压升压电路所提供的正电压升压脉冲而运作的SRAM单元(例如，如图4中所显示的)的快速NFET-缓慢PFET程序角落运作的时序图；
图6是例示该IC芯片的一个实施例的数部分的示意图，该IC芯片包括单一正电压升压电路；
图7是例示该IC芯片的另一个实施例的数部分的示意图，该IC芯片包括两个正电压升压电路；
图8是例示该IC芯片的又另一个实施例的数部分的示意图，该IC芯片包括四个正电压升压电路；
图9是例示范例正电压升压电路的示意图，该正电压升压电路可提供正电压升压脉冲至该存储器阵列中的该存储单元；
图10是例示图9中所显示的不同信号的时序以及字元线上的电压的对应时序的时序图；
图11是例示存储器阵列运作方法的实施例的流程图；
图12是例示IC芯片制造方法的实施例的流程图，该IC芯片制造方法包括附接正电压升压电路至选定的IC芯片上；以及
图13是方块图，其例示于决定正电压升压电路是否应附接其上以形成图3中所显示的该最终IC芯片结构前，在图12的该流程图的程序1202处所制造并且接续地在程序1204-1210处所测试和分类的IC芯片。
附图标记说明
100 静态随机存取存储器(SRAM)单元
101 第一上拉晶体管、上拉晶体管
102 第一下拉晶体管
103 第一栅极通过晶体管
105 储存节点真值
111 第二上拉晶体管、上拉晶体管
112 第二下拉晶体管
113 第二栅极通过晶体管
115 储存节点补值
121 正电压轨
122 接地轨、接地
131 位元线真值
132 位元线补值
140 字元线
201、202、211、212 项目
300、300A、300B、300C IC芯片
301 衬底
310 存储电路
311 存储器阵列
312 周边电路系统
313 列位址解码器
314 字元线驱动器
315 行位址解码器
316 感测电路
320、320(a)、320(b)、320(c)、320(d) 正电压升压电路
325 PVBC控制器
400 SRAM单元、存储单元
401 第一上拉晶体管、上拉晶体管
402 第一下拉晶体管
403 第一栅极通过晶体管
405 储存节点真值
411 第二上拉晶体管、上拉晶体管
412 第二下拉晶体管
413 第二栅极通过晶体管
415 储存节点补值
421 正电压轨
422 接地轨、接地
431 位元线真值、位元线
432 位元线补值、位元线
440 字元线
501 第一时间期间
502 第二时间期间
503 第三时间期间
661 感测放大器
662 2-输入多工器
664 4-输入多工器
910 第一反相器
915、916 低Vt NFET
920 第二反相器
925 低Vt PFET
950(a)、950(b) 时脉信号产生器
999 输出节点
1102-1126、1202-1212 程序。
具体实施方式
如上方所提到的，就静态随机存取存储器(SRAM)单元100而言，例如图1中所显示的，尺寸缩放(例如，使用单一半导体鳍式上拉晶体管)、正单元供应电压(PVCS)降低、以及程序变化性(例如，在该程序角落处的临界电压变化性)的组合可导致跨越该存储器阵列的一些上拉晶体管101、111具有不充足的顶部空间，以确保资料数值在该写入运作期间被适当地储存至储存节点上。特定言之，当将「1」资料数值写入至该储存节点真值105时，该位元线真值131仍然被充电至该PVCS位准，而该位元线补值132被放电至接地122。当该字元线被致动时，该储存节点真值105上的该电压位准增加。为了确保该资料数值「1」被储存至该储存节点真值105上，此储存节点真值105上的电压需要提升至该PVCS位准并且仍然在那里。然而，如果该第二上拉晶体管111关闭地不够快速，并且该第一上拉晶体管101开启地不够快速，则由于较低电压的不充足顶部空间，该储存节点真值105上的电压可能不会提升至该PVCS位准，使得该写入没有完成。未完成的写入将使该单元在后续读取运作中不稳定。
举例来说，考量该PVCS位准相当小(例如，小于0.75V，例如大约0.55V)并且「1」资料数值将被写入至该储存节点真值105的案例。如图2A中所显示的该时序图中所例示的，在该典型的n-型场效晶体管(NFET)-典型的p-型场效晶体管(PFET)程序角落处，该第一和第二上拉晶体管101和111可具有.365V的临界电压(Vt)。在此案例中，该字元线(WL)140被致动(亦即，被充电至该PVCS位准)，并且该第一和第二栅极通过晶体管103和113被开启，以为了将该储存节点真值(SN(T))105连接至该位元线真值(BL(T))131(其被预充电至该PVCS位准)以及将该储存节点补值(SN(C))115连接至该位元线补值(BL(C))132(其被放电至接地)。其结果就是，该储存节点真值105上的电压开始增加，以关闭该第二上拉晶体管111。额外地，该储存节点补值115上的电压被该第二下拉和栅极通过晶体管112和113下拉。该储存节点补值115上的低电压引发该第一上拉晶体管101开启，由此确保该储存节点真值105上的电压将通过该第一上拉晶体管101而被上拉至该正电压轨121上的该PVCS位准，并完成储存该资料数值「1」在那个储存节点真值105(亦即，完成该写入运作)上。然而，在该快速NFET-缓慢PFET程序角落处，通过在该上拉晶体管101和111的临界电压(Vt)上施加(举例来说)6σ失配，它将具有更高的0.515V的有效Vt。在此案例中，如图2B的该时序图中所例示的，该第一上拉晶体管101将努力开启，以响应该储存节点补值115处的低电压。因此，该储存节点真值105上的电压将以高转换(slew)(亦即，缓慢地)被上拉，并且在该写入运作时间结束之前，可能还没有到达该PVCS位准(亦即，在该字元线被去致动前)(见项目211-212)。因此，该写入可能未完成。
并且，考量该PVCS位准相当小(例如，小于0.75V，例如在大约0.55V)并且「0」资料数值被再写入至该储存节点真值105的案例。再次地，在该典型的NFET-典型的PFET程序角落处，该第一和第二上拉晶体管101和111可具有.365V的Vt。在此案例中，该字元线(WL)被致动(亦即，被充电至PVCS)并且该第一和第二栅极通过晶体管103和113被开启，以为了将该储存节点真值(SN(T))105连接至该位元线真值(BL(T))131(其被放电至接地)并且将该储存节点补值(SN(C))115连接至该位元线补值(BL(C))132(其被充电至该PVCS位准)。其结果就是，该储存节点真值105上的电压开始减少，以开启该第二上拉晶体管111，并且由此将该储存节点补值115上的电压上拉至该正电压轨121上的该PVCS位准。该储存节点补值115上的高电压将关闭该第一上拉晶体管101，以确保该储存节点真值105被下拉至并且仍然在接地(亦即，储存资料数值「0」)。
然而，在该快速NFET-缓慢PFET程序角落处，举例来说，通过在该上拉晶体管101和111的临界电压(Vt)上施加6σ失配，它将具有更高的0.515V的有效Vt。在此案例中，如图2B的该SRAM单元时序图中所例示的，该第二上拉晶体管111将努力开启，使得该储存节点补值(SN(C))115上的电压不会提升至足以快速将该第一上拉晶体管101完全地关闭的该PVCS位准。因此，该储存节点真值105上的电压可能在该写入运作时间结束之前还没有到达接地(亦即，在该字元线被去致动前)，并且该写入可能尚未完成(见项目201-202)。
在任何案例中，该更高有效的临界电压，减慢静态随机存取存储器(SRAM)单元中的该上拉晶体管，导致未完成的写入「1」或「0」。此将使该单元在后续的读取运作中不稳定，并且因此可导致读取错误。有鉴于前述，本文所揭示的是集成电路芯片的实施例，该集成电路芯片包括存储器阵列(例如，静态随机存取存储器(SRAM)阵列)及至少一个正电压升压电路(PVBC)，该PVBC是用来于(举例来说)该存储器阵列使用相对低正单元供应电压来运作并且该芯片是在该快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落制造时，改进存储单元内的写入性。该PVBC可运作地连接至该存储器阵列，并且可在写入运作期间提供正电压升压脉冲至该存储单元中的上拉晶体管的源极，以储存资料数值至那些存储单元中，并且，更特定言之，可在该写入运作期间与字元线去致动实质同时提供这种正电压升压脉冲，以确保该写入运作是完成的并且该储存的资料数值是稳定的。选择性地，正电压升压脉冲可仅施加至选定的行中的该存储单元(亦即，没有施加至其它行中的单元)，以最小化电能消耗。本文也揭示的是存储器阵列运作方法的实施例，其中，这种正电压升压脉冲在写入运作期间被施加。最后，本文也揭示的是制造方法的实施例，其中，实施后制造测试，以识别具有存储器阵列(其将受益于这种正电压升压脉冲(例如，将在相对低正单元供应电压运作的快速NFET-缓慢PFET IC芯片))的IC芯片，并且其中，PVBC是附接至那些识别的芯片的该衬底并且运作地连接至该存储器阵列。
更特别地，参照图3，本文所揭示的是集成电路(IC)芯片300的实施例。该IC芯片300可包括衬底301。该IC芯片300可还包括在该衬底301上的存储电路310及至少一个正电压升压电路(PVBC)320、以及PVBC控制器325。
该存储电路310可包括存储器阵列311及用于该存储器阵列311的周边电路系统312。
举例来说，该存储器阵列311可为静态随机存取存储器(SRAM)阵列，其包括配置成数行及数列的SRAM单元400。举例来说，该SRAM单元400可为传统的六-晶体管(6T)SRAM单元。如图4中所例示的，各个SRAM单元400均可包括一对互补式储存节点(亦即，储存节点真值405及储存节点补值415)，并可连接至字元线(WL)440及至一对互补式位元线(亦即，位元线真值431及位元线补值432)。特定言之，各个SRAM单元400可包括交叉耦接的一对反相器。该对的第一反相器可包括串联连接的第一上拉晶体管401(例如，P-型场效晶体管(PFET))及第一下拉晶体管402(例如，N-型场效晶体管(NFET))。该第一上拉晶体管401的源极可电性连接至正电压轨421，该正电压轨421是耦接至PVBC 320。该第一下拉晶体管402的源极可电性连接至接地轨422。该SRAM单元400可还包括第一栅极通过晶体管403(例如，NFET)。该第一栅极通过晶体管403的漏极可在该第一上拉和下拉晶体管401-402的漏极之间的介面处连接至储存节点真值405。该第一栅极通过晶体管403的源极可连接至位元线真值431，相同的特定列中的所有SRAM单元共享该位元线真值431。该对的第二反相器可包括串联连接的第二上拉晶体管411(例如，P-型场效晶体管(PFET))及第二下拉晶体管412(例如，N-型场效晶体管(NFET))。该第二上拉晶体管411的源极可电性连接至该正电压轨421，该正电压轨421是耦接至该PVBC 320。该第二下拉晶体管412的源极可电性连接至该接地轨422。该SRAM单元400可还包括第二栅极通过晶体管413(例如，NFET)。该第二栅极通过晶体管413的漏极可在该第二上拉和下拉晶体管411-412的漏极之间的介面处连接至储存节点补值415。该第二栅极通过晶体管413的源极可连接至位元线补值432，相同的特定列中的所有SRAM单元共享该位元线补值432。该第一和第二栅极通过晶体管403和413的栅极连接至字元线(WL)440，相同的特定列中的所有该SRAM单元共享该字元线(WL)440。
该周边电路系统312可包括电路系统，其可促进将资料数值写入至该存储器阵列311内的个别存储单元400及自该存储器阵列311内的个别存储单元400读取资料数值。该周边电路系统312可包括，举例来说，列位址解码器313(也称为字元线位址解码器)、字元线驱动器314、行位址解码器315、感测电路316(包括、但不限于感测放大器、选择性的多工器等)、以及促进写入及/或读取运作的任何其它周边电路系统。上方所描述及包括在该周边电路系统312中的组件在本领域中是众所周知的，并且因此，其细节已从说明书省略，以为了允许读者聚焦于该揭示的实施例的显著的方面。
该正电压升压电路(PVBC)320可运作地连接至该存储器阵列311，以为了仅在写入运作(其被实施，以为了储存资料数值至该存储单元中)期间与字元线去致动实质同时提供正电压升压脉冲至该存储器阵列311中的存储单元400。提供这种脉冲，以克服与在(举例来说)快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落及/或相对低运作电压处运作的芯片相关联的写入性议题。为了此揭示的目的，快速NFET-缓慢PFET程序角落IC芯片可为(举例来说)具有6σ快速NFET和6σ缓慢PFET的IC芯片或被分类成具有Xσ快速NFET和Xσ缓慢PFET的群组的任何其它IC芯片。也为了此揭示的目的，相对低的运作电压是指小于0.75V的正单元供应电压(PVCS)位准，例如大约0.55V的PVCS位准。
举例来说，考量特定的SRAM单元，如图4中所显示的，其在该存储器阵列311的特定行及特定列中。在读取运作期间，储存在该特定的SRAM单元400的该储存节点真值405中的资料数值不需要采用该PVBC 320即可被读取，该PVBC 320是由该PVBC控制器325控制。为了完成这个，该周边电路系统312运作以将该位元线真值431和该位元线补值432预充电至第一正电压位准(在本文中称为该PVCS位准)，并且致动该字元线440(亦即，将该字元线440充电至该相同的第一正电压位准)，以开启该第一和第二栅极通过晶体管403和413。在此读取运作期间，该正电压轨421及由此该第一和第二上拉晶体管401和411的源极是保持在该PVCS位准。当资料数值「1」是储存在储存节点真值405时，该位元线真值431将仍然被充电在该PVCS位准，而该位元线补值432将通过该第二下拉和栅极通过晶体管412和413被放电至接地422。当资料数值「0」被储存在储存节点真值405时，该位元线真值432将通过该第一下拉和栅极通过晶体管402和403被放电至接地422，而该位元线补值432将仍然被充电在该PVCS位准。该特定行的末端处的感测放大器(未显示)将感测该位元线真值431或该位元线补值432是否具有更高的电压位准，并且由此将感测储存在该特定的SRAM单元400中的该资料数值(亦即，「1」，如果该位元线真值431具有该更高的电压位准，以及「0」，如果该位元线补值432具有该更高的电压位准)。
在写入运作期间，资料数值可被储存至该特定的SRAM单元400中，而PVBC 320可被采用以确保该写入运作是完成的，特别地于该PVCS位准是相当小时(例如，小于0.75V，例如在大约0.55V)并且于该芯片正在运作于该快速NFET-缓慢PFET程序角落处时(例如，该上拉晶体管401和411具有0.515V的更高Vt，并且可努力开启)。
如图5的该时序图中所例示的，为了储存资料数值「1」至该特定的SRAM单元400的该储存节点真值405上，该周边电路系统312运作，以致于该位元线真值431(BL(T))仍然被充电在该PVCS位准、以致于该位元线补值432(BL(C))被放电至接地422、以及以致于该字元线(WL)440被致动(亦即，通过该正电压轨421被充电至该PVCS位准)。其结果就是，该第一和第二栅极通过晶体管403和413被开启，以将该储存节点真值(SN(T))405连接至该位元线真值(BL(T))431(其被预充电至该PVCS位准)以及将该储存节点补值(SN(C))415连接至该位元线补值(BL(C))432(被放电至接地)。在此案例中，该储存节点真值405(SN(T))上的电压开始增加，以关闭该第二上拉晶体管411。额外地，该储存节点补值415(SN(C))上的电压由该第二下拉和栅极通过晶体管412和413下拉。该储存节点补值415(SN(C))上的低电压应引发该第一上拉晶体管401开启，由此引发该储存节点真值405(SN(T))上的电压通过该第一上拉晶体管401被上拉。然而，为了确保该储存节点真值405(SN(T))上的电压于该第一上拉晶体管401正努力完全开启时被上拉，该PVBC控制器325可引发该PVBC 320施加正电压升压脉冲至该正电压轨421，并且由此至该上拉晶体管401和411的源极。该正电压升压脉冲的施加将该正电压轨421上的电压从该PVCS位准(亦即，该第一正电压位准)增加(例如，25mV-200mV，例如100mV)至PVCS+位准(亦即，高于该第一正电压位准的第二正电压位准)，由此增加该源极电压且因此增加第一上拉晶体管401的顶部空间，以加速该开启并且允许该储存节点真值405(SN(T))在完成该写入运作前达到至少该PVCS位准。
并且，如图5的该时序图中所例示的，为了储存资料数值「0」至该储存节点补值405(SN(C))上，该周边电路系统312运作，以致于该位元线真值431(BL(T))被放电至接地，该位元线补值432(BL(C))被充电至该PVCS位准，并且该字元线(WL)440被致动(亦即，通过该正电压轨421被充电至该PVCS位准)。其结果就是，该第一和第二栅极通过晶体管403和413是开启，以将该储存节点真值(SN(T))405连接至该位元线真值(BL(T))431(其被放电至接地)、以及将该储存节点补值(SN(C))415连接至该位元线补值(BL(C))432(其在该PVCS位准)。其结果就是，该储存节点真值405(SN(T))上的电压开始减少，以开启该第二上拉晶体管411，并且由此将该储存节点补值415(SN(C))上的电压上拉至该正电压轨421上的该PVCS位准。该储存节点补值415(SN(C))上的高电压将关闭该第一上拉晶体管401。为了确保当该第二上拉晶体管411努力完全地开启时，该储存节点真值405(SN(T))上的电压被下拉并且仍然在接地(亦即，储存资料数值「0」)，该PVBC控制器325可引发该PVBC 320施加正电压升压脉冲至该正电压轨421，并且由此至该上拉晶体管401和411的源极。该正电压升压脉冲的施加将该正电压轨421上的电压从该PVCS位准(亦即，该第一正电压位准)增加至PVCS+位准(亦即，高于该第一正电压位准的第二正电压位准)(例如，增加25mV-200mV，例如增加100mV)，并且由此增加该源极电压以及因此增加该第二上拉晶体管411的该顶部空间，以加速该开启并进而确保该储存节点真值405(SN(T))没有被上拉高于接地。
通过增加该上拉晶体管401和411的该顶部空间，如上方所描述的，在该写入运作期间，该结构确保写入资料数值「1」或资料数值「0」至特定SRAM单元400的该储存节点真值405(SN(T))的该程序在该分配的时间内完成，即使在IC芯片运作在该快速NFET-缓慢PFET程序角落和在低运作电压(例如，在小于0.75V的PVCS位准，例如在大约0.55V)的案例亦然。应注意到此正电压升压脉冲可为相对短脉冲(例如，.2-.5奈秒(ns)脉冲)，并且更特别地，该正电压升压脉冲可予以计时，以致于它于该写入运作期间与该字元线440的去致动(亦即，放电该字元线440至接地)基本上同时发生，以避免施加该正电压升压脉冲至该字元线440，并且以致于该脉冲在该位元线真值或位元线补值恢复前(亦即，在该写入运作的结束时被再充电回PVCS位准)结束。在位元线恢复前在字元线去致动施加该正电压升压脉冲并完成该脉冲，确保该脉冲将不会不利地影响单元稳定性或循环时间。
图6是例示IC芯片300A的一个实施例的相关部分的示意图，其包括由该PVBC控制器325所控制的单一正电压升压电路(PVBC)320。如所例示的，该感测电路316包括感测放大器661，其在各行的末端并且在读取运作期间比较位元线431-432上的电压。在此实施例300A中，各个资料位元行包括单一行的存储单元。在此案例中，由该PVBC控制器325所控制的该单一PVBC 320的输出是连接至该存储器阵列中的所有该行的该正电压轨421。因此，跨越该存储器阵列的所有存储单元在该写入运作期间，均同时经受在该PVCS+位准的该上述正电压升压脉冲。
选择性地，为了最小化电能消耗，IC芯片可含有多个PVBC，并且各个PVBC均可施加正电压升压脉冲至仅特定数行中(亦即，并非所有行)的该存储单元的该正电压轨421。
举例来说，图7是IC芯片300B的另一个实施例的相关部分的示意图，其包括两个PVBC 320(a)和320(b)，其均由该PVBC控制器325所控制。在此实施例300B中，各个资料位元行均可包括一对数邻近行的存储单元(亦即，偶数行和奇数行)，并且该感测电路316可包括感测放大器661，其在各个行的末端处并且在读取运作期间比较该位元线431-432上的电压，也包括多个2-输入多工器662。各个2-输入多工器均可运作地连接至对应对的邻近行。特定言之，各个2-输入多工器均可接收(作为输入)从资料位元行的该两个邻近行的两个邻近感测放大器661所输出的资料。在此案例中，第一PVBC 320(a)可仅连接至该存储器阵列311中的该数偶数行的该正电压轨421，而第二PVBC 320(b)可仅连接至该存储器阵列311中的该数奇数行的该正电压轨421。有了此组构，当资料数值正被写入至偶数行中的特定存储单元时，仅该数偶数行中的该存储单元将于该写入运作期间同时经受在该PVCS+位准的该上述的正电压升压脉冲，而该数奇数行中的该存储单元将保持在该PVCS位准，反之亦然。
类似地，图8是例示IC芯片300C的另一个实施例的相关部分的示意图，其包括由该PVBC控制器325所控制的四个PVBC 320(a)-320(d)。在此实施例300C中，各个资料位元行均可包括四个邻近行的存储单元(亦即，第一行、第二行、第三行及第四行)，并且该感测电路316可包括感测放大器661，其在该数行的各者的末端并且于读取运作期间比较该位元线431-432上的电压，并且也包括多个4-输入多工器664。各个4-输入多工器均可运作地连接至对应组的四个邻近行。特定言之，各个4-输入多工器均可接收(作为输入)从资料位元行的该四个邻近行的四个邻近感测放大器661所输出的资料。在此案例中，第一PVBC 320(a)可连接至该存储器阵列311中的每一个资料位元行中的每一个第一行的该正电压轨421，第二PVBC 320(b)可连接至该存储器阵列311中的每一个资料位元行的每一个第二行的该正电压轨，第三PVBC 320(c)可连接至该存储器阵列311中的每一个资料位元行的每一个第三行的该正电压轨，而第四PVBC 320(d)可连接至该存储器阵列311中的每一个资料位元行的每一个第四行的该正电压轨。有了此组构，当资料数值被写入至资料位元行的第一行中的特定存储单元时，仅各个资料位元行的该第一行中的该存储单元将于该写入运作期间同时经受在该PVCS+位准的该上述正电压升压脉冲，而所有其它数行中的该存储单元将保持在该PVCS位准；当资料数值被写入至资料位元行的第二行中的特定存储单元时，仅各个资料位元行的该第二行中的该存储单元将于该写入运作期间同时经受在该PVCS+位准的该上述正电压升压脉冲，而所有其它数行中的该存储单元将保持在该PVCS位准；依此类推。
图9是例示可被并入至图3的该IC芯片300(包括并入至图6-图8中详细描述的各种不同的实施例300A-300C的任一者)的范例PVBC 320的示意图，而图10是例示图9中所显示的不同信号的时序连同该字元线上的对应时序的时序图。该PVBC 320可包括输出节点999，该输出节点保持在该PVCS位准(亦即，该第一正电压位准)，除了于该写入运作期间的非常短的时间期间外，在该时间期间，它切换至PVCS+位准(亦即，高于该第一正电压位准的第二正电压位准)。该PVBC 320可包括第一反相器910(其包括高临界电压晶体管并且连接在第一正电压供应(在该PVCS位准)与接地之间)及第二反相器920(其类似地包括高临界电压(Vt)晶体管并且连接在第二正电压供应(在该更高的PVCS+位准)与接地之间)。该第一反相器910的第一输出节点控制一对串联的低Vt NFET 915-916，其以回授回圈的方式连接，其中，该第一低Vt NFET 915的漏极连接至该第二Vt NFET 916的漏极，也连接至该输出节点999，而该第二低Vt NFET的源极也连接至该输出节点999。该第二反相器920的第二输出节点控制低Vt PFET 925，其连接在该第一正电压供应与该回授回圈之间。
使用多个不同的时脉信号实施该写入运作的时序。特定言之，该输出节点999在这两个电压位准于何时切换的时序是基于两个分别的时脉信号加以决定：PB_CLK1和PB_CLK0。PB_CLK1可控制该第一反相器910中的该PFET和NFET的栅极，并可由时脉信号产生器950(a)基于从该PVBC控制器325所接收的控制时脉信号FSEL_OS_1和行选择信号ACN加以产生。PB_CLK0可控制该第二反相器920中的该PFET和NFET的栅极，并可由另一个时脉信号产生器950(b)基于从该PVBC控制器325所接收的另一个控制时脉信号FSEL_OS_0和该相同的行选择信号ACN加以产生。
该PVBC控制器325与图9的该PVBC 320组合以确保该PVCS位准与该PVCS+位准之间的切换在该输出节点999发生(仅在写入运作期间并且与该字元线的去致动(亦即，于该字元线被放电至接地时)基本上同时)，如图10的该时序图中所例示的，并且还确保此切换是针对相对短时间期间，以致于该施加的正电压升压脉冲在该位元线被恢复至该PVCS位准前结束。举例来说，该正电压升压脉冲可为.2-.5ns正电压升压脉冲。因此，可使用不同的输入信号(例如，行选择信号ACN和时脉信号PB_CLK0、及PB_CLK_1)实施该写入运作。如图5的该时序图中所例示的，这些多个不同的输入信号确保写入「1」运作中的该位元线补值(BL(C))或写入「0」运作中的该位元线真值(BL(T))的放电和充电分别在第一时间期间501的开始和结束发生，使得该字元线的充电和放电发生在第二时间期间502(其在该第一时间期间501的期间并且短于该第一时间期间501)，并且使得该正电压升压脉冲的施加发生在第三时间期间503(其在该第一时间期间501的期间并且短于该第一时间期间501，并且与该第二时间期间502的末端重叠)。如上方所提到的，在字元线去致动施加该正电压升压脉冲并且于位元线恢复前完成该脉冲，确保该脉冲不会不利地影响单元稳定性或循环时间。
虽然在该电路时序图中未显示，但额外地或替代地，该IC芯片可包括(在该衬底上)负电压升压电路(NVBC)，其运作地连接至该存储器阵列311并且用来于(举例来说)该存储器阵列使用相对低正单元供应电压运作并且该芯片是在该缓慢NFET-快速PFET程序角落处制造时，改进存储单元内的写入性。这种NBVC可于写入运作期间提供负电压升压脉冲至该存储单元中的下拉晶体管的源极，以储存资料数值至这些存储单元中，并且更特定言之，可在该写入运作期间在字元线去致动前提供这种负电压升压脉冲，以确保该写入运作是完成的，并且该储存的资料数值是稳定的。
参照图11的流程图，本文也揭示的是存储器阵列运作方法的实施例。特定言之，该方法可包括提供集成电路(IC)芯片，例如上方所详细描述且在图3中例示的该IC芯片300(见程序1102)。该IC芯片300可具有衬底301和在该衬底上的存储电路310。该存储电路310可包括存储器阵列311(例如，静态随机存取存储器(SRAM)阵列)，其具有数行和数列的存储单元400(例如，静态随机存取存储(SRAM)单元，如图4中所例示且如上方所详细描述的)。该存储电路310可还包括该周边电路系统312，其需要用来促进写入资料数值至该存储器阵列311内的个别存储单元400及从该存储器阵列311内的个别存储单元400读取资料数值。该IC芯片300可还包括至少一个正电压升压电路(PVBC)320，其运作地连接至该存储器阵列311，用来于为了储存资料数值至该存储单元中所实施的写入运作期间，与字元线去致动实质同时提供正电压升压脉冲至该存储器阵列311中的存储单元400。
该方法可还包括实施写入运作，以将资料数值(例如，「1」或「0」)写入至该存储器阵列311的特定行和特定列中的特定存储单元，并且，在该写入运作期间，使用PVBC 320以提供正电压升压脉冲，以改进写入性(见程序1104和图4)。特定言之，在该存储器阵列中，该特定存储单元400可连接至该特定行的位元线真值431和位元线补值432、至该特定列的字元线440、至正电压轨421、以及至接地轨422。
如图5的该时序图中所例示的，为了储存资料数值「1」至该特定的SRAM单元400的该储存节点真值405上，该位元线真值431(BL(T))可维持在第一正电压位准(亦即，在本文中称为该正单元供应电压(PVCS)位准)，而该位元线补值432(BL(C))可被放电至接地422(见程序1110)。接下来，该字元线(WL)440可被致动(亦即，通过该正电压轨421被充电至该PVCS位准)(见程序1112)。其结果就是，该第一和第二栅极通过晶体管403和413开启，以将该储存节点真值(SN(T))405连接至该位元线真值(BL(T))431(其被预充电至该PVCS位准)，并且将该储存节点补值(SN(C))415连接至该位元线补值(BL(C))432(其被放电至接地)。在此案例中，该储存节点真值405(SN(T))上的电压(其保持在VCS)关闭该第二上拉晶体管411。额外地，该储存节点补值415(SN(C))上的电压由该第二下拉和栅极通过晶体管412和413下拉。该储存节点补值415(SN(C))上的低电压应引发该第一上拉晶体管401开启，由此引发该储存节点真值405(SN(T))上的电压通过该第一上拉晶体管401被上拉。然而，为了确保该储存节点真值405(SN(T))上的电压于该第一上拉晶体管401可能正努力完全开启时被上拉，正电压升压脉冲由PVBC 320被施加至该正电压轨421，并且由此至该上拉晶体管401和411的源极(见程序1114)。该正电压升压脉冲的施加将该正电压轨421上的电压从该PVCS位准增加至PVCS+位准(亦即，高于该第一正电压位准的第二正电压位准)(例如，增加25mV-200mV，例如增加100mV)，并且由此增加该源极电压并增加第一上拉晶体管401的该顶部空间，以加速该开启并允许该储存节点真值405(SN(T))于完成该写入运作前达到至少该PVCS位准。于该资料数值「1」写入至该储存节点真值(SN(T))后，该位元线补值432恢复(亦即，再充电至该PVCS位准)(见程序1116)。
并且，如图5的该时序图中所例示的，为了储存资料数值「0」在该储存节点真值405(SN(T))上，该位元线真值431(BL(T))被放电至接地，并且该位元线补值432(BL(C))被充电至该PVCS位准(见程序1120)。接下来，该字元线(WL)440被致动(亦即，通过该正电压轨421被充电至该PVCS位准)(见程序1122)。其结果就是，该第一和第二栅极通过晶体管403和413开启，以将该储存节点真值(SN(T))405连接至该位元线真值(BL(T))431(其被放电至接地)，并且将该储存节点补值(SN(C))415连接至该位元线补值(BL(C))432(其在该PVCS位准)。其结果就是，该储存节点真值405(SN(T))上的电压开始减少，以开启该第二上拉晶体管411，并且通过将该储存节点补值415(SN(C))上的电压上拉至该正电压轨421上的该PVCS位准。该储存节点补值415(SN(C))上的高电压将关闭该第一上拉晶体管401。为了确保该储存节点真值405(SN(T))上的电压于该第二上拉晶体管411努力完全开启时是下拉并且仍然在接地(亦即，储存资料数值「0」)，正电压升压脉冲供应至该正电压轨421，并且由此至该上拉晶体管401和411的源极(见程序1124)。该正电压升压脉冲的施加将该正电压轨421上的电压从该PVCS位准增加至该PVCS+位准(例如，增加25mV-200mV，例如增加100mV)，并且由此增加该源极电压及增加该第二上拉晶体管411的该顶部空间，以加速该开启以确保该储存节点真值405(SN(T))没有被上拉至超过接地。于该资料数值「1」写入至该储存节点真值(SN(T))后，该位元线补值432恢复(亦即，被再充电至该PVCS位准)(见程序1126)。
通过加速该上拉晶体管401和411的该开启时间，如上方所描述的，在该写入运作期间，该方法确保写入资料数值「1」或资料数值「0」至特定SRAM单元400的该储存节点真值405(SN(T))的该程序在该分配的时间内完成，即使在IC芯片运作在该快速NFET-缓慢PFET程序角落和在低运作电压(例如，在小于0.75V的PVCS位准，例如在大约0.55V)的案例亦然。应注意到此正电压升压脉冲可为相对短脉冲(例如，.2-.5ns脉冲)，并且更特别地，该正电压升压脉冲可予以计时，以致于它于该写入运作期间与该字元线440的去致动(亦即，放电该字元线440至接地)基本上同时发生在程序1114(或1124)，以避免施加该正电压升压脉冲至该字元线440，并且以致于该脉冲在该真值或补值其它j位元线在程序1116(或1126)恢复前结束。在程序1114(或1124)施加该正电压升压脉冲在(亦即，同时)字元线去致动并在程序1116(或1126)于位元线恢复前完成该脉冲，确保该脉冲不会不利地影响单元稳定性或循环时间。
该方法可还包括实施读取运作以读取该特定的SRAM单元400的该储存节点真值405中所储存的资料数值，并且不需采用该PVBC 320便可这样作。为了完成这个，该位元线真值431和该位元线补值432被预充电至该PVCS位准，并且该字元线440被致动(亦即，被充电至该相同的PVCS位准)，以开启该第一和第二栅极通过晶体管403和413。在此读取运作期间，该正电压轨421和由此该第一和第二上拉晶体管401和411的源极被保持在该PVCS位准。当资料数值「1」储存在该储存节点真值405中时，该位元线真值431将仍然被充电至该PVCS位准，而该位元线补值432将通过该第二下拉和栅极通过晶体管412和413被放电至接地422。当资料数值「0」储存至该储存节点真值405上时，该位元线真值432将通过该第一下拉和栅极通过晶体管402和403被放电至接地422，而该位元线补值432将仍然被充电至该PVCS位准。该位元线真值431与该位元线补值432之间的电压差可被感测(例如，使用在该数行的末端处的感测放大器)，以决定该特定的SRAM单元400中所储存的该资料数值(亦即，「1」，如果该位元线真值431具有该更高电压位准，以及「0」，如果该位元线补值432具有该更高电压位准)。
最后，参照图12的流程图，本文也揭示的是制造方法的实施例，其中，实施后制造测试以识别具有存储器阵列(其将受益于这种正电压升压脉冲(例如，快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落集成电路(IC)芯片(其将运作在相对低正单元供应电压))的集成电路芯片，并且其中，附接正电压升压电路(例如，贴附、固定、粘住等)至那些识别的芯片的该衬底并且运作地连接至该存储器阵列。特定言之，此方法可包括依据IC设计制造集成电路(IC)芯片(见程序1202及图13)。各个IC芯片均可具有衬底301及该衬底上的存储电路310，如上方所详细描述的。该存储电路310可包括存储器阵列311(例如，静态随机存取存储器(SRAM)阵列)，其具有数行和数列的存储单元400(例如，静态随机存取存储器(SRAM)单元，如图4中所例示的，且如上方所详细描述的)。该存储电路310可还包括该周边电路系统312，其需要用来促进将资料数值写入至该存储器阵列311内的个别存储单元400以及从该存储器阵列311内的个别存储单元400读取资料数值。应注意到，在该制造方法的此点上，电压升压电路没有包括在该IC芯片上。
此方法可还包括测试该IC芯片，以决定该IC芯片上该N-型场效晶体管(NFET)和该P-型场效晶体管(PFET)的切换速度，并且特别地，在该存储器阵列311的该存储单元400中(见程序1204)。举例来说，实施此测试，以识别具有快速NFET的IC芯片、具有典型的NFET的IC芯片、以及具有缓慢NFET的IC芯片、以及也识别具有快速PFET的IC芯片、具有典型的PFET的IC芯片、以及具有缓慢PFET的IC芯片。测试IC芯片的技术在本领域中是众所周知的，因此，这种技术的细节从说明书中省略，以为了允许读者聚焦于该揭示的方法的显著方面。
该IC芯片可接着基于该测试的结果分类成群组(见程序1206)。举例来说，所述群组可包括不同的程序角落群组，并且特别地，含有在一个或更多个不同的程序角落运作的IC芯片的一个或更多个群组。本领域技术人员将认识到该不同的程序角落一般是包括该快速-快速程序角落、该缓慢-缓慢程序角落、该典型的-典型的程序角落、该缓慢-快速程序角落、以及该快速NFET-缓慢PFET程序角落。再者，当参照这些程序角落时，该切换速度指示(亦即，快速、缓慢或典型的)参照该NFET，而该第二切换速度指示则参照该PFET。在任何案例中，该IC芯片可分类成群组，并且这些群组可至少包括快速NFET-缓慢PFET程序角落群组，其含有IC芯片(其具有快速NFET和缓慢PFET)。如上方所提到的，为了此揭示的目的，快速NFET-缓慢PFET程序角落IC芯片可为例如具有6σ快速NFET和6σ缓慢PFET的IC芯片、或分类成具有Xσ快速NFET和Xσ缓慢PFET的群组的任何其它IC芯片。
该IC芯片可选择性地基于产品特定单元供应电压规格还分类成次群组(见程序1208)。特定言之，该快速NFET-缓慢PFET程序角落群组内的该IC芯片可基于产品特定正单元供应电压规格(亦即，产品特定最大值PVCS位准)分类成次群组。这些次群组可包括具有第一最大值PVCS位准的至少一第一次群组(在本文也称为第一最大单元供应电压)及具有第二最大值PVCS位准的第二次群组(在本文也称为第二最大单元供应电压)，该第二最大值PVCS位准高于该第一最大值PVCS位准。该第一次群组(亦即，该较低PVCS次群组)中的该IC芯片的该第一最大值PVCS位准可例如为小于0.75V。该第二次群组(亦即，该更高PVCS次群组)中的该IC芯片的该第二最大值PVCS可例如为等于或大于0.75V。
此方法可还包括从所述群组及/或次群组选择一个或更多个IC芯片、及附接(例如，贴附、固定、粘住等)一个或更多个正电压升压电路(PVBCs)320及PVBC控制器325至各个选定的IC芯片的该衬底301的边缘(见程序1210及图3)。该选定的IC芯片可例如为将受益于PVBC的使用的IC芯片。这种IC芯片将例如包括来自该快速NFET-缓慢PFET程序角落群组及/或来自该第一次群组(亦即，该较低PVCS位准次群组)的IC芯片。之后，在各个选定的IC芯片上，该PVBC 320可运作地连接至该存储器阵列311，以于写入运作期间与字元线去致动实质同时致能施加正电压升压脉冲(详述于上方)至该存储器阵列中的存储单元，以储存资料数值至该存储单元中，以为了改进写入性(见程序1212)。
如上方所详细描述并且图6中所例示的，在一个实施例中，单一PVBC 320可在程序1210-1212中附接(例如，贴附、固定、粘住等)至该衬底并且运作地连接至该存储器阵列。在此案例中，由该PVBC控制器325所控制的该单一PVBC 320的输出是连接至该存储器阵列中的该数行的该正电压轨421。因此，跨越该存储器阵列的所有存储单元均于该写入运作期间同时地经受在该PVCS+位准的该上述的正电压升压脉冲。
然而，如上方所详细描述及在图7或图8中所例示选择性的，为了最小化电能消耗，多个PVBC可在程序1210-1212中附接(例如，贴附、固定、粘住等)至该衬底并且运作地连接至该存储器阵列，使得各个PVBC施加正电压升压脉冲仅至特定数行中的该存储单元的该正电压轨(亦即，并非所有行)。
应了解到本文所使用的术语是用于描述该揭示的结构和方法的目的，并且不意图为限制性的。举例来说，如本文所使用的，该单数型式“一”、“一个”及“该”意图也包括复数型式，除非上下文清楚地另有指示。额外地，如本文所使用的，术语“包含”及/或“包括”是指陈述的特征、数字、步骤、运作、元件、及/或组件的出现，但不排除一个或更多个其它特征、数字、步骤、运作、元件、组件、及/或其群组的出现或加入。再者，如本文所使用的，例如“右”、“左”、“直立”、“水平”、“顶部”、“底部”、“上的”、“下的”、“在下”、“下方”、“下置”、“在上”、“上置”、“平行”、“垂直”等术语意图描述相对位置，如它们在图式中所转向和例示的(除非另有指示)，并且例如“碰触”、“直接接触”、“毗接”、“直接地邻近”、“立即地邻近”等术语意图指示至少一个元件实体地接触另一个元件(没有其它元件分离该描述的元件)。术语“侧向地”在本文中是用来描述元件的相对位置，并且更特别地，是用来指示元件位在其它元件的上方或下方的另一个元件的侧面，如那些元件在图式中所转向和例示的。举例来说，侧向地邻近位于另一个元件的元件将在该其它元件之侧，立即地邻近位于另一个元件的元件将直接地在该其它元件之侧，而侧向地围绕另一个元件的元件将邻近且接壤该其它元件的外部侧壁。权利要求书中的所有手段或步骤加功能元件的对应结构、材料、动作及均等物意图包括实施该功能的任何结构、材料、或动作，并组合所特定请求的其它请求的元件。
本发明的各种实施例的描述已经呈现为了例示的目的，但不意图穷尽或限制至该揭示的实施例。许多修饰和变化对于本领域技术人员而言是明显的，而没有偏离该揭示的实施例的范畴和精神。本文所使用的术语经选择最佳解释实施例的原则、超过市场上所发现的技术的实际应用或技术改进、或使本领域技术人员了解本文所揭示的实施例。

Claims (20)

1.一种集成电路结构，包含：
衬底；
存储器阵列，在该衬底上；以及
至少一个正电压升压电路，在该衬底上，并且运作地连接至该存储器阵列，其中，该正电压升压电路在写入运作期间与字元线去致动实质同时提供正电压升压脉冲至该存储器阵列中的存储单元，以储存资料数值至该存储单元中，使得当字元线在该写入运作期间从第一正电压位准正被放电至接地时，正单元供应电压从该第一正电压位准正被增加至高于该第一正电压位准的第二正电压位准。
2.如权利要求1所述的集成电路结构，其特征在于，正电压升压脉冲将该正单元供应电压增加25mV-200mV。
3.如权利要求1所述的集成电路结构，其特征在于，该正电压升压脉冲包含.2-.5ns脉冲。
4.如权利要求1所述的集成电路结构，
其特征在于，该存储器阵列包含数行及数列的存储单元，
其中，在该存储器阵列内，特定存储单元是连接至特定行的位元线真值和位元线补值、至特定列的字元线、以及至正电压轨，
其中，在写入运作以将资料数值写入至该特定存储单元前，该位元线真值和该位元线补值被充电至该第一正电压位准，而该字元线被放电至接地，以及
其中，在该写入运作期间，
该位元线真值是维持在该第一正电压位准，
该位元线补值被放电至接地，
该字元线被充电至该第一正电压位准，使得该资料数值的写入被初始化，以及
接续地，该字元线被放电至接地，并且正电压升压脉冲被施加至电性连接至该特定存储单元中的上拉晶体管的源极的正电压轨，其中，该字元线的放电和该正电压升压脉冲的施加实质同时发生，以将该正电压轨上的正单元供应电压从该第一正电压位准增加至高于该第一正电压位准的第二正电压位准，并且确保完成该资料数值的该写入。
5.如权利要求4所述的集成电路结构，其特征在于，该第一正电压位准小于0.75V。
6.如权利要求4所述的集成电路结构，其特征在于，该特定存储单元包含六-晶体管静态随机存取存储单元，该六-晶体管静态随机存取存储单元包含：
第一上拉晶体管，具有连接至该正电压轨的第一源极和连接至储存节点真值的第一漏极；第一下拉晶体管，将该储存节点真值连接至接地轨；以及第一栅极通过晶体管，将该位元线真值连接至该储存节点真值，其中，该第一上拉晶体管和该第一下拉晶体管形成第一反相器；以及
第二上拉晶体管，具有连接至该正电压轨的第二源极和连接至储存节点补值的第二漏极；第二下拉晶体管，将该储存节点补值连接至该接地轨；以及第二栅极通过晶体管，将该位元线补值连接至该储存节点补值，其中，该第二上拉晶体管及该第二下拉晶体管形成第二反相器，其中，该第一反相器和该第二反相器是交叉耦接，以及其中，该字元线控制该第一栅极通过晶体管和该第二栅极通过晶体管的栅极。
7.如权利要求1所述的集成电路结构，进一步包含：
二-输入多工器，运作地连接至该存储器阵列中的数行的邻近对；
第一正电压升压电路，运作地连接至该存储器阵列中的数偶数行；以及
第二正电压升压电路，运作地连接至该存储器阵列中的数奇数行。
8.如权利要求1所述的集成电路结构，进一步包含：
四-输入多工器，运作地连接至该存储器阵列中的数组四邻近行；
第一正电压升压电路，运作地连接至各组中的每一个第一行；
第二正电压升压电路，运作地连接至各组中的每一个第二行；
第三正电压升压电路，运作地连接至各组中的每一个第三行；以及
第四正电压升压电路，运作地连接至各组中的每一个第四行。
9.一种运作集成电路结构的方法，该方法包含：
提供集成电路芯片，该集成电路芯片包含存储器阵列和运作地连接至该存储器阵列的至少一个正电压升压电路；以及
实施写入运作，以将资料数值写入至该存储器阵列的特定行和特定列中的特定存储单元，其中，实施该写入运作包含：
将该特定行的位元线真值维持在第一正电压位准；
将该特定行的位元线补值放电至接地；
将该特定列的字元线充电至该第一正电压位准；以及
接续地，实质同时将该字元线放电至接地并将正电压升压脉冲施加至电性连接至该特定存储单元中的上拉晶体管的源极的正电压轨，其中，该正电压升压脉冲将正单元供应电压从该第一正电压位准增加至高于该第一正电压位准的第二正电压位准，并且确保完成该资料数值的写入。
10.如权利要求9所述的方法，其特征在于，该正电压升压脉冲将该正单元供应电压增加25mV-200mV。
11.如权利要求9所述的方法，其特征在于，该正电压升压脉冲包含.2-.5ns脉冲。
12.如权利要求9所述的方法，其特征在于，该第一正电压位准小于0.75V。
13.如权利要求9所述的方法，其特征在于，实施该写入运作进一步包含，接着该正电压升压脉冲的完成和该资料数值的该写入后，将该位元线补值再充电至该第一正电压位准。
14.如权利要求13所述的方法，其特征在于，该写入运作是使用多个不同的时脉信号予以实施。
15.如权利要求9所述的方法，其特征在于，该特定存储单元包含六-晶体管静态随机存取存储单元，该六-晶体管静态随机存取存储单元包含：
第一上拉晶体管，具有连接至该正电压轨的第一源极和连接至储存节点真值的第一漏极；第一下拉晶体管，将该储存节点真值连接至接地轨；以及第一栅极通过晶体管，将该位元线真值连接至该储存节点真值，其中，该第一上拉晶体管和该第一下拉晶体管形成第一反相器；以及
第二上拉晶体管，具有连接至该正电压轨的第二源极和连接至储存节点补值的第二漏极；第二下拉晶体管，将该储存节点补值连接至该接地轨；以及第二栅极通过晶体管，将该位元线补值连接至该储存节点补值，其中，该第二上拉晶体管和该第二下拉晶体管形成第二反相器，其中，该第一反相器和该第二反相器是交叉耦接，以及其中，该字元线控制该第一栅极通过晶体管和该第二栅极通过晶体管的栅极。
16.一种制造集成电路结构的方法，该方法包含：
制造数个集成电路芯片，各个集成电路芯片均包含衬底和该衬底上的存储器阵列；
测试所述集成电路芯片；
将所述集成电路芯片基于该测试的结果分类成数群组，其中，所述群组包含快速n-型场效晶体管(NFET)-缓慢p-型场效晶体管(PFET)程序角落群组；以及
将至少一个正电压升压电路附接至来自该快速NFET-缓慢PFET程序角落群组的至少一个选定的集成电路芯片，并且将该正电压升压电路运作地连接至该选定的集成电路芯片上的该存储器阵列，以在写入运作期间，与字元线去致动实质同时致能施加正电压升压脉冲至该存储器阵列中的存储单元，以将资料数值储存至该存储单元中。
17.如权利要求16所述的方法，进一步包含：将该快速NFET–缓慢PFET程序角落群组内的所述集成电路芯片基于产品特定单元供应电压规格分类成数次群组，其中，所述次群组至少包含具有第一最大单元供应电压的第一次群组和具有高于该第一最大单元供应电压的第二最大单元供应电压的第二次群组，其中，正电压升压电路附接至该第一次群组中的所有所述集成电路芯片。
18.如权利要求17所述的方法，其特征在于，该第一最大单元供应电压小于0.75V。
19.如权利要求16所述的方法，其特征在于，正电压升压脉冲将正单元供应电压增加25mV-200mV。
20.如权利要求16所述的方法，其特征在于，该正电压升压脉冲包含.2-.5ns脉冲。
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