KR100840636B1 - 셀프 타이밍 회로를 갖는 반도체 메모리 - Google Patents

셀프 타이밍 회로를 갖는 반도체 메모리 Download PDF

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Abstract

반도체 메모리의 셀프 타이밍 회로(61)에 있어서, 제1 상태로 설정된 셀프 타이밍용 더미 메모리 셀(SDMC11, SDMC12) 및 제1 상태와 반대의 제2 상태로 설정된 부하용 더미 메모리 셀(SDMC11, SDMC12)을 갖는 더미 비트선(XDBL1)과, 제3 상태로 설정된 셀프 타이밍용 더미 메모리 셀(SDMC21, SDMC22) 및 상기 제3 상태와 동일한 제4 상태로 설정된 부하용 더미 메모리 셀(LDMC21, LDMC22)을 갖는 더미 비트선(XDBL2)과, 더미 비트선(XDBL1, XDBL2) 전위의 변화 속도의 차에 대응하는 기간만큼 지연시켜 셀프 타이밍 신호(SLF)를 출력하는 타이밍 제어 회로(62)를 포함한다.

Description

셀프 타이밍 회로를 갖는 반도체 메모리{SEMICONDUCTOR MEMORY HAVING SELF-TIMING CIRCUIT}
본 발명은 메모리 셀의 유지 데이터를 독출하기 위한 센스 앰프 회로를 갖는 반도체 메모리에 관한 것이며, 특히 셀프 타이밍 회로를 갖고, 내부 메모리 셀의 특성에 따라 센스 앰프 기동 신호의 활성화 타이밍을 제어함으로써 데이터의 독출 마진을 향상시킨 반도체 메모리에 관한 것이다.
일반적으로, 스태틱 RAM(Static RAM, 이하 SRAM으로 칭함)은 한 쌍의 인버터를 교차 접속한 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이를 갖는다. 각각의 메모리 셀에 있어서, 인버터 쌍의 상호 접속점은 한 쌍의 트랜스퍼 트랜지스터를 사이에 두고 비트선 쌍에 접속되고, 트랜스퍼 트랜지스터 쌍의 게이트는 워드선에 접속된다. 비트선 쌍은 센스 앰프 회로에 접속된다.
SRAM의 독출 동작에 있어서는, 우선 외부로부터 클록 신호와 어드레스 신호가 공급되고, 클록 신호에 동기하여 어드레스 신호를 디코드함으로써 대응하는 워드선을 선택한다. 워드선의 선택에 의해 대응하는 메모리 셀의 트랜스퍼 트랜지스터 쌍이 온되고, 그것에 의해 대응하는 메모리 셀의 인버터 쌍이 비트선 쌍과 접속된다. 비트선 쌍은 메모리 셀의 인버터 쌍에 유지된 데이터에 기초하여 구동된다. 구동된 비트선 쌍의 전위차는 센스 앰프 기동 신호에 응답하여 센스 앰프 회로에 의해 증폭되고, 메모리 셀의 유지 데이터가 독출된다. 전술한 독출 동작에 있어서, 센스 앰프 회로를 기동하는 센스 앰프 기동 신호의 생성 회로로서, 종래, 셀프 타이밍 회로를 이용한 생성 회로가 알려져 있다(예컨대, 특허 문헌 1을 참조).
도 1은 종래의 셀프 타이밍 회로를 갖춘 SRAM의 회로 구성의 개략도이다.
종래의 셀프 타이밍 회로(11)는 적어도 하나의 셀프 타이밍용 더미 메모리 셀(SDMC)과, 더미 메모리 셀을 선택하기 위한 더미 워드선(DWL)과, 더미 메모리 셀의 유지 데이터를 검출하기 위한 더미 비트선 쌍(DBL, XDBL)과, 더미 비트선 쌍(DBL, XDBL)의 전위에 기초하여 셀프 타이밍 신호(SLF)를 생성하는 타이밍 제어 회로(12)를 갖는다. 셀프 타이밍용 더미 메모리 셀(SDMC)은 메모리 셀 어레이 내의 통상 메모리 셀(MC)과 마찬가지로 인버터 쌍 및 트랜스퍼 게이트 쌍을 갖는다.
또한, 셀프 타이밍용 더미 메모리 셀(SDMC)은 더미 비트선 쌍(DBL, XDBL) 상의 타이밍 제어 회로(12)로부터 가장 먼 위치에서 순서대로 배치된다. 더미 워드선(DWL) 및 더미 비트선 쌍(DBL, XDBL)의 배선 용량에 기인하는 부하를 메모리 셀 어레이(MCA) 내의 워드선(WL) 및 비트선 쌍(BL, XBL)에 맞추기 위해, 더미 워드선(DWL) 및 더미 비트선 쌍(DBL, XDBL)에 대하여 각각 복수의 부하용 더미 메모리 셀(LDMC)이 설치된다.
종래의 셀프 타이밍 회로(11)의 동작을 도 2를 이용하여 설명한다. 도 2에 도시하는 바와 같이, 메모리 셀 어레이(MCA) 내에서 소정의 워드선(WL)을 선택하는 데 동기하여, 더미 워드선(DWL)이 선택된다. 더미 워드선(DWL)의 선택에 의해 셀프 타이밍용 더미 메모리 셀(SDMC)의 트랜스퍼 게이트 쌍이 온되고, 셀프 타이밍용 더미 메모리 셀(SDMC)의 인버터 쌍이 더미 비트선 쌍(DBL, XDBL)과 접속되며, 그것에 의해 구동된 더미 비트선 쌍(DBL, XDBL)은 소정의 전위차를 발생한다.
타이밍 제어 회로(12)는 더미 비트선 쌍(DBL, XDBL) 중 어느 한쪽의 전위(도면에서는 XDBL)을 검출하고, 검출 대상의 더미 비트선(XDBL)의 전위가 소정의 값보다도 작아졌을 때에 셀프 타이밍 신호(SLF)를 활성화시킨다. 셀프 타이밍 신호(SLF)는 제어 회로(13)에 공급되고, 제어 회로(13) 내에 설치한 지연 회로(14)에 의해 소정의 시간만큼 지연된다. 제어 회로(13)는 지연 회로(14)의 출력 신호를 센스 앰프 기동 신호(SA)로 하여 센스 앰프 회로에 공급한다. 센스 앰프 회로는 공급된 센스 앰프 기동 신호(SA)에 응답하여, 선택된 통상 메모리 셀(MC)에 의해 구동된 비트선 쌍(BL, XBL)의 전위차를 증폭하여 유지 데이터를 독출한다.
이 때, 부하용 더미 메모리 셀(LDMC)의 부하 조정에 의해 더미 비트선 쌍(DBL, XDBL)에 대한 구동 능력을 조정하는 동시에, 지연 회로(14)의 지연량을 조정함으로써, 센스 앰프 기동 신호(SA)의 활성화 타이밍을 최적의 타이밍으로 조정한다.
여기서, 제조 분산에 의해 메모리 셀 어레이(MCA) 내의 통상 메모리 셀(MC)의 구동 능력에 분산이 발생한 경우라도 동일한 제조 공정에 의해 제조되기 때문에 더미 메모리 셀(SDMC)의 구동 능력도 동일한 분산을 갖는다. 즉, 통상 메모리 셀(MC)의 구동 능력이 보다 빨라지는 방향으로 분산되는 경우에는, 더미 메모리 셀(SDMC)의 구동 능력도보다 빨라지는 방향으로 분산된다. 도 1의 셀프 타이밍 회로 (11)를 이용한 센스 앰프 기동 신호의 생성 회로에서는 더미 메모리 셀(SDMC)에 의해 구동되는 더미 비트선 쌍(DBL, XDBL)의 전위에 기초하여 센스 앰프 기동 신호(SA)의 활성화 타이밍을 결정하기 때문에, 통상 메모리 셀(MC)의 구동 능력의 제조분산에 따라 센스 앰프 기동 신호(SA)의 활성화 타이밍을 최적의 타이밍으로 자동 조정할 수 있다.
한편, 더미 비트선 쌍(DBL, XDBL)에 접속되는 부하용 더미 메모리 셀(LDMC)에서 트랜스퍼 트랜지스터 쌍은 항상 오프되도록 게이트 전위가 설정된다. 이 때문에, 본래는, 부하용 더미 메모리 셀(LDMC)은 더미 비트선 쌍(DBL, XDBL)에 메모리 셀 어레이(MCA)와 동일한 배선 용량을 부가할 뿐이며, 더미 비트선 쌍(DBL, XDBL)을 구동하는 경우는 없다.
그러나, 최근, 반도체 집적 회로의 미세화가 진행되고, 실제의 SRAM에 있어서는 메모리 셀 내의 트랜스퍼 트랜지스터의 오프 상태에서의 누설 전류(Ileak)를 무시할 수 없다. 이 때문에, 실제의 SRAM에 있어서는 부하용 더미 메모리 셀(LDMC)도 전술한 오프 누설 전류(Ileak)에 의해 더미 비트선 쌍(DBL, XDBL)이 구동되게 된다.
타이밍 제어 회로(12)가 검출 대상으로 하는 더미 비트선(XDBL)이 셀프 타이밍용 더미 메모리 셀(SDMC)뿐만 아니라, 부하용 더미 메모리 셀(LDMC)의 오프 누설전류(Ileak)에 의해 구동되면, 오프 누설 전류(Ileak)에 의한 구동 분만큼 검출 대상의 더미 비트선(XDBL) 전위의 저하 속도가 빨라진다. 그것에 의해, 셀프 타이밍 신호(SLF)의 활성화 타이밍은 본래의 타이밍보다도 빨라지게 되며, 이것에 대응하여 센스 앰프 기동 신호(SA)도 본래의 타이밍보다도 빠르게 활성화되어 버린다. 그 결과, 센스 앰프 회로에 있어서 통상 메모리 셀(MC)의 유지 데이터의 오독출이 일어날 가능성이 있다.
한편, 부하용 더미 메모리 셀(LDMC)이 오프 누설 전류(Ileak)에 의해 더미 비트선 쌍(DBL, XDBL) 중 어느 하나의 비트선을 L 레벨 방향으로 인하할지는 부하용 더미 메모리 셀(LDMC)이 유지하는 데이터에 의존하여 결정된다. 부하용 더미 메모리 셀(LDMC)의 유지 데이터는 인버터 쌍의 접속 노드가 플로우팅 상태에 있는 경우 SRAM의 전원 투입시에 임의로 결정되며, 셀프 타이밍용 더미 메모리 셀(SDMC)과는 달리 불특정이다.
이상의 것을 고려하여, 타이밍 제어 회로(12)가 검출 대상으로 하는 더미 비트선(XDBL)에 대하여, 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의한 구동의 영향을 최소로 하기 위해, 셀프 타이밍 회로(11)에 있어서, 더미 비트선 쌍(DBL, XDBL)에 접속되는 셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC)의 유지 데이터를 상호 반대의 데이터가 되도록 설정하는 기술이 알려져 있다(예컨대, 특허 문헌 1을 참조).
도 3에 더미 비트선 쌍(DBL, XDBL)에 접속되는 셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC)의 유지 데이터의 설정 패턴의 예를 도시한다. 도 3에 도시한 바와 같이, 셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC) 사이에서 인버터 쌍(INV1, INV2)의 접속 노드(n1, n2)의 전 위를 상호 반대로 고정한 패턴으로 이루어져 있다.
이 구성에 의해, 더미 비트선(XDBL)의 전위가 셀프 타이밍용 더미 메모리 셀(SDMC)에 의해서만 L 레벨로 인하되는 한편, 모든 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류에 의한 구동은 더미 비트선(DBL)에 대하여 행해진다. 더미 비트선(XDBL)의 전위에 기초하여 셀프 타이밍 신호(SLF)가 생성되기 때문에, 센스 앰프 기동 신호(SLF)의 활성화 타이밍이 오프 누설 전류(Ileak)에 의한 구동의 영향으로 본래의 타이밍보다 빨라지는 것을 방지할 수 있다.
그러나, 도 3에 도시한 셀프 타이밍 회로(11)에서도 주위의 온도 변화 등에 의해 SRAM이 고온 상태가 된 경우에, 오프 누설 전류(Ileak)의 전류량이 증가하고, 그것에 의해 센스 앰프 회로에 있어서 오독출이 일어날 가능성이 있다는 문제가 있다.
도 4는 전술한 문제점을 설명하기 위한 도면이다. 메모리 셀(MCA) 내에서 선택된 메모리 셀이 접속된 비트선 쌍(BL, XBL)에 있어서 비선택 메모리 셀의 유지 데이터 전부가 선택 메모리 셀의 유지 데이터와 반대의 데이터였던 경우를 생각한다.
도 4에 도시하는 바와 같이, 이 경우 오프 누설 전류(Ileak)의 전류량이 증대하면, 한쪽의 비트선(도면에서는 BL)이 선택 메모리 셀의 인버터 쌍에 의해 L 레벨 방향으로 크게 인하되는 동시에, 다른 쪽의 비트선(도면에서는 XBL)도 비선택 메모리 셀의 오프 누설 전류(Ileak)에 의해 L 레벨 방향으로 인하되고, 비트선(XBL)의 전 위가 시간과 함께 저하한다. 이 때문에, 상기한 경우, 비트선 쌍(BL, XBL)의 전위차가 소정의 전위차가 되는 타이밍은 가장 늦는다.
이것에 대하여, 도 3에 도시한 셀프 타이밍 회로(11)에서는 셀프 타이밍 신호(SLF)는 검출 대상의 더미 비트선(XBL)에 대한 오프 누설 전류(Ileak)에 의한 구동의 영향이 최소가 되도록 더미 메모리 셀(SDMC, LDMC)의 유지 데이터를 설정한 후에, 더미 비트선(XDBL)만의 전위를 검출함으로써 활성화된다. 이 때문에, 셀프 타이밍 신호(SLF)의 활성화 타이밍은 오프 누설 전류(Ileak)의 크기에 거의 영향을 받지 않는다. 즉, 센스 앰프 기동 신호(SA)는 오프 누설 전류(Ileak)의 크기에 상관없이, 대략 동일한 타이밍에 의해 활성화된다.
따라서, 오프 누설 전류(Ileak)가 증가한 경우, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지며, 유지 데이터의 오독출이 발생할 가능성이 있다. 그래서, 본 발명의 제1 목적은 오프 누설 전류(Ileak)가 증가한 경우에도 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있는 반도체 메모리를 제공하는 것이다.
또한, 도 5에 도 1의 종래의 셀프 타이밍 회로에서의 더미 메모리 셀(SDMC, LDMC)의 레이아웃 예를 도시한다. 도 5에 도시하는 바와 같이, 종래의 더미 메모리 셀은 인버터 쌍 및 트랜스퍼 트랜지스터 쌍으로 이루어지는 부분을 하나의 유닛으로 하여 레이아웃된다.
종래의 더미 메모리 셀은 인버터(53, 54) 및 트랜스퍼 트랜지스터 쌍(57)으로 이루어지는 통상 레이아웃 유닛(51)과, 이것과 점대칭 또는 선대칭의 관계를 갖는 인버터(55, 56) 및 트랜스퍼 트랜지스터 쌍(58)으로 이루어지는 대칭 레이아웃 유닛(52)을 더미 비트선 쌍(DBL, XDBL)에 따라 교대로 배치하도록 레이아웃되어 있다.
셀프 타이밍용 더미 메모리 셀(SDMC)로서는, 예컨대 더미 비트선 상의 타이밍 제어 회로(12)로부터 가장 먼 위치에서 순서대로 복수의 더미 메모리 셀이 지정된다. 도 5에서는 셀프 타이밍용 더미 메모리 셀(SDMC1, SDMC2)의 트랜스퍼 트랜지스터 쌍(57, 58)의 게이트는 도시하지 않는 공통의 더미 워드선(DWL)에 접속되고, 부하용 더미 메모리 셀(LDMC1, LDMC2)의 트랜스퍼 트랜지스터 쌍의 게이트는 그라운드(VSS)에 접속된다.
또한, 도면 중 백발(白拔)로 도시한 영역은 반도체 웨이퍼 상의 불순물 확산층을 나타내고, 짙은 해칭으로 도시한 영역은 반도체 웨이퍼 상에 형성한 게이트 폴리실리콘층을 나타낸다. 점선은 메모리 셀 내의 국소 배선을 나타내고, 굵은선은 더미 비트선(DBL, XDBL)을 나타내며, 원 표시는 더미 비트선의 컨택트를 나타낸다. 또한, 도 5에서 알 수 있는 바와 같이, 통상 레이아웃 유닛(51)과 대칭 레이아웃 유닛(52)의 각각에 있어서, 인버터 쌍을 구성하는 2개의 인버터 레이아웃은 상호 선 대칭으로는 이루어져 있지 않다.
여기서, 도 5의 더미 메모리 셀의 레이아웃 예에서는 제조 프로세스의 포토 에칭 공정 등에 있어서 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋 남이 발생한 경우, 메모리 셀(MC)의 유지 데이터의 오독출이 일어날 가능성이 있다는 문제가 있다.
도 6에 도시한 바와 같이, 불순물 확산층 및 게이트 폴리실리콘층의 코너부에 있어서, 실제의 완성된 형상은 원형을 갖는다. 이 때문에, 전술한 위치 어긋남이 발생한 경우, 예컨대 불순물 확산층에 대하여 게이트 폴리실리콘층이 전체적으로 도면 중 좌측 아래 방향으로 어긋난 경우(도 6 참조), 통상 레이아웃 유닛(51) 및 대칭 레이아웃 유닛(52)에 있어서, 인버터 쌍을 구성하는 각 인버터 사이에서 구동 능력에 차가 발생한다.
상세하게는, 통상 레이아웃 유닛(51)에 있어서, 좌측 아래 방향의 위치 어긋남에 기인하여, 이하와 같이 인버터의 특성이 변화한다. 즉, 좌측에 위치하는 인버터(54)에서는 상측의 트랜지스터에 있어서 채널 길이가 짧아지고, 하측의 트랜지스트에 있어서 채널 길이가 길어지며, 채널 폭이 좁아지는 것에 대하여 우측에 위치하는 인버터(53)에서는 상측의 트랜지스터에 있어서 채널 길이가 길어지고, 하측의 트랜지스터에 있어서 채널 폭이 넓어진다.
이것에 대하여, 대칭 레이아웃 유닛(52)에 있어서는 좌측 아래 방향의 위치 어긋남에 기인하여, 이하와 같이 인버터의 특성이 변화한다. 즉, 좌측에 위치하는 인버터(56)에서는 상측의 트랜지스터에 있어서 채널 폭이 좁아지며, 하측의 트랜지스터에 있어서 채널 길이가 줄어드는 데 대하여, 우측에 위치하는 인버터(55)에서는 상측의 트랜지스터에 있어서 채널 길이가 짧아지고, 채널 폭이 넓어지며, 하측의 트랜지스터에 있어서 채널 길이가 길어진다.
이상과 같이, 위치 어긋남에 의해 통상 레이아웃 유닛(51) 및 대칭 레이아웃 유닛(52)의 인버터 쌍을 구성하는 4개의 인버터(53∼56) 사이에서 구동 능력이 상호 다르게 된다. 그 결과, 위치 어긋남에 따라 통상 레이아웃 유닛(51)을 갖는 더미 메모리 셀(SDMC1)과 대칭 레이아웃 유닛(52)을 갖는 더미 메모리 셀(SDMC2) 사이에서 구동 능력에 차가 발생하게 된다.
이것에 대응하여, 타이밍 제어 회로(12)의 검출 대상인 더미 비트선(XDBL) 에 대한 구동 능력도 위치 어긋남에 따라 변화한다. 그것에 의해 셀프 타이밍 신호(SLF)의 활성화 타이밍도 위치 어긋남에 따라 변화하며, 본래의 타이밍보다도 빨라질 가능성이 있다.
한편, 메모리 셀 어레이(MCA) 내의 메모리 셀(MC)도 각각의 비트선(BL, XBL)에 대해서 도 5의 더미 메모리 셀(SDMC, LDMC)의 레이아웃 예와 동일한 레이아웃을 갖는다. 이 때문에, 위치 어긋남이 발생하고, 독출시에 선택된 메모리 셀(MC)이 통상 레이아웃 유닛(51)과 대칭 레이아웃 유닛(52) 중 구동 능력이 작은 쪽의 레이아웃 유닛을 갖는 셀인 경우, 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍은 본래의 타이밍보다도 늦어질 가능성이 있다.
따라서, 위치 어긋남에 따라 센스 앰프 기동 신호(SA)의 활성화 타이밍이 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지며, 유지 데이터의 오독출이 발생할 가능성이 있다. 여기서, 본 발명의 제2 목적은 제조 프로세스로 층간의 위치 어긋남이 발생한 경우에도 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있는 메모리를 제공하는 것이다.
이상과 같이, 본 발명의 주된 목적은 온도 변화나 제조 분산 등의 여러 가지 디바이스 특성의 변동 요인에 상관없이, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 확실하게 방지할 수 있는 반도체 메모리를 제공하는 것이다.
[특허 문헌 1] 일본 특허 공개 제2003-36678호 공보
전술한 목적을 달성하기 위한 본 발명의 제1 측면에 의하면, 복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부 회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리로서, 상기 셀프 타이밍 회로는 상기 워드선의 선택에 응답하여 선택되는 더미 워드선과, 상기 더미 워드선에 접속되어 유지 데이터를 제1 상태로 설정한 제1 셀프 타이밍용 더미 메모리 셀과, 비선택 상태로 되어 유지 데이터를 제1 상태와 반대의 제2 상태로 설정한 부하용 더미 메모리 셀을 갖는 제1 더미 비트선과, 상기 더미 워드선에 접속되어 유지 데이터를 제3 상태로 설정한 제2 셀프 타이밍용 더미 메모리 셀과, 비선택 상태로 되어 유지 데이터를 상기 제3 상태와 동일한 제4 상태로 설정한 제2 부하용 더미 메모리 셀을 갖는 제2 더미 비트선과, 상기 제1 더미 비트선 및 제2 더미 비트선을 입력하고 상기 제1 및 제2 더미 비트선 전위의 변화 속도의 차에 대응하는 기간만큼 지연시켜 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로를 포함한 것을 특징으로 한다.
또한, 본 발명의 제2 측면에 의하면, 복수의 워드선과, 복수의 비트선 쌍과, 상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 근방에 배치되며 상기 메모리 셀의 독출시에 내부 회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리로서, 상기 셀프 타이밍 회로는 상기 워드선의 선택에 응답하여 선택되는 더미 워드선과, 상기 더미 워드선에 접속되어 유지 데이터를 제1 상태로 설정한 제1 셀프 타이밍용 더미 메모리 셀과, 비선택 상태로 되어 유지터를 제1 상태와 반대의 제2 상태로 설정한 부하용 더미 메모리 셀을 갖는 더미 비트선 쌍과, 상기 더미 비트선 쌍을 입력하고 상기 더미 비트선 쌍의 한쪽 더미 비트선의 전위에 대응하는 기간만큼 지연시켜 상기 더미 비트선 쌍의 다른 쪽 더미 비트선의 전위 변화에 기초하여 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로를 포함한 것을 특징으로 한다.
전술한 제1 및 제2 측면에 의해, 본 발명의 반도체 메모리에서는 주위의 온도 변화 등의 이유에 의해 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
또한, 본 발명의 제3 측면에 의하면, 복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부 회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리로서, 상기 셀프 타이밍 회로는 상기 워드선의 선택에 응답하여 선택되는 더미 워드선과, 상기 더미 워드선에 접속되어 통상 레이아웃 유닛으로 구성된 복수의 제1 셀프 타이밍용 더미 메모리 셀이 연속하여 배치된 제1 더미 비트선과, 상기 더미 워드선에 접속되어 상기 통상 레이아웃 유닛과 점대칭 또는 선대칭의 관계를 갖는 대칭 레이아웃 유닛으로 구성된 복수의 제2 셀프 타이밍용 더미 메모리 셀이 연속하여 배치된 제2 더미 비트선과, 상기 제1 더미 비트선 및 제2 더미 비트선을 입력하고, 상기 제1 및 제2 더미 비트선 중 전위의 변화 속도가 느린 쪽의 더미 비트선의 전위 변화에 기초하여, 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로를 포함한 것을 특징으로 한다.
전술한 제3 측면에 의해, 본 발명의 반도체 메모리에서는 제조 분산 등의 이유에 의해 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋남이 발생한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 위치 어긋남에 따라 적절하게 조정할 수 있기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
따라서, 본 발명의 반도체 메모리에서는 온도 변화나 제조 분산 등의 여러 가지 디바이스 특성의 변동 요인에 상관없이, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 확실하게 방지하는 것이 가능해진다.
도 1은 종래의 셀프 타이밍 회로를 포함한 SRAM의 회로 구성의 개략도.
도 2는 종래의 셀프 타이밍 회로의 동작을 설명하기 위한 도면.
도 3은 종래의 셀프 타이밍 회로의 더미 비트선 쌍에 접속되는 셀프 타이밍 용 더미 메모리 셀 및 부하용 더미 메모리 셀의 유지 데이터의 설정 패턴의 예를 도시한 도면.
도 4는 종래의 셀프 타이밍 회로를 포함한 SRAM의 문제점을 설명하기 위한 도면.
도 5는 종래의 셀프 타이밍 회로에서의 더미 메모리 셀의 레이아웃 예를 도시한 도면.
도 6은 종래의 레이아웃 예에 있어서 불순물 확산층에 대하여 게이트 폴리실리콘층이 전체적으로 도면 중 좌측 아래 방향으로 어긋난 경우의 레이아웃을 도시한 도면.
도 7은 제1 실시 형태를 도시한 개략 구성도.
도 8은 제1 실시 형태의 셀프 타이밍 회로 내의 각 더미 비트선 쌍에 있어서의 타이밍용 더미 메모리 셀 및 부하용 더미 메모리 셀의 유지 데이터의 설정 패턴을 도시한 도면.
도 9는 제1 실시 형태의 타이밍 제어 회로의 회로 구성을 도시한 개략도.
도 10은 제1 실시 형태의 타이밍 제어 회로의 동작을 설명하기 위한 도면.
도 11은 제2 실시 형태를 설명하기 위한 도면.
도 12는 제3 실시 형태를 설명하기 위한 도면.
도 13은 제3 실시 형태의 타이밍 제어 회로의 동작을 설명하기 위한 도면.
도 14는 제4 실시 형태를 도시한 개략 구성도.
도 15는 제4 실시 형태의 타이밍 제어 회로의 회로 구성을 도시한 개략도.
도 16은 제4 실시 형태의 타이밍 제어 회로의 동작을 설명하기 위한 도면.
도 17은 제5 실시 형태를 설명하기 위한 도면.
도 18은 제6 실시 형태를 설명하기 위한 도면.
도 19는 제7 실시 형태를 설명하기 위한 도면.
도 20은 제8 실시 형태를 설명하기 위한 도면.
도 21은 제9 실시 형태를 설명하기 위한 도면.
도 22는 제10 실시 형태를 설명하기 위한 도면.
도 23은 제11 실시 형태를 도시한 개략 구성도.
도 24는 제11 실시 형태의 셀프 타이밍 회로의 각 더미 비드선 쌍에 있어서의 더미 메모리 셀의 레이아웃 예를 도시한 도면.
도 25는 제11 실시 형태의 레이아웃 예에 있어서 불순물 확산층에 대하여 게이트 폴리실리콘층이 전체적으로 도면 중 좌측 아래 방향으로 어긋난 경우의 레이아웃을 도시한 도면.
도 26은 제11 실시 형태의 레이아웃 예에 있어서 불순물 확산층에 대하여 게이트 폴리실리콘층이 전체적으로 도면 중 좌측 아래 방향으로 어긋난 경우의 레이 아웃을 도시한 도면.
도 27은 제11 실시 형태의 타이밍 제어 회로의 회로 구성의 개략도를 도시한 도면.
도 28은 제11 실시 형태의 타이밍 제어 회로의 동작을 설명하기 위한 도면.
도 29는 제12 실시 형태를 설명하기 위한 도면.
도 30은 제12 실시 형태의 셀프 타이밍 회로의 더미 비트선 쌍에 있어서의 더미 메모리 셀의 레이아웃 예를 도시한 도면.
도 31은 제12 실시 형태의 레이아웃 예에 있어서 불순물 확산층에 대하여 게이트 실리콘층이 전체적으로 도면 중 좌측 아래 방향으로 어긋난 경우의 레이아웃을 도시한 도면.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다. 그러나, 관계된 실시 형태가 본 발명의 기술적 범위를 한정하는 것은 아니고, 본 발명의 기술적 범위는 특허 청구의 범위와 그 균등물에 미치는 것이다.
도 7은 본 발명의 제1 실시 형태를 도시하는 개략 구성도이다. 도 7에 도시한 SRAM은 센스 앰프 회로를 기동하는 센스 앰프 기동 신호의 생성 회로로서 셀프 타이밍 회로를 갖는 것이다. 도 6에 도시한 SRAM의 회로 구성은 도 1에 도시한 종래의 회로 구성에 대하여 셀프 타이밍 회로(11)가 셀프 타이밍 회로(61)로 대체되고 있는 점이 다르며, 그 밖의 구성에 대해서는 마찬가지이다.
도 7의 셀프 타이밍 회로(61)는 2조의 더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2)을 갖는다. 각각의 더미 비트선 쌍은 도 1의 셀프 타이밍 회로(11)와 마찬가지로 적어도 하나의 셀프 타이밍용 더미 메모리 셀(SDMC)과 복수의 부하용 더미 메모리 셀(LDMC)을 갖는다.
셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC)에 유지되는 데이터의 패턴은 더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2) 사이에서 상호 다르다. 각각의 더미 비트선 쌍에 있어서, 셀프 타이밍용 더미 메모리 셀(SDMC)로서는 예컨대, 더미 비트선 상의 타이밍 제어 회로(62)로부터 가장 먼 위치에서 순서대로 복수의 더미 메모리 셀이 지정된다.
제1 더미 비트선 쌍(DBL1, XDBL1) 중 더미 비트선(XDBL1)이 검출 대상의 더미 비트선으로서 타이밍 제어 회로(62)에 접속된다. 제2 더미 비트선 쌍(DBL2, XDBL2) 중 더미 비트선 쌍(XDBL2)이 검출 대상의 더미 비트선으로서 타이밍 제어 회로(62)에 접속된다. 타이밍 제어 회로(62)는 더미 비트선(XDBL1, XDBL2)을 입력하고, 더미 비트선(XDBL1, XDBL2) 전위의 검출 결과에 기초하여 셀프 타이밍 신호(SLF)를 출력한다.
더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2) 각각의 셀프 타이밍용 더미 메모리 셀(SDMC)은 공통의 더미 워드선(DWL)에 접속된다. 더미 워드선(DWL)의 선택에 의해 모든 셀프 타이밍용 더미 메모리 셀(SDMC)이 동시에 선택된다.
도 8은 셀프 타이밍 회로(61) 내의 더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2)에 있어서의 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC)의 유지 데이터의 설정 패턴을 도시하는 도면이다.
도 8에 도시하는 바와 같이, 제1 더미 비트선 쌍(DBL1, XDBL1)에 있어서의 유지 데이터의 설정 패턴은 도 3에서 도시한 종래의 설정 패턴과 동일하다. 즉, 셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC) 사이에서 인버터 쌍(INV1, INV2)의 접속 노드(n1, n2)의 전위를 상호 반대로 고정한 설정 패턴으로 이루어져 있다. 제1 더미 비트선 쌍(DBL1, XDBL1)의 설정 패턴은 타이밍 제어 회로(62)의 검출 대상인 더미 비트선(XDBL1)에 대하여 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의한 구동의 영향이 최소가 되도록 하고, 더미 비트선(XDBL1)이 셀프 타이밍용 더미 메모리 셀(SDMC)에 의해서만 구동되도록 한 것이다.
이것에 대하여, 제2 더미 비트선 쌍(DBL2, XDBL2)에 있어서의 유지 데이터의 설정 패턴은 셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC) 사이에서, 인버터 쌍(INV1, INV2)의 접속 노드(n1, n2)의 전위를 전부 동일 전위에 고정한 패턴이다. 제2 더미 비트선 쌍(DBL2, XDBL2)의 설정 패턴은 검출 대상의 더미 비트선(XDBL2)에 대하여 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak) 에 의한 구동의 영향이 최대가 되도록 하고, 더미 비트선(XDBL2)이 셀프 타이밍용 더미 메모리 셀(SDMC)에 의해 구동되는 동시에, 모든 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의해 구동되도록 한 것이다.
따라서, 더미 비트선(XDBL1, XDBL2) 사이의 구동 능력의 차는 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의한 구동에 기인한다. 더미 워드선 (DWL)을 선택한 후 더미 비트선(XbBL1, XDBL2)의 전위가 소정의 값이 되기까지의 시간의 차는 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 의존하여 변화된다.
도 9는 타이밍 제어 회로(62)의 회로 구성을 도시한 개략도이다. 도 9에 도시하는 바와 같이, 타이밍 제어 회로(62)는 지연 제어부(81), 인버터(82) 및 지연 제어 신호 생성부(83)를 갖는다.
지연 제어 신호 생성부(83)는 인버터(84), 인버터(85) 및 EXOR 회로(86)를 갖는다. 인버터(84, 85)는 예컨대 동일한 임계치 전압을 갖는다. 인버터(84)는 더미 비트선(XDBL1)을 입력하고, 더미 비트선(XDBL1)의 전위가 소정의 임계치 전압보다 작아진 것에 응답하여 H 레벨의 신호를 EXOR 회로(86)에 출력한다. 인버터(85)는 더미 비트선(XDBL2)을 입력하고, 더미 비트선(XDBL2)의 전위가 상기 임계치 전압보다 작아진 것에 응답하여 H 레벨의 신호를 EXOR 회로(86)에 출력한다. EXOR 회로(86)는 인버터(84, 85)의 출력 신호를 입력하여, 2개의 출력 신호의 배타적 논리합을 취함으로써 지연 제어 신호(DCNT)를 생성한다.
지연 제어부(81)는 트랜스퍼 스위치(87)와 인버터(88)를 갖는다. 트랜스퍼 스위치(87)는 소스 및 드레인을 상호 접속시킨 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지며, 더미 비트선(XDBL1)과 인버터(82)의 입력 노드를 접속한다. PMOS 트랜지스터의 게이트에는 지연 제어 신호 생성부(83)로부터의 지연 제어 신호(DCNT)가 그대로 공급되고, NMOS 트랜지스터의 게이트에는 지연 제어 신호(DCNT)가 인버터(88)를 통해 공급된다. 지연 제어부(81)는 더미 비트선(XDBL1) 및 지연 제어 신호(DCNT)를 입력하고, 더미 비트선(XDBL1)의 전위를 지연 제어 신호(DCNT)에 기초하여 소정의 시간만큼 지연시켜 인버터(82)의 입력 노드에 출력한다.
인버터(82)는 지연 제어부(81)로부터의 출력 신호를 입력하고, 그 출력 신호의 전위가 소정의 값보다도 작아진 것에 응답하여 셀프 타이밍 신호(SLF)를 활성화시킨다.
이하에 타이밍 제어 회로(62)의 동작을 도 10을 이용하여 설명한다. 메모리 셀 어레이(MCA) 내의 소정의 워드선(WL)이 선택되고, 이것에 응답하여 더미 워드선(DWL)이 선택되면, 더미 비트선(XDBL1, XDBL2)의 전위는 각각 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다.
여기서, 전술한 바와 같이, 더미 비트선(XDBL1, XDBL2)에 대한 구동 능력 사이에는 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의한 구동에 기인하는 차가 있으며, 더미 비트선(XDBL2) 전위의 저하 속도는 더미 비트선(XDBL1)보다도 오프 누설 전류(Ileak)의 전류량에 대응하는 분만큼 빨라진다.
이 때문에, 인버터(85)의 출력 신호가 H 레벨이 되는 타이밍(t1)은 인버터(84)의 출력 신호가 H 레벨이 되는 타이밍(t2)보다도 오프 누설 전류(Ileak)의 전류량에 대응하는 기간만큼 빨라진다. 따라서, EXOR 회로(86)가 생성하는 지연 제어 신호(DCNT)는 오프 누설 전류(Ileak)의 전류량에 의존하는 길이의 H 레벨 기간(Δt) 을 갖는다. H 레벨 기간(At)은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 길어진다.
지연 제어부(81)의 트랜스퍼 스위치(87)는 상기 H 레벨 기간(Δt)을 갖는 지연 제어 신호(DCNT)를 수신하여 동작하고, H 레벨 기간(Δt) 사이는 온되고, H 레벨 기간(Δt) 이외의 기간은 오프된다. 이 때문에, 인버터(82)의 입력 노드(n3)의 전위변화는 이하와 같게 된다.
타이밍(t1)으로부터 이전의 기간에서는 트랜스퍼 스위치(87)는 온하기 때문에, 입력 노드(n3)의 전위는 더미 비트선(XDBL1) 전위의 저하에 따라 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다. 타이밍(t1)에서 타이밍(t2)까지의 기간[H 레벨기간(Δt)]에서는 트랜스퍼 스위치(87)는 오프되기 때문에, 입력 노드(n3)의 전위는 더미 비트선(XDBL1)의 전위 저하에 따르지 않고, 타이밍(t1)에 있어서의 전위 상태로 유지된다. 타이밍(t2) 이후의 기간에서는 트랜스퍼 스위치(87)는 온되기 때문에, 입력 노드(n3)의 전위는 다시 더미 비트선(XDBL1) 전위의 저하에 따라 변화되고, 타이밍(t1)에 있어서의 전위로부터 L 레벨로 인하된다.
인버터(82)는 입력 노드(n3)의 전위가 임계치 전압보다도 작아진 타이밍(t3)에서 셀프 타이밍 신호(SLF)를 활성화시켜 출력한다. 인버터(82)의 임계치 전압은 인버터(84, 85)의 임계치 전압보다도 작게 설정해 두는 것이 바람직하다.
도 10에서 알 수 있는 바와 같이, 타이밍(t2) 이후의 입력 노드(n3)의 전위 변화의 파형은 타이밍(t1) 이후의 더미 비트선(XDBL1)의 전위 변화의 파형을 상기 H 레벨 기간(Δt)만큼 어긋나게 한 것이 된다. 이 때문에, 타이밍 제어 회로(62)에 있어서의 셀프 타이밍 신호(SLF)의 활성화 타이밍(t3)은 더미 비트선(XDBL1)의 전위로부터 직접 결정한 종래의 경우의 활성화 타이밍(t4)에 비해서 상기 H 레벨 기간(Δt)만큼 지연시킨 것이 된다.
전술한 바와 같이 H 레벨 기간(Δt)은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 길어지기 때문에, 셀프 타이밍 회로(61)는 셀프 타이밍 신호(SLF)의 활성화 타이밍을 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시켜 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다.
따라서, 본 발명의 제1 실시 형태에서는 도 10에 도시한 바와 같이, 주위의 온도 변화 등의 이유에 의해 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
다음에, 본 발명의 제2 실시 형태를 도 11을 이용하여 설명한다. 본 발명의 제2 실시 형태의 회로 구성은 도 7에 도시한 제1 실시 형태의 회로 구성에 대하여 타이밍 제어 회로(62)가 타이밍 제어 회로(101)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 도 11에 제2 실시 형태에 있어서의 타이밍 제어 회로(101)의 회로 구성을 도시한다.
도 11에 도시하는 바와 같이, 타이밍 제어 회로(101)는 도 9의 타이밍 제어 회로(62)에 있어서 지연 제어부(81)가 지연 제어부(102)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하며, 설명은 생략한다.
지연 제어부(102)는 스위치 트랜지스터(103), 부가 용량(104) 및 인버터(105)를 갖는다. 인버터(82)의 입력 노드(n3)와 그라운드(VSS) 사이에, 스위치 트랜지스터(103)와 부가 용량(104)이 직렬로 접속된다. 스위치 트랜지스터(103)는 소스 및 드레인을 상호 접속시킨 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지며, PMOS 트랜지스터의 게이트에는 지연 제어 신호 생성부(83)로부터의 지연 제어 신호(DCNT)가 인버터(105)를 통해 공급되고, NM0S 트랜지스터의 게이트에는 지연 제어 신호(DCNT)가 그대로 공급된다.
지연 제어부(102)는 더미 비트선(XDBL1) 및 지연 제어 신호(DCNT)를 입력하고, 더미 비트선(XDBL1)의 전위를 지연 제어 신호(DCNT)에 기초하여 소정의 시간만큼 지연시켜 인버터(82)의 입력 노드(n3)에 출력한다. 이하에 지연 제어부(102)의 동작을 설명한다.
스위치 트랜지스터(103)는 지연 제어 신호(DCNT)에 응답하여 도 10의 H 레벨기간(Δt) 사이에만 온하고, 입력 노드(n3)에 부가 용량(104)을 접속한다. 이 때문에, 입력 노드(n3)에 있어서의 배선 용량은 상기 H 레벨 기간(Δt)[타이밍(t1)에서 타이밍(t2)까지의 기간] 사이에만 기생 용량에 부가 용량(104)을 가한 것이 되며, 타이밍(t1) 이전 및 타이밍(t2) 이후의 기간에 비해서 크게 증가한다. 이것에 대응하여, 상기 입력 노드(n3) 전위의 저하 속도는 타이밍(t1)에서 타이밍(t2)까지의 기간에만, 타이밍(t1) 이전 및 타이밍(t2) 이후의 기간에 비해서 크게 저하한다.
이 때문에, 타이밍(t1)에서 타이밍(t2)까지의 기간, 입력 노드(n3) 전위의 타이밍(t1)에 있어서의 전위로부터의 저하량을 적게 할 수 있고, 그것에 의해 입력 노드(n3)의 전위를 대략 타이밍(t1)에 있어서의 전위 상태로 유지할 수 있다. 따라서, 타이밍 제어 회로(101)에 있어서의 입력 노드(n3)의 전위 변화는 도 10에 도시한 타이밍 제어 회로(62)의 경우와 동일한 것이 된다.
따라서, 본 발명의 제2 실시 형태에서는 제1 실시 형태의 경우와 마찬가지로, 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있다.
또한, 부가 용량(104)의 용량값은 더미 비트선(XDBL1)에 대한 구동 능력이나 입력 노드(n3)의 기생 용량의 크기에 따라, 타이밍(t1)에서 타이밍(t2)까지의 기간에 있어서 입력 노드(n3)의 전위 타이밍(t1)에 있어서의 전위로부터의 저하량이 충분히 적어지도록 설정하면 좋다.
다음에, 본 발명의 제3 실시 형태를 도 12를 이용하여 설명한다. 본 발명의 제3 실시 형태의 회로 구성은 도 7에 도시한 제1 실시 형태의 회로 구성에 대하여, 타이밍 제어 회로(62)가 타이밍 제어 회로(111)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 도 12에 제3 실시 형태에 있어서의 타이밍 제어 회로(111)의 회로 구성을 도시한다.
도 12에 도시하는 바와 같이, 타이밍 제어 회로(111)는 도 9의 타이밍 제어 회로(62)에 있어서 지연 제어부(81)가 지연 제어부(112)로 대체되고 있는 점이 다르다. 또한, 타이밍 제어 회로(111)의 인버터(82)는 타이밍 제어 회로(62)와 달리 지연 제어부(112) 내에 포함된다. 그 밖의 구성에 대해서는 동일하며 설명은 생략한다.
지연 제어부(112)는 인버터(82), 인버터열(113), 트랜스퍼 스위치(114) 및 인버터(115)를 갖는다. 더미 비트선(XDBL1)과 셀프 타이밍 신호(SLF)의 출력 노드(n4) 사이에 인버터열(113)에 접속된다. 인버터열(113)에 병렬로, 더미 비트선(XDBL1)과 셀프 타이밍 신호(SLF)의 출력 노드(n4) 사이에 인버터(82) 및 트랜스퍼 스위치(114)가 직렬로 접속된다.
트랜스퍼 스위치(114)는 소스 및 드레인을 상호 접속시킨 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지며, PMOS 트랜지스터의 게이트에는 지연 제어 신호 생성부(83)로부터의 지연 제어 신호(DCNT)가 그대로 공급되고, NMOS 트랜지스터의 게이트에는 지연 제어 신호(DCNT)가 인버터(115)를 통해 공급된다. 인버터열(113)은 복수의 인버터가 직렬 접속되어 구성되어 있으며, 홀수개의 인버터로 구성된다. 인버터(82) 및 인버터열(113)을 구성하는 각 인버터의 임계치 전압은 인버터(84, 85)의 임계치 전압보다도 작게 설정해 두는 것이 바람직하다.
트랜스퍼 스위치(114)는 지연 제어 신호(DCNT)에 응답하여 동작하고, 도 10 의 H 레벨 기간(Δt) 사이에만 오프한다. 이 때문에, 상기 H 레벨 기간(Δt)[타이밍(t1)에서 타이밍(t2)까지의 기간] 사이에만, 인버터(82)의 출력 노드와 셀프 타이밍 신호의 출력 노드(n4)가 비도통이 되며, 타이밍(t1) 이전 및 타이밍(t2) 이후의 기간에서는 도통 상태가 된다.
지연 제어부(112)는 더미 비트선(XDBL1) 및 지연 제어 신호(DCNT)를 입력하고, 셀프 타이밍 신호(SLF)를 더미 비트선(XDBL1)의 전위와 지연 제어 신호(DCNT)에 기초하여 소정의 시간만큼 지연시켜 출력한다. 이하에 타이밍 제어 회로(111)의 동작을 도 13을 이용하여 설명한다.
타이밍(t1) 이전의 기간에서는 인버터(82) 및 인버터열(113)의 입력 노드(n5)의 전위는 더미 비트선(XDBL1) 전위의 저하에 따라 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다. 인버터(82)는 입력 노드(n5)의 전위가 임계치보다도 작아진 타이밍(t5)에서 출력 전압을 L 레벨로부터 H 레벨로 천이시켜 트랜스퍼 스위치(114)에 출력한다. 인버터열(113)은 복수의 인버터 동작 시간에 대응하는 기간만큼 타이밍(t5)보다도 지연되어 타이밍(t6)에서 출력 전압을 L 레벨로부터 H 레벨로 천이시켜, 셀프 타이밍 신호의 출력 노드(n4)에 출력한다. 타이밍(t5)과 타이밍(t6) 사이의 지연 시간은 인버터열(113)을 구성하는 인버터의 개수나 능력을 조정함으로써 조정될 수 있다.
여기서, 도 10에 도시한 지연 제어 신호(DCNT)의 하강 타이밍(t2)과 상기한 타이밍(t5, t6) 사이의 위치 관계에 따라 경우를 나누어 셀프 타이밍 신호(SLF)의 출력에 관한 지연 제어부(112)의 동작을 설명한다.
(1) 타이밍(t2)이 타이밍(t5)보다도 빠를 때,
트랜스퍼 스위치(114)는 타이밍(t1)에서 일단 오프한 후, 인버터(82)가 H 레벨을 출력하는 타이밍(t5)보다도 앞의 타이밍(t2)에서 재차 온한다. 즉, 타이밍(t5)에서는 트랜스퍼 스위치(114)는 도통 상태로 유지되어 있다.
이 때문에, 인버터(82)는 타이밍(t5)에서 셀프 타이밍 신호의 출력 노드(n4)의 전위를 L 레벨로부터 H 레벨로 천이시킨다. 그것에 의해 셀프 타이밍 신호(SLF)는 타이밍(t5)에서 활성화된다.
(2) 타이밍(t2)이 타이밍(t6)보다도 느릴 때,
트랜스퍼 스위치(114)는 타이밍(t1)에서 오프한 후, 인버터열(113)이 H 레벨을 출력하는 타이밍(t6)보다도 뒤의 타이밍(t2)에서 재차 온한다. 즉, 타이밍(t5) 및 타이밍(t6)의 쌍방에 있어서 트랜스퍼 스위치(114)는 비도통 상태에 유지되어 있다.
이 때문에, 인버터(82)는 타이밍(t5)에서 타이밍(t6)까지의 기간에 H 레벨을 셀프 타이밍 신호의 출력 노드(n4)에 출력할 수 없고, 셀프 타이밍 신호의 출력 노드(n4)의 전위는 타이밍(t6)에 있어서 인버터열(113)에 의해 L 레벨로부터 H 레벨로 천이된다. 그것에 의해 셀프 타이밍 신호(SLF)는 타이밍(t6)에서 활성화된다.
(3) 타이밍(t2)이 타이밍(t5)보다 느리고 타이밍(t6)보다 빠를 때,
트랜스퍼 스위치(114)는 타이밍(t1)에서 오프된 후, 인버터(82)가 H 레벨을 출력하는 타이밍(t5)보다도 뒤에, 또한, 인버터열(11)이 H 레벨을 출력하는 타이밍(t6)보다도 앞의 타이밍(t2)에서 재차 온한다. 즉, 트랜스퍼 스위치(114)는 타이밍 (t5)에서는 비도통 상태로 유지되는 한편, 타이밍(t5)과 타이밍(t6) 사이의 타이밍 (t2)에서 도통 상태가 되며, 타이밍(t6)에서는 도통 상태로 유지된다.
이 때문에, 인버터(82)는 타이밍(t5)에서 H 레벨을 셀프 타이밍 신호의 출력 노드(n4)에 출력할 수 없다. 그 대신 인버터(82)는 타이밍(t5)과 타이밍(t6) 사이의 타이밍(t2)에서 셀프 타이밍 신호의 출력 노드(n4)의 전위를 L 레벨로부터 H 레벨로 천이시킨다. 그것에 의해 셀프 타이밍 신호(SLF)는 타이밍(t2)에서 활성화된다.
이상과 같이, 타이밍 제어 회로(111)는 지연 제어 신호(DCNT)의 하강 타이밍(t2)에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍을 타이밍(t5)에서 타이밍(t6) 사이에서 변화시키고, 타이밍(t2)이 늦어짐에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍도 지연시킨다.
지연 제어 신호(DCNT)의 하강 타이밍(t2)은 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 늦어지기 때문에, 셀프 타이밍 회로는 셀프 타이밍 신호(SLF)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시켜 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다.
따라서, 본 발명의 제3 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량 에 따른 기간만큼 지연시킬 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있다.
또한, 전술한 제3 실시 형태에서는 더미 비트선(XDBL1)과 셀프 타이밍 신호(SLF)의 출력 노드(n4) 사이에, 단일의 인버터(82)와 3개의 인버터를 직렬 접속시킨 인버터열(13)을 병렬로 설치한 예를 도시하였지만, 이 구성에 한정되는 것은 아니며, 직렬 접속시킨 인버터의 수가 다른 2개의 인버터열을 병렬로 설치한 구성이여도 좋다. 또한 대신에 구동 능력이 다르고, 동일한 입력 신호에 대하여 다른 타이밍에서 신호 출력을 행하는 2개의 인버터를 병렬로 설치하도록 하여도 좋다.
또한, 전술한 제1 내지 제3 실시 형태에서는 트랜스퍼 스위치 및 스위치 트랜지스터를 소스 및 드레인을 상호 접속시킨 PM0S 트랜지스터와 NMOS 트랜지스터에 의해 구성하였지만, 이것에 한정되는 것은 아니며, 예컨대 PMOS 트랜지스터 또는 NMOS 트랜지스터 단체에 의해 구성하도록 하여도 좋다.
또한, 전술한 제1 내지 제3 실시 형태에서는 더미 비트선 쌍(DBL, XDBL)을 2조 설치하여, 각 조의 더미 비트선(XDBL)으로부터 지연 제어 신호(DCNT)를 생성하도록 구성하였지만, 이것에 한정되는 것은 아니며, 3조 이상의 더미 비트선 쌍(DBL, XDBL)을 설치하여 각 조의 더미 비트선(XDBL)으로부터 지연 제어 신호(DCNT)를 생성하도록 구성하여도 좋다.
이 경우, 예컨대 복수의 더미 비트선 쌍을 2개의 그룹에 나누어, 제1 그룹에서는 상기 제1 더미 비트선 쌍(DBL1, XDBL1)과 동일한 설정 패턴으로 데이터를 유지하도록 하고, 제2 그룹에서는 상기 제2 더미 비트선 쌍(DBL2, XDBL2)과 동일한 설정 패턴으로 데이터를 유지하도록 구성한다. 그런 후에, 제2 그룹에 속하는 더미 비트선 중 전위의 저하 속도가 가장 빠른 더미 비트선(XDBL)의 전위에 기초하여 지연 제어 신호(DCNT)를 H 레벨로 천이시키고, 제1 그룹에 속하는 더미 비트선 중 전위의 저하 속도가 가장 느린 더미 비트선(XDBL)의 전위에 기초하여 지연 제어 신호(DCNT)를 레벨로 천이시키도록 하면 좋다.
도 14는 제4 실시 형태를 도시하는 개략 구성도이다. 도 14에 도시한 SRAM은 센스 앰프 회로를 기동하는 센스 앰프 기동 신호의 생성 회로로서 셀프 타이밍 회로를 갖는 것이다. 도 14에 도시한 SRAM의 회로 구성은 제1 도면에 도시한 종래의 회로 구성에 대하여 셀프 타이밍 회로(11)가 셀프 타이밍 회로(131)로 대체되고 있는 점이 다르며, 그 밖의 구성에 대하여는 동일하다.
도 14의 셀프 타이밍 회로(131)는 도 1의 셀프 타이밍 회로(11)와 마찬가지로, 더미 비트선 쌍(DBL, XDBL)을 갖는다. 더미 비트선 쌍(DBL, XDBL)은 적어도 하나의 셀프 타이밍용 더미 메모리 셀(SDMC)과 복수의 부하용 더미 메모리 셀(LDMC)을 갖는다. 셀프 타이밍용 더미 메모리 셀(SDMC)로서는, 예컨대 더미 비트선상의 타이밍 제어 회로(132)로부터 가장 먼 위치에서 순서대로 복수의 더미 메모리 셀이 지정된다. 더미 비트선 쌍(DBL, XDBL)은 각각 타이밍 제어 회로(132)에 접속된다.
타이밍 제어 회로(132)는 더미 비트선 쌍(DBL, XDBL)을 입력하고, 더미 비트선 쌍(DBL, XDBL) 전위의 검출 결과에 기초하여 셀프 타이밍 신호(SLF)를 출력한다. 더미 비트선 쌍(DBL, XDBL)의 각 셀프 타이밍용 더미 메모리 셀(SDMC)은 공통의 더미 워드선(DWL)에 접속된다. 더미 워드선(DWL)의 선택에 의해, 모든 셀프 타 이밍용 더미 메모리 셀(SDMC)이 동시에 선택된다.
타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC)의 유지 데이터의 설정 패턴은 도 3에서 도시한 종래의 설정 패턴과 동일하다. 즉, 셀프 타이밍용 더미 메모리 셀(SDMC) 및 부하용 더미 메모리 셀(LDMC) 사이에서 인버터 쌍(INV1, INV2)의 접속 노드(n1, n2)의 전위를 상호 반대로 고정한 설정 패턴으로 이루어져 있다.
이들의 설정 패턴은 더미 비트선(XDBL)에 대하여 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의한 구동의 영향이 최소가 되도록 하고, 더미 비트선(XDBL)이 셀프 타이밍용 더미 메모리 셀(SDMC)에 의해서만 구동되도록 하는 동시에, 더미 비트선(DBL)이 모든 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의해 구동되도록 한 것이다.
도 15는 타이밍 제어 회로(132)의 회로 구성을 도시한 개략도이다. 도 15에 도시하는 바와 같이, 타이밍 제어 회로(132)는 지연 제어부(141) 및 인버터열(142)을 갖고, 더미 비트선(XDBL)과 셀프 타이밍 신호(SLF)의 출력 노드(n6) 사이에 지연 제어부(141)와 인버터열(142)이 직렬 접속된 구조를 갖는다.
지연 제어부(141)는 소스 및 드레인을 상호 접속시킨 PM0S 트랜지스터(143) 및 NMOS 트랜지스터(144)로 구성된 트랜스퍼 게이트를 갖는다. PMOS 트랜지스터(143)는 게이트가 그라운드(VSS)에 접속되고, 항상 온된다. NMOS 트랜지스터(144)의 게이트는 더미 비트선(DBL)에 접속된다. 지연 제어부(141)는 더미 비트선(BDL, XDBL)을 입력하고, 더미 비트선(XDBL)의 전위를 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연시켜 인버터열(142)의 입력 노드에 출력한다.
인버터열(142)은 복수의 인버터가 직렬 접속되어 구성된다. 인버터열(142)은 지연 제어부(141)로부터의 출력 신호를 입력하고, 그 출력 신호의 전위가 소정의 값보다도 작아진 것에 응답하여 셀프 타이밍 신호(SLF)를 활성화시킨다.
이하에 타이밍 제어 회로(132)의 동작을 도 16을 이용하여 설명한다. 메모리 셀 어레이(MCA) 내의 소정의 워드선(WL)이 선택되고, 이것에 응답하여 더미 워드선(DWL)이 선택되면, 더미 비트선(XDBL)의 전위는 셀프 타이밍용 더미 메모리 셀(SDMC)에 의해 구동되어 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다.
동시에, 더미 비트선(DBL)도 모든 부하용 더미 메모리 셀(LDMC)의 오프 누설전류(Ileak)에 의해 구동되어 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다. 더미 비트선(DBL)의 프리차지 레벨로부터의 전위의 저하량은 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 의존하여 변화된다. 오프 누설 전류(Ileak)의 전류량이 증가하면, 이것에 따라 더미 비트선(DBL) 전위의 저하량도 증가한다.
여기서, 전술한 바와 같이, 지연 제어부(141)를 구성하는 NMOS 트랜지스터(144)의 게이트에는 더미 비트선(DBL)의 전위가 입력된다. 이 때문에, NMOS 트랜지스터(144)의 온 저항값은 더미 비트선(DBL)의 전위에 따라 이상 변화하고, 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 증가한다.
그것에 의해 지연 제어부(141)에 있어서의 온 저항값은 더미 비트선(DBL) 전위의 저하량이 증가함에 따라 증가한다. 이것에 대응하여 지연 제어부(141)에 있어서의 신호의 지연량도 더미 비트선(DBL) 전위의 저하량이 증가함에 따라 증가한다. 더미 비트선(DBL) 전위의 저하량은 오프 누설 전류(Ileak)의 전류량에 대응하기 때문에, 지연 제어부(141)에 있어서의 신호의 지연량은 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 의존하여 변화하고, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가한다.
따라서, 지연 제어부(141)는 입력한 더미 비트선(XDBL)의 전위를 오프 누설 전류(Ileak)의 전류량에 따른 시간(Δt)만큼 지연시켜, 인버터열(142)에 출력한다. 인버터열(142)은 지연 제어부(141)에 의해 지연된 더미 비트선(DBL)의 전위를 입력하고, 그 전위가 소정의 임계치 전압보다도 작아진 것에 응답하여 셀프 타이밍 신호(SLF)를 활성화시킨다.
이 때문에, 셀프 타이밍 회로(131)는 셀프 타이밍 신호(SLF)의 활성화 타이밍을 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 시간(Δt)만큼 지연시켜, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다.
따라서, 본 발명의 제4 실시 형태에서는 주위의 온도 변화 등의 이유에 의해 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍 을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
다음에, 본 발명의 제5 실시 형태를 도 17을 이용하여 설명한다. 본 발명의 제5 실시 형태의 회로 구성은 도 14에 도시한 제4 실시 형태의 회로 구성에 대하여 타이밍 제어 회로(132)가 타이밍 제어 회로(161 또는 162)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 도 17 (a)에 제5 실시 형태에 있어서의 타이밍 제어 회로(161)의 회로 구성을 도시한다. 도 17 (b)에 제5 실시 형태에 있어서의 타이밍 제어 회로(162)의 회로 구성을 도시한다.
도 17 (a)에 도시하는 바와 같이, 타이밍 제어 회로(161)는 더미 비트선(XDBL)과 셀프 타이밍 신호의 출력 노드(n6) 사이에 복수의 인버터로 이루어지는 인버터열(164)이 설치되고, 또한 인버터(164)를 구성하는 인버터 사이에 지연 제어부(163)가 삽입된 구조를 갖는다.
지연 제어부(163)는 소스 및 드레인을 상호 접속시킨 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 트랜스퍼 게이트를 복수개 직렬로 접속시킨 구조를 갖는다. 각각의 트랜스퍼 게이트에 있어서, PM0S 트랜지스터의 게이트는 그라운드(VSS)에 접속되고, NMOS 트랜지스터의 게이트는 더미 비트선(DBL)에 접속된다. 각각의 트랜스퍼 게이트의 구조는 도 14의 지연 제어부(141)에 있어서의 트랜스퍼 게이트 와 동일하다.
도 17 (b)에 도시하는 바와 같이, 타이밍 제어 회로(162)는 더미 비트선(XDBL)과 셀프 타이밍 신호의 출력 노드(n6) 사이에 복수의 인버터로 이루어지는 인버터열(165)이 설치되고, 또한 인버터열(165)을 구성하는 각 인버터 사이에 지연 제어부(166)를 구성하는 트랜스퍼 게이트가 각각 삽입된 구조를 갖는다.
지연 제어부(166)는 소스및 드레인을 상호 접속시킨 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 복수의 트랜스퍼 게이트를 갖는다. 각각의 트랜스퍼 게이트에 있어서, PM0S 트랜지스터의 게이트는 그라운드(VSS)에 접속되고, NM0S 트랜지스터의 게이트는 더미 비트선(DBL)에 접속된다. 각각의 트랜스퍼 게이트의 구조는 도 15의 지연 제어부(141)에 있어서의 트랜스퍼 게이트와 동일하다.
인버터열(164, 165)은 각각 더미 비트선(XDBL)을 입력하고, 더미 비트선(XDBL)의 전위가 소정의 값보다도 작아진 것에 응답하여 셀프 타이밍 신호(SLF)를 활성화시킨다.
여기서, 전술한 바와 같이, 인버터열(164, 165)의 인버터 사이에는 각각 지연 제어부(163, 166)를 구성하는 트랜스퍼 게이트가 삽입되어 있다. 이 때문에, 인버터열(164, 165)에 의한 셀프 타이밍 신호(SLF)의 활성화 타이밍은 지연 제어 (163, 166)에 의해 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연된다.
지연 제어부(163, 166)의 트랜스퍼 게이트는 각각 도 15의 지연 제어부(141) 와 마찬가지로 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 신호를 지연시킨다. 또한, 지연 제어부(163, 166)에서는 복수의 트랜스퍼 게이트에 의해 구성되기 때문에, 오프 누설 전류(Ileak)의 전류량이 신호의 지연량에 미치는 영향이 강조된다. 이 때문에, 오프 누설 전류(Ileak)의 동일한 전류량에 대한 지연 제어부(163, 166) 신호의 지연량은 지연 제어 회로(141)에 비해서 보다 큰 것이 된다.
따라서, 타이밍 제어 회로(161, 162)는 각각 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 동일한 전류량에 대하여, 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량을 타이밍 제어 회로(132)에 비해서 보다 큰 것으로 할 수 있다. 그것에 의해, 오프 누설 전류(Ileak)가 증가한 경우에도 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍에 대한 셀프 타이밍 신호(SLF)의 활성화 타이밍 마진을 증가시킬 수 있다.
따라서, 본 발명의 제5 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있는 동시에, 센스 앰프 기동 신호(SA)의 활성화 타이밍의 지연량을 보다 크게 할 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 독출 마진을 증가시켜, 오독출을 보다 확실하게 방지하는 것이 가능해진다.
다음에, 본 발명의 제6 실시 형태를 도 18을 이용하여 설명한다. 본 발명의 제6 실시 형태의 회로 구성은 도 14에 도시한 제4 실시 형태의 회로 구성에 대하여, 타이밍 제어 회로(132)가 타이밍 제어 회로(171)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다.
도 18에 제6 실시 형태에 있어서의 타이밍 제어 회로(171)의 회로 구성을 도시한다. 타이밍 제어 회로(171)는 지연 제어부(172) 및 인버터열(173)을 갖고, 더미 비트선(XDBL)과 셀프 타이밍 신호(SLF)의 출력 노드(n6) 사이에 지연 제어부(172)와 인버터열(173)이 직렬 접속된 구조를 갖는다.
지연 제어부(172)는 전원 전압(VDD)과 그라운드(VSS) 사이에 PMOS 트랜지스터(174), NMOS 트랜지스터(175) 및 NMOS 트랜지스터(176)가 직렬 접속된 인버터 구조를 갖는다. PMOS 트랜지스터(174) 및 NMOS 트랜지스터(175)의 게이트는 모두 더미 비트선(XDBL)에 접속된다. NMOS 트랜지스터(176)의 게이트는 더미 비트선(DBL)에 접속된다. 지연 제어부(172)는 더미 비트선(BDL, XDBL)을 입력하고, 더미 비트선(XDBL)의 전위가 소정의 값보다도 작아진 것에 응답하여 동작하고, 셀프 타이밍 신호(SLF)를 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연시켜 활성화시킨다.
셀프 타이밍 신호(SLF)는 인버터열(173)의 입력 노드에 출력된다. 인버터열(173)은 복수의 인버터가 직렬 접속되어 구성된다. 인버터열(173)은 지연 제어부(172)로부터의 출력 신호를 버퍼링하여 셀프 타이밍 신호(SLF)를 셀프 타이밍 신호의 출력 노드(n6)에 출력한다.
이하에 타이밍 제어 회로(171)의 동작을 설명한다. 지연 제어부(172)에서는 PMOS 트랜지스터(174)와 NMOS 트랜지스터(175)에 의해 더미 비트선(XDBL)을 입력으로 하는 인버터 회로가 구성된다. 또한, 인버터 회로에 있어, NMOS 트랜지스터(175)와 그라운드(VSS) 사이에 게이트에 의해 더미 비트선(DBL)을 수신하는 NMOS 트랜지스터(176)가 설치된다. 지연 제어부(172)에 있어서의 인버터 회로의 구동 능력은 NMOS 트랜지스터(176)의 온 저항값에 의존하여 변화하고, NMOS 트랜지스터(176)의 온 저항값이 증가함에 따라 작아진다.
NMOS 트랜지스터(176)의 온 저항값은 더미 비트선(DBL)의 전위에 따라 변화되고, 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 증가한다. 이 때문에, 지연 제어부(172)에 있어서의 인버터 회로의 구동 능력은 더미 비트선(DBL)의 전위에 따라 변화하고, 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 작아진다.
이것에 대응하여 지연 제어부(172)에 있어서의 신호의 지연량은 더미 비트선(DBL) 전위의 저하량이 증가함에 따라 증가한다. 더미 비트선(DBL) 전위의 저하량은 오프 누설 전류(Ileak)의 전류량에 대응하기 때문에, 지연 제어부(172)에 있어서 신호의 지연량은 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 의존하여 변화하고, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가하게 된다. 따라서, 지연 제어부(172)는 입력한 더미 비트선(XDBL)의 전위가 소정의 임계치 전압보다도 작아진 타이밍에서 오프 누설 전류(Ileak)의 전류량에 대응하는 시간만큼 지연시킨 타이밍에 의해, 셀프 타이밍 신호(SLF)를 활성화시켜 출력한다.
이 때문에, 타이밍 제어 회로(171)는 셀프 타이밍 신호(SLF)의 활성화 타이밍을 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 지연시켜 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다.
따라서, 본 발명의 제6 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
다음에, 본 발명의 제7 실시 형태를 도 19를 이용하여 설명한다. 본 발명의 제7 실시 형태의 회로 구성은 도 18에 도시한 제6 실시 형태의 회로 구성에 대하여 타이밍 제어 회로(171)가 타이밍 제어 회로(181, 182)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 도 19 (a)에 제7 실시 형태에 있어서의 타이밍 제어 회로(181)의 회로 구성을 도시한다. 도 19 (b)에 제7 실시 형태에 있어서의 타이밍 제어 회로(182)의 회로 구성을 도시한다.
도 19 (a)에 도시하는 바와 같이, 타이밍 제어 회로(181)는 지연 제어부(183)를 갖는다. 지연 제어부(183)는 더미 비트선(XDBL)과 셀프 타이밍 신호의 출력 노드(n6) 사이에 복수의 인버터 회로를 직렬 접속시킨 구조를 갖는다. 각각의 인버터 회로는 도 18의 지연 제어부(172)와 동일한 구조를 갖는다. 각각의 인버터 회로에 있어서 NMOS 트랜지스터(185)의 게이트에는 더미 비트선(DBL)이 접속된다.
도 19 (b)에 도시하는 바와 같이, 타이밍 제어 회로(182)는 지연 제어부(184)를 갖는다. 지연 제어부(184)는 더미 비트선(XDBL)과 셀프 타이밍 신호의 출력 노드(n6) 사이에 복수의 인버터 회로를 직렬 접속시킨 구조를 갖는다. 이 인버터 회로의 직렬 접속은 도 19 (a)의 지연 제어부(183)와 동일한 구조를 갖지만, 그라운드(VSS)에 접속되는 NMOS 트랜지스터(186)가 복수의 인버터 회로에 대하여 공통으로 설치되어 있는 점이 다르다.
지연 제어부(183, 184)는 더미 비트선(BDL, XDBL)을 입력하고, 더미 비트선(XDBL)의 전위가 소정의 값보다도 작아진 것에 응답하여 동작하며, 셀프 타이밍 신호(SLF)를 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연시켜 활성화시킨다. 셀프 타이밍 신호(SLF)는 셀프 타이밍 신호의 출력 노드(n6)에 출력된다.
여기서, 전술된 바와 같이, 지연 제어부(183, 184) 각각의 인버터 회로는 게이트에 더미 비트선(DBL)을 입력하는 NMOS 트랜지스터(185, 186)를 갖는다. 이 때문에, 지연 제어부(183, 184)에 의한 셀프 타이밍 신호(SLF)의 활성화 타이밍은 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연된다.
지연 제어부(183, 184)의 NMOS 트랜지스터(185, 186)는 각각 도 18의 지연 제어부(172)와 마찬가지로 인버터 회로의 구동 능력을 더미 비트선(DBL)의 전위에 따라 변화시키고, 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 작아진다. 그것에 의해, 지연 제어부(183, 184)는 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 셀프 타이밍 신호의 활성화 타이밍을 지연시킨다.
또한, 지연 제어부(183, 184)에서는 직렬 접속된 복수의 인버터 회로에 대하여 NMOS 트랜지스터(185, 186)가 설치되기 때문에, 오프 누설 전류(Ileak)의 전류량이 타이밍의 지연량에 부여하는 영향이 강조된다. 이 때문에, 오프 누설 전류(Ileak)의 동일한 전류량에 대한 지연 제어부(183, 184) 타이밍의 지연량은 지연 제어 회로(172)에 비해서 큰 것이 된다.
따라서, 타이밍 제어 회로(181, 182)는 각각 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 동일한 전류량에 대하여 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량을 타이밍 제어 회로(171)에 비해서 보다 큰 것으로 할 수 있다. 그것에 의해, 오프 누설 전류(Ileak)가 증가한 경우에도 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍에 대한 셀프 타이밍 신호(SLF)의 활성화 타이밍의 마진을 증가시킬 수 있다.
따라서, 본 발명의 제7 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있는 동시에, 센스 앰프 기동 신호(SA)의 활성화 타이밍의 지연량을 보다 크게 할 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 독출 마진을 증가시켜 오독출을 보다 확실하게 방지하는 것이 가능해진다.
또한, 도 19 (b)의 타이밍 제어 회로(182)에서는 더미 비트선(DBL)이 입력되는 NMOS 트랜지스터를 복수의 인버터 회로 사이에서 공통화하고 있기 때문에, 도 19 (a)의 타이밍 제어 회로(181)에 비해서 회로 규모를 작게 할 수 있다.
다음에, 본 발명의 제8 실시 형태를 도 20을 이용하여 설명한다. 본 발명의 제8 실시 형태의 회로 구성은 도 15에 도시한 제4 실시 형태의 회로 구성에 대하여, 타이밍 제어 회로(132)가 타이밍 제어 회로(191 또는 194)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 도 20 (a)에 제8 실시 형태에 있어서의 타이밍 제어 회로(191)의 회로 구성을 도시한다. 도 20 (b)에 제8 실시 형태에 있어서의 타이밍 제어 회로(194)의 회로 구성을 도시한다.
도 20 (a)에 도시하는 바와 같이, 타이밍 제어 회로(191)는 도 15의 타이밍 제어 회로(132)의 회로 구성에 대하여 지연 제어부(141)가 지연 제어부(193)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다.
지연 제어부(193)는 소스 및 드레인을 상호 접속시킨 PMOS 트랜지스터(143) 및 NMOS 트랜지스터(144)로 구성된 트랜스퍼 게이트를 갖는다. PMOS 트랜지스터(143)는 게이트가 그라운드(VSS)에 접속되며 온된다. NMOS 트랜지스터(144)의 게이트에는 지연 제어 신호 생성부(192)로부터 출력되는 지연 제어 신호(DCNT)가 입력된다.
지연 제어 신호 생성부(192)는 전원 전압(VDD)과 그라운드(VSS) 사이에 NMOS 트랜지스터(196)와 NMOS 트랜지스터(197)가 직렬 접속된 구조를 갖는다. NMOS 트랜지스터(196)의 게이트는 더미 비트선(DBL)에 접속된다. NMOS 트랜지스터(197)는 게이트가 전원 전압(VDD)에 접속되며 항상 온된다. 지연 제어 신호 생성부(192)는 NMOS 트랜지스터(196)와 NMOS 트랜지스터(197)의 접속 노드로부터 지연 제어 신호(DCNT)를 출력한다. 지연 제어부(193)는 더미 비트선(DBL, XDBL)을 입력하고, 더미 비트선(XDBL)의 전위를 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연시켜 인버터열(142)의 입력 노드에 출력한다.
도 20 (b)에 도시하는 바와 같이, 타이밍 제어 회로(194)는 도 20 (a)의 타이밍 제어 회로(191)의 회로 구성에 대하여 지연 제어부(193) 내의 지연 제어 신호 생성부(192)가 지연 제어부(195) 내의 지연 제어 신호 생성부(198)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 지연 제어 신호 생성부(205)는 지연 제어 신호 생성부(192)의 회로 구성에 대하여 NMOS 트랜지스터(197)를 PMOS 트랜지스터(199)로 대체한 구조를 갖는다. PMOS 트랜지스터(206)는 게이트에 그라운드(VSS)가 접속되며 항상 온된다.
이하에 타이밍 제어 회로(191, 194)의 동작을 설명한다. 지연 제어 신호 생성부(192, 198)에서는 NMOS 트랜지스터(196)의 게이트에 더미 비트선(DBL)이 접속된다. 이 때문에, NMOS 트랜지스터(196)의 온 저항값은 더미 비트선(DBL)의 전위에 따라 변화하고, 더미 비트선(DBL)의 프리차지 레벨(H 레벨)로부터 전위의 저하량이 증가함에 따라 커진다.
이것에 의해, 지연 제어 신호 생성부(192)에 있어서의 NMOS 트랜지스터(196) 와 NMOS 트랜지스터(197)의 접속 노드 및 지연 제어 신호 생성부(198)에 있어서의 NMOS 트랜지스터(196)와 PMOS 트랜지스터(199) 접속 노드의 전위는 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 낮아진다. 즉, 지연제어 신호(DNT)의 레벨은 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 저하한다. 더미 비트선(DBL) 전위의 저하량은 오프 누설 전류(Ileak)의 전류량에 대응하기 때문에, 지연 제어 신호(DCNT)의 레벨은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 낮아진다.
여기서, 전술한 바와 같이, 지연 제어부(193, 195)의 NMOS 트랜지스터(144)의 게이트에는 지연 제어 신호(DCNT)가 입력된다. 이 때문에, NMOS 트랜지스터(144)의 온 저항값은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가한다. 이것에 대응하여 지연 제어부(193, 195)에 있어서 신호의 지연량은 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 의존하여 변화하고, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가한다.
따라서, 타이밍 제어 회로(191, 194)는 도 15의 셀프 타이밍 회로(132)와 마찬가지로 셀프 타이밍 신호(SLF)의 활성화 타이밍을 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 지연시켜 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다.
따라서, 본 발명의 제8 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있다.
또한, 타이밍 제어 회로(191, 194)에서는 도 15의 타이밍 제어 회로(132)와 같이 더미 비트선(DBL)을 직접 NMOS 트랜지스터(144)의 게이트에 입력하는 것은 아니며, 더미 비트선(DBL)의 전위에 기초하여 지연 제어 신호 생성부(192, 198)에 의해 지연 제어 신호(DCNT)를 생성하고, 그 지연 제어 신호(DCNT)를 NMOS 트랜지스터(144)의 게이트에 입력하고 있다. 이 때문에, 지연 제어 신호 생성부(192, 198)에 있어서 더미 비트선(DBL) 전위의 저하량을 증폭할 수 있고, 증폭한 결과를 지연 제어 신호(DCNT)로서 NM0S 트랜지스터(144)의 게이트에 입력할 수 있다.
따라서, 타이밍 제어 회로(191, 194)는 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 동일한 전류량에 대하여 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량을 타이밍 제어 회로(132)에 비해서 보다 큰 것으로 할 수 있다. 그것에 의해 본 발명의 제8 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍에 대한 셀프 타이밍 신호(SLF)의 활성화 타이밍의 마진을 증가시킬 수 있고, 유지 데이터의 독출 마진을 증가시켜 오독출을 보다 확실하게 방지하는 것이 가능해진다.
다음에, 본 발명의 제9 실시 형태를 도 21을 이용하여 설명한다. 본 발명의 제9 실시 형태의 회로 구성은 도 15에 도시한 제4 실시 형태의 회로 구성에 대하여 타이밍 제어 회로(132)가 타이밍 제어 회로(201 또는 202)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 도 21 (a)에 제9 실시 형태에 있어서의 타이밍 제어 회로(201)의 회로 구성을 도시한다. 도 21 (b)에 제9 실시 형태에 있어서의 타이밍 제어 회로(202)의 회로 구성을 도시한다.
도 21 (a)에 도시하는 바와 같이, 타이밍 제어 회로(201)는 도 15의 타이밍 제어 회로(132)의 회로 구성에 대하여 지연 제어부(141)가 지연 제어부(204)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다.
지연 제어부(204)는 소스 및 드레인을 상호 접속시킨 PMOS 트랜지스터(143) 및 NMOS 트랜지스터(144)로 구성된 트랜스퍼 게이트를 갖는다. NMOS 트랜지스터(144)는 게이트가 그라운드(VSS)에 접속되고, 항상 온된다. PMOS 트랜지스터(143)의 게이트에는 지연 제어 신호 생성부(205)로부터 출력되는 지연 제어 신호(DCNT)가 입력된다.
지연 제어 신호 생성부(205)는 전원 전압(VDD)과 그라운드(VSS) 사이에 NMOS 트랜지스터(206)와 NMOS 트랜지스터(207)가 직렬 접속된 구조를 갖는다. NMOS 트랜지스터(207)의 게이트는 더미 비트선(DBL)에 접속된다. NMOS 트랜지스터(206)는 게이트가 전원 전압(VDD)에 접속되고, 항상 온된다. 지연 제어 신호 생성부(205)는 NMOS 트랜지스터(206)와 NMOS 트랜지스터(207)의 접속 노드로부터 지연 제어 신호(DCNT)를 출력한다. 지연 제어부(204)는 더미 비트선(DBL, XDBL)을 입력하고, 더미 비트선(XDBL)의 전위를 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연시켜 인버터열(142)의 입력 노드에 출력한다.
도 21 (b)에 도시하는 바와 같이, 타이밍 제어 회로(202)는 도 21 (a)의 타이밍 제어 회로(201)의 회로 구성에 대하여 지연 제어부(204) 내의 지연 제어 신호 생성부(205)가 지연 제어부(203) 내의 지연 제어 신호 생성부(208)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다. 지연 제어 신호 생성부(208)는 지연 제어 신호 생성부(205)의 회로 구성에 대하여 NMOS 트랜지스터(206)를 PMOS 트랜지스터(209)로 대체한 구조를 갖는다. PMOS 트랜지스터(209)는 게이트에 그라운드(VSS)가 접속되고, 항상 온된다.
이하에 타이밍 제어 회로(201, 202)의 동작을 설명한다. 지연 제어 신호 생성부(205, 208)에서는 NMOS 트랜지스터(207)의 게이트에 더미 비트선(DBL)이 접속된다. 이 때문에, NMOS 트랜지스터(207)의 온 저항값은 더미 비트선(DBL)의 전위에 따라 변화하고, 더미 비트선(DBL)의 프리차지 레벨(H 레벨)로부터 전위의 저하량이 증가함에 따라 커진다.
그것에 의해, 지연 제어 신호 생성부(205)에 있어서의 NMOS 트랜지스터(206)와 NMOS 트랜지스터(207)의 접속 노드 및 지연 제어 신호 생성부(208)에 있어서의 PMOS 트랜지스터(209)와 NMOS 트랜지스터(207)의 접속 노드의 전위는 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 높아진다. 즉, 지연제어 신호(DNT)의 레벨은 더미 비트선(DBL)의 프리차지 레벨로부터 전위의 저하량이 증가함에 따라 상승한다. 더미 비트선(DBL) 전위의 저하량은 오프 누설 전류 (Ileak)의 전류량에 대응하기 때문에, 지연 제어 신호(DCNT)의 레벨은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 상승한다.
여기서, 전술한 바와 같이, 지연 제어부(203, 204)의 PMOS 트랜지스터(143)의 게이트에는 지연 제어 신호(DCNT)가 입력된다. 이 때문에, PM0S 트랜지스터(144)의 온 저항값은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가한다. 이것에 대응하여 지연 제어부(203, 204)에 있어서의 신호의 지연량은 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 의존하여 변화하고, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가한다.
따라서, 타이밍 제어 회로(201, 202)는 도 15의 타이밍 제어 회로(132)와 마찬가지로 셀프 타이밍 신호(SLF)의 활성화 타이밍을 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 지연시켜, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다.
따라서, 본 발명의 제9 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있다.
또한, 타이밍 제어 회로(201, 202)에서는 더미 비트선(DBL)의 전위에 기초하여 지연 제어 신호 생성부(192, 198)에 의해 지연 제어 신호(DCNT)를 생성하고, 그 지연 제어 신호(DCNT)를 PM0S 트랜지스터(143)의 게이트에 입력하고 있다. 이 때문에, 지연 제어 신호 생성부(205, 208)에 있어서 더미 비트선(DBL) 전위의 저하량을 증폭할 수 있고, 증폭한 결과를 지연 제어 신호(DCNT)로 하여 PMOS 트랜지스터(143)의 게이트에 입력할 수 있다.
따라서, 타이밍 제어 회로(201, 202)는 부하용 더미 메모리 셀, LDMC의 오프 누설 전류(Ileak)의 동일한 전류량에 대하여 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량을 타이밍 제어 회로(132)에 비해서 보다 큰 것으로 할 수 있다. 그것에 의해, 본 발명의 제9 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍에 대한 셀프 타이밍 신호(SLF)의 활성화 타이밍의 마진을 증가시킬 수 있고, 유지 데이터의 독출 마진을 증가시켜 오독출을 보다 확실하게 방지하는 것이 가능해진다.
다음에, 본 발명의 제10 실시 형태를 도 22를 이용하여 설명한다. 본 발명의 제10 실시 형태의 회로 구성은 도 15에 도시한 제4 실시 형태의 회로 구성에 대하여 타이밍 제어 회로(132)가 타이밍 제어 회로(211)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다.
타이밍 제어 회로(211)는 지연 제어부(212)와 인버터열(213)을 갖고, 더미 비트선(XDBL)과 셀프 타이밍 신호(SLF)의 출력 노드(n6) 사이에 지연 제어부(212) 와 인버터열(213)이 직렬 접속된 구조를 갖는다.
지연 제어부(212)는 더미 비트선(BDL, XDBL)을 입력하고, 더미 비트선(XDBL)의 전위를 더미 비트선(DBL)의 전위에 기초하여 소정의 시간만큼 지연시켜 인버터열(213)의 입력 노드(n7)에 출력한다. 인버터열(213)은 복수의 인버터가 직렬 접속되어 구성되고, 지연 제어부(212)로부터 출력 신호를 입력하여, 그 출력 신호의 전위가 소정의 값보다도 작아진 것에 응답하여 셀프 타이밍 신호(SLF)를 활성화시킨다.
지연 제어부(212)는 인버터열(213)의 입력 노드(n7)와 전원 전압(VDD) 사이에 설치된 PMOS 트랜지스터(214)를 갖는다. PMOS 트랜지스터(214)의 게이트에는 더미 비트선(XDBL)이 접속되고, 그 온 저항값은 더미 비트선(DBL)의 프리차지 레벨(H 레벨)로부터 전위의 저하량이 증가함에 따라 감소한다. 이 때문에, PMOS 트랜지스터(214)를 통해 인버터열의 입력 노드(n7)에 유입되는 전류량은 더미 비트선(DBL) 전위의 저하량이 증가함에 따라 증가한다.
더미 비트선(DBL) 전위의 저하량은 오프 누설 전류(Ileak)의 전류량에 대응하기 때문에, PMOS 트랜지스터(214)를 통해 입력 노드(n7)에 유입되는 전류량은 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 증가한다. 그것에 의해, 입력 노드(n7)의 전위는 PMOS 트랜지스터(214)에 의해 오프 누설 전류(Ileak)의 전류량에 따른 세기로 H 레벨로 인상되고, 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 보다 강하게 H 레벨로 인상된다.
더미 워드선(DWL) 선택 후, 입력 노드(n7)의 전위는 더미 비트선(XDBL)이 L 레벨로 인하되어지는 데 응답하여 L 레벨로 인하된다. 동시에, 입력 노드(n7)의 전위는 전술한 바와 같이 PMOS 트랜지스터(214)에 의해 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)의 전류량에 따른 세기로 H 레벨로 인상된다. 그 결과, 입력 노드(n7) 전위의 저하 속도는 오프 누설 전류(Ileak)의 전류량에 따라 늦어진다. 이것에 대응하여 인버터열(213)에 의한 셀프 타이밍 신호(SLF)의 활성화 타이밍은 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 지연된다.
이 때문에, 타이밍 제어 회로(211)는 셀프 타이밍 신호(SLF)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 시간만큼 지연시켜 오프 누설 전류(Ileak)의 전류량이 증가함에 따라 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량도 증가시킬 수 있다. 따라서, 본 발명의 제10 실시 형태에서는 오프 누설 전류(Ileak)가 증가한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 오프 누설 전류(Ileak)의 전류량에 따른 기간만큼 지연시킬 수 있기 때문에, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 방지할 수 있다.
또한, 제10 실시 형태에서는 지연 제어부를 하나의 PM0S 트랜지스터만으로 구성할 수 있어 회로 규모를 축소할 수 있기 때문에, 전술한 제4 내지 제9 실시 형태에 비해서 타이밍 제어 회로의 회로 규모를 축소할 수 있다.
또한, 전술한 제4 내지 제10 실시 형태에서는 한 쌍의 더미 비트선 쌍(DBL, XDBL)만을 이용하여 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량을 제어하도록 구성하였지만, 이 구성에는 한정되지 않는다. 셀프 타이밍용 더미 메모리 셀에 의해서만 구동되는 더미 비트선과, 부하용 더미 메모리 셀(LDMC)의 오프 누설 전류(Ileak)에 의해서만 구동되는 더미 비트선을 독립적으로 설치하고, 이들의 2개의 더미 비트선을 이용하여 셀프 타이밍 신호(SLF)의 활성화 타이밍의 지연량을 제어하도록 구성하여도 좋다.
도 23은 제11 실시 형태를 도시하는 개략 구성도이다. 도 23에 도시한 SRAM은 센스 앰프 회로를 기동하는 센스 앰프 기동 신호의 생성 회로로서 셀프 타이밍 회로를 갖는 것이다. 도 23에 도시한 SRAM의 회로 구성은 도 1에 도시한 종래의 회로 구성에 대하여 셀프 타이밍 회로(11)가 셀프 타이밍 회로(221)로 대체되고 있는 점이 다르며, 그 밖의 구성에 대해서는 동일하다.
도 23의 셀프 타이밍 회로(221)는 2조의 더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2)을 갖는다. 각각의 더미 비트선 쌍은 도 1의 셀프 타이밍 회로(11)와 마찬가지로, 적어도 하나의 셀프 타이밍용 더미 메모리 셀(SDMC)과 복수의 부하용 더미 메모리 셀(LDMC)을 갖는다.
각각의 더미 비트선 쌍에 접속되는 셀프 타이밍용 더미 메모리 셀(SDMC)의 유지 데이터는 도 3에서 도시한 종래의 설정 패턴과 마찬가지로 더미 메모리 셀 내의 인버터 쌍의 접속 노드(n1)를 H 레벨에, 접속 노드(n2)를 L 레벨로 하도록 설정하면 좋다. 각각의 더미 비트선 쌍에 있어서, 셀프 타이밍용 더미 메모리 셀(SDMC) 로서는, 예컨대 더미 비트선 상의 타이밍 제어 회로(222)로부터 가장 먼 위치에서 순서대로 복수의 더미 메모리 셀이 지정된다.
제1 더미 비트선 쌍(DBL1, XDBL1) 중 더미 비트선(XDBL1)이 검출 대상의 더미 비트선으로서 타이밍 제어 회로(222)에 접속된다. 제2 더미 비트선 쌍(DBL2, XDBL2) 중 더미 비트선 쌍(XDBL2)이 검출 대상의 더미 비트선으로서 타이밍 제어 회로(222)에 접속된다. 타이밍 제어 회로(222)는 더미 비트선(XDBLL, XDBL2)을 입력하고, 더미 비트선(XDBL1, XDBL2) 전위의 검출 결과에 기초하여 셀프 타이밍 신호(SLF)를 출력한다.
더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2) 각각의 셀프 타이밍용 더미 메모리 셀(SDMC)은 공통의 더미 워드선(DWL)에 접속된다. 더미 워드선(DWL)의 선택에 의해 모든 셀프 타이밍용 더미 메모리 셀(SDMC)이 동시에 선택되고, 더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2)을 동시에 구동한다. 그것에 의해, 구동된 각각의 더미 비트선 쌍은 소정의 전위차를 발생한다.
도 24에 셀프 타이밍 회로(221)의 더미 비트선 쌍(DBL1, XDBL1 및 DBL2, XDBL2)에 있어서의 더미 메모리 셀(SDMC, LDMC)의 레이아웃 예를 도시한다. 각 더미 메모리 셀(SDMC, LDMC)은 인버터 쌍 및 트랜스퍼 트랜지스터 쌍으로 이루어지는 부분을 하나의 유닛으로 하여 레이아웃된다.
제1 더미 비트선 쌍(DBL1, XDBL1)에 있어서의 셀프 타이밍용 더미 메모리 셀(SDMC)은 인버터(233, 234) 및 트랜스퍼 트랜지스터 쌍(237)으로 이루어지는 통상레이아웃 유닛(231)을 더미 비트선 쌍(DBL1, XDBL1)에 따라 적어도 하나 배치하도 록 레이아웃되어 있다.
이것에 대하여, 제2 더미 비트선 쌍(DBL2, XDBL2)에 있어서의 셀프 타이밍용 더미 메모리 셀(SDMC)은 통상 레이아웃(231)과 점대칭 또는 선대칭의 관계를 갖는 인버터(235, 236) 및 트랜스퍼 트랜지스터 쌍(238)으로 이루어지는 대칭 레이아웃 유닛(232)을 더미 비트선 쌍(DBL2, XDBL2)에 따라 적어도 하나 배치하도록 레이아웃되어 있다.
각각의 더미 비트선 쌍에 있어서의 부하용 더미 메모리 셀(LDMC)(도시되지 않음)은 통상 레이아웃 유닛 또는 대칭 레이아웃 유닛에 의해 레이아웃되고, 그 중 어느 하나의 레이아웃 유닛에 의해 레이아웃할지는 임의적이다. 예컨대, 각각의 더미 비트선 쌍에 있어서, 부하용 더미 메모리 셀(LDMC)은 도 5에 도시한 종래의 더미 메모리 셀과 마찬가지로 통상 레이아웃 유닛(231) 및 대칭 레이아웃 유닛(232)을 더미 비트선 쌍에 따라 교대로 배치하도록 레이아웃된다. 혹은 각각의 더미 비트선 쌍에 있어서, 모든 부하용 더미 메모리 셀(LDMC)을 통상 레이아웃 유닛(231) 및 대칭 레이아웃 유닛(232) 중 어느 하나에 의해 레이아웃하여도 좋다.
도면 중 셀프 타이밍용 더미 메모리 셀(SDMC11∼SDMC14, SDMC21∼SDMC24)의 트랜스퍼 트랜지스터 쌍(237, 238)의 게이트는 도시하지 않는 공통의 더미 워드선(DWL)에 접속되어 있다. 각각의 더미 비트선 쌍에 있어서의 부하용 더미 메모리 셀(LDMC)(도시되지 않음)의 트랜스퍼 트랜지스터 쌍의 게이트는 그라운드(VSS)에 접속된다.
또한, 도면 중 백발로 도시한 영역은 반도체 웨이퍼 상의 불순물 확산층을 나타내고, 짙은 해칭으로 도시한 영역은 반도체 웨이퍼 상에 형성한 게이트 폴리실리콘층을 나타낸다. 점선은 메모리 셀 내의 국소 배선을 나타내고, 굵은선은 비트선(DBL, XDBL)을 나타내며, 원 표시는 더미 비트선의 컨택트를 나타낸다. 또한, 도 23에서 알 수 있는 바와 같이, 통상의 레이아웃 유닛(231)과 대칭 레이아웃 유닛(232) 각각에 있어서, 인버터 쌍을 구성하는 2개의 인버터 레이아웃은 상호 선대칭으로는 이루어져 있지 않다.
여기서, 도 23의 더미 메모리 셀(SDMC, LDMC)의 레이아웃 예로, 제조 프로세스의 포트 에칭 공정 등에 있어서 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋남이 발생한 경우에 대해서 생각한다. 도 25 및 도 26에 불순물 확산층에 대하여 게이트 폴리실리콘층이 전체적으로 도면 중 좌측 아래 방향으로 어긋난 경우의 레이아웃을 도시한다.
도 25 및 도 26에 도시한 바와 같이 불순물 확산층 및 게이트 폴리실리콘층의 코너부에서는 실제의 완성된 형상은 원형을 갖는다. 이 때문에, 전술한 바와 같이 도면 중 좌측 아래 방향의 위치 어긋남이 발생한 경우에는, 제1 더미 비트선 쌍(DBL1, XDBL1)에 있어서의 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14) 및 제2 더미 비트선 쌍(DBL2, XDBL2)에 있어서의 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24)에 있어서, 인버터 쌍을 구성하는 각 인버터 사이에서 구동 능력에 차가 발생한다.
상세하게는 도 25에 도시한 바와 같이 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14)에 있어서, 좌측 아래 방향의 위치 어긋남에 기인하여 도 5의 더미 메모리 셀(SDMC1)과 마찬가지로 이하와 같이 인버터(233, 234)의 특성이 변화된다. 즉, 좌측에 위치하는 인버터(234)에서는 상측의 트랜지스터에 있어서 채널 길이가 짧아지고, 하측의 트랜지스터에 있어서 채널 길이가 길어지며, 채널 폭이 좁아지는 것에 대하여, 우측에 위치하는 인버터(233)에서는 상측의 트랜지스터에 있어서 채널 길이가 길어지며, 하측의 트랜지스터에 있어서 채널 폭이 넓어진다.
이것에 대하여, 도 26에 도시한 바와 같이 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24)에 있어서는, 좌측 아래 방향의 위치 어긋남에 기인하여 도 5의 더미 메모리 셀(SDMC2)과 마찬가지로 이하와 같이 인버터의 특성이 변화된다. 즉, 좌측에 위치하는 인버터(236)에서는 상측의 트랜지스터에 있어서 채널 폭이 좁아지고, 하측의 트랜지스터에 있어서 채널 길이가 짧아지는 것에 대하여, 우측에 위치하는 인버터(235)에서는 상측의 트랜지스터에 있어서 채널 길이가 짧아지고, 채널 폭이 넓어지며, 하측의 트랜지스터에 있어서 채널 길이가 길어진다.
이상과 같이, 위치 어긋남에 의해 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14) 및 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24)의 인버터 쌍을 구성하는 4개의 인버터(233∼236) 사이에서 구동 능력이 상호 다르게 된다. 그 결과, 위치 어긋남에 따라 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14)과 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24) 사이에서 구동 능력에 차가 발행하게 된다. 이것에 대 응하여 더미 비트선(XDBL1 및 XDBL2)에 대한 구동 능력 사이에도 위치 어긋남에 따라 차가 발생하게 된다.
도 27에 도 23의 타이밍 제어 회로(222)의 회로 구성의 개략도를 도시한다. 도 27에 도시하는 바와 같이, 타이밍 제어 회로(222)는 인버터(251, 252) 및 AND 회로(253)를 갖는다. 인버터(251, 252)는 예컨대 동일한 임계치 전압을 갖는다.
인버터(251)는 더미 비트선(XDBL1)을 입력하고, 더미 비트선(XDBL1)의 전위가 소정의 임계치 전압보다도 작아진 것에 응답하여 H 레벨의 신호를 AND 회로(253)에 출력한다. 인버터(252)는 더미 비트선(XDBL2)을 입력하고, 더미 비트선(XDBL2)의 전위가 소정의 임계치 전압보다도 작아진 것에 응답하여 H 레벨의 신호를 AND 회로(253)에 출력한다. AND 회로(253)는 인버터(251, 252)의 출력 신호를 입력하고, 2개의 출력 신호의 논리곱을 취함으로써 셀프 타이밍 신호(SLF)를 활성화시켜 출력한다.
이하에 타이밍 제어 회로(222)의 동작을 도 28을 이용하여 설명한다. 메모리 셀 어레이(MCA) 내의 소정의 워드선(WL)이 선택되고, 이것에 응답하여 더미 워드선(DWL)이 선택되면, 더미 비트선(XDBL1, XDBL2)의 전위는 각각 더미 메모리 셀(SDMC11∼SDMC14, SDMC21∼24SDMC)에 의해 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다.
여기서, 전술한 바와 같이, 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14)의 더미 비트선(XDBL1)에 대한 구동 능력과, 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24)의 더미 비트선(XDBL2)에 대한 구동 능력 사이에는 불순물 확산층과 게이트 폴리실리콘층 사이의 위치 어긋남에 따른 차가 있으며, 그것에 의해 더미 비트선(XDBL1, XDBL2) 전위의 저하 속도 사이에는 위치 어긋남에 따라 차가 발생한다.
도 28에는 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14)의 구동 능력이 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24)보다도 커진 경우의 예를 도시하고 있으며, 더미 비트선(XDBL1) 전위의 저하 속도는 더미 비트선(XDBL2)보다도 높아지고 있다. 이 때문에, 인버터(251)의 출력 신호가 H 레벨이 되는 타이밍(t7)은 인버터(252)의 출력 신호가 H 레벨이 되는 타이밍(t8)보다도 위치 어긋남에 따른 기간(Δt)만큼 빨라진다.
AND 회로(253)는 인버터(251, 252)의 출력 신호의 논리곱을 취하여 셀프 타이밍 신호(SLF)를 출력한다. 이 때문에, 셀프 타이밍 신호(SLF)의 활성화 타이밍은 상기한 타이밍(t7)과 타이밍(t8) 중 느린 쪽의 타이밍에 의해 결정된다. 도 28에서는 타이밍(t8)에 있어서 셀프 타이밍 신호(SLF)가 활성화되어 출력된다.
따라서, 타이밍 제어 회로(222)에서는 셀프 타이밍 신호(SLF)의 활성화 타이밍은 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC11∼SDMC14)과 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC21∼SDMC24) 중 위치 어긋남에 따라 구동 능력이 작아진 쪽에 의해 구동되는 더미 비트선의 전위에 기초하여 결정된다. 타이밍 제어 회로(222)에서는 셀프 타이밍 신호(SLF)의 활성화 타이밍은 불순물 확산층과 게이트 폴리실리콘층 사이의 위치 어긋남에 따라 구동 능력이 작아진 쪽의 레이아웃 유닛을 갖는 메모리 셀의 구동 능력에 맞추어 조정된다.
한편, 메모리 셀 어레이(MCA) 내의 메모리 셀(MC)은 도 5의 더미 메모리 셀(SDMC, LDMC)의 레이아웃 예와 마찬가지로, 통상 레이아웃 유닛(231) 및 대칭 레이아웃 유닛(232)을 각각의 비트선 쌍(BL, XBL)에 따라 교대로 배치하도록 레이아웃된다. 이 때문에, 위치 어긋남이 발생한 경우, 메모리 셀(MC)에는 통상 레이아웃 유닛(231)과 대칭 레이아웃 유닛(232) 중 구동 능력이 작은 쪽의 레이아웃 유닛을 갖는 메모리 셀과, 구동 능력이 큰 쪽의 레이아웃 유닛을 갖는 메모리 셀이 혼재한다.
독출시에 선택된 메모리 셀(MC)이 구동 능력이 작은 쪽의 레이아웃 유닛을 갖는 셀이었을 때에는 구동 능력이 큰 쪽의 레이아웃 유닛을 갖는 셀이었을 때보다도 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍은 늦어진다. 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍은 독출시에 선택된 메모리 셀(MC)이 구동 능력이 작은 쪽의 레이아웃 유닛을 갖는 셀일지, 구동 능력이 큰 쪽의 레이아웃 유닛을 갖는 셀일지에 의해 변화한다.
여기서, 전술한 바와 같이, 타이밍 제어 회로(222)는 불순물 확산층과 게이트 폴리실리콘층 사이의 위치 어긋남에 따라 구동 능력이 작아진 쪽의 레이아웃 유닛을 갖는 메모리 셀의 구동 능력에 맞추어 셀프 타이밍 신호(SLF)의 활성화 타이밍을 조정한다.
이 때문에, 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋남이 일어나고, 독출시에 선택된 메모리 셀(MC)이 구동 능력이 작은 쪽의 레이아웃 유닛을 갖는 셀이었던 경우에도 셀프 타이밍 신호의 활성화 타이밍이 위치 어긋남에 따 라 적절하게 조정시키기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 선택된 메모리 셀의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 확실하게 늦어지도록 할 수 있다.
따라서, 본 발명의 제11 실시 형태에서는 제조 분산 등의 이유에 의해 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋남이 일어난 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍을 위치 어긋남에 따라 적절히 조정할 수 있기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
또한, 전술한 제11 실시 형태에 있어서는, 더미 비트선 쌍(DBL, XDBL)을 2조 설치하여 각 조의 더미 비트선(XDBL)으로부터 셀프 타이밍 신호(SLF)를 생성하도록 구성하였지만, 이것에 한정되는 것은 아니며, 3조 이상의 더미 비트선 쌍(DBL, XDBL)을 설치하여 각 조의 더미 비트선(XDBL)으로부터 셀프 타이밍 신호(SLF)를 생성하도록 구성하여도 좋다.
이 경우, 예컨대, 복수의 더미 비트선 쌍을 2개의 그룹으로 나누고, 제1 그룹에서는 상기 제1 더미 비트선 쌍(DBL1, XDBL1)과 같은 레이아웃 패턴으로 더미 메모리 셀을 레이아웃하고, 제2 그룹에서는 상기 제2 더미 비트선 쌍(DBL2, XDBL2)과 동일한 레이아웃 패턴으로 더미 메모리 셀을 레이아웃하도록 구성한다. 그런 뒤에 제1 및 제2 그룹에 속하는 더미 비트선 중 전위의 저하 속도가 가장 느린 더미 비트선(XDBL)의 전위에 기초하여 셀프 타이밍 신호(SLF)를 H 레벨로 천이시키도록 타이밍 제어 회로를 구성하면 좋다.
다음에, 본 발명의 제12 실시 형태를 도 29를 이용하여 설명한다. 본 발명의 제12 실시 형태의 회로 구성은 도 23에 도시한 제11 실시 형태의 회로 구성에 대하여, 셀프 타이밍 회로(221)가 셀프 타이밍 회로(271)로 대체되고 있는 점이 다르다. 그 밖의 구성에 대해서는 동일하기 때문에 설명은 생략한다.
도 29의 셀프 타이밍 회로(271)는 적어도 하나의 셀프 타이밍용 더미 메모리 셀(SDMC)과 복수의 부하용 더미 메모리 셀(LDMC)이 접속된 더미 비트선 쌍(DBL, XDBL)을 갖는다. 셀프 타이밍용 더미 메모리 셀(SDMC)로서는, 예컨대 더미 비트선 상의 타이밍 제어 회로(272)로부터 가장 먼 위치에서 순서대로 복수의 더미 메모리 셀이 지정된다. 더미 비트선 쌍(DBL, XDBL)은 모두 검출 대상의 더미 비트선으로서 타이밍 제어 회로(272)에 접속된다.
타이밍 제어 회로(272)는 더미 비트선(DBL, XDBL)을 입력하고, 더미 비트선(DBL, XDB) 전위의 검출 결과에 기초하여 셀프 타이밍 신호(SLF)를 출력한다. 타이밍 제어 회로(272)의 회로 구성은 인버터(251, 252)가 더미 비트선(XDBL1, XDBL2) 대신에 더미 비트선(DBL, XDBL)을 입력으로 하는 점 이외는, 도 27의 타이밍 제어 회로(222)의 회로 구성과 동일하며, 설명은 생략한다.
도 30에 셀프 타이밍 회로(271)의 더미 비트선 쌍(DBL, XDBL)에서의 더미 메모리 셀(SDMC, LDMC)의 레이아웃 예를 도시한다. 도 30에 도시하는 바와 같이 각 더미 메모리 셀(SDMC, LDMC)은 인버터 쌍 및 트랜스퍼 트랜지스터 쌍으로 이루어지는 부분을 하나의 유닛으로 하여 레이아웃된다.
도 30의 더미 메모리 셀은 도 5의 더미 메모리 셀의 레이아웃 예와 마찬가지로 인버터(233, 234) 및 트랜스퍼 트랜지스터 쌍(237)으로 이루어지는 통상 레이아웃 유닛(231)과, 이것과 점대칭 또는 선대칭의 관계를 갖는 인버터(235, 236) 및 트랜스퍼 트랜지스터 쌍(238)으로 이루어지는 대칭 레이아웃 유닛(232)을 더미 비트선 쌍(DBL, XDBL)에 따라 교대로 배치하도록 레이아웃된다.
셀프 타이밍용 더미 메모리 셀(SDMC1∼SDMC4) 각각에 있어서, 도 5의 더미 메모리 셀의 레이아웃 예와는 달리, 트랜스퍼 트랜지스터 쌍(237, 238)을 구성하는 2개의 트랜지스터의 게이트 전극이 상호 전기적으로 분리된다.
셀프 타이밍용 더미 메모리 셀(SDMC1, SDMC3)의 트랜스퍼 트랜지스터 쌍(237)에 있어서, 더미 비트선(DBL)측의 인버터(234)의 출력 노드(n1)에 접속된 트랜스퍼 트랜지스터의 게이트는 도시하지 않는 공통의 더미 워드선(DWL)에 접속되는 한편, 더미 비트선(DBL)측의 인버터(233)의 출력 노드(n2)에 접속된 트랜스퍼 트랜지스터의 게이트는 그라운드(VSS)에 접속된다.
셀프 타이밍용 더미 메모리 셀(SDMC1, SDMC3)의 유지 데이터는 인버터 쌍의 접속 노드(n1)를 L 레벨로, 접속 노드(n2)를 H 레벨로 하도록 설정된다. 그것에 의해 셀프 타이밍용 더미 메모리 셀(SDMC1, SDMC3)에서는 더미 워드선(DWL) 선택시, 더미 비트선(DBL)측의 인버터(234)에 의해 더미 비트선(DBL)이 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다.
셀프 타이밍용 더미 메모리 셀(SDMC2, SDMC4)의 트랜스퍼 트랜지스터 쌍(238)에 있어서, 더미 비트선(DBL)측의 인버터(236)의 출력 노드(n1)에 접속된 트 랜스퍼 트랜지스터의 게이트는 그라운드(VSS)에 접속되는 한편, 더미 비트선(XDBL)측의 인버터(235)의 출력 노드(n2)에 접속된 트랜스퍼 트랜지스터의 게이트는 도시하지 않는 공통의 더미 워드선(DWL)에 접속된다.
셀프 타이밍용 더미 메모리 셀(SDMC2, SDMC4)의 유지 데이터는 인버터 쌍의 접속 노드(n1)를 H 레벨로, 접속 노드(n2)를 L 레벨로 하도록 설정된다. 그것에 의해, 셀프 타이밍용 더미 메모리 셀(SDMC2, SDMC4)에서는 더미 워드선(DWL) 선택시, 더미 비트선(XDBL)측의 인버터(235)에 의해 더미 비트선(XDBL)이 프리차지 레벨(H 레벨)로부터 L 레벨로 인하된다.
이상과 같이, 트랜스퍼 트랜지스터 쌍(237, 238)의 분리된 게이트 전극을 공통의 더미 워드선(DWL) 또는 그라운드(VSS)에 접속할 때의 접속 패턴은 더미 비트선에 따라 인접하는 셀프 타이밍용 더미 메모리 셀(SDMC)끼리 상호 반대가 되도록 설정된다. 즉, 통상 레이아웃(231)을 갖는 셀프 타이밍용 더미 메모리 셀(SDMC)과 대칭 레이아웃 유닛(232)을 갖는 셀프 타이밍용 더미 메모리 셀(SDMC)에 의해 접속 패턴이 상호 반대가 되도록 설정된다.
그것에 의해 더미 비트선(DBL)은 통상 레이아웃 유닛(232)을 갖는 셀프 타이밍용 더미 메모리 셀(SDMC1, SDMC3)에 의해서만 구동되고, 더미 비트선(XDBL)은 대칭 레이아웃 유닛(232)을 갖는 셀프 타이밍용 더미 메모리 셀(SDMC2, SDMC4)에 의해서만 구동된다.
여기서, 전술한 바와 같이 불순물 확산층과 게이트 폴리실리콘층 사이에 위치 어긋남이 발생한 경우(도 31 참조), 통상 레이아웃 유닛(231)을 갖는 더미 메모 리 셀(SDMC)의 구동 능력과 대칭 레이아웃 유닛(232)을 갖는 더미 메모리 셀(SDMC)의 구동 능력 사이에는 위치 어긋남에 따른 차가 발생한다.
이 때문에, 더미 비트선(DBL) 및 더미 비트선(XDBL)에 대한 구동 능력 사이에도 위치 어긋남에 따른 차가 발생하고, 그것에 의해 더미 비트선(DBL, XDBL)의 전위의 저하 속도 사이에는 도 28의 더미 비트선(XDBL1, XDBL2)의 경우와 마찬가지로 위치 어긋남에 따라 차가 발생한다.
따라서, 도 27의 타이밍 제어 회로(222)의 경우와 마찬가지로, 타이밍 제어 회로(272)에서는 셀프 타이밍 신호(SLF)의 활성화 타이밍은 통상 레이아웃 유닛(231)을 갖는 더미 메모리 셀(SDMC1, SDMC3)과 대칭 레이아웃 유닛(232)를 갖는 더미 메모리 셀(SDMC2, SDMC4) 중 위치 어긋남에 따라 구동 능력이 작아진 쪽에 의해 구동되는 더미 비트선의 전위에 기초하여 결정된다.
그것에 의해 타이밍 제어 회로(272)는 불순물 확산층과 게이트 폴리실리콘층사이의 위치 어긋남에 따라 구동 능력이 작아진 쪽의 레이아웃 유닛을 갖는 메모리 셀의 구동 능력에 맞추어 셀프 타이밍 신호(SLF)의 활성화 타이밍을 조정할 수 있다.
이 때문에, 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋남이 발생하고, 독출시에 선택된 메모리 셀(MC)이 구동 능력이 작은 쪽의 레이아웃 유닛을 갖는 셀이었던 경우라도 셀프 타이밍 신호의 활성화 타이밍이 위치 어긋남에 따라 적절히 조정시키기 때문에, 센스 앰프 기동 신호(SA)의 활성화 타이밍이 선택된 메모리 셀의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 확실하 게 늦어지도록 할 수 있다.
따라서, 본 발명의 제12 실시 형태에서는 불순물 확산층과 게이트 폴리실리콘층 사이에서 위치 어긋남이 발생한 경우에도 센스 앰프 기동 신호(SA)의 활성화 타이밍이 통상 메모리 셀(MC)의 비트선 쌍(BL, XBL)에 소정의 전위차가 발생하는 타이밍보다도 빨라지는 것을 방지하여 유지 데이터의 오독출을 방지할 수 있다.
또한, 전술한 제12 실시 형태에 있어서는, 1조의 더미 비트선 쌍(DBL, XDBL)으로부터 셀프 타이밍 신호(SLF)를 생성하도록 구성하였지만, 이것에 한정되는 것은 아니고, 복수의 더미 비트선 쌍(DBL, XDBL)을 설치하여, 모든 더미 비트선(DBL, XDBL) 중 전위의 저하 속도가 가장 느린 더미 비트선의 전위에 기초하면서부터 셀프 타이밍 신호(SLF)를 생성하도록 구성하여도 좋다.
또한, 전술한 제11, 제12 실시 형태에서는 각 더미 비트선 쌍에 접속되는 복수의 부하용 더미 메모리 셀(LDMC)의 유지 데이터의 설정 패턴은 임의의 패턴으로 할 수 있다. 예컨대, 복수의 부하용 더미 메모리 셀(LDMC)의 유지 데이터의 설정 패턴을 도 3의 설정 패턴과 마찬가지로, 셀프 타이밍용 더미 메모리 셀(SDMC)의 설정 패턴과 반대가 되도록 하여도 좋다. 혹은, 각 부하용 더미 메모리 셀(LDMC)의 인버터 쌍의 접속 노드(n1, n2)를 플로우팅 상태로 유지함으로써, 각 부하용 더미 메모리 셀(LDMC)의 유지 데이터를 불확정 상태로 설정하여도 좋다.
또한, 전술한 제11, 제12 실시 형태에 있어서, 메모리 셀의 통상 레이아웃 유닛 및 대칭 레이아웃 유닛의 레이아웃 예는 도 24에 도시한 것에는 한정되지 않고, 적절하게 상호 점대칭 또는 선대칭의 관계를 갖는 임의의 레이아웃을 이용하면 좋다.
또한, 전술한 각 실시 형태에서는 더미 메모리 셀을 갖는 타이밍 제어 회로에 의해 셀프 타이밍 신호를 생성하고, 셀프 타이밍 신호에 기초하여 센스 앰프 기동 신호를 생성하는 예를 설명하였지만, 이것에 한정되는 것은 아니며, 다른 타이밍 신호, 예컨대 비트선 이퀄라이즈 신호, 센스 앰프 출력선의 이퀄라이즈 신호나 출력 회로의 출력 허가 신호를 생성하여도 좋다.
또한, 전술한 각 실시 형태에서는 SRAM을 예로 들어 설명하였지만, 이것에 한정되는 것은 아니며, 본 발명은 DRAM이나 FeRAM 등의 다른 반도체 메모리에도 물론 적용할 수 있다.
이상과 같이, 본 발명은 센스 앰프 회로를 기동하는 센스 앰프 기동 신호의 생성 회로로서 셀프 타이밍 회로를 갖는 반도체 메모리에 이용하기 유효하며, 특히, 온도 변화나 제조 분산 등의 여러 가지 디바이스 특성의 변동 요인에 상관없이, 통상 메모리 셀(MC)의 유지 데이터의 오독출을 확실하게 방지하는 것이 요구되고, 충분한 독출 마진이 요구되는 반도체 메모리에 이용하는 것이 적합하다.

Claims (32)

  1. 복수의 워드선과,
    복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리에 있어서,
    상기 셀프 타이밍 회로는,
    상기 워드선의 선택에 응답하여 선택되는 더미 워드선과,
    상기 더미 워드선에 접속되어 유지 데이터를 제1 상태로 설정한 제1 셀프 타이밍용 더미 메모리 셀과, 비선택 상태로 되어 유지 데이터를 제1 상태와 반대의 제2 상태로 설정한 부하용 더미 메모리 셀을 갖는 제1 더미 비트선과,
    상기 더미 워드선에 접속되어 유지 데이터를 제3 상태로 설정한 제2 셀프 타이밍용 더미 메모리 셀과, 비선택 상태로 되어 유지 데이터를 상기 제3 상태와 동일한 제4 상태로 설정한 제2 부하용 더미 메모리 셀을 갖는 제2 더미 비트선과,
    상기 제1 더미 비트선 및 제2 더미 비트선을 입력하고, 상기 제1 및 제2 더미 비트선 전위의 변화 속도의 차에 대응하는 기간만큼 지연시켜 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 더미 메모리 셀의 각각은,
    한쪽의 출력 노드가 다른 쪽의 입력 노드에 교차 접속된 한 쌍의 인버터와,
    상기 한 쌍의 인버터의 제1 접속 노드를 상기 제1 더미 비트선 또는 제2 더미 비트선에 접속하고, 상기 한 쌍의 인버터의 제2 접속 노드를 상기 제1 접속 노드에 접속된 더미 비트선에 대한 상보 더미 비트선에 접속하는 한 쌍의 트랜스퍼 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리.
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  11. 복수의 워드선과,
    복수의 비트선 쌍과,
    상기 복수의 워드선과 상기 복수의 비트선 쌍의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리에 있어서,
    상기 셀프 타이밍 회로는,
    상기 워드선의 선택에 응답하여 선택되는 더미 워드선과,
    상기 더미 워드선에 접속되어 유지 데이터를 제1 상태로 설정한 제1 셀프 타이밍용 더미 메모리 셀과, 비선택 상태로 되어 유지 데이터를 제1 상태와 반대의 제2 상태로 설정한 부하용 더미 메모리 셀을 갖는 더미 비트선 쌍과,
    상기 더미 비트선 쌍을 입력하고, 상기 더미 비트선 쌍의 한쪽의 더미 비트선의 전위에 대응하는 기간만큼 지연시켜, 상기 더미 비트선 쌍의 다른 쪽의 더미 비트선의 전위 변화에 기초하여 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로
    를 포함하고,
    상기 한쪽의 더미 비트선은 상기 부하용 더미 메모리 셀의 오프 누설 전류에 의해서만 구동되고,
    상기 다른 쪽의 더미 비트선은 상기 제1 셀프 타이밍용 더미 메모리 셀에 의해 구동되는 것을 특징으로 하는 반도체 메모리.
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  24. 복수의 워드선과,
    복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로와,
    상기 메모리 셀의 독출시에 상기 비트선에 출력된 전위를 검출하는 센스 앰프 회로를 포함한 반도체 메모리에 있어서,
    상기 셀프 타이밍 회로는,
    상기 워드선의 선택에 응답하여 선택되는 더미 워드선과,
    상기 더미 워드선에 접속된 셀프 타이밍용 더미 메모리 셀을 갖고, 상기 더미 워드선의 선택시에 상기 셀프 타이밍용 더미 메모리 셀에 의해 구동되는 제1 더미 비트선과,
    비선택 상태로 된 부하용 더미 메모리 셀을 갖고, 상기 더미 워드선의 선택시에 상기 부하용 더미 메모리 셀에 의해서만 구동되는 제2 더미 비트선과,
    상기 제1 더미 비트선 및 제2 더미 비트선을 입력하고, 상기 제2 더미 비트선의 전위에 대응하는 기간만큼 지연시켜 상기 제1 더미 비트선의 전위 변화에 기초하여 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로
    를 포함하며,
    상기 센스 앰프 회로를 기동하기 위한 센스 앰프 기동 신호의 활성화 타이밍이 상기 셀프 타이밍 신호에 기초하여 결정되는 것을 특징으로 하는 반도체 메모리.
  25. 복수의 워드선과,
    복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리에 있어서,
    상기 셀프 타이밍 회로는,
    상기 워드선의 선택에 응답하여 선택되는 더미 워드선과,
    상기 더미 워드선에 접속되어 통상 레이아웃 유닛으로 구성된 복수의 제1 셀프 타이밍용 더미 메모리 셀이 연속하여 배치된 제1 더미 비트선과,
    상기 더미 워드선에 접속되어 상기 통상 레이아웃 유닛과 점대칭 또는 선대칭의 관계를 갖는 대칭 레이아웃 유닛으로 구성된 복수의 제2 셀프 타이밍용 더미 메모리 셀이 연속하여 배치된 제2 더미 비트선과,
    상기 제1 더미 비트선 및 제2 더미 비트선을 입력하고, 상기 제1 및 제2 더미 비트선 중 전위의 변화 속도가 느린 쪽의 더미 비트선의 전위 변화에 기초하여 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  26. 제25항에 있어서, 상기 메모리 셀 어레이 내의 상기 메모리 셀은 상기 통상 레이아웃 유닛과 상기 대칭 레이아웃 유닛을 상기 비트선에 따라 교대로 배치하도 록 레이아웃되어 있는 것을 특징으로 하는 반도체 메모리.
  27. 삭제
  28. 복수의 워드선과,
    복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 근방에 배치되고, 상기 메모리 셀의 독출시에 내부회로의 동작 타이밍을 결정하는 셀프 타이밍 신호를 생성하는 셀프 타이밍 회로를 포함한 반도체 메모리에 있어서,
    상기 셀프 타이밍 회로는,
    상기 워드선의 선택에 응답하여 선택되는 더미 워드선과,
    통상 레이아웃 유닛으로 구성된 제1 셀프 타이밍용 더미 메모리 셀과, 상기통상 레이아웃 유닛과 점대칭 또는 선대칭의 관계를 갖는 대칭 레이아웃 유닛으로 구성된 제2 셀프 타이밍용 더미 메모리 셀을 갖는 더미 비트선 쌍과,
    상기 더미 비트선 쌍을 입력하고, 상기 더미 비트선 쌍 중 전위의 변화 속도가 느린 쪽의 더미 비트선의 전위 변화에 기초하여, 상기 셀프 타이밍 신호를 출력하는 타이밍 제어 회로
    를 포함하고,
    상기 제1 및 제2 셀프 타이밍용 더미 메모리 셀의 각각은,
    한쪽의 출력 노드가 다른 쪽의 입력 노드에 교차 접속된 한 쌍의 인버터와,
    상기 한 쌍의 인버터의 제1 접속 노드를 상기 더미 비트선 쌍의 한쪽의 더미 비트선에 접속하고, 상기 한 쌍의 인버터의 제2 접속 노드를 다른 쪽의 더미 비트선에 접속하는 한 쌍의 트랜스퍼 트랜지스터
    를 포함하며,
    상기 한 쌍의 트랜스퍼 트랜지스터의 게이트는 상호 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 메모리.
  29. 제28항에 있어서, 상기 제1 셀프 타이밍용 더미 메모리 셀의 상기 한 쌍의 트랜스퍼 트랜지스터의 분리된 게이트 중 상기 한쪽의 더미 비트선측의 게이트는 상기 더미 워드선에 접속되고,
    상기 제2 셀프 타이밍용 더미 메모리 셀의 상기 한 쌍의 트랜스퍼 트랜지스터의 분리된 게이트 중 상기 다른 쪽의 더미 비트선측의 게이트는 상기 더미 워드선에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
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