KR20030085469A - 반도체 기억장치 - Google Patents

Abstract

정규 메모리셀(MC)과 행방향으로 정렬하여 정규 메모리셀과 동일한 레이아웃을 갖는 더미셀(DC)을 행렬형으로 배열한다. 더미셀 열(50a-50d) 각각에 있어서 더미 비트선을 배치하고, 하나의 워드선. 선택시 동시에 복수의 더미셀을 선택하여 대응한 더미 비트선(DBLa-DBLd)에 접속한다. 이들 더미 비트선의 전위를 전압검출회로(52)로 검출하여, 센스앰프(30)의 활성화 등의 타이밍을 결정한다. 반도체 기억장치에 있어서, 메모리셀 어레이 구성에 상관없이, 고속으로 더미 비트선의 전위를 변화시켜, 내부 데이터 판독 타이밍을 최적화할 수 있다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억장치에 관한 것으로, 특히, 정확히 데이터 판독 타이밍을 내부에서 생성할 수 있는 반도체 기억장치에 관한 것이다.

스태틱 RAM(랜덤 액세스 메모리)에 있어서는, 어드레스 신호의 변화에 따라 소정의 활성화 기간을 갖는 워드선 구동펄스를 형성하여 워드선에 인가하고 있다. 이 워드선 구동펄스는, 프로세스의 변동 및 주위온도의 변화 등에 의해, 판독에 요하는 시간이 달라도, 확실히 올바른 데이터를 판독할 수 있도록 미리 충분한 마진을 갖고 생성되어 있다. 그러나, 워드선 구동펄스가 여분인 마진을 가지고 있는 경우, 불필요하게 판독사이클 시간이 길어진다는 문제가 생긴다.

그래서, 워드선 구동펄스의 마진을 작게 하여, 판독사이클을 짧게 하기 위해, 더미 메모리셀로부터의 판독신호를, 워드선 드라이브 회로 또는 로우 디코더에 공급하는 방법이, 예를 들면 일본특허공개평 11-339476호 공보에 나타나 있다.

이 선행기술에서는, 더미셀의 기억데이터에 따라, 판독전류를 더미 비트선에 생성한다. 더미 비트선의 전위변화를 검출하여, 정규의 메모리셀의 데이터가 판독되는 타이밍을 검출하여, 비트선의 이퀄라이즈 및 선택워드선의 비활성화를 실행하여, 워드선 구동펄스의 마진을 최소화하는 것을 도모하고 있다.

또한, 비트선의 방전시간을 최소로 하여 소비전류를 감소하는 것을 도모하고 있다.

전술한 선행기술문헌에서는, 더미 비트선에 대하여 정규의 비트선에 접속되는 정규 메모리셀과 동일수의 더미셀을 접속하여, 더미 비트선 및 정규 비트선의부하를 같게 하는 것을 도모하고 있다. 그렇지만, 더미셀 선택시에는, 정규 워드선 드라이버와 별도로 설치된 더미셀 드라이버에 의해, 하나의 더미셀을 선택상태로 구동하고 있다.

통상, 메모리셀은, 고집적화를 위해, 그 트랜지스터 사이즈를 될 수 있는 한 작게 하고 있다. 따라서, 비트선이 메모리셀에 의해 방전될 때의 전위변화는 작고, 정규 비트선의 전위변화량은 미소하게 된다. 이 정규 비트선쌍의 조그만 전위차이를 검출하여 메모리셀로부터 판독된 데이터를 판정하기 위해, 고감도의 차동형 센스앰프회로가 사용되어, 데이터 판독의 고속화가 도모되고 있다.

그러나, 전술한 선행기술문헌에서는, 더미 비트선이, 하나의 더미셀에 의해 구동되기 때문에, 이 더미로부터 판독된 신호를 전파하는 더미 비트선의 변화는, 정규 비트선의 전위변화와 같은 정도로 된다. 따라서, 더미 비트선의 전위변화량은 미소하게 된다. 더미 비트선의 전위변화를 예를 들면 인버터 등의 레벨검지회로에서 검지하는 경우, 더미 비트선의 전위가 인버터의 임계치전압 이하까지 저하하기까지 긴 기간을 필요로 한다. 따라서, 센스앰프의 활성화 타이밍, 비트선 프리차지의 활성화 타이밍 및 선택워드선의 비활성화의 타이밍을 최적화할 수 없다는 문제가 생긴다.

또한, 하나의 더미셀에 의해 더미 비트선이 구동되는 구성인 경우, 선택되는 더미셀의 인출전류의 변동과 정규 메모리셀의 인출전류의 변동을 고려한 마진을 확보할 필요가 있다.

일반적으로, 스케일링(scaling)이 진행하여, 보다 미세한 가공이 행해지게되면, 완성형상의 변동 및 불순물 주입시의 주입량의 변동의 비율이 커져, 트랜지스터 특성의 변동이 커진다. 이 트랜지스터 특성의 변동의 비율은, 저전원 전압화가 진행함에 따라 더 한층 커진다.

따라서, 전술한 선행기술과 같이, 고정적으로 더미셀을 1개 선택하는 경우, 선택되는 정규 메모리셀과 더미셀의 트랜지스터 특성의 변동에 의해, 정확한 타이밍을 검출할 수 있어 없게 된다. 예를 들면, 활성화되는 더미셀의 트랜지스터 특성이 좋은 쪽으로 변동하여 더미 비트선의 전위가 빠르게 변화하고, 반대로 정규의 메모리셀의 트랜지스터 특성이 나쁜 쪽으로 변동하여 정규의 비트선쌍의 전위가 서서히 변화한 경우, 워드선의 비활성화 타이밍 및 센스앰프의 활성화 타이밍이 너무 빨라지므로, 오동작할 가능성이 있다.

이러한 더미셀 및 정규 메모리셀의 트랜지스터 특성의 변동에 의한 오동작을 방지하기 위해서는, 최악조건 하에서도 안정적으로 동작하도록 마진을 확보할 필요가 있다. 이 때문에, 워드선 구동타이밍의 마진을 작게 한다는 목적을 달성할 수 없고, 고속화 및 저소비 전력화를 도모할 수 없다는 문제가 생긴다.

또한, 오사다 등은, ISSCC 2001, 다이제스트·오브·테크니컬·페이퍼스의 제168페이지 및 제169페이지에서, 복수의 더미셀을 동시에 선택상태로 구동하여 더미 비트선을 방전하여, 더미 비트선의 방전전류의 변동을 평균화하고, 센스앰프의 판독활성화 타이밍을 빠르게 하는 것을 도모하는 구성을 나타내고 있다. 그러나, 이 문헌에서도, 더미셀을 선택하기 위한 더미 워드선이, 정규 메모리셀을 선택하는 정규 워드선과 별도로 설치되어 있다. 더미 워드선에 접속되는 더미셀의 수는, 정규의 워드선에 접속되는 정규 메모리셀의 수보다도 작고, 더미 워드선이, 정규 워드선보다도 빠른 타이밍으로 선택상태로 구동되어 있다.

즉, 정규의 메모리셀이 선택되어 정규 비트선이 방전되는 타이밍보다도 빠른 타이밍으로, 더미 비트선의 방전이 행해지고 있다. 따라서, 메모리셀의 트랜지스터 특성의 변동에 대해서는, 복수의 더미셀을 사용하여, 더미 비트선의 인출전류를 평균화함으로써, 마진을 높게 하고 있지만, 더미 워드선 및 정규 워드선을 선택상태로 구동하는 타이밍의 차이를 고려하여 회로 설계를 할 필요가 생긴다.

특히, 메모리셀 어레이의 구성이 다르고, 하나의 워드선에 접속되는 정규 메모리셀의 수가 다르며, 또한, 정규 비트선에 접속되는 정규 메모리셀의 수가 변경되는 경우에 있어서는, 정규 비트선의 방전속도와 더미 비트선의 방전속도의 차이를 고려해야 한다. 따라서, 각 메모리셀 어레이의 구성마다, 더미 워드선 및 정규 워드선의 활성화 타이밍의 차이를 고려하여 재설계를 할 필요가 있다. 특히, 시스템 LSI 등에 의해 요구되는 다양한 비트/워드구성에 대해서는, 개별로, 이 타이밍 값을 최적으로 설정할 필요가 있고, 설계개발기간이 매우 길어진다는 문제가 생긴다.

도 1은 본 발명의 실시예 1에 따른 정규 메모리셀의 전기적 등가회로를 나타내는 도면이다.

도 2는 도 1에 나타내는 정규 메모리셀의 레이아웃을 나타내는 도면이다.

도 3은 도 2에 나타내는 레이아웃의 하층배선의 레이아웃을 나타내는 도면이다.

도 4는 도 2에 나타내는 레이아웃의 상층배선의 레이아웃을 나타내는 도면이다.

도 5는 본 발명의 실시예 1에 따른 더미셀의 전기적 등가회로를 나타내는 도면이다.

도 6은 도 5에 나타내는 더미셀의 레이아웃을 나타내는 도면이다.

도 7은 도 6에 나타내는 레이아웃의 하층배선의 레이아웃을 나타내는 도면이다.

도 8은 도 6에 나타내는 레이아웃의 상층배선의 레이아웃을 나타내는 도면이다.

도 9는 본 발명의 실시예 1에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 10은 본 발명의 실시예 1에 따른 반도체 기억장치의 동작을 나타내는 신호 파형도이다.

도 11은 도 9에 나타내는 제어회로의 구성을 개략적으로 나타내는 도면이다.

도 12는 본 발명의 실시예 2에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 13은 본 발명의 실시예 2에 따른 반도체 기억장치의 더미셀의 주요부의 구성을 개략적으로 나타내는 도면이다.

도 14는 본 발명의 실시예 3에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 15는 도 14에 나타내는 반도체 기억장치의 주요부의 구성을 개략적으로 나타내는 도면이다.

도 16은 본 발명의 실시예 4에 따른 반도체 기억장치의 더미셀의 배치를 나타내는 도면이다.

도 17은 본 발명의 실시예 4에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 18은 본 발명의 실시예 5에 따른 더미셀의 레이아웃을 나타내는 도면이다.

도 19는 도 18에 나타내는 레이아웃의 하층배선의 레이아웃을 나타내는 도면이다.

도 20은 도 18에 나타내는 레이아웃의 상층배선의 레이아웃을 나타내는 도면이다.

도 21은 본 발명의 실시예 6에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 22는 본 발명의 실시예 7에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 23은 도 22에 나타내는 반도체 기억장치의 전압검출부의 구성을 개략적으로 나타내는 도면이다.

도 24는 본 발명의 실시예 8에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 25는 본 발명의 실시예 8에 따른 반도체 기억장치의 주요부의 레이아웃을 개략적으로 나타내는 도면이다.

도 26은 도 25에 나타내는 레이아웃의 하층배선의 레이아웃을 나타내는 도면이다.

도 27은 도 25에 나타내는 레이아웃의 상층배선의 레이아웃을 나타내는 도면이다.

도 28은 본 발명의 실시예 9에 따른 전압검출회로의 구성을 나타내는 도면이다.

도 29는 도 29에 나타내는 전압검출회로의 동작을 나타내는 신호파형도이다.

도 30은 본 발명의 실시예 10에 따른 전압검출회로의 구성을 나타내는 도면이다.

도 31은 도 30에 나타내는 전압검출회로의 동작을 나타내는 신호파형도이다.

*도면의 주요부분에 대한 부호의 설명

NMC, MC : 정규 메모리셀DC, DC0-DC3, DCa-DCd : 더미셀

TDN01-TDN04, TDN11-TDN14 : N채널 MOS트랜지스터

TDP01, TDP02, TDP11, TDP12 : P채널 MOS트랜지스터

WL, WL0-WL3, WLa-WLd : 워드선20 : 정규 메모리셀 어레이

21a, 21b : 더미셀 열22 : 제어회로

31 : 전압검출회로21c-21f : 더미셀 열

30 : 센스앰프31, 52, 75 : 전압검출회로

70a, 70b : 정규 서브 메모리셀 어레이71a-71h : 더미셀 열

72 : 행 디코더80a-80d : 에지셀 열

100a-100d : 전위검지회로

PQ1-PQ6 : P채널 MOS트랜지스터

NQ-NQ4 : N채널 MOS 트랜지스터

본 발명의 목적은, 정확하게 내부동작 타이밍을 용이하게 설정할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은, 트랜지스터 특성의 변동에 상관없이, 정확한 타이밍으로 데이터 내부판독 활성화 신호를 생성할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 메모리셀 어레이 구성이 변경되어도, 용이하게 최적의 내부판독 활성화 신호를 생성할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명에 관한 반도체 기억장치는, 행렬형으로 배열되는 복수의 정규 메모리셀과, 복수열로 배치되는 복수의 더미셀과, 각 더미셀 열에 대응하여 배치되고, 각각에 대응한 열의 더미셀이 접속하는 복수의 더미 비트선과, 각 정규 메모리셀 행에 대응하여 배치되며, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 워드선을 포함한다. 각 워드선에 대해서는, 복수열의 더미셀의 각 열에서, 복수의 더미셀이 접속된다.

워드선에 대하여, 행방향으로 정렬하는 복수의 더미셀을 접속하고, 이것들이 동시에 선택되는 더미셀을 공통의 더미 비트선에 접속한다. 더미 비트선의 전위변화를 고속화할 수 있고, 또한 더미셀의 트랜지스터 특성의 변동을 평균화할 수 있으며, 트랜지스터 특성의 변동에 대한 마진을 크게 할 수 있어, 정확한 타이밍으로 활성화 신호를 활성화할 수 있다.

바람직하게는, 더미셀은, 정규 메모리셀과 행방향에 대하여 정렬하여 배치된다.

바람직하게는, 정규 메모리셀의 각 열에 대응하여, 각각에 대응한 열의 정규 메모리셀을 접속하는 복수의 정규 비트선이 설치된다. 각 더미 비트선과 정규 비트선의 부하용량은 실질적으로 동일하다.

바람직하게는, 더미셀은, 정규 메모리셀과 동일한 레이아웃을 갖는다.

또한, 바람직하게는, 정규 메모리셀 열에 대응하여 각각에 대응한 열의 정규 메모리셀이 접속하는 복수의 정규 비트선이 설치된다. 더미 비트선의 워드선 선택시의 전압변화속도는, 정규 비트선의 전압변화속도보다도 커진다.

바람직하게는, 더미셀은, 메모리셀의 한쪽 끝에 서로 인접하여 복수열로 배치된다.

이 한쪽 끝은, 주어진 어드레스 신호를 디코드하여 어드레스 지정된 워드선을 선택상태로 구동하는 행 디코드회로에 가까운 단부이다.

또한, 더미셀 열은 메모리셀 어레이에서 분산되어 배치된다.

바람직하게는, 이 분산배치에서, 더미셀은, 메모리셀 어레이의 양단에 각각 배치된다.

또한, 바람직하게는, 더미 비트선의 각각에 대응하여 배치되고, 각각이 대응한 더미 비트선의 전위를 검출하는 전위검출회로와, 이 전위검출회로의 출력신호에 응답하여 센스앰프 활성화 신호를 생성하는 센스활성화 회로와, 이 센스앰프 활성화 신호에 응답하여 활성화되고, 선택된 정규 메모리셀의 데이터를 증폭하는 센스앰프가 더 설치된다.

바람직하게는, 센스앰프는, 선택된 정규 메모리셀이 접속하는 정규 비트선과 열선택 게이트를 통해 결합되고, 활성화시 선택된 정규 메모리셀이 접속되는 정규 비트선의 전위를 차동적으로 증폭하여 출력한다.

바람직하게는, 더미셀 열은, 메모리셀 어레이의 단부에 배치된다. 이 반도체 기억장치는, 더욱, 바람직하게는, 메모리셀 어레이 단부에 더미셀 열과 인접하여 배치되고, 정규 메모리셀과 동일형상을 갖는 복수의 에지셀 열과, 더미 비트선에 각각 결합되고, 더미 비트선의 전위를 검출하는 전위검출회로와, 이들 전위검출회로의 출력신호에 응답하여 센스앰프 활성화 신호를 생성하는 센스활성화 회로와, 센스앰프 활성화 신호에 응답하여 활성화되며, 활성화시, 정규 메모리셀의 선택 메모리셀의 데이터를 증폭하는 센스앰프를 포함한다.

바람직하게는, 에지셀의 내부노드는 접지전압레벨로 고정된다.

또한, 바람직하게는, 에지셀 열에 대응하여 배치되고, 대응한 열의 에지셀이 접속되는 에지 비트선이 더 설치된다. 이 에지 비트선은, 접지전압레벨로 고정된다.

또한, 바람직하게는, 에지셀 열과 정규 메모리셀 열의 사이에 더미셀 열이 배치된다.

바람직하게는, 메모리셀 어레이는, 행선택 신호를 생성하는 행 디코드회로의 양측에 배치된다. 더미셀은, 각 메모리셀 어레이에서 이 행 디코드회로에 가까운 단부에 배치된다.

바람직하게는, 각 더미셀은, 대응한 워드선의 신호에 응답하여 도통하는 액세스 트랜지스터를 포함한다. 각 열에서, 소정수의 더미셀의 액세스 트랜지스터의 게이트가 상호 접속된다.

전위검출회로는, 바람직하게는, 대응한 비트선에 고입력 임피던스를 통해 결합되고, 동작모드 지시신호에 응답하여 활성화되고, 활성화시 대응한 비트선의 전위를 증폭하여 출력하는 게이트회로를 포함한다.

바람직하게는, 게이트회로는, 대응한 비트선의 전위를 받는 CMOS 인버터와, 동작모드 지시신호의 활성화에 응답하여 인버터의 출력신호에 따라 대응한 비트선의 전위를 소정전압레벨로 구동하는 래치게이트를 포함한다.

또한, 이것 대신에, 바람직하게는, 게이트회로는, 대응한 비트선에 게이트가 결합되고, 그 대응한 비트선의 전위에 응답하여 내부노드를 제1 전위레벨로 구동하는 절연게이트형 전계효과 트랜지스터를 포함한다. 내부노드는, 복수의 전위검출회로에 공통으로 배치된다. 센스앰프 활성화 회로는, 이 내부노드의 전위를 제2 전위레벨로 프리차지하는 프리차지 트랜지스터와, 이 내부노드의 전위에 따라 센스앰프 활성화 신호를 활성화하여 동시에 래치하는 래치앰프를 포함한다.

바람직하게는, 센스활성화 회로는, 전위검출회로의 적어도 1개의 전위검출회로의 출력신호가 제1 논리레벨로 하면, 센스앰프 활성화 신호를 활성화한다.

워드선에 대하여, 열방향으로 정렬하는 복수의 더미셀을 접속하고, 이들과 동시에 선택되는 더미셀을 공통의 더미 비트선에 접속한다. 더미 비트선의 전위변화를 고속화할 수 있고, 또한 더미셀의 트랜지스터 특성의 변동을 평균화 할 수 있으며, 트랜지스터 특성의 변동에 대한 마진을 크게 할 수 있어, 정확한 타이밍으로 센스앰프 활성화 신호를 활성화할 수 있다.

또한, 더미 비트선의 신호변화속도가 정규 비트선보다도 고속으로, 센스앰프 활성화에 대한 타이밍 마진을 크게 취할 수 있어, 센스앰프 활성화 타이밍을 최적화할 수 있다.

또한, 센스앰프의 활성화 타이밍을 최적화할 수 있으므로, 워드선 선택기간을 짧게 할 수 있고, 비트선의 충방전 전류를 감소하는 것을 할 수 있으며, 따라서 소비전류를 감소할 수 있다.

또한, 더미셀의 레이아웃은, 정규 메모리셀의 레이아웃과 동일하다고 함으로써, 더미 비트선과 정규 비트선의 부하용량을 동일하게 할 수 있고, 정확히, 더미 비트선의 전위변화속도를, 정규 비트선의 전위변화속도보다도 크게 할 수 있다.

더미셀 및 정규 메모리셀은, 동일한 워드선에 의해 선택상태로 구동되기 위해, 각각의 워드선 드라이버를 더미셀 및 정규 메모리셀에 대하여 배치할 필요가 없고, 어레이 구성이 변경되어도, 정확히, 더미 비트선과 정규 비트선을 동일타이밍으로 구동하여, 동시에 고속으로 더미 비트선의 전위를 변화시킬 수 있다.

[발명의 실시예]

(실시예 1)

도 1은, 본 발명에서 사용되는 정규 메모리셀의 전기적 등가회로를 나타내는 도면이다. 도 1에서, 정규 메모리셀(MC)은, 전원노드와 노드 ND1의 사이에 접속되어 동시에 그 게이트가 노드 ND2에 접속되는 P채널 MOS 트랜지스터(절연게이트형 전계효과 트랜지스터) TP1과, 노드 ND1과 접지노드의 사이에 접속되어 동시에 그 게이트가 노드 ND2에 접속되는 N채널 MOS 트랜지스터 TN1과, 전원노드와 노드 ND2의 사이에 접속되어 동시에 그 게이트가 노드 ND1에 접속되는 P채널 MOS 트랜지스터 TP2와, 노드 ND2와 접지노드의 사이에 접속되어 동시에 그 게이트가 노드 ND1에 접속되는 N채널 MOS 트랜지스터 TN2를 포함한다.

MOS 트랜지스터 TP1 및 TN1은, CMOS(상보 MOS) 인버터를 구성하고, MOS 트랜지스터 TP2 및 TN2는, CMOS 인버터를 구성한다. 이들 2개의 CMOS 인버터에 의해, 래치회로가 구성된다.

정규 메모리셀(MC)은, 또한, 워드선(WL) 상의 신호에 응답하여, 노드 ND1을 정규 비트선 BL에 접속하는 N채널 MOS 트랜지스터 TN3과, 워드선(WL) 상의 신호에 응답하여 노드 ND2를 상보의 정규 비트선 BLB에 접속하는 N채널 MOS 트랜지스터 TN4를 포함한다.

정규 메모리셀(MC)은, 후에 전체배치에 대해서는 설명하지만, 행렬형으로 배열되고, 워드선(WL)에 행방향으로 정렬하여 배치되는 정규 메모리셀이 접속되며, 열방향으로 정렬하여 배치되는 정규 메모리셀(MC)이, 정규 비트선 BL 및 /BLB에 접속된다.

노드 ND1 및 ND2에는, 상보데이터가 저장되고, 따라서, 정규 비트선 BL 및 BLB에는, 상보데이터가 전달된다.

도 2는, 도 1에 나타내는 정규 메모리셀의 레이아웃을 개략적으로 나타내는 도면이다. 도 2에서, N웰 영역(1)에, P채널 MOS 트랜지스터 TP1 및 TP2가 형성된다. 이 N웰 영역(1) 내에, X방향으로 연장되어, 활성영역 2a 및 2b가 간격을 두고 형성된다. 활성영역 2a 및 2b는, 불순물영역 및 채널영역을 포함한다.

활성영역 2a는, 콘택홀 8a를 통해 제1 금속배선 5a에 접속된다. 이 제1 금속배선 5a는, 제1 비어홀 9a를 통해 Y방향으로 연장되는 제2 금속배선 15c에 접속된다. 이 제1 및 제2 금속배선 5a 및 15c의 접속은, 제1 비어홀 9a부에 형성되는 폴리실리콘배선 4a를 통해 행해진다.

제2 금속배선 15c는, 또한, 그 단부에서, 제1 비어홀 9b를 통해 폴리실리콘 4b에 접속된다. 폴리실리콘배선 4b는, X방향으로 연장되어 형성되는 제1 금속배선 5c에 접속된다. 그 제1 금속배선 5c는, 콘택홀 8a를 통해 활성영역 2b에 접속한다. 제2 금속배선 15c는, 전원전압 VDD를 전달하는 전원선을 구성한다.

활성영역 2a는, 그 아래쪽 단에서, 콘택홀 8b를 통해, X방향으로 연장되는 제1 폴리실리콘배선 6c에 접속되고, 또한 활성영역 2b는, 그 위쪽 단부에서 콘택홀 8c를 통해, X방향으로 연장되는 제1 폴리실리콘배선 6a에 접속된다.

이들 폴리실리콘배선 6a 및 6c의 사이에, 활성영역 2a에서 X방향으로 연장되어, 제1 금속배선 5k가 배치되고, 또한, 활성영역 2b에서 X방향으로 연장되어 제1 금속배선 5d가 배치된다. 이것들의 제1 금속배선 5k 및 5d는, 메모리셀의 내부노드를 구성한다.

제1 금속배선 5d 및 5k와 평행하게, 제3 금속배선 7a가 X방향으로 연장되어 배치된다. 활성영역 2a는, 콘택홀 8b를 통해 제1 금속배선 5d에 전기적으로 접속되고, 또한 활성영역 2b가, 콘택홀 8c를 통해 제1 금속배선 5b에 접속된다. 제1 폴리실리콘배선 6a와 활성영역 2a의 교차부에서 채널영역이 형성되고, 또한 활성영역 2b와 제1 폴리실리콘배선 6c의 교차부에서 채널영역이 형성된다.

이 배치에 의해, N웰 영역(1) 내에, 전원전압을 소스에 받는 부하 P채널 MOS트랜지스터가 형성된다. 즉, 게이트와 드레인이 교차접속되는 P채널 MOS 트랜지스터 TP1 및 TP2가 형성된다.

이 N웰 영역(1)의 Y방향으로 연장되는 단부에서, 제2 금속배선 15b 및 15d가 배치된다. 제2 금속배선 15b는, 제1 비어홀 9c를 통해, X방향으로 연장되는 제1 금속배선 5f에 접속한다. 제1 금속배선 5f는 콘택홀 8e를 통해 활성영역 3a에 접속한다. 이 활성영역 3a는, Y방향에 따라 직사각형 모양으로 형성되고, 활성영역 3a 내에 N채널 MOS 트랜지스터가 형성된다. 활성영역 3a는, 제1 금속배선 5k에 콘택홀 8h를 통해 접속된다.

활성영역 3a와 평행하게 제2 금속배선 15a가 배치된다. 이 제2 금속배선 15a는, 콘택홀 8g를 통해, 활성영역 3a에 접속된다. 제2 금속배선 15a는, 접지전압을 전달하는 접지선을 구성한다.

제3 금속배선 7a는, 제2 비어홀 10a 및 제2 금속배선을 통해 Y방향으로 연장되는 제2 폴리실리콘배선 4c에 접속된다. 이 제2 폴리실리콘배선 4c는, X방향으로 연장되는 제1 폴리실리콘배선 6b에, 콘택홀 8f를 통해 접속된다. 이 제1 폴리실리콘배선 6b는, 제1 금속배선 5k 및 5f 사이에, Y방향으로 연장되어, 액세스 트랜지스터의 게이트를 구성한다. 제3 금속배선 7a가, 워드선을 구성하여, 워드선 선택신호를 전달한다. 또한, 제2 금속배선 15b가 비트선을 구성한다.

제1 폴리실리콘배선 6a는, 활성영역 3a와 교차하도록 X방향으로 연장되어 있고, 데이터를 기억하는 N채널 MOS 트랜지스터(드라이버 트랜지스터)가, 이 활성영역 3a 내에서 콘택홀 8g 및 8h의 사이에, 제2 금속배선 6a의 교차부를 채널부로서형성된다.

제2 금속배선 15d는, 제1 비어홀 9d를 통해 제2 폴리실리콘배선 4d에 접속된다. 이 제1 금속배선 15d는, 이 콘택홀 9d에서, X방향으로 연장되는 제1 금속배선 5i에 전기적으로 제2 폴리실리콘배선 4d를 통해 접속된다. 이 제2 금속배선 15d가, 다른쪽의 비트선을 구성한다.

제1 금속배선 5i는, 콘택홀 8i를 통해 Y방향으로 연장되는 활성영역 3b에 접속한다. 활성영역 3b와 평행하게 Y방향으로 연장되는 제2 금속배선 15e가 배치된다. 이 제2 금속배선 15e는, 활성영역 3b에 형성되는 콘택홀 8k를 통해 활성영역 3b에 접속된다. 이 제2 금속배선 15e는, 접지전압을 전달하는 접지선을 구성한다.

제3 금속배선 7a와 제1 금속배선 5i의 사이에, 제1 폴리실리콘배선 6d가, X방향으로 연장되어 배치된다. 이 제1 폴리실리콘배선 6d는, 콘택홀 81을 통해 제2 폴리실리콘배선 4f에 접속된다. 이 제2 폴리실리콘배선 4f는, 제2 비어홀 10b를 통해 제3 금속배선 7a에 접속된다.

한편, 활성영역 2a에 콘택홀 8b를 통해 접속하는 제1 폴리실리콘배선 6c가, 활성영역 3b를 교차하도록, X방향으로 연장되어 배치된다. 활성영역 3b는, 또한 콘택홀 8j를 통해 제1 금속배선 5d에 접속된다. 제1 금속배선 5d는, 콘택홀 8c를 통해, 활성영역 2b에 접속되어, 활성영역 2a에 형성되는 P채널 MOS 트랜지스터 및 활성영역 3a에 형성되는 N채널 MOS 트랜지스터의 게이트에 접속된다.

한편, 제1 금속배선 5k는, 활성영역 3a에 콘택홀 8h를 통해 접속되어 동시에 콘택홀 8b를 통해 제1 폴리실리콘배선 6c에 접속된다. 이 제1 폴리실리콘배선 6c는, 활성영역 2b에 형성되는 P채널 MOS 트랜지스터 및 활성영역 3b에 형성되는 N채널 MOS 트랜지스터의 게이트를 구성한다.

이 도 2에 나타내는 바와 같이, 정규 메모리셀에서, P채널 MOS 트랜지스터를 형성하는 영역에 대하여, 점대칭으로 패턴을 배치함으로써, 이 메모리셀의 레이아웃이, 행방향 및 열방향으로, 교대로 반전하여 배치되므로, 패턴 어긋남 등의 영향을 받지 않고 정확하게, 메모리셀의 패터닝을 행할 수 있다.

도 3은, 도 2에 나타내는 레이아웃의, 확산층(활성영역)에서 콘택홀까지의 레이아웃을 나타내는 도면이다. 도 3에서, N웰 영역(1)에서, Y방향으로 연장되는 직사각형 영역의 활성영역 2a 및 2b가 간격을 두고 형성된다. 활성영역 2a는, 콘택홀 8a를 통해 X방향으로 연장되는 제1 금속배선 5a에 접속된다. 또한, 이 활성영역 2a는, 콘택홀 8b를 통해 X방향으로 연장되는 제1 금속배선 5k에 접속된다. 이 제1 금속배선 5k는, 또한 콘택홀 8h를 통해 활성영역 3a에 접속된다.

활성영역 3a에서, 그 상측의 콘택홀 8g에 의해, 제1 금속배선을 통해 상층의 접지선을 구성하는 제2 금속배선에 접속된다. 활성영역 3a는, 그 하측의 콘택홀 8e를 통해 X방향으로 연장되는 제1 금속배선 5f에 접속된다. 이들 제1 금속배선 5k 및 5f의 사이에, 제1 폴리실리콘배선 6b가 X방향으로 연장되어 배치되고, 액세스 트랜지스터의 게이트가 형성된다. 이 제1 폴리실리콘배선 6b는, 콘택홀 8f를 통해 제1 금속배선에 접속된다. 이 콘택홀 8f의 제1 금속배선은, 워드선을 구성하는 제3 금속배선에 대한 접속을 위한 중간층을 구성한다.

활성영역 2b는, 콘택홀 8b를 통해, X방향으로 연장되는 제1 금속배선 5c에접속되고, 또한, 그 상측의 콘택홀 8c를 통해 X방향으로 연장되는 제1 폴리실리콘배선 6a 및 제1 금속배선 5d에 접속된다.

활성영역 3b는, 콘택홀 8i를 통해 X방향으로 연장되는 제1 금속배선 5i에 접속되고, 또한 콘택홀 8j를 통해 제1 금속배선 5d에 접속된다. 활성영역 3b 하부에 형성되는 콘택홀 8k에 형성되는 제1 금속배선 5m은, 상층의 접지선을 구성하는 제2 금속배선에 접속하기 위해 사용된다.

활성영역 3b를 가로지르도록, X방향으로, 제1 금속배선 5i 및 5d의 사이에 제1 폴리실리콘배선 6d가 형성된다. 이 제1 폴리실리콘배선 6d는 콘택홀 81을 통해 제1 금속배선에 접속된다. 이 콘택홀 81에 형성되는 제1 금속배선은, 워드선을 구성하는 제3 금속배선에 대한 접속을 취하기 위해 사용된다.

여기서, 콘택홀은, 제1 금속배선과 활성영역과의 접속 및 금속배선과 제1 폴리실리콘배선을 접속하기 위해 설치된다. 제1 비어홀은, 제1 및 제2 금속배선의 접속을 위해 형성되고, 제2 비어홀은 제3 금속배선과 제2 금속배선과의 접속을 위해 형성된다.

도 4는, 도 2에 나타내는 레이아웃의, 제1 비어홀 9에서 제3 금속배선 7a까지의 레이아웃을 개략적으로 나타내는 도면이다. 이 도 4에서는, Y방향으로 연장되어, 제2 금속배선(15a, 15b, 15c, 15d, 15q)이 배치된다. 제2 금속배선 15a는, 제1 비어홀 9g 하부의 콘택홀 8g에 전기적으로 접속된다. 제2 금속배선 15a는, 접지전압 GND를 전달한다. 제2 금속배선 15b는, 제1 비어홀 9c를 통해, 도 2에 나타내는 제1 금속배선 5f에 접속된다. 이 제2 금속배선 15b는, 정규 비트선을 구성한다.

제2 금속배선 15c는, Y방향에 대한 양측의 제1 비어홀 9a 및 9b를 통해 도 3에 나타내는 제1 금속배선 5a 및 5c에 접속된다. 이 제2 금속배선 15c는, 전원전압 VDD를 전달한다.

제2 금속배선 15d는, 제1 비어홀 9d를 통해 도 2 및 도 3에 나타내는 제1 금속배선 5i에 접속된다. 이 제2 금속배선 15d는, 다른쪽의 정규 비트선을 구성한다.

제2 금속배선 15e는, 제1 비어홀 9g를 통해 도 2 및 도 3에 나타내는 콘택홀 8k에 접속된다. 이 제2 금속배선 15e는, 접지전압 GND를 전달한다.

제3 금속배선 7a는, 정규 메모리셀(MC)의 X방향의 양단에 형성되는 제2 비어홀 10a 및 10b를 통해 Y방향으로 연장되는 제2 금속배선 15p 및 15q에 접속된다. 이들 제2 금속배선 15p 및 15q는, 각각, 제1 비어홀 9f 및 9j를 통해, 도 2 및 도 3에서 나타내는 콘택홀 8f 및 81에 접속된다.

이 도 2에서 도 4까지 나타내는 정규 메모리셀의 레이아웃은, 예를 들면, 일본특허공개평 9-270468호 공보, 일본특허공개평 10-178110호 공보 및 일본 특허공개 2001-28401호 공보 등에서 나타나 있는 메모리셀의 레이아웃과 동일하다.

도 5는, 본 발명의 실시예 1에 따른 더미셀의 구성을 나타내는 도면이다. 도 5에서는, 2행 1열로 배열되는 더미셀 DC0 및 DC1을 대표적으로 나타낸다.

더미셀 DC0은, 데이터를 기억하기 위한 N채널 MOS 트랜지스터(드라이버 트랜지스터) TDN01 및 TDN02와, 내부기억노드 DND01 및 DND02를 풀업하기 위한 P채널 MOS 트랜지스터 TDP01 및 TDP02와, 워드선 WL0 상의 신호에 응답하여 도통하고, 기억노드 DND01 및 DND02를 각각 더미 비트선 DBL 및 DBLB에 접속하는 N채널 MOS 트랜지스터 TDN03 및 TDN04를 포함한다.

MOS 트랜지스터 TDP01 및 TDN01의 게이트에는, 전원전압 VDD가 주어진다. 따라서, 이 더미셀 DC0에서는, 기억노드 DND01에서는 L레벨 데이터가, 기억노드 DND02에서는 H레벨 데이터가 항상 기억된다.

더미셀 DC1은, 마찬가지로, 데이터를 기억하기 위한 N채널 MOS 트랜지스터(드라이버 트랜지스터) TDN11 및 TDN12와, 기억노드 DND11 및 DND12를 풀업하기 위한 P채널 MOS 트랜지스터 TDP11 및 TDP12와, 액세스용의 N채널 MOS 트랜지스터 TDN13 및 TDN14를 포함한다. 액세스용의 N채널 MOS 트랜지스터(이하, 액세스 트랜지스터라 칭함) TDN13은, 워드선 WL0 상의 신호에 응답하여 도통하고, 도통시, 기억노드 DND11을 더미 비트선 DBL에 접속한다. 액세스 트랜지스터 TDN14는, 워드선 WL1 상의 신호에 응답하여 도통하며, 도통시, 기억노드 DND12를, 더미 비트선 DBLB에 접속한다.

더미셀 DC1에서는, MOS 트랜지스터 TDP11 및 TDN11의 게이트에는 전원전압 VDD가 주어지고, 기억노드 DND11에는, L레벨 데이터가 저장되며, 기억노드 DND12에는, H레벨 데이터가 저장된다. 따라서, 워드선 WL0이 선택된 경우에는, 더미셀 DC0 및 DC1의 액세스 트랜지스터 TDN03 및 TDN13이 동시에 온상태가 되고, 이들 더미셀 DC1 및 DC0에 의해, 더미 비트선 DBL이, 접지전압레벨로 구동된다.

이 도 5에 나타내는 더미셀의 동작에 대하여 간단히 설명한다.

초기 상태로서, 더미 비트선 DBL 및 DBLB는, 미리 H레벨로 프리차지한다. 워드선 WL0 및 WL1은, 비선택상태이며, L레벨이다. 초기 상태에서는, 액세스 트랜지스터 TDN03, TDN04, TD13 및 TDN14는 전부 오프상태이다. 또한, 데이터 기억용의 N채널 MOS 트랜지스터(이하, 드라이버 트랜지스터라 칭함) TDN01 및 TDN11이 온상태이며, 드라이버 트랜지스터 TDN02 및 TDN12는, 오프상태이다.

판독동작이 시작되면, 주어진 어드레스 신호에 따라 어드레스 지정된 행에 대응하여 배치되는 워드선이 선택상태로 구동된다. 지금, 워드선 WL0이 선택상태로 구동되어, 그 전압레벨이 L레벨로부터 H레벨이 된 경우를 생각한다. 이 상태에서는, 더미셀 DC0의 액세스 트랜지스터 TDN03 및 TDN04가 온상태로 이행하고, 또한, 더미셀 DC1의 액세스 트랜지스터 TDN13이, 오프상태에서 온상태로 이행하며, 한편, 액세스 트랜지스터 TDN14는 오프상태를 유지한다.

더미 비트선 DBL은, 드라이버 트랜지스터 TDN03 및 TDN01을 통해 저저항으로 접지노드에 접속되고, 또한 드라이버 트랜지스터 TDN13 및 TDN11을 통해 저저항으로 접지노드에 접속된다. 따라서, 더미 비트선 DBL은, 프리차지 전압레벨의 H레벨에서, 접지전위에로 향하여 서서히 그 전압레벨이 저하한다.

한편, 드라이버 트랜지스터 TDN02가 오프상태이고, 기억노드 DND02는, 전원전압레벨이므로, 액세스 트랜지스터 TDN04가 온상태로 되어도, 더미 비트선 DBLB는, 그 전압레벨이 변화하지 않고, 프리차지 전압레벨을 유지한다.

더미 비트선 DBL의 전압레벨이, H레벨에서 L레벨로 변화하는 것을 검지하면, 그 검지에 응답하여, 센스앰프가 활성화되어 선택 메모리셀의 데이터를 증폭하고, 또한, 선택워드선 WL의 전압레벨이 하강하며, 워드선 WL0이 비선택상태로 되돌아간다. 워드선 WL0의 비선택상태로의 이행에 응답하여, 액세스 트랜지스터 TDN03,TDN04 및 TDN13이 오프상태로 되고, 더미 비트선 DBL이, 접지노드로부터 전기적으로 절연된다. 이후, 다음의 동작을 위해, 더미 비트선 DBL이 다시 프리차지되어 H레벨로 복귀한다.

다음에, 워드선 WL1의 전압레벨이 L레벨에서 H레벨로 된 경우의 판독동작에 대하여 설명한다.

워드선 WL1이 선택상태로 구동되었을 때에는, 더미셀 DC1에서 액세스 트랜지스터 TDN14가 온상태로 된다. 더미셀 DC1의 나머지의 액세스 트랜지스터 TDN13 및 더미셀 DC0의 액세스 트랜지스터 TDN03 및 TDN04는 전부 오프상태이다. 더미셀 DC1의 기억노드 DND12가 저저항의 액세스 트랜지스터 TDN14를 통해 더미 비트선 DBLB에 접속된다. 그러나, 기억노드 DND12는, 전원전압 VDD 레벨로 유지되어 있으므로, 이 더미 비트선 DBLB는 프리차지 전압레벨이 전원전압레벨의 H레벨이며, 더미 비트선 DBLB의 전압레벨은 변화하지 않는다.

또한, 더미 비트선 DBL에서는, 액세스 트랜지스터 TDN03 및 TDN13은 모두 오프상태이므로, 그 전압레벨은 프리차지 전압레벨이며 변화하지 않는다.

이상이, 이 도 5에 나타내는 더미회로의 기본동작이다. 더미셀을 2열 배치하여, 더미 비트선 DBL의 전압레벨을 검출한다. 짝수워드선 선택시 및 홀수워드선 선택시에 전압레벨이 변화하는 더미 비트선 DBL0 및 DBL1을 사용하여 전압레벨을 검출함으로써, 확실하게, 메모리셀 데이터의 판독이 행해진 것을 검출할 수 있다.

특히, 더미셀을 정규 메모리셀과 동일갯수로 각 열에 배치함으로써, 더미 비트선 DBL의 부하는, 정규 비트선 BL의 부하와 동일하게 되고, 더미 비트선 DBL의방전속도는, 정규 비트선의 방전속도보다도 빠르므로, 고속으로 더미 비트선의 전위를 방전하여, 판독개시신호를 생성할 수 있다.

또한, 빠른 타이밍으로 더미 비트선의 전위를 판정할 수 있고, 센스앰프의 활성화 타이밍에 대한 마진을 크게 할 수 있으며, 센스앰프 활성화 타이밍을 최적화할 수 있다. 또한, 비트선의 방전시간을 짧게 할 수 있고, 비트선 충방전에 의한 전류소비를 감소할 수 있다.

도 6은, 이 더미셀의 레이아웃을 개략적으로 나타내는 도면이다. 도 6에서는, 도 2에 나타내는 정규 메모리셀의 구성요소와 대응하는 부분에는 동일한 참조번호를 붙여, 상세한 설명은 생략한다.

더미셀 DC0 및 DC1은, 그 레이아웃은, 도 2에 나타내는 정규 메모리셀의 레이아웃과 동일하다. 그러나, 워드선 WL0 선택시에, 더미셀 DC0 및 DC1의 액세스 트랜지스터가 모두 온상태로 되는 것 및 더미 비트선 DBL을, 선택시에, 드라이버 트랜지스터에 의해 방전하기 위해, 이하의 구성요소가 추가된다.

즉, 활성영역 2b에서, 제1 금속배선 5r이, 콘택홀 8cb 및 8ca의 사이에 배치된다. 전원전압 VDD를 전달하는 제2 금속배선이, 제1 비어홀 9b 및 제1 금속배선을 통해 콘택홀 8d에 접속된다. X방향으로 연장되는 제1 금속배선 5r은, 이 활성영역2b에 형성되는 콘택홀 8cb 및 8ca를 통해, 기억노드를 구성하는 제1 금속배선 및 게이트를 구성하는 제1 폴리실리콘배선에 접속된다. 이 제1 금속배선 5r에 의해 더미셀에서 한쪽의 부하 MOS 트랜지스터 및 드라이버 트랜지스터의 게이트에 전원전압을 공급하고, 또한, 다른쪽의 부하 MOS 트랜지스터의 소스/드레인에 전원전압을 공급한다.

활성영역 2b에 형성되는 콘택홀 8cb를 통해, 제1 폴리실리콘배선 6ab가 활성영역 2b에 접속되고, 또한, 콘택홀 8ca를 통해 제1 폴리실리콘배선 6aa에 접속된다. 제1 폴리실리콘배선 6ab는, X방향으로 연장되며, 드라이버 트랜지스터의 게이트를 구성한다. 제1 폴리실리콘배선 6aa는, 더미셀 DC0의 드라이버 트랜지스터의 게이트를 구성한다.

활성영역 2ab 및 2aa에는, 각각, P채널 MOS 트랜지스터가 형성되고, 전원전압 VDD가 그 소스영역으로 공급된다.

또한, 더미셀 DC1에서, 도 6의 우측단부에서, X방향으로 연장되는 제3 금속배선 7ab에 대해서는, 제2 비어홀 10b가 형성된다. 이 제2 비어홀 10b 및 제2 폴리실리콘 및 콘택홀을 통해, 제3 금속배선 7ab가, 제1 폴리실리콘배선 6db에 접속된다. 한편, 도 6의 좌측에서, 제3 금속배선 7ab에 대해서는 제2 비어홀은 설치되지 않는다.

한편, 더미셀 DC0에 대한 제3 금속배선 7aa에 대해서는, 그 양단에서 제2 비어홀 10c 및 10d가 형성된다. 제2 비어홀 10d, 제2 폴리실리콘배선, 및 콘택홀을 통해, 제3 금속배선 7aa가, 제2 금속배선 6ba에 접속된다.

이 제3 금속배선 7aa의 좌측부분에서 형성되는 제2 비어홀 10c는, Y방향으로 연장되는 제2 금속배선 15s에 접속된다. 이 제2 금속배선 15s는, 콘택홀을 통해 제1 폴리실리콘배선 6ba 및 6bb에 접속된다.

이 제2 금속배선 15s에 의해, 더미셀 DC0 및 DC1에서, 더미 비트선 DBL에 대한 액세스 트랜지스터의 게이트가 공통으로 제3 금속배선 7ab에 결합되어, 양자가, 동시에 온상태로 된다.

활성영역 3a에서 배치되는 콘택홀 8e는, 더미셀 DC1 및 DC0의 액세스 트랜지스터에 의해 공유되고, 제2 비어홀을 통해, 더미 비트선 DBL에 결합된다. 이 Y방향으로 연장되는 활성영역 3a 및 3b에 평행하게 상층에, 접지전압 GND를 전달하는 제2 금속배선이 형성된다.

도 7은, 도 6에 나타내는 레이아웃의 활성영역에서 제2 금속배선까지의 레이아웃을 나타내는 도면이다. 이 도 7에 나타내는 레이아웃을, 도 3에 나타내는 정규 메모리셀의 레이아웃과 비교한 경우, 활성영역 2b와 평행하게, 또한, 제1 금속배선 5r이 형성되는 구성이 추가된다. 이 제1 금속배선 5r은, 콘택홀 8ca 및 8cb를 통해, 각각, X방향으로 연장되는 제1 폴리실리콘배선 6aa 및 6ab에 접속한다. 이 도 7에 나타내는 더미셀의 레이아웃은, 도 3에 나타내는 정규 메모리셀의 레이아웃과, 제1 금속배선 5r을 배치하는 점을 제외하고 동일하다.

이 도 7에 나타내는 레이아웃에서, X방향에 연장되는, 제1 폴리실리콘배선 6ba 및 6bb는, 워드선 WL0에 접속되고, 제1 폴리실리콘배선 6da 및 6db가, 각각, 워드선 WL0 및 WL1에 접속된다.

따라서, 이 도 7에서, 더미셀 DC0 및. DC1에서, 더미 비트선 DBL(도 7에 나타냄)에 대하여 배치되는 액세스 트랜지스터가, 동시에 워드선 WL0의 선택시에 선택상태로 구동된다. 한편, 상보의 더미 비트선 DBLB(도 7에 나타냄)에 대하여 설치되는 더미셀 DC0 및 DC11의 액세스 트랜지스터는, 각각, 워드선 WL0 및 WL1의 선택시에 온상태로 된다.

도 8은, 도 6에 나타내는 더미셀의 레이아웃의 제1 비어홀로부터 제3 금속배선의 레이아웃을 나타내는 도면이다. 이 도 8에 나타내는 레이아웃에서, 제3 금속배선 7aa는, 제2 비어홀 10c를 통해 제2 금속배선 15s에 접속된다. 이 제2 금속배선 15s는, Y방향으로 연장되고, 더미셀 DC0 및 DC1에 각각 배치되는 제1 비어홀 9fa 및 9fb를 통해, 하층의 제1 금속배선에 접속된다. 제2 금속배선 15s와 제3 금속배선 7ab의 교차부에서는, 제2 비어홀은 배치되지 않는다. 제3 금속배선 7ab는, 제2 비어홀 10b 및 제1 비어홀 9jb를 통해 제2 금속배선에 접속되며, 이 제2 금속배선은, 콘택홀을 통해 제1 폴리실리콘배선에 접속된다. 제3 금속배선 7ab가 워드선 WL1을 구성한다.

한편, X방향으로 연장되는 제3 금속배선 7aa는, 그 양단에 배치되는 제2 비어홀 10c 및 10d에 의해, 각각 제2 금속배선에 접속된다. 제2 비어홀 10d 및 제1 비어홀 9jb를 통해, 제3 금속배선 7aa가 제2 금속배선에 접속되고, 이 제2 금속배선이, 제1 비어홀 9jb를 통해 하층의 제1 폴리실리콘배선에 접속된다.

제2 금속배선에 대해서는, 전원전압 VDD를 전달하는 전원선과, 전원선의 양측에 배치되는 더미 비트선 DBL 및 DBLB와, 이들 더미 비트선 DBL 및 DBLB의 외측에 배치되는 접지전압 GND를 전달하는 접지선이 배치된다. 이들 제2 금속배선은, Y방향으로 연장되어 배치된다.

도 9는, 본 발명의 실시예 1에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 9에서, 반도체 기억장치는, 정규 메모리셀(MC)이 행렬형으로 배열되는 정규 메모리셀 어레이(20)와, 더미셀(DC)이 열방향으로 정렬하여 배치되는 더미셀 열21 a 및 21b를 포함한다. 정규 메모리셀 어레이(20) 및 더미셀 열21a 및 21b에서는, 정규 메모리셀(MC) 및 더미셀(DC)은, 행방향에 대하여 정렬하여 배치된다. 정규 메모리셀(MC) 및 더미셀(DC)의 각 행에 대응하여 워드선(WL)이 배치된다. 도 9에서는, 워드선(WL0-WL7)을 대표적으로 나타낸다.

워드선(WL)에 대해서는, 정규 메모리셀 및 더미셀이 접속된다. 정규 비트선(BL, BLB)에 접속되는 정규 메모리셀(MC)의 수와 더미 비트선에 접속하는 더미셀(DC)의 수는, 동일하다. 따라서, 어레이 구성이, 변경되어도, 더미셀과 정규 메모리셀을 행방향에서 정렬시켜 배치하고 있고, 공통으로 워드선을 배치할 수 있으며, 더미 비트선 DBL의 방전속도를 항상 정규 비트선보다도 빠르게 할 수 있어, 확실하게, 더미 비트선의 전위에 따라 내부타이밍을 설정할 수 있다.

정규 메모리셀(MC)의 각 열에 대응하여, 정규 비트선 BL 및 BLB가 배치된다. 더미셀 열21a 및 21b 각각에 있어서는, 더미 비트선 DBL0 및 DBL1이 배치된다. 정규 메모리셀 어레이(20)에서는, 정규 비트선 BL 및 BLB가 쌍을 이루어 배치된다. 한편, 더미셀 열 21a 및 21b에서는, 더미 비트선 DBL0 및 DBL1만이 사용된다.

이들 더미 비트선 DBL0 및 DBL1 각각 대응하여, 상보의 더미 비트선 DBLB0 및 DBLB1이 배치된다. 그렇지만, 이들 상보의 더미 비트선 DBLB0 및 DBLB1은, 그 전압레벨은, 프리차지 전압레벨이며, 내부 동작제어를 위해서는 사용되지 않는다.

더미셀 열 21a의 더미셀 DC는, 짝수워드선 WL0, WL2가 선택되었을 때에, 더미 비트선 DBL0을, 2개의 더미셀 DC에 의해 방전한다. 더미셀 열 21b의 더미셀 DC는, 홀수워드선 WL1, WL3···이 선택되었을 때에, 열방향에서 인접하는 2개의 더미셀이 선택되어, 더미 비트선 DBL1을 방전한다.

어레이 주변회로로서 더욱이, 더미 비트선 DBL0 및 DBL1과 정규 비트선 BL 및 BLB를, 활성화시, 전원전압레벨로 프리차지하기 위한 프리차지 회로(26)가 설치된다. 이 프리차지 회로(26)는, 더미 비트선(DBL0, DBL1), 정규 비트선(BL, BLB)에 각각에 대하여 배치되는 P채널 MOS 트랜지스터(26a)를 포함한다.

이 프리차지 회로(26)는, 메모리셀 선택시에는, 소비전류를 감소하기 위해, 비활성화된다.

정규 메모리셀 어레이(20)에 대하여, 열 디코더(24)로부터의 열선택신호에 따라 어드레스 지정된 열을 내부 데이터버스(27)에 접속하기 위한 멀티플렉서(25)가 설치된다. 이 멀티플렉서(25)는, 정규 비트선쌍 각각에 대응하여 배치되는 열선택 게이트(25a)를 포함한다. 열선택 게이트(25a)는, 열 디코더(24)로부터의 열선택신호에 응답하여 선택적으로 도통한다.

이 반도체 기억장치는, 또한, 클록신호 CLK와 어드레스 신호와 제어신호를 받아, 내부 어드레스 신호 및 동작타이밍 신호를 생성하는 제어회로(22)와, 제어회로(22)로부터의 내부 행 어드레스 신호와 로우활성화 신호에 따라 어드레스 지정된 행에 대한 워드선을 선택상태로 구동하는 행 디코더(23)와, 더미 비트선 DBL0 및 DBL1의 전위변화를 검출하는 전위검출회로(31)를 포함한다. 이 전위검출회로(31)는, 일예로서, NAND 게이트로 형성된다. 이 전위검출회로(31)는, 더미 비트선 DBL0 및 DBL1의 전위변화를 검출할 수 있으면 되며, 별도의 게이트회로에서 구성되어도좋다.

전위검출회로(31)로부터의 출력신호(판독신호) SE에 따라, 제어회로(22)가, 판독동작타이밍 및 워드선 비활성화 타이밍을 결정한다.

내부 데이터의 기록/판독을 실행하기 위해, 내부 데이터(DI)에 따라 내부 데이터버스(27)를 구동하는 라이트 드라이버(28)와, 제어회로(22)가 제어한 것에 선택적으로 활성화되어 내부 데이터 버스(27)에 판독된 데이터를 증폭하는 센스앰프(30)가 설치된다. 이 센스앰프(30)의 활성화 타이밍은, 전위검출회로(31)의 출력신호 SE에 의해 결정된다. 내부 데이터 버스(27)는, 상보 데이터 신호선쌍으로 구성되고, 센스앰프(30)는, 활성화시, 이 상보 데이터 신호선의 전위를 차동적으로 증폭하여, 내부 판독데이터를 생성한다.

도 10은, 도 9에 나타내는 반도체 기억장치의 데이터 판독시의 신호파형을 나타내는 도면이다. 이하, 도 10을 참조하여 도 9에 나타내는 반도체 기억장치의 동작에 대하여 간단히 설명한다.

이 반도체 기억장치는, 클록신호 CLK에 동기하여 주어지는 제어신호에 따라 동작모드가 지정된다. 데이터 액세스 지시가 주어지기 전에는, 프리차지 회로(26)가 활성상태에 있고, 정규 비트선 BL 및 BLB와 더미 비트선 DBL0 및 DBL1은, 전원전압레벨로 프리차지되어 있다. 모든 워드선(WL0-WL7)은, 비선택상태이며, 그 전압레벨은 L레벨이다. 또한, 더미 비트선 DBL0 및 DBL1의 전압레벨은, H레벨이므로, 전압검출회로(31)가 출력하는 판독신호 SE는 L레벨이다.

클록신호 CLK가 상승하여, 그 때의 제어신호에 의해 판독동작이 지정된 상태를 생각한다. 액세스 지시에 의해, 제어회로(22)의 제어에 의해, 프리차지 회로(26)가 비활성화된다. 이것과 병행되어, 행 디코더(23) 및 열 디코더(24)로, 내부 행 어드레스 신호 및 내부 열 어드레스 신호가 각각 주어져, 행 디코더(23)가, 어드레스 지정된 행에 대응하는 워드선을 선택상태로 구동하고, 또한 열 디코더(24)가, 어드레스 지정되는 열을 선택하는 열선택신호를 생성한다.

이 행 디코더(23)로부터의 행선택 신호에 따라 어드레스 지정된 행에 대한 워드선의 전압레벨이 L레벨에서 H레벨로 상승하고, 이 선택워드선에 접속되는 정규 메모리셀의 데이터가 대응한 정규 비트선 BL 및 BLB에 전달된다. 또한, 열 디코더(24)로부터의 열선택신호에 따라 멀티플렉서(25)에서, 어드레스 지정된 열에 대응하는 열선택 게이트(25a)가 도통하여, 선택열에 대응하는 정규 비트선 BL 및 BLB가, 내부 데이터 버스(27)에 결합된다.

더미셀 열 21a 및 21b에서는, 선택워드선에 따라, 더미 비트선 DBL0 및 DBL1의 한쪽에, 더미셀의 기억노드가 접속된다. 현재, 워드선 WL0이 선택된 상태를 생각한다. 이 선택워드선 WL0에 접속되는 정규 메모리셀(MC)의 데이터가, 정규 비트선 BL 및 BLB에 판독된다. 이 경우, 메모리셀의 기억데이터에 따라, 정규 비트선 BL 및 BLB의 한쪽의 전위가, 서서히 저하한다.

이 정규 메모리셀의 데이터 판독과 동일한 타이밍으로, 워드선 WL0에 접속, 되는 더미셀 DC에 의해, 더미 비트선 DBL0이 방전된다. 이 더미 비트선 DBL0의 전위변화속도는, 2비트의 더미셀로 방전이 행해지므로, 정규 비트선 BL 또는 BLB의 전위변화속도보다도 빠르다. 더미셀 열 21b에서 더미셀 DC는 전부 비선택상태이므로, 더미비트선 DBL1은, 프리차지 전압레벨을 유지한다.

이 더미 비트선 DBL0의 전압레벨이, 전압검출회로(31)의 입력논리 임계치전압 이하로 저하하면, 전압검출회로(31)가 출력하는 판독신호 SE가 L레벨에서 H레벨로 변화된다.

제어회로(22)는, 이 판독신호 SE의 상승에 응답하여 센스앰프(30)를 활성화한다. 센스앰프(30)는, 활성화되면, 내부 데이터 버스(27)에 입력된 데이터를 차동적으로 증폭하여, 판독데이터 DO를 생성한다.

또한, 이 판독신호 SE의 상승에 응답하여, 제어회로(22)는, 선택상태의 워드선 WL0을 비선택상태로 구동하고, 또한 프리차지 회로(26)를 활성화하여, 더미 비트선 DBL0, DBL1 및 정규 비트선 BL 및 BLB를, 다시 전원전압레벨로 프리차지한다. 이 프리차지 동작시에는, 열 디코더도 비활성화되어, 멀티플렉서(25)는 비도통상태로 설정된다.

홀수워드선 WL1이 선택된 경우에는, 워드선 WL1에 접속되는 정규 메모리셀(MC)의 데이터가, 비트선 BL 및 BLB의 쌍으로 판독되어, 쌍을 이루는 비트선 BL 및 BLB의 한쪽의 비트선의 전위가, 서서히 저하한다. 동일한 타이밍으로, 이 워드선 WL1에 접속되는 더미셀 DC이 선택상태로 구동되고, 선택 더미셀에 의해, 더미 비트선 DBL1의 전위가 저하한다. 이 경우에 있어서도, 더미 비트선 DBL1의 전위저하속도는, 정규 비트선 BL 또는 BLB의 전위저하속도보다도 빠르다.

이 더미 비트선 DBL1의 전압레벨이, 전압검출회로(31)의 입력논리 임계치전압보다도 낮아지면, 전압검출회로(31)가 출력하는 판독신호가 H레벨이 된다. 이후,전술한 워드선 WL0의 선택시와 같은 제어를 제어회로(22)가 이 판독신호 SE의 상승에 응답하여 실행한다. 즉, 판독신호 SE의 상승에 응답하여 센스앰프(30)를 활성화하여, 선택열의 비트선 BL 및 BLB로부터 내부 데이터 버스(27)에 판독된 데이터를 센싱하여, 내부 판독데이터 D0을 확정시킨다.

또한, 이 판독신호 SE에 응답하여 선택상태의 워드선 WL1을 비선택상태로 구동하고, 또한 프리차지 회로(26)를 활성화한다. 또한, 멀티플렉서(25)를 비활성화한다.

따라서, 짝수워드선이 선택된 경우에는, 더미셀 열 21a의 더미셀이 선택되고, 더미 비트선 DBL0의 방전에 의해, 판독신호 SE가 활성화된다. 한편, 홀수워드선이 선택된 경우에는 더미셀 열 21b의 더미셀에 의해, 더미 비트선 DBL1이 방전되어, 판독신호 SE가 활성화된다. 더미 비트선 DBL0 및 DBL1의 방전개시 타이밍은, 워드선의 선택타이밍에 의해 결정되고, 정규 비트선의 방전개시 타이밍과 동일하다. 또한, 이 더미 비트선 DBL0 및 DBL1의 전위변화속도는, 정규 비트선보다도 느리므로, 판독신호 SE의 활성화 타이밍과 센스앰프 활성화 신호의 활성화 타이밍의 차이를 충분히 크게 할 수 있고, 센스앰프(30)의 활성화 타이밍을 용이하게 최적화할 수 있다. 또한, 선택워드선의 선택상태에 있는 기간을 짧게 할 수 있고, 따라서, 정규 비트선의 방전기간을 짧게 할 수 있어, 소비전류를 감소할 수 있다.

또한, 더미 비트선은, 2개의 더미셀로 구동되므로, 더미셀의 트랜지스터 특성이 변동하는 경우에서도, 이들 2개의 더미셀의 트랜지스터 특성을 평균화할 수 있고, 따라서, 이 트랜지스터 특성의 변동의 정도를 감소할 수 있어, 동작마진을개선할 수 있다.

도 11은, 도 9에 나타내는 제어회로(22)의 구성을 개략적으로 나타내는 도면이다. 도 11에서, 제어회로(22)는, 클록신호 CLK와 제어신호 CTL에 따라 지정된 동작모드를 검출하는 동작모드 검출회로(35)와, 동작모드 검출회로(35)로부터의 액세스 지시신호에 따라 디코더 인에이블 신호 ADE를 활성화하는 디코더 제어회로(36)와, 이 동작모드 검출회로(35)로부터의 동작모드 지시신호에 따라 프리차지 지시신호 /PRG를 비활성화하는 프리차지 제어회로(37)와, 판독신호 SE의 상승에 응답하여 센스앰프 활성화 신호 SAE를 소정기간 활성상태로 구동하는 센스제어회로(38)를 포함한다.

디코더 인에이블 신호 ADE가, 행 디코더(23) 및 열 디코더(24)의 활성화 기간을 결정한다. 프리차지 지시신호 /PRG에 의해, 도 9에 나타내는 프리차지 회로(26)의 활성/비활성이 결정된다. 센스앰프 활성화 신호 SAE에 의해, 센스앰프(30)의 활성화 기간이 결정된다.

센스제어회로(38)는, 이 판독신호 SE의 상승에 응답하여 소정의 타이밍으로 센스앰프 활성화 기간 SAE를 활성화하고, 소정시간 경과 후에, 이 센스앰프 활성화 신호 SAE를 비활성화한다.

디코더 제어회로(36)는, 센스앰프 활성화 신호 SAE가 활성화되면, 소정기간 경과 후에, 디코더 인에이블 신호 ADE를 비활성화하고, 선택워드선을 비선택상태로 구동시켜, 또한 멀티플렉서(25)를 비도통으로 하여, 정규 비트선과 내부 데이터버스(27)를 분리한다.

프리차지 제어회로(37)도, 마찬가지로, 센스앰프 활성화 신호 SAE의 활성화에 응답하여 소정시간 경과 후에, 프리차지 지시신호 /PRG를 활성화하고, 더미 비트선 및 정규 비트선을 프리차지한다.

또한, 전술한 설명에서는, 데이터 판독시에 있어서, 더미 비트선 DBL0, DBL1 및 정규 비트선 BL 및 BLB에 대한 프리차지를 금지하고 있다. 그러나, 데이터 기록시에 대해서만, 이 프리차지 회로(26)를 비활성화하고, 데이터 판독시에 있어서, 프리차지 회로(26)가 활성상태로 유지되어 있어도 된다.

또한, 데이터 기록시에 있어서는 라이트 드라이버(28)가, 활성화되어, 선택열의 정규 비트선을 기록데이터에 따라 구동한다. 이 경우, 프리차지 회로(26)는 비활성화되어 정규 비트선의 충전은 정지된다. 라이트 드라이버(28)의 활성화 타이밍은, 워드선 및 비트선이 선택된 후의 적당한 타이밍이면 된다. 따라서, 라이트 드라이버(28)의 구동을 위해, 더미 비트선의 전위를 검출할 필요는 없다.

또한, 더미 메모리셀과 정규 메모리셀의 레이아웃은, 모두, 금속배선 및 비어홀의 배치가 다를 뿐이며, 게이트의 형상 및 활성영역의 형상은, 더미셀 및 정규 메모리셀로 동일하다. 더미 비트선에 접속되는 더미셀의 수와 정규 비트선에 접속되는 정규 메모리셀의 수는 동일하고, 따라서, 더미 비트선의 기생용량을 정규 비트선의 기생용량과 동일하다고 할 수 있고, 정확하게, 더미 비트선을, 정규 비트선보다도 고속으로 그 전위를 변화시킬 수 있다.

또한, 더미셀 및 정규 메모리셀의 게이트 및 활성영역의 형상이 동일하므로, 이들 더미셀 및 정규 셀의 트랜지스터의 특성을 동일하게 할 수 있고, 트랜지스터특성의 변동이 작게, 타이밍 조정을 용이하게 행할 수 있다. 또한, 임계치전압 및 채널길이와 채널폭의 비율 등의 변동에 대해서도, 더미셀 및 정규 메모리셀에 대하여 동일한 변동을 생기게 할 수 있고, 이들 프로세스 파라미터의 변동에 대한 마진을 크게 할 수 있어, 정확하게, 판독신호를 생성하여 최적의 타이밍으로 센스앰프의 활성화를 행할 수 있다.

(실시예 2)

도 12는, 본 발명의 실시예 2에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 12에서는, 정규 메모리셀 어레이(20)의 양측에 더미셀 열 21 c 및 21d가 배치된다. 더미셀 열 21c는, 행 디코더(23)에 인접하여 배치되고, 더미셀 열 21d는, 이 행 디코더(23)에서 먼 정규 메모리셀 어레이(20)의 단부에 배치된다.

어레이 주변부에, 제어회로(22) 및 주변회로(40)가 배치된다. 주변회로(40)는, 도 9에 나타내는 프리차지 회로(26), 멀티플렉서(25), 열 디코더(24), 센스앰프(30), 라이트 드라이버(28) 및 전압검출회로(31)를 포함한다.

도 12에 나타내는 구성에서는, 전압검출회로(31)는, 정규 메모리셀 어레이(20)의 행방향에 대한 양단에 배치되는 더미셀 열 21c 및 21d에 설치된 더미 비트선의 전압레벨을 검출한다.

이 더미셀 열 21c 및 21d에 배치되는 더미셀 DC의 레이아웃은, 전술한 도 6으로부터 도 8에 나타내는 레이아웃과 동일하다. 메모리셀의 배치시에는, 이 레이아웃패턴은, 메모리셀을 단위로서, 행방향 및 열방향으로 경영(鏡映)대칭으로 배치된다. 따라서, 정규 메모리셀 어레이(20)의 내부에 더미셀 열을 배치한 경우, 이하의 문제가 생긴다.

도 13은, 더미셀 2비트의 액세스 트랜지스터의 게이트의 레이아웃을 개략적으로 나타내는 도면이다. 제3 금속배선 7m 및 7n이 X방향으로 직선적으로 연장되어 배치된다. 이 제3 금속배선 7m은, 제2 비어홀(42)을 통해, Y방향으로 연장되는 제2 금속배선(6)에 접속된다. 이 제2 금속배선(6)은, 접속부 41m 및 41n에 의해, 제1 폴리실리콘배선 5m 및 5n에 각각 전기적으로 접속된다. 제2 금속배선(6)은, 제3 금속배선 7m과는 교차할 뿐이며, 전기적으로는 접속되지 않는다.

메모리셀의 레이아웃에는, 이 더미셀 레이아웃에서 제2 금속배선(6)을, 인접셀로 공유하도록, 경영대칭으로, 열방향으로 메모리셀 레이아웃이 배치된다. 더미셀의 액세스 트랜지스터의 게이트로서, 제1 폴리실리콘배선 5m 및 5n을 이용한 경우, 이들 제1 폴리실리콘배선 5m 및 5 n은, 제2 금속배선 6에 의해 상호 접속되어 있고, 제3 금속배치선 7n에 의해 형성되는 워드선이 선택된 경우에는, 이 제1 폴리실리콘배선 5m 및 5n에 선택전압이 전달된다.

이 경우, 더미셀에 X방향에서. 인접하는 메모리셀에서도, 2비트의 메모리셀이 동시에 선택된다. 따라서, 이 더미셀에서 X방향에 인접하는 셀은, 용장셀로서, 배치하고, 정규 메모리셀로서 이용할 수 있어 없게 된다. 따라서, 정규 메모리셀 어레이(20) 내에서, 더미셀 및 정규 메모리셀로서 이용할 수 없는 용장셀이 배치되게 되어, 정규 메모리셀 어레이(20)의 면적이 증가한다.

따라서, 도 12에 나타내는 바와 같이 정규 메모리셀 어레이(20)의 X방향에 대한 양측에, 더미셀 열 21c 및 21d를 배치함으로써, 이 더미셀에 대하여 X방향에 인접하는 용장셀을 배치할 필요가 없고, 더미셀 및 정규 메모리셀을 포함하는 메모리셀 어레이의 면적의 증대를 억제할 수 있다.

(실시예 3)

도 14는, 본 발명의 실시예 3에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 이 도 14에 나타내는 구성에서는, 더미셀 열 21e 및 21f는, 행 디코더(23)에 가까운 단부에, 정규 메모리셀 어레이(20)에 인접하여 배치된다. 이 도 14에 나타내는 반도체 기억장치의 다른 구성은, 도 12에 나타내는 구성과 동일하고, 대응하는 부분에는 동일한 참조번호를 붙여, 그 상세한 설명은 생략한다.

도 15에 나타내는 바와 같이, 행 디코더(23)는, 정규 메모리셀 어레이의 한쪽 끝에 배치되고, 짝수워드선 WLe 및 홀수워드선 WLo를, 메모리셀 어레이의 한쪽 끝에서 선택상태로 구동한다. 이들 워드선 WLe 및 WLo에는, 배선저항 Ze 및 Zo가 각각 존재한다. 따라서, 행 디코더(23)로부터의 워드선 선택신호가 선택워드선에 전달된 경우, 이 배선저항에 의해, 신호전파지연이 생긴다.

그러나, 더미셀 DMC을, 행 디코더(23)에 가까운 메모리셀 어레이의 단부에 배치함으로써, 이 더미 비트선 DBL0 및 DBL1에 나타나는 전위변화의 개시타이밍은, 짝수워드선 WLe 및 홀수워드선 WLo 중 어느 하나가 선택되어도 동일하다. 따라서, 전압검출회로(31)에서 판독신호 SE를 활성화하는 타이밍은, 더미 비트선 DBL0 및 DBL1 중 어느 하나가 방전되어도 동일한 타이밍으로 할 수 있고, 워드선 구동신호 전파지연의 영향을 받지 않고 정확하게, 판독신호를 빠른 타이밍으로 활성화할 수 있다.

또한, 행 디코더(23)에 근접하여, 더미 비트선 DBL0 및 DBL1을 배치함으로써, 워드선 WLe 또는 WLo 선택시에 있어서 가장 빠른 타이밍으로, 이들 더미 비트선 DBL0 또는 DBL1에 더미셀 DMC의 기억노드를 접속하여 더미셀 드라이버 트랜지스터로 이들 더미 비트선 DBL0 또는 DBL1을 구동할 수 있다. 따라서, 가장 빠른 타이밍으로, 판독신호 SE를 활성화할 수 있고, 센스앰프의 활성화에 대하여 충분하게 타이밍 마진을 취할 수 있어, 최적 타이밍으로 센스앰프를 활성화할 수 있다.

또한, 메모리셀 어레이의 행 디코더(23)에 가까운 단부에서 더미셀 열 21e 및 21f를 배치함으로써, 이하의 구성을 이용함으로써, 용장셀 열을 배치할 필요가 없어져, 어레이 면적의 증대를 억제할 수 있다. 즉, 짝수워드선 WLe에 접속하는 더미셀 DMC에서, 워드선을 공유하는 부분이 공통접속되어 있는 경우, 그 공통접속되는 워드선 부분은 더미 비트선 DBL0에 접속된다. 한편, 홀수워드선 WLo에 접속되는 더미셀 DMC의 공통워드선을 갖는 부분은 더미 비트선 DBL1에 접속된다. 따라서, 더미셀 열 경계부에 배치되는 워드선을 공유하는 드라이버 트랜지스터로서, 상보의 더미 비트선 DBLB0에 접속하는 드라이버 트랜지스터 또는 더미 비트선 DBL1에 접속하는 드라이버 트랜지스터에 설정한다.

즉, 더미셀 열 경계부에서, 상보의 더미 비트선 DBLB0에 접속하는 액세스 트랜지스터와 더미 비트선 DBL1에 접속되는 액세스 트랜지스터를 경영적인 레이아웃으로 배치한다. 상보의 더미 비트선 DBLB0 및 DBLB1은 전압검출에는 사용하지 않기 때문에, 또한, 전원전압레벨로 유지되므로, 2비트의 더미셀이 동시에 상보의 더미 비트선에 접속되어도, 전압검출동작에는 아무런 영향을 미치게 하지 않는다. 따라서, 레이아웃을 조금도 변경하지 않고, 더미셀 열을 2열 배치하는 것만으로, 정규 메모리셀 어레이에서의 정규 메모리셀의 레이아웃에 영향을 미치게 하지 않고 더미셀을 배치할 수 있다.

이상과 같이, 본 발명의 실시예 3에 따르면, 메모리셀 어레이의 행 디코더에 가까운 단부에 더미셀 열을 배치하고 있고, 선택워드선의 위치에 상관없이, 고속으로 판독신호를 활성화할 수 있어, 센스앰프의 활성화에 대한 타이밍 마진을 개선할 수 있다.

또한, 더미셀 열을 인접하여 행 디코더에 가까운 메모리셀 어레이 단부에 배치하고 있고, 빠른 타이밍으로 더미 비트선 전위를 변화시켜 판독신호를 확정상태로 구동할 수 있으며, 센스앰프 활성화에 대한 마진을 크게 할 수 있어, 센스앰프를 최적의 타이밍으로 활성화시킬 수 있다.

또한, 하나의 워드선에 2비트의 더미셀을 접속하는 부분을, 더미셀 사이에서 공유함으로써, 용장셀 열을 배치할 필요가 없고, 메모리셀 어레이의 면적증대를 억제할 수 있다.

(실시예 4)

도 16은, 본 발명의 실시예 4에 따른 반도체 기억장치의 더미셀의 배치를 나타내는 도면이다. 도 16에서는, 4행 1열로 배치되는 더미셀(DCa-DCd)을 대표적으로 나타낸다. 더미셀(DCa-Dcd) 각각에 대응하여, 워드선(WLa-WLd)이 배치된다. 더미셀(DCa-DCd)의 액세스 트랜지스터(QAa-QAd)는, 공통으로 워드선 WLa에 각각의 게이트에 접속된다. 더미셀(DCa-DCd)은, 각각, 더미 비트선 DBL에, 선택시, L레벨 데이터를 전달하도록, 내부의 기억노드(DNDa-DNDd)의 각각은, 전원전압레벨로 고정된다.

더미셀(DCa-DCd)의 다른쪽의 액세스 트랜지스터(QBa-QBd)는, 각각의 게이트가, 대응한 워드선(WLa-WLb)에 결합되어, 선택시, 상보의 더미 비트선 DBLB에, H레벨 데이터를 출력한다.

더미셀(DCa-DCd)의 각각의 전기적인 회로구성은, 실시예 1의 더미셀의 전기적인 회로구성과 동일하다.

이 도 16에 나타내는 구성에서는, 워드선 WLa가 선택되면, 4개의 더미셀(DCa-DCd)의 액세스 트랜지스터(QAa-QAd)가 동시에 온상태로 되어, 더미 비트선 DBL이, 4비트의 더미셀(DCa-DCd)에 의해 방전된다. 따라서, 더미 비트선 DBL의 전압저하속도를 보다 고속화할 수 있고, 빠른 타이밍으로 판독신호를 활성화할 수 있다. 상보의 더미 비트선 DBLB는, H레벨을 유지한다.

도 17은, 본 발명의 실시예 4에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 17에서, 각각에 있어서 더미셀(DC)이 열방향으로 정렬하여 배치되는 더미셀 열 50a-50b와, 정규 메모리셀(MC)이 행렬형으로 배열되는정규 메모리셀 어레이(20)를 포함한다. 더미셀(DC) 및 정규 메모리셀(MC)은, 행방향에 대하여 정렬하여 배치된다. 더미셀(DC) 및 정규 메모리셀(MC)의 각 행에 대응하여 워드선(WL)이 배치된다. 도 17에서, 8개의 워드선(WL0-WL7)을 대표적으로 나타낸다.

더미셀 열(50a-50c) 각각에 대응하여, 더미 비트선(DBLa-DBLb)이 배치된다. 더미셀 열 50a에서는, 워드선 WL0 또는 WL4가 선택되었을 때에, 4비트의 더미셀(DC)이 동시에 선택되고, 더미 비트선 DBLa를 방전한다. 더미셀 열 50b에 대해서는, 워드선 WL1또는 WL5가 선택되었을 때에, 4비트의 더미셀(DC)이 동시에 선택되어, 더미 비트선 DBLb를 방전한다. 더미셀 열 50c에 대해서는, 워드선 WL2 또는 WL6이 선택되었을 때에, 4비트의 더미셀 DC가 동시에 선택되어, 더미 비트선 DBLc를 방전한다. 더미셀 열 50d에서는, 워드선 WL3 또는 WL7이 선택되었을 때, 4비트의 더미셀 DC가 동시에 선택되어, 더미 비트선 DBLd를 방전한다.

이들 더미 비트선(DBLa-DBLd)에 대하여, 전압검출회로(52)가 설치된다. 이 전압검출회로(52)는, 더미 비트선(DBLa-DBLd) 중 어느 하나의 전압레벨이 그 입력논리 임계치전압보다도 낮게 되었을 때에, 판독신호 SE를 H레벨로 상승한다.

더미 비트선(DBLa-DBLd) 및 정규 메모리셀 어레이(20)의 정규 비트선 BL 및 BLB를, 스탠바이 상태시, 전원전압레벨로 프리차지하기 위한 프리차지 회로(26)가 설치된다. 이 도 17에 나타내는 주변회로의 구성은, 도 9에 나타내는 반도체 기억장치의 주변회로의 구성과 동일하고, 대응하는 부분에는 동일한 참조번호를 붙여, 그 상세한 설명은 생략한다.

도 16 및 도 17에 나타내는 구성에서, 데이터 판독시의 제어회로(22)의 동작은, 전술한 실시예 1의 제어회로(22)의 동작과 동일하다. 워드선 WL이 선택된 경우에는, 이 워드선 WL에 접속되는 정규 메모리셀(MC)의 데이터가 대응한 정규 비트선 BL 및 BLB에 판독된다. 이때에는, 프리차지 회로(26)가 프리차지 동작을 정지하고 있다.

이 정규 메모리셀(MC)에 의한 정규 비트선 BL 및 BLB의 구동과 동일한 타이밍으로, 더미셀 DC도 선택상태로 구동되고, 더미 비트선(DBLa-DBLd) 중 어느 하나가 방전된다. 정규 비트선 BL 또는 BLB는, 1비트의 정규 메모리셀(MC)에서 방전되고, 한편, 더미 비트선(DBLa-DBLd) 중 어느 하나는, 4비트 더미셀(DC)에서 방전된다. 따라서, 더미 비트선(DBLa-DBLd)의 전압저하속도는, 정규 비트선 BL 또는 BLB의 전압저하속도보다도 보다 고속이며, 빠른 타이밍으로, 판독신호 SE를 전압검출회로(52)에 의해 상승할 수 있다.

따라서, 센스앰프(30)에 대한 센스앰프 활성화 신호 SAE의 활성화 타이밍에 대하여, 충분히 여유를 가져 판독신호 SE를 상승할 수 있고, 센스앰프(30)의 활성화 타이밍을 보다 최적화하기 쉽게 된다.

또한, 마찬가지로, 판독신호 SE의 활성화에 응답하여, 선택워드선을 비선택상태로 구동하기 위해서, 마찬가지로 선택워드선의 비활성화 타이밍을 최적화할 수 있고, 정규 비트선 BL 및 BLB의 방전시간을 단축할 수 있어, 전력소비를 감소할 수 있다. 또한, 정규 비트선 BL 및 BLB의 전압저하량을 감소함으로써, 프리차지 회로(26)의 활성시에서의 정규 비트선의 전압회복을 고속으로 행할 수 있다.

또한, 더미 비트선(DBLa-DBLd)은, 각각, 4비트의 더미셀 DC에 의해 구동되므로, 이 4비트의 더미셀의 트랜지스터 특성이 변동하는 경우에서도, 동시에 선택되는 4비트의 더미셀 DC에 의해 그 변동을 평균화할 수 있고, 따라서 변동의 정도를 감소할 수 있다. 따라서, 판독신호 SE의 상승타이밍에 대한 더미셀의 트랜지스터 특성의 변동의 영향을 감소할 수 있고, 동작마진을 개선할 수 있다.

(실시예 5)

도 18은, 본 발명의 실시예 5에 따른 4비트의 더미셀의 레이아웃을 개략적으로 나타내는 도면이다. 이 도 18에 나타내는 더미셀(DCa-DCd)의 실질적인 레이아웃은, 전술한 도 6에 나타내는 2비트의 더미셀의 레이아웃과 동일하다. 더미셀(DCa-DCd) 각각에 대응하여, X방향에 따라 제3 금속배선(58a-58d)이 배치된다. 제3 금속배선 52a는, 제2 비어홀 54를 통해 Y방향으로 연장되는 제2 금속배선 55에 접속된다.

이 제2 금속배선(55)은, 콘택홀(56a-56d)을 통해, Y방향으로 연장되는, 제1 폴리실리콘배선(57a-57d)에 각각 접속된다. 이 제1 폴리실리콘배선(57a-57d)은, 더미 비트선 DBL에 접속하는 액세스 트랜지스터의 게이트를 구성한다.

제2 금속배선(55)과 제3 금속배선(58b-58d)의 교차부에서는, 비어홀은 설치되지 않는다. 따라서, 이 제3 금속배선 58a 상에 전달되는 워드선 선택신호에 따라, 더미셀(DCa-DCd)의 더미 비트선 DBL에 접속하는 액세스 트랜지스터가 동시에, 온상태로 된다.

제3 금속배선(52a-52d)은, 각각, 다른쪽 끝에서, 제2 비어홀(58a-58d) 및 콘택홀을 통해, 각각, 제1 폴리실리콘배선(59a-59d)에 각각 접속된다. 이들 제1 폴리실리콘배선(59a-59d)은 상보의 더미 비트선 DBLB에 접속되는 액세스 트랜지스터를 구성한다. 따라서, 상보의 더미 비트선 ZDBL에 접속하는 액세스 트랜지스터는, 이들 제3 금속배선(58a-58d) 상에 전달되는 워드선 선택신호에 따라 각각으로 온상태가 된다.

이 도 18에 나타내는 더미셀(DCa-DCd)의 개개의 레이아웃은, 도 2에 나타내는 정규 메모리셀의 레이아웃과 동일하다. 따라서, 더미 비트선 및 정규 비트선에 접속되는 더미셀 및 정규 메모리셀의 수가 동일하고, 더미 비트선 DBL과 정규 비트선 BL 및 ZBLB의 부하가 동일하다 할 수 있다. 이것에 의해, 확실하게, 더미 비트선의 전압변화속도를, 정규 비트선의 전압변화속도보다도 크게 할 수 있다. 또한, 정규 비트선 BL 및 ZBL의 전압저하속도에 대한, 더미 비트선 DBL의 전압저하속도를 용이하게 예측할 수 있고, 판독신호 SE의 상승타이밍을 예측할 수 있어, 이 판독신호에 따른 센스앰프의 활성화 및 워드선의 비선택 구동타이밍을 용이하게 조정할 수 있다.

도 19는, 이 도 18에 나타내는 레이아웃의 제1 금속배선까지의 레이아웃을 나타내는 도면이다. 이 도 19에 나타내는 바와 같이, 더미셀(DCa-DCd) 각각에 있어서, 접속부(56a-56d)에 의해, 워드선을 구성하는 제1 폴리실리콘배선(57a-57d)이 접속된다. 이들 접속부(56a-56d)는, 상층의 비어홀을 통해 제2 금속배선에 접속된다.

또한, 제1 폴리실리콘배선(59a-59d)은, 각각, 접속부를 통해 도 18에 나타내는 제3 금속배선(52a-52d)에 접속되고, 각각 워드선(WLa-WLd)에 접속된다.

이들 더미셀(DCa-DCd)에서는, 또한, 내부기억노드를 전원전압레벨로 고정하기 위해, 활성영역 62d 및 62e 각각과 평행하게 제1 금속배선 63a 및 63b가 형성되고, 제1 금속배선 및 제1 비어홀을 통해 전원선에 접속되며, L레벨 데이터를 기억하는 기억노드에 대하여 배치되는 부하트랜지스터 및 드라이버 트랜지스터의 게이트로 전원전압을 공급한다.

N웰 영역(1)에서, 활성영역(62a-62e)이 형성되고, 각각, P채널 MOS 트랜지스터가 형성된다. 이들 활성영역(62a-62e)은, 각각 열방향에서 인접하는 더미셀에 의해 공유된다. 액세스 트랜지스터 및 드라이버 트랜지스터를 형성하기 위해, Y방향으로 연장되어 활성영역 60a 및 60b가 형성된다.

이 도 19에 나타내는 제1 금속배선까지의 레이아웃은, 전술한 도 3에 나타내는 정규 메모리셀의 레이아웃과 완전히 동일하다. 따라서, 이 부하트랜지스터 및 드라이버 트랜지스터 및 액세스 트랜지스터의 게이트 및 활성영역의 형상을, 정규 메모리셀의 그것들과 일치시킬 수 있고, 더미셀 및 정규 메모리셀의 트랜지스터의 특성을 일치시킬 수 있다. 따라서, 트랜지스터의 임계치전압 및 채널폭과 채널길이의 비율 등의 제조파라미터의 변해도, 정규 메모리셀 및 더미셀의 트랜지스터 특성의 변동을 동일한 방향으로 변화시킬 수 있고, 제조파라미터의 변동에 대해서도, 마진을 크게 할 수 있다.

도 20은, 이 도 18에 나타내는 더미셀의 제1 비어홀로부터 제3 금속배선의레이아웃을 나타내는 도면이다. 이 도 20에 나타내는 바와 같이, 더미셀(DCa-DCd)에 각각 대응하여, X방향으로 연장되는 제3 금속배선(52a-52d)이 배치된다. 그 제3 금속배선(52a-52d)과 교차하도록, Y방향으로 연장되어, 제2 금속배선(55)이 배치된다. 이 제2 금속배선(55)은, 접속부(56a-56d)에 형성되는 제1 비어홀을 통해 도 19에 나타내는 제1 폴리실리콘배선(57a-57d)에 전기적으로 접속된다. 이 제2 금속배선(55)과 제3 금속배선(52b-52d)의 교차부에는, 제2 비어홀은 형성되지 않는다. 제2 금속배선(55)은, 제2 비어홀(54)을 통해 제3 금속배선(52a)에 접속된다.

이들 제3 금속배선(52a-52d)은, 또한 제2 비어홀(58a-58d)을 각각 통해, 더미셀(DCa-DCd)의 상보의 더미 비트선에 접속하는 액세스 트랜지스터의 게이트를 구성하는 제1 폴리실리콘배선(59a-59d)(도 18,도 19참조)에 접속된다.

따라서, 이 도 20에 나타내는 레이아웃에서는, 간단히, 제2 금속배선(55)이, 4비트의 더미셀(DCa-DCd)에 공통으로 배치되고, 이들이 접속부(56a-56d)에 의해, 더미 비트선 DBL에 접속하는 액세스 트랜지스터의 게이트에 접속되는 점이 다르다. 따라서, 비어홀의 위치를 변경하는 것만으로, 용이하게, 정규 메모리셀과 동일레이아웃으로 더미셀을 배치하여 4비트의 더미셀을 동시에 선택할 수 있다.

또한, 도 20에서 Y방향으로 연장되는 제2 금속배선은, 접지전압을 전달하는 접지선, 더미 비트선 DBL, 전원전압 VDD를 전달하는 전원선, 상보의 더미 비트선 DBLB 및 접지전압 GND를 전달하는 접지선을, 각각 구성한다.

또한, 이 도 18로부터 도 20에 나타내는 더미셀의 레이아웃에서, X방향에서 인접하는 더미셀은, 이 도 20에 나타내는 레이아웃과 경영대칭인 레이아웃을 갖는다. 이 비어홀 및 콘택홀을 X방향에서 인접하는 더미셀로 공유하는 경우, 이하의 레이아웃이 이용되어도 된다. 즉, 도 20에 나타내는 레이아웃에서, 워드선 WLb에 대한 제2 비어홀 58b에 의해, 제2 금속배선을, 이 4비트의 더미셀에 공통으로 접속한다. 이 경우, 워드선 WLb가 선택되었을 때에, 상보의 더미 비트선 DBLB에, 동시에 4비트의 더미셀이 접속된다. 그렇지만, 더미 비트선 DBLB는, 전압검출에는 사용되지 않기 때문에, 특히 문제는 생기지 않는다. 이것에 의해, 용장셀 열을 배치하지 않고, 고밀도로, 더미셀을 4열 배치할 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, 더미셀을, 정규 메모리셀과 동일한 레이아웃으로 구성하여, 간단히 제2 금속배선의 레이아웃을 변경하고 또한 제2 비어홀의 위치를 변경하는 것만으로, 4비트의 더미셀을 공통의 워드선에 접속하고 있다. 이것에 의해, 정규 메모리셀 및 더미셀을 트랜지스터 특성을 용이하게 동일하게 할 수 있고, 타이밍 설계가 용이하게 된다.

(실시예 6)

도 21은, 본 발명의 실시예 6에 따른 반도체 기억장치의 전체의 구성을 개략 적으로 나타내는 도면이다. 도 21에서, 이 반도체 기억장치는, 각각이, 행렬형으로 배열되는 정규 메모리셀을 갖는 정규 서브 메모리셀 어레이 70a 및 70b와, 이들 정규 서브 메모리셀 어레이70a 및 70b의 사이에 배치되는 행 디코더(72)를 포함한다. 행 디코더(72)는, 정규 서브 메모리셀 어레이 70a 및 70b에서 동시에, 워드선을 선택상태로 구동해도 된다. 이 경우, 더미셀 열(71a-71d) 각각에 있어서, 워드선 선택시에 있어서 4비트의 더미셀이 동시에 선택된다.

이것 대신에, 행 디코더(72)는, 또한 어레이 선택신호에 따라, 정규 서브 메모리셀 어레이 70a 및 70b의 한쪽에서 워드선을 선택하도록 구성되어도 된다. 즉, 워드선을 구동하는 워드선 드라이브 회로에 대하여 어레이 선택신호를 주고, 선택된 정규 서브 메모리셀 어레이에 대하여 설치되는 워드선 드라이브 회로만을 활성화한다. 이 경우, 행 어드레스 신호를 디코드하는 행 디코드회로는, 정규 서브 메모리셀 어레이 70a 및 70b에 대하여 공통으로 설치되어 디코드동작을 행한다. 이 구성의 경우, 더미셀 열(71a-71d) 각각에 있어서, 대응한 워드선의 선택시에 2비트의 더미셀이 동시에 선택된다.

정규 서브 메모리셀 어레이70a의 X방향에 대한 양측에 더미셀 열 71a 및 71b가 대향하여 배치되고, 또한 정규 서브 메모리셀 어레이70b의 X방향의 양측에, 더미셀 열 71c 및 71d가 대향하여 배치된다. 이들 더미셀 열(71a-71d)은, 도 17에 나타내는 더미셀 열(50a-50d)에 대응한다.

정규 서브 메모리셀 어레이 70a에 대해서는, 주변회로 76a가 설치되고, 정규 서브 메모리셀 어레이 70b에 대응하여, 주변회로 76b가 배치된다. 이들 주변회로 76a 및 76b의 각각은, 열 디코더, 프리차지 회로, 센스앰프 및 라이트 드라이버를 포함한다. 이들 주변회로 76a 및 76b의 사이에 제어회로(74)가 배치된다. 이들 주변회로 76a 및 76b는, 어레이 선택신호에 따라 선택적으로 활성화되어도 되며, 또한, 동시에 활성/비활성이 제어되어도 된다.

따라서, 판독신호를 생성하는 경우, 메모리 어레이 단위로 활성/비활성이 행해지는 경우에는, 더미셀 열 71a 및 71b에 대응하여 배치되는 더미 비트선의 전압에 따라 주변회로 76a에 포함되는 센스앰프의 활성화 타이밍 및 워드선 비활성화 타이밍 및 프리차지 회로의 활성화 타이밍이 결정된다. 마찬가지로, 더미셀 열 71c 및 71d에 대응하여 각각 설정되는 더미 비트선의 전압레벨에 따라, 주변회로 76b에 설치되는 센스앰프의 활성화, 워드선의 비활성화 및 프리차지 회로의 활성화의 타이밍이 결정된다. 이 경우, 각 더미셀 열에서, 대응한 워드선이 선택되었을 때에는, 2비트의 더미셀이 선택상태로 구동된다. 따라서, 이 구성의 경우에는, 제어회로(74)는, 이 어레이 선택신호에 따라, 주변회로 76a 및 76b의 한쪽의 활성/비활성화를 실행한다.

또한, 이것 대신에, 정규 서브 메모리셀 어레이 70a 및 70b에서 동시에 워드선 선택이 행해져도 된다. 이 경우에는, 주변회로 76a 및 76b가 동시에 활성화된다. 판독신호의 활성화는, 더미셀 열(71a-71d)의 전압을 검출하여 행해진다. 이 경우에는, 각 더미셀 열에서 4비트의 더미셀이 대응한 워드선 선택시에 선택상태로 구동된다.

더미셀 열(71a-71d) 각각 배열되는 더미셀은, 전술한 도 6으로부터 도 8 또는 도 18로부터 도 20에 나타내는 레이아웃을 갖는다.

따라서, 복수비트를 동시에 선택하기 위한 제2 금속배선 15s 또는 55를 배치하는 부분을, 정규 서브 메모리셀 어레이에서 먼 단부에 배치함으로써 이 정규 서브 메모리셀 어레이 70a 및 더미셀 열 71a 및 71b에서, 동일한 레이아웃으로 더미셀 및 정규 메모리셀을 배치할 수 있다. 정규 서브 메모리셀 어레이 70b 및 더미셀열 71c 및 71d에 대해서도 동일하다. 따라서, 이 복수비트를 동시에 선택하므로 제2 금속배선(15s 또는 55)을 위해, 용장셀을 정규 메모리셀 열에 대하여 배치할 필요가 없고, 정규 서브 메모리셀 어레이 70a 및 70b의 면적증대를 억제할 수 있다.

(실시예 7)

도 22는, 본 발명의 실시예 7에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 이 도 22에 나타내는 구성에서는, 정규 서브 메모리셀 어레이 70a의 행 디코더(72)에 가까운 단부에 더미셀 열 71e 및 71f가 배치된다. 정규 서브 메모리셀 어레이 70b와 행 디코더(72)의 사이에, 더미셀 열 71g 및 71h가 배치된다. 다른 구성은, 도 21에 나타내는 구성과 동일하여, 대응하는 부분에는 동일한 참조번호를 붙여, 그 상세한 설명은 생략한다.

행 디코더(72)로부터, 정규 서브 메모리셀 어레이 70a 및 70d에 대하여, 워드선 구동신호가 전달된다. 워드선에는, 배선저항이 있고, 신호전파지연이 생긴다. 이 행 디코더(72)에 근접하여 더미셀 열(71e-71h)을 배치함으로써, 이 워드선 구동신호의 전파지연의 영향을 받지 않고, 빠른, 타이밍으로 더미셀 열(71e-71h)을 방전할 수 있다.

따라서, 도 23에 나타내는 바와 같이, 전압검출회로(75)에 대하여, 더미셀 열(71e-71h) 각각에 대응하여 배치되는 더미 비트선(DBLe-DBLh)이 결합한 경우, 이들 더미 비트선(DBLe-DBLh)의 전압레벨이, 전압검출회로(75)의 입력논리 임계치 이하가 되는 타이밍에 시간차가 생기지 않고, 더미 비트선(DBLe-DBLh)의 전압레벨에 따라 거의 실질적으로 같은 타이밍으로, 판독신호 SE를 상승할 수 있다. 이 판독신호 SE의 상승에 대하여 타이밍 마진을 고려할 필요가 없고, 센스앰프 활성화 신호의 활성화 타이밍에 대하여 충분히 마진을 취할 수 있고, 센스앰프의 활성화 타이밍을 최적화할 수 있다.

또한, 도 23에 나타내는 전압검출회로(75)에서는, 더미셀 열(71e-71h) 각각에 대응하여 배치되는 더미 비트선(DBLe-DBLh)이 공통으로 결합되어 있다. 이것은, 더미셀 열 71e 및 71f에서는, 워드선 WL0 및 WL2가 각각 선택되었을 때에, 더미 비트선 DBLe 및 DBLf를, 각각, 방전하고, 더미셀 열 71g 및 71h에 대해서는, 워드선 WL1 및 WL3이 선택되었을 때에, 대응한 더미 비트선 DBLg 및 DBLh를 방전한다. 따라서, 이 도 22에 나타내는 구성에서는 정규 서브 메모리셀 어레이 70a 및 70b에서 공통으로, 워드선이 동시에 선택상태로 구동된다. 메모리셀 어레이 선택신호에 따라 주변회로 76a 및 76b의 한쪽이 활성화된다.

이 도 22에 나타내는 구성에서, 어레이 선택신호에 따라 메모리 어레이 70a 및 70b의 한쪽이 선택되는 구성이어도 된다. 이 경우에는, 전압검출회로가 주변회로 76a 및 76b 개개로 배치되어, 대응한 센스앰프의 활성화가 행해진다.

이상과 같이, 본 발명의 실시예 7에 따르면, 행 디코더의 양측에 정규 메모리셀 어레이를 배치하고, 또한 이 행 디코더에 가까운 측에, 각각 2열의 더미셀 열을 배치하고 있고, 정확한 타이밍으로, 판독신호를 활성화하여, 센스앰프의 활성화, 워드선의 비선택상태로의 구동을 행할 수 있다.

(실시예 8)

도 24는, 본 발명의 실시예 8에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 24에서, 정규 서브 메모리셀 어레이의 X방향에 대한 양측에 더미셀 열 71a 및 71b가 배치된다. 이것들의 더미셀 열 71a 및 71b에 인접하여 에지셀 열 80a 및 80b가 배치된다. 에지셀 열 80a는, 더미셀 열 71a의 외측에 배치된다. 에지셀 열 80b는 더미셀 열 71b와 행 디코더(72)의 사이에 배치된다.

정규 서브 메모리셀 어레이 70b에 대해서도, 그 X방향에 대하여, 양측에 더미셀 열 71c 및 71d가 배치된다. 행 디코더 72와 더미셀 열 71c의 사이에 에지셀 열 80c가 배치된다. 더미셀 열 71d의 외측에 에지셀 열 80d가 배치된다. 나머지의 주변회로 86a 및 76b와 제어회로(74)는, 전술한 도 21에 나타내는 구성과 동일하게 배치된다.

에지셀 열(80a-80d)은, 정규 메모리셀의 패턴어긋남을 방지하기 위해, 어레이 단부에 배치된다. 이들 에지셀 열(80a-80d)에서는, 메모리셀과 동일한 레이아웃패턴을 갖는 형상더미셀(에지셀)이 배치된다. 이들 에지셀 열(80a-80d)에 포함되는 에지셀은, 데이터 기억에는 사용되지 않고, 간단히 메모리셀의 레이아웃패턴의 규칙성을 유지하기 위해 사용된다.

즉, 미세화가 진행함에 따라, 패터닝시에 있어서, 단차부에서의 노광광의 난반사 등에 의해, 근접하는 레이아웃패턴의 영향으로, 패턴완성 치수의 제어가 곤란하게 되어 있다. 이 때문에, 최근에는, 소망의 레이아웃형상을 마스크 상에 인화(print)할 때에, 근접한 레이아웃패턴의 영향을 고려한 사이즈 보정을 가할 수법이 일반적으로 도입되고 있다. 그러나, 메모리셀과 같이 매우 미세화된 패턴과 그 주변패턴과의 경계는, 패턴의 규칙성이 전혀 다르기 때문에, 그 보정이 곤란하다.

따라서, 완성 치수가, 소망 값에서 벗어날 가능성이 있는 메모리셀 어레이의 단부에서는, 통상의 데이터 기억용의 메모리셀로서는 사용하지 않은 단순한 형상 더미셀(에지셀)을 배치하고, 그 데이터를 기억하기 위한 메모리셀 어레이에 대한 패턴의 규칙성을 유지하고, 데이터 기억용 메모리셀의 완성치수가 소망 값에서 벗어나지 않도록 하는 연구가 행해지고 있다.

이 실시예 8에서는, 에지셀 열(80a-80d) 각각 인접하여 더미셀 열(71a-71d)을 배치한다. 에지셀 열(80a-80d)에 배치되는 에지셀은, 데이터 기억에는 사용되지 않기 때문에, 이 에지셀 열(80a-80d)의 에지셀과 대응한 더미셀 열(71a-71d)의 더미셀을 동일레이아웃으로 패터닝한다. 따라서, 동일워드선에 복수의 더미셀의 액세스 트랜지스터가 접속되는 구성에 있어서 대응한 에지셀 열에서도 동일한 워드선에 복수의 에지셀의 더미 액세스 트랜지스터가 접속된다. 더미셀 열(71a-71d) 각각에 인접하여 정규 메모리셀 열이 배치된다. 이 경우, 더미셀 열(71a-71d) 각각과 정규 서브 메모리셀 어레이(70a-70b)의 대응한 정규 메모리셀의 레이아웃을 대칭적으로 배치함으로써, 정규 서브 메모리셀 어레이 70a 및 70b에서는, 정규 메모리셀을 더미셀의 레이아웃의 영향을 받지 않고 각 워드선에 대응하여 배치할 수 있다.

이것에 의해, 더미셀 열(71a-71d)의 불규칙성을 해소하기 위해 용장셀 열을 배치할 필요가 없고, 메모리셀 어레이의 면적증대를 억제할 수 있다.

도 25는, 에지셀 및 더미셀의 레이아웃을 개략적으로 나타내는 도면이다, 도 25에서는, 더미셀 DC0 및 DC1과 에지셀 EC0 및 EC1을 대표적으로 나타낸다. 더미셀 DC0 및 DC1의 우측의 영역에, 정규 서브 메모리셀 어레이의 정규 메모리셀이 배치된다. 에지셀 EC0 및 EC1의 좌측에, 도 24에 나타내는 행 디코더가 배치되는지, 또는, 에지셀 EC0 및 EC1의 외측에는, 메모리셀 어레이 외부에 배치되는 주변회로가 배치된다.

Y방향으로 연장되어, 활성영역 92a 및 92e가, N웰 1a의 영역의 외부에 배치되고, 또한 N웰 1b의 외부에, 활성영역 92f 및 92j가 형성된다. 이들 활성영역에서, N채널 MOS 트랜지스터가 형성된다.

N웰 1a에서는, 활성영역 92b, 92c 및 92d가 Y방향으로 연장되는 직사각형 모양으로 형성된다. N웰 1b 내에서는, Y방향으로 연장되는 직사각형 모양으로 활성영역 92g, 92h 및 92i가 형성된다.

활성영역 92a와 평행하게, 제2 금속배선 94a가 Y방향으로 연장되어 형성된다. 활성영역 92b와 평행하게 제1 금속배선 93a가 형성된다. 이 금속배선 93a는, 비어홀을 통해 제2 금속배선 94c에 접속된다. 이 제2 금속배선 94c는 또한, 활성영역 92c 및 92d의 소스영역에 결합된다.

활성영역 92e와 평행하게, 제2 금속배선 94e가 배치된다. 이 제2 금속배선(94a-94e)은, 각각 접지전압 GND를 전달한다. 따라서, 에지셀 EC0 및 EC1에서는, 내부노드가 전부 접지전압레벨이 된다.

이 에지셀 EC1 및 더미셀 DC1에 공통으로 X방향으로, 제3 금속배선 90a가 배치되고, 에지셀 EC0 및 더미셀 DC0에 공통으로, X방향으로 연장되어, 제3 금속배선 90b가 형성된다. 이 제3 금속배선 90a는, 비어홀 91c를 통해, 에지셀 EC1의 액세스 트랜지스터의 게이트에 접속된다. 제3 금속배선 90b는, 비어홀 91d 및 콘택홀을 통해, 에지셀 EC0의 액세스 트랜지스터의 게이트에 접속된다.

한편, 이 제3 금속배선 90b는, 비어홀 91e를 통해, 제2 금속배선 94k에 접속된다. 이 제2 금속배선 94k는, 콘택홀을 통해, 이 에지셀 EC0 및 EC1의 다른쪽의 액세스 트랜지스터의 게이트에 공통으로 접속된다. 따라서, 에지셀 EC0 및 EC1에서, 이 더미셀과의 경계부에 배치되는 액세스 트랜지스터는, 공통으로 워드선 WL0에 접속된다. 워드선 WL0에 4개의 더미셀이 접속되는 경우에는, 이 에지셀 및 더미셀의 경계영역의 제2 금속배선 94k를, 4비트의 메모리셀에 걸쳐 연속적으로 점재시킨다.

더미셀은, 이 에지셀과 X방향에 대하여 경영대칭인 레이아웃을 가지고 있고, 활성영역 92f와 평행하게 형성되는 제2 금속배선 94f는, 접지전압을 전달한다. 이 활성영역 92f에 형성되는 액세스 트랜지스터는, 콘택홀 및 제1 비어홀을 통해 제2 금속배선 94g에 접속된다.

제3 금속배선 90a는, 제2 비어홀 91a를 통해, 더미셀 DC1의 다른쪽의 액세스 트랜지스터의 게이트에 접속된다. 또한 제3 금속배선 90b는, 제2 비어홀 91b를 통해, 이 더미셀 DC0의 다른쪽의 액세스 트랜지스터의, 게이트에 접속된다.

활성영역 92j와 평행하게 제2 금속배선 94j가 형성된다. 이 제2 금속배선 94j는 접지전압을 전달하고, 활성영역 92j에 중앙영역에 형성되는 콘택홀을 통해드라이버 트랜지스터의 소스영역에 결합된다.

제2 금속배선 94j와 평행하게 제2 금속배선 92i가 배치된다. 이 제2 금속배선 94i는, 활성영역 92j에 형성되는 액세스 트랜지스터에, 제1 금속배선 및 제1 비어홀을 통해 접속된다. 제2 금속배선이 상보의 더미 비트선을 구성한다.

이 더미셀 DC0 및 DC1에 인접하여, 도시하지 않은 정규 메모리셀이 형성된다. 이 정규 메모리셀은, 더미셀과 X방향에 대하여 경영대칭의 레이아웃을 가지고 있다. 따라서, 이 더미셀과 정규 메모리셀의 경계영역에서는, 더미셀 DC0 및 DC1의 액세스 트랜지스터는, 각각, 게이트가 워드선 WL1 및 WL0을 구성하는 제3 금속배선 90b 및 90a에 접속되어 있다. 따라서, 정규 메모리셀도 마찬가지로 이들 제3 금속배선 90b 및 90a에 대응하는 워드선 WL0 및 WL1에 의해 각각 개개로 선택된다.

따라서, 더미셀의 레이아웃의 영향을 받지 않고, 정규 메모리셀을 배치할 수 있다. 또한, 에지셀이 배치되어 있으므로, 더미셀도, 규칙적인 패턴을, 정규 메모리셀과 동일하게 반복하여 형성되므로, 패턴의 어긋남을 억제할 수 있고, 더미셀 및 정규 메모리셀의 트랜지스터 특성을 이 에지셀에 의해, 균일화할 수 있다.

도 26은, 도 25에 나타내는 레이아웃의 활성영역에서 제1 금속배선까지의 레이아웃을 나타내는 도면이다. 도 26에 나타내는 바와 같이, Y방향으로 연장되어, 활성영역(92a-92j)이 형성된다. 활성영역 92a, 92e, 92f, 및 92j는 Y방향으로 연속적으로 연장되어 형성된다. 이들 활성영역(92a-92j)과 교차하도록, 폴리실리콘배선이 형성되어, MOS 트랜지스터의 게이트가 형성된다. 도 26에서는, 액세스 트랜지스터의 게이트전극이 되는 폴리실리콘배선(96a-96f)을 나타낸다.

이 도 26에 나타내는 바와 같이, 제1 금속배선까지의 레이아웃에 대해서는, 에지셀 및 더미셀은 동일하고, 그 경계영역에 대하여 경영대칭에 그 패터닝이 레이아웃되어 있다. 정규 메모리셀은 더미셀과 경영대칭의 패턴레이아웃을 가지고 있다. 따라서, 더미셀, 정규 메모리셀 및 에지셀의 활성영역 및 게이트전극의 형상은, 에지셀, 더미셀 및 정규 메모리셀에 대하여 전부 동일하다. 에지셀은 경계영역에 배치되어 있고, 패턴어긋남의 영향을 받아도, 더미셀 및 정규 메모리셀의 트랜지스터 특성은, 에지셀에 의해 패턴레이아웃의 규칙성이 유지되어 있으므로, 트랜지스터 특성을 균일화할 수 있다.

도 27은, 이 도 25에 나타내는 레이아웃의 제1 비어홀에서 제3 금속배선의 레이아웃을 나타내는 도면이다. 도 27에서, Y방향으로 연장되어, 제2 금속배선(94a-94j)이 형성된다. X방향에 따라 제3 금속배선 90a 및 90b가 형성된다. 이 제3 금속배선 90a는 그 양측의 제2 비어홀 91c 및 91a보다, 각각 에지셀 EC1 및 더미셀 DC0의 액세스 트랜지스터의 게이트에 접속된다.

제3 금속배선 90b는, 그 양측의 제2 비어홀 91d 및 91b에 의해, 에지셀 EC1 및 더미셀 DC1의 액세스 트랜지스터의 게이트에 접속된다. 제3 금속배선 90b는, 또한, 이 에지셀 및 더미셀의 경계영역에서, 제2 비어홀 91e를 통해 제2 금속배선94k에 접속된다.

이 제2 금속배선 94k는 제1 비어홀을 통해, 도 26에 나타내는 폴리실리콘배선 96t 및 96d에 접속된다. 에지셀은, 데이터 기억에는 이용되지 않고, 패턴의 규칙성을 유지하기 위해 설치될 뿐이다. 따라서, 제2 금속배선 94k에 의해, 2비트 또는 4비트의 더미셀을 하나의 워드선에 공통으로 접속해도, 데이터 기억동작에 대하여 아무런 영향을 미치게 하지 않는다. 또한 에지셀이 「용장셀」 대신에 사용되고 있고, 메모리셀 어레이의 면적증대를 억제할 수 있다.

더미셀과 정규 메모리셀의 경계영역에서는, 제2 비어홀 91a 및 91b에 의해, 각각 워드선 WL1 및 WL0이, 더미셀 DC0 및 DC1 각각의 액세스 트랜지스터의 게이트에 접속된다. 따라서, 이 정규 메모리셀은, 더미셀과 경영대칭인 레이아웃을 가지고 있으므로, 더미셀과 달리, 정규 메모리셀에서, 각 열에서, 정확히, 각 워드선마다 메모리셀을 선택할 수 있다.

또한, 에지셀 EC0 및 EC1에서는, 제2 금속배선(94a-94e)은 전부 접지전압 GND에 고정되어 있다. 따라서, 에지셀에서는 전원노드를 포함하는 내부노드는, 모두 접지전압레벨이고, 이 에지셀 EC0 및 EC1에서 패턴어긋남에 의해 채널누설전류가 생기는 것을 방지할 수 있어, 소비전류를 감소할 수 있다.

또한, 더미 비트선이 2개만 사용되는 경우에는, 하나의 메모리셀 어레이의 양측에 메모리셀 열 및 에지셀 열의 세트를 배치한다.

(실시예 9)

도 28은, 본 발명의 실시예 9에 따른 전압검출회로의 구성을 나타내는 도면이다. 도 28에서, 이 전압검출회로는, 더미 비트선(DBL0-DBL3) 각각에 대하여 설치되는 전위검지회로(100a-100d)를 포함한다. 이들 전위검지회로(100a-100d)는 동일구성을 가지고 있기 때문에, 도 28에서는, 전위검지회로 100a의 구성을 대표적으로나타낸다. 이 전압검출회로는, 따라서, 더미셀 열에서 대응한 워드선 선택시에 4비트의 더미셀이 동시에 선택상태로 구동된다.

전위검지회로 100a는, 더미 비트선 DBL0의 신호를 반전하여 출력신호 A를 생성하는 CMOS 인버터 IV와, 더미 비트선 DBL0과 접지노드와의 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 NQ2 및 NQ3을 포함한다. MOS 트랜지스터 NQ2의 게이트에는, CMOS 인버터 IV의 출력신호 ΦA가 주어진다. MOS 트랜지스터 NQ3의 게이트에는, 프리차지 지시신호 /PC가 주어진다.

이 프리차지 지시신호 /PC는, 먼저 도 9 등에서 설명한 더미 비트선 및 정규 비트선을 프리차지하는 프리차지 회로(26)를 활성화하는 신호 /PRG와 동일하다. 따라서, 프리차지 회로가 활성상태일 때에는, 프리차지 지시신호 /PC는 L레벨이며, MOS 트랜지스터 NQ3은 오프상태이다. 프리차지 회로가 비활성상태일 때에는 프리차지 지시신호 /PC는 H레벨이며, MOS 트랜지스터 NQ3은 온상태로 된다.

CMOS 인버터 IV는, 더미 비트선 DBL0의 전위에 따라 출력신호 ΦA를 H레벨로 구동하는 P채널 MOS 트랜지스터 PQ1과, 더미 비트선 DBL0의 전압레벨이 H레벨시에, 도통하여, 출력신호 ΦA를 L레벨로 설정하는 N채널 MOS 트랜지스터 NQ1을 포함한다.

이 CMOS 인버터 IV에서는, MOS 트랜지스터 PQ1의 채널폭을 작게 하여, MOS 트랜지스터 NQ1의 채널폭을 크게 한다. 이 N채널 MOS 트랜지스터 NQ1의 채널폭을 크게 함으로써, 더미셀 및 정규 메모리셀의 N채널 MOS 트랜지스터(드라이브 트랜지스터 및 액세스 트랜지스터)의 특성의 변동의 영향을 이 전위검지회로(100a-100b)에서 크게 나타나게 한다. MOS 트랜지스터 NQ2 및 NQ3은, 그 채널폭은 충분히 커지며, 출력신호 ΦA가 H레벨이 되면, 고속으로, 더미 비트선 DBL0을 방전한다.

전압검출회로는, 또한, 전위검지회로 100a 및 100b의 출력신호를 받는 2입력 NOR회로 102a와, 전위검지회로 100c 및 100b의 출력신호를 받는 2입력 NOR회로 102b와, NOR회로 102a 및 102b의 출력신호를 받아 판독신호 SE를 생성하는 NAND 회로 104를 포함한다.

더미 비트선(DBL0-DBL3)의 배치위치는, 전술한 실시예 6으로부터 8에서 나타낸 배치 중 어느 하나가 사용되어도 된다.

도 29는, 도 28에 나타내는 전압검출회로의 동작을 나타내는 신호파형도이다. 이하, 도 29를 참조하여, 이 도 28에 나타내는 전압검출회로의 동작에 대하여 설명한다.

도 29에서, 더미 비트선 DBL0의 전압레벨이 방전되는 경우의 동작파형이 일예로서 표시된다. 스탠바이상태에서 프리차지 지시신호 /PC는 L레벨이며, MOS 트랜지스터 NQ3은 오프상태이다. 더미 비트선(DBL0-DBL3)은, 각각 대응한 프리차지 회로의 프리차지 트랜지스터에 의해 전원전압레벨로 프리차지되어 있다.

메모리셀 선택동작이 행해져, 예를 들면 워드선 WL0이 선택상태로 구동되면, 더미 비트선 DBL0의 전압레벨이 프리차지 전압레벨로부터 저하한다. 이때에는 프리차지 지시신호 /PC는, H레벨로 있다.

더미 비트선 DBL0의 전압레벨의 저하에 따라, P채널 MOS 트랜지스터 PQ1의 컨덕턴스가 커지며, CMOS 인버터 IV의 출력신호 ΦA가 서서히 증가하여, CMOS 인버터 IV의 입력논리 임계치를 초과하면, 이 출력신호 ΦA가 급속히 H레벨로 상승된다. 이 출력신호 ΦA가 H레벨이 되면, MOS 트랜지스터 NQ2가 온상태로 된다. 이때 이미 프리차지 지시신호 /PC는, 워드선 선택시에 H레벨로 구동되어 있고, MOS 트랜지스터 NQ3은 온상태이다. 따라서 이 출력신호 ΦA가 H레벨이 되고, MOS 트랜지스터 NQ2가 포화영역에서 동작하면, 고속으로 더미 비트선 DBL0이, 이들 MOS 트랜지스터 NQ2 및 NQ3에 의해 방전되어, 그 전압레벨이 저하한다. 출력신호 ΦA가 H레벨이 되면, NOR회로 102a의 출력신호가 L레벨이 되고, 따라서 NAND회로 104가 출력하는 판독신호 SE가 H레벨이 된다.

MOS 트랜지스터 NQ2 및 NQ3을 배치하여, 출력신호 ΦA의 전압레벨이 상승했을 때에, 더미 비트선 DBL0을 접지전압레벨로 방전함으로써 이하의 이점을 얻을 수 있다. 즉, CMOS 인버터 IV가 과도영역에 있는 시간을 짧게 할 수 있고, 따라서 MOS 트랜지스터 PQ1 및 NQ1이 모두 온상태로 되는 기간을 짧게 할 수 있으며, 관통전류를 감소할 수 있어, 소비전류를 감소할 수 있다.

또한, 이 CMOS 인버터 IV의 입력논리 임계치는, 판독신호 SE의 활성화 타이밍에 따라 적당한 전압레벨로 설정되면 된다. MOS 트랜지스터 PQ1 구동력이 작아지는 경우에서도, 이들 MOS 트랜지스터 PQ1 및 NQ1의 임계치전압을 조정함으로써, 원하는 전압레벨로, 이 CMOS 인버터 IV의 입력논리 임계치를 설정할 수 있다.

또한, 1개의 더미 비트선이 2비트의 더미셀로 구동되는 경우에는, 2개의 더미 비트선이 사용될 뿐이다. 따라서, 이 경우에는, 예를 들면 더미 비트선 DBL0 및 DBL1에 대하여 설치되는 전위검지회로 100a 및 100b의 출력신호를 받는 AND회로(NAND 게이트와 인버터와의 직렬체로 등가인 복합게이트)를 배치한다.

이상과 같이, 본 발명의 실시예 9에 따르면, 더미 비트선 전위를, 검출하는 CMOS 인버터의 출력신호에 따라 대응한 더미 비트선을 접지전압레벨로 구동하도록 구성하고 있고, 더미 비트선의 전위에 의해, 이 전압검출회로의 CMOS 인버터에서 관통전류가 흐르는 기간을 제한할 수 있고, 따라서 소비전류를 감소할 수 있다.

(실시예 10)

도 30은, 본 발명의 실시예 10에 따른 전압검출회로의 구성을 나타내는 도면이다. 도 30에서, 전압검출회로는, 더미 비트선(DBL0-DBL3) 각각에 대응하여 설치되고, 각각이, 대응한 더미 비트선(DBL0-DBL3) 상의 전압을 게이트에 받는 P채널 MOS 트랜지스터(PQ2-PQ5)를 포함한다. 이들 MOS 트랜지스터(PQ2-PQ5)의 드레인은, 공통으로 노드 NDD에 접속되고, 각각의 소스에는, 전원전압이 공급된다.

전압검출회로는, 또한, 프리차지 지시신호 PC에 응답하여 도통하고, 도통시노드 NDD를 접지전압레벨로 프리차지하는 N채널 MOS 트랜지스터 NQ4와, 노드 NDD의 전위를 반전하는 인버터 IV1과, 인버터 IV1의 출력신호가 L레벨시 도통하고, 도통시 노드 NDD를 전원전압레벨로 래치하는 P채널 MOS 트랜지스터 PQ6과, 인버터 IV1의 출력신호를 반전하여 판독신호 SE를 생성하는 인버터 IV2를 포함한다. MOS 트랜지스터 PQ6의 전류구동력은 충분히 커진다.

프리차지 지시신호 PC는, 더미 비트선 DBL0-DBL3 및 정규 비트선 BL 및 BLB를 전원전압레벨로 프리차지하는 프리차지 회로의 활성화시, H레벨로 설정된다. 따라서, 내부노드 NDD는, 스탠바이 상태일 때, 접지전압레벨로 프리차지된다.

도 31은, 도 30에 나타내는 전압검출회로의 동작을 나타내는 신호파형도이다. 도 31을 참조하여, 더미 비트선 DBL0이 방전되는 경우의 동작을 일예로서, 이 도 30에 나타내는 전압검출회로의 동작에 대하여 설명한다.

스탠바이 상태시에는, 더미 비트선(DBL0-DBL3)은, 모두 전원전압레벨로 프리차지되어 있고, MOS 트랜지스터(PQ2-PQ5)는 오프상태로 있다. 프리차지 지시신호 PC는 H레벨이므로, MOS 트랜지스터 NQ4가 온상태이며, 노드 NDD는 접지전압레벨로 유지된다.

메모리 선택지시가 주어져, 워드선이 선택되고, 예를 들면 워드선 WL0이 선택상태로 구동되면, 더미 비트선 DBL0의 전압레벨이 더미셀에 의해 저하한다. 이 더미 비트선 DBL0의 전압레벨이 저하하고, MOS 트랜지스터 PQ2의 소스-게이트 사이전압이, MOS 트랜지스터 PQ2의 임계치전압의 절대치보다도 커지면, MOS 트랜지스터 PQ2가 도통하여, 노드 NDD로 전류를 공급한다.

이 메모리셀 선택동작 개시시에 있어서는, 프리차지 지시신호 PC는, L레벨이며, MOS 트랜지스터 NQ4는 오프상태로 있다. 노드 NDD의 전압레벨이, MOS 트랜지스터 PQ2의 충전동작에 의해 상승하여, 인버터 IV1의 입력논리 임계치를 초과하면, 인버터 IV1의 출력신호가 L레벨이 되고, 따라서 MOS 트랜지스터 PQ6이 도통하여, 노드 NDD의 전압레벨을 고속으로 전원전압레벨로까지 풀업한다. 한편, 인버터 IV2가, 이 인버터 IV1의 출력신호를 반전하여, 판독신호 SE를 H레벨로 구동한다.

인버터 IV1은, 노드 NDD의 전압레벨의 반전증폭기능을 가지고 있고, 이 노드NDD의 전압레벨에 따라, MOS 트랜지스터 PQ6의 온/오프를 제어한다. 따라서, 이 인버터 IV1에서 관통전류가 흐르는 기간을 짧게 할 수 있어, 소비전류를 감소할 수 있다.

또한, 더미 비트선 DBL0은, MOS 트랜지스터 PQ2의 게이트에 접속되어 있다. 따라서, 이 더미 비트선 DBL0은 더미셀에 의해 구동될 뿐이며, 접지전압레벨까지는 방전되지 않는다. 따라서, 이 더미 비트선 DBL0의 충방전에 요하는 소비전력을 감소할 수 있다. 이것은, 다른 더미 비트선 DBL1-DBL3의 전압레벨이 저하하는 경우도 동일하다.

따라서, 이 도 30에 나타내는 전압검출회로를 이용함으로써, 판독타이밍을 설정하기 위한 회로의 소비전류의 증대를 억제하여, 정확히 내부에서의 센스앰프 활성화 타이밍 및 워드선 비활성화 타이밍 및 프리차지 동작활성화 타이밍을 결정할 수 있다.

또한, 도 30에 나타내는 구성에서도, 더미 비트선이 2개 사용되는 경우에는, 각각의 더미 비트선에 대응하여, P채널 MOS 트랜지스터가 배치된다.

또한, 이 도 30에 나타내는 전압검출회로에서, MOS 트랜지스터 PQ2-PQ5 대신에, N채널 MOS 트랜지스터를 사용하여, 노드 NDD를, 전원전압레벨로 프리차지하는 구성이 사용되어도 된다. 이 경우에는, MOS 트랜지스터 PQ6의 N채널 MOS 트랜지스터로 치환된다. 또한, 인버터 IV2는 불필요하게 된다.

(다른 적용예)

전술한 실시예에서는, SRAM이, 반도체 기억장치로서 사용되고 있다. 그러나, 플래시 메모리와 같이, 비트선을 흐르는 전류를 검출하여 데이터의 판독을 행하는 불휘발성반도체 기억장치에 있어서도, 이 내부에서의 센스앰프의 활성화 타이밍을 설정하는 경우, 더미 비트선을 사용함으로써, 정확하게 결정할 수 있다. 이 불휘발성 반도체 기억장치의 경우에는, 간단히 더미셀로서, 데이터를 기억하는 정규의 불휘발성 메모리셀과 동일구조의 불휘발성 메모리셀을 이용한다. 워드선을 금속배선으로 구성하고, 불휘발성 메모리셀의 컨트롤 게이트를 폴리실리콘으로 구성하며, 이 금속배선과 폴리실리콘 컨트롤 게이트와의 접속을, 더미셀에 있어서는, 정규의 메모리셀과 다르게 한다.

이상과 같이, 본 발명에 따르면, 더미셀을, 정규 메모리셀과 행방향으로 정렬하여 배치하고, 더미 비트선을 복수의 더미셀로 구동하고 있고, 어레이 구성에 관계 없이, 고속으로 더미 비트선의 전압을 변화시켜, 센스앰프 활성화의 타이밍을 나타내는 신호를 생성할 수 있다.

즉, 정규 메모리셀의 행 각각 대응하여 배치되는 복수의 워드선에 대하여, 복수열의 더미셀의 각 열에서 복수의 더미셀을 동일워드선에 접속하도록 구성함으로써, 더미 비트선 및 정규 비트선의 부하를 동일하게 하여, 더미 비트선을 정규 비트선보다도 고속으로 그 전압레벨을 변화시킬 수 있다. 이것에 의해, 어레이 구성의 변화에 상관없고, 또한 메모리셀 트랜지스터 특성의 변동에 상관없이, 정확한, 내부판독 타이밍을 설정하는 신호를 생성할 수 있다.

또한, 더미셀을 정규 메모리셀과 행방향에 대하여 정렬하여 배치함으로써, 용이하게 더미 비트선 및 정규 비트선의 부하를 동일하게 할 수 있고, 또한, 더미셀을, 정규 메모리셀과 동일워드선으로 선택함으로써, 이 더미 비트선 및 정규 비트선의 전압변화 개시타이밍을 동일하게 할 수 있어, 정확히, 내부판독 타이밍을 설정할 수 있다.

또한, 더미 비트선과 정규 비트선의 부하용량을 실질적으로 동일하게 설정함으로써, 복수의 더미셀로 더미 비트선을 구동함으로써, 하나의 워드선에 접속되는 정규 메모리셀의 수에 상관없이, 항상 더미 비트선의 전압변화를 정규 비트선보다도 빠르게 할 수 있고, 내부동작의 타이밍의 마진을 크게 할 수 있어, 내부동작 타이밍을 최적화할 수 있다.

또한, 더미셀과 정규 메모리셀을 동일한 레이아웃으로 형성함으로써, 동일패턴을 반복하고 배치하여 정규 메모리셀 및 더미셀을 배치할 수 있고, 레이아웃이 용이하게 된다. 또한, 더미셀 및 정규 메모리셀의 트랜지스터 특성을 동일하다고 할 수 있으며, 또한 이들 더미셀 및 정규 메모리셀의 제조파라미터의 변동에 기인하는 트랜지스터 특성의 변동을 동일하게 설정할 수 있어, 파라미터의 변동에 대한 마진을 크게 할 수 있다. 또한, 더미 비트선 및 정규 비트선의 부하를 동일하게 설정할 수 있다.

또한, 더미 비트선의 워드선 선택시의 전압변화속도를, 정규 비트선의 전압변화속도보다도 크게 설정함으로써, 빠른 타이밍으로, 메모리셀 선택이 행해진 타이밍을 확정할 수 있고, 내부동작 개시를 위한 마진을 크게 할 수 있어, 내부동작 개시타이밍의 최적화를 행할 수 있다.

또한, 더미셀을 메모리셀 어레이의 한쪽 끝에 서로 인접하여 복수열로 배치함으로써, 메모리셀 어레이 중앙부에서 더미셀을 배치하는 경우의 용장셀이 불필요 하게 되어, 메모리셀 어레이 면적의 증대를 억제할 수 있다.

또한, 이 메모리셀 어레이의 행 디코드회로에 가까운 단부에 더미셀 열을 배치함으로써, 빠른 타이밍으로 더미 비트선을 구동할 수 있다.

또한, 더미셀 열을 메모리셀 어레이에 분산되어 배치함으로써, 정규 메모리셀의 어레이 내에 용장셀을 설치할 필요가 없고, 더미셀 열의 단부에 있어서 정규 메모리셀의 레이아웃에 영향을 미치게 하지 않고 더미셀을 배치할 수 있다.

또한 이 메모리셀 어레이의 양단에 각각 배치함으로써, 용이하게, 정규 메모리셀의 레이아웃패턴의 규칙성을 흐트러지지 않게 더미셀 열을 배치할 수 있다.

또한, 더미 비트선의 전위를 검출하는 전위검출회로와, 이 전위검출회로의 출력신호에 따라 센스앰프 활성화 신호를 생성하는 회로를 설치함으로써, 데이터 판독시, 빠른 타이밍으로 전위검출회로의 출력신호를 확정상태로 할 수 있고, 센스앰프 활성화 신호의 활성화 타이밍을 최적화할 수 있다.

또한, 이 센스앰프를, 정규 비트선과 열선택 게이트를 통해 결합되어 전위를 차동적으로 증폭하여 출력하는 회로로 구성함으로써, 열선택 후, 최적 타이밍으로 센스앰프의 활성화를 행할 수 있다.

또한, 더미셀 열에 인접하여 정규 메모리셀과 동일한 레이아웃을 갖는 에지셀 열을 배치함으로써, 더미셀 및 정규 메모리셀의 레이아웃패턴의 규칙성을 손상하지 않고 더미셀 및 정규 메모리셀을 배치할 수 있어, 더미셀과 정규 메모리셀의 트랜지스터 특성을 균일화할 수 있다. 또한, 이 에지셀 열을 이용함으로써, 더미셀 배치를 위한 용장셀이 불필요하게 되어, 정규 메모리셀 어레이의 면적증대를 억제할 수 있다.

또한, 에지셀의 내부노드전위를 접지전압레벨로 고정함으로써, 에지셀에 있어서 패턴어긋남이 생겨도 누설전류가 흐르는 것을 방지할 수 있어, 소비전류를 감소할 수 있다.

또한, 에지 비트선을 접지전압레벨로 고정함으로써, 에지 비트선과 전원선 또는 접지선이 단락해도 누설전류가 흐르는 것을 방지할 수 있고, 수율을 개선할 수 있어, 소비전류를 감소할 수 있다.

또한, 이 메모리셀 어레이는, 행 디코드회로의 양측에 배치되는 구성의 경우, 더미셀 열을, 메모리셀 어레이 각각에 있어서 행 디코드회로에 가까운 단부에 배치함으로써, 빠른 타이밍으로, 더미 비트선을 구동할 수 있어, 내부동작 타이밍의 확정타이밍을 빠르게 할 수 있다.

또한, 더미셀을, 열방향에서 소정수의 더미셀의 액세스 트랜지스터의 게이트를 상호 접속함으로써, 용이하게, 하나의 워드선에 대하여 복수의 더미셀을, 그 레이아웃의 규칙성을 손상하지 않고, 접속할 수 있다.

전위검출회로를, 고입력 임피던스를 통해 대응한 더미 비트선에 결합하는 구성으로 함으로써, 더미 비트선의 전위에 악영향을 미치게 하지 않고 정확히, 더미비트선의 전위의 판정을 행할 수 있다.

또한, 이 전위검출회로를, 대응한 더미 비트선의 전위를 받는 CMOS 인버터와, 이 CMOS 인버터의 출력신호에 따라 대응한 더미 비트선을 소정전압레벨로 구동하는 회로로 구성함으로써, 더미 비트선 전위변화시, 더미 비트선이, 중간전압레벨로 체재하는 기간을 짧게 할 수 있고, 따라서 CMOS 인버터의 관통전류를 감소할 수 있다.

또한, 이 전위검출회로를, 각각이, 더미 비트선에 게이트가 접속되는 MOS 트랜지스터와, 이 내부노드를 제1 전압레벨로 구동하는 프리차지 트랜지스터와 이 내부노드의 전위에 응답하여 센스앰프 활성화 신호를 활성화하여 또한 래치하는 래치앰프로 구성함으로써, 더미 비트선의 전압레벨을 소정전압레벨까지 방전하지 않고, 더미 비트선의 충방전에 요하는 전력을 감소할 수 있다. 또한, 이 래치앰프를 이용함으로써, 내부노드가 중간전압레벨로 멈추는 시간을 짧게 할 수 있어, 래치앰프의 관통전류를 감소할 수 있다.

또한, 이 센스활성화 회로는, 전위검출회로의 적어도 1개의 전위검출회로의 출력신호에 따라 센스앰프 활성화 신호를 활성화함으로써, 하나의 워드선 선택시 정확하게, 센스앰프 활성화 신호를 활성화할 수 있다.

Claims (3)

1. 행렬형으로 배열되는 복수의 정규 메모리셀,

   복수열로 배치되는 복수의 더미셀,

   상기 더미셀 열에 대응하여 배치되고, 각각에 대응한 열의 더미셀이 접속되는 복수의 더미 비트선, 및

   상기 정규 메모리셀 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속되는 복수의 워드선을 구비하며, 각 상기 워드선에 대해서는, 상기 복수열의 더미셀의 각 열에서 복수의 더미셀이 접속된 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서,

   각 상기 더미 비트선에 대응하여 배치되고, 각각이 대응한 더미 비트선의 전위를 검출하는 전위검출회로,

   상기 전위검출회로의 출력신호에 응답하여 센스앰프 활성화 신호를 생성하는 센스활성화 회로, 및

   상기 센스앰프 활성화 신호에 응답하여 활성화되어, 선택된 정규 메모리셀의 데이터를 증폭하는 센스앰프를 더 구비한 것을 특징으로 하는 반도체 기억장치.
3. 제 2 항에 있어서,

   상기 전위검출회로는, 각 상기 더미 비트선에 대응하여 설치되고, 대응한 더미 비트선에 고입력 임피던스를 통해 결합되어, 동작모드 지시신호에 응답하여 활성화되고, 활성화시에, 대응한 더미 비트선의 전위를 증폭하여 출력하는 게이트회로를 구비한 것을 특징으로 하는 반도체 기억장치.