JP2006164399A - 半導体記憶装置 - Google Patents

Abstract

【課題】 製造誤差等によるメモリセルの特性のバラツキによらずに全てのメモリセルに対して書き込みを保証でき、かつ、書き込み処理時間および消費電力を抑制できる半導体記憶装置を提供する。
【解決手段】 メモリセル１とダミーメモリセル１ａへの書き込み処理は、ライトアンプ制御信号ＷＡＥに基づいて制御される。書き込み処理の終了タイミングは、ダミーメモリセル１ａの記憶状態を示す書き込み完了信号ＷＲＳＴに基づいて決まる。ダミーメモリセル１ａの書き込み所要時間が、メモリセル１への書き込み所要時間の最大値以上になるように、ダミーメモリセル１ａやその周辺回路を設計する。例えば、メモリセル１とダミーメモリセル１ａに含まれるトランジスタの特性を互いに異ならせたり、ライトアンプの特性を異ならせたり、ビット線対｛ＢＬ、／ＢＬ｝とダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を異ならせたりする。
【選択図】 図１

Description

本発明は、ダミーメモリセルを備えた半導体記憶装置に関する。

半導体記憶装置は、一般に、メモリセルがマトリクス状に配置されてなるメモリセルアレイ部とその周辺回路とを備えている。また、従来から、メモリセルと同じ特性のダミーメモリセルを、メモリセルアレイ部の横に、情報の記憶以外の目的で設けた半導体記憶装置も提案されている。

ダミーメモリセルは、センスアンプ制御信号の生成など、読み出し処理時のタイミング制御のために設けられることが多い（例えば、特許文献１および２参照）。また、ダミーメモリセルを、書き込み処理時のタイミング制御のために設けることも少ないながら提案されている（例えば、特許文献３参照）。特許文献３には、メモリセルアレイ部やその周辺回路でなる情報記憶部とは別に、ダミーライトアンプ、ダミーメモリセル、および、ディレイコントロール回路等を有するタイミング補償部を備えた半導体記憶装置が開示されている。

メモリセルと同じ特性を有し、メモリセルと同じ信号に同期して動作するダミーメモリセルへの書き込みに要する時間（以下、「書き込み所要時間」という。）は、メモリセルへの書き込み所要時間とほぼ同じである。よって、このことを利用して、特許文献３に記載の半導体記憶装置では、書き込み制御信号を、ダミーメモリセルから出力された信号を用いて生成している。より具体的には、ダミーメモリセルへの書き込みが完了するタイミングに基づいて、書き込み制御信号のパルスの立ち下がりタイミング、ひいては書き込み処理の終了タイミングが決められている。メモリセルおよびダミーメモリセルへの書き込み処理は、この書き込み制御信号に基づいて行われる。
特開２００２−３６７３７７号公報（図１） 特開平１１−９６７６８号公報 特開平９−１４７５７４号公報（図５）

ところで、メモリセルを構成する各トランジスタ等の電源電圧依存性や温度特性や製造誤差により、メモリセルの特性にはばらつきがあるため、書き込み所要時間はメモリセルによってばらつく。したがって、いずれのメモリセルにも確実に書き込みが行われるように、メモリセルへの書き込み処理時間は長めに設定される。例えば特許文献３に記載の半導体記憶装置では、ダミーメモリセルへの書き込みが終了したことを示す信号をディレイコントロール回路で所定時間遅らせた信号によって、書き込み処理終了タイミングを決めている。

しかしながら、書き込み処理時間が長すぎると、高速書き込みに対するユーザの要請に反することになり、また、メモリセルからビット線対への充放電電流が増加して半導体記憶装置の消費電力が増大するという不利益が生じることになる。また、逆に、書き込み処理時間が短すぎると、データの書き込みが確実に行われないおそれもある。

それ故に、本発明は、製造誤差等によるメモリセルの特性のバラツキによらず適当な書き込みタイミングで書き込み制御を行う半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、ダミーメモリセルを用いてメモリセルに対する書き込み処理の終了タイミングを決める半導体記憶装置であって、複数のメモリセルと、ダミーメモリセルと、ダミーメモリセルが所定の記憶状態になると書き込み完了信号を出力する書き込み状態検知部と、書き込み完了信号に基づき動作する書き込み処理部とを備え、ダミーメモリセルが要する書き込み時間が、メモリセルが要する書き込み時間の最大値以上であることを特徴とする。

本発明の局面によれば、ダミーメモリセルは、メモリセルを構成するトランジスタに対応したトランジスタを、メモリセルを構成するトランジスタと同じように接続することによって構成されており、ダミーメモリセルに含まれる少なくとも１つのトランジスタの特性が、メモリセルに含まれて当該トランジスタに対応したトランジスタの特性と異なっていてもよい。

より具体的には、ダミーメモリセルに含まれる少なくとも１つのトランジスタのゲート長が、メモリセルに含まれて当該トランジスタに対応したトランジスタのゲート長と異なっていてもよい。

また、ダミーメモリセルに含まれる少なくとも１個のトランジスタのゲート幅が、メモリセルに含まれて当該トランジスタに対応したトランジスタのゲート幅と異なっていてもよい。

また、ダミーメモリセルに含まれるトランジスタの少なくとも２つは対称な位置に配置されており、対称な位置に配置されたトランジスタ同士のゲート長が、少なくとも一つの対において互いに異なっていてもよい。

また、ダミーメモリセルに含まれるトランジスタの少なくとも２つは対称な位置に配置されており、対称な位置に配置されたトランジスタ同士のゲート幅が、少なくとも一つの対において互いに異なっていてもよい。

本発明のさらに別の局面によれば、ダミーメモリセルは、メモリセルを構成するトランジスタに対応したトランジスタを、メモリセルを構成するトランジスタと同じように接続することによって構成されており、ダミーメモリセルが備える所定のノードの負荷が、メモリセルが備える所定のノードに対応したノードの負荷よりも大きくなっていてもよい。

本発明のさらに別の局面によれば、ダミーメモリセルに接続されるダミービット線の負荷が、メモリセルに接続されるビット線の負荷よりも大きくなっていてもよい。

本発明のさらに別の局面によれば、書き込み処理部は、メモリセルに接続されるビット線対への印加電圧を制御するライトアンプと、ダミーメモリセルに接続されるダミービット線対への印加電圧を制御するダミーライトアンプとを備え、ダミーライトアンプの能力が、ライトアンプの能力よりも劣っていてもよい。

本発明に係る半導体装置は、すべてのメモリセルに対して書き込みを保証し、かつ、最適なパルス幅を有する書き込み制御信号を生成することができる。つまり、本発明に係る半導体装置によれば、メモリセルへの書き込みが完了するよりも前に書き込み処理が終了してしまうことがなく、また、書き込み処理時間が必要以上に長くなり過ぎることもない。本発明に係る半導体記憶装置を用いれば、高速書き込みでかつ低消費電力な半導体記憶装置を実現することができる。

図１は、本発明の実施形態に係る半導体記憶装置の一部構成図である。図１に示す半導体記憶装置は、メモリセル１、ダミーメモリセル１ａ〜１ｃ、プリチャージ回路部２、ライトアンプ３、ダミーライトアンプ３ａ、書き込み状態検知部６、およびライトアンプ制御部７を備えている。

メモリセル１は、ロウ方向に配線されたワード線ＷＬｎ（ｎは１以上の整数）と、カラム方向に配線されたビット線対｛ＢＬｍ、／ＢＬｍ｝（ｍは１以上の整数）との交点に１つづつ配置される。マトリクス状に配置されたメモリセル１は、情報を記憶するメモリアレイ部を構成する。ダミーメモリセル１ａ〜１ｃは、メモリアレイ部の外周に配置される。このうち、ダミーメモリセル１ａは、ダミーワード線ＤＷＬとダミービット線対｛ＤＢＬ、／ＤＢＬ｝との交点に配置される。ダミーメモリセル１ａは、情報を記憶するためではなく、メモリセル１への書き込み処理時間を決めるタイミング補償部の一部として設けられている。なお、各メモリセル１およびダミーメモリセル１ａ〜１ｃは、１ビットのディジタルデータ（１または０のいずれか）を記憶可能な構造を有するセルである。

ダミーメモリセル１ｂは、ダミーワード線ＤＷＬとビット線対｛ＢＬｍ、／ＢＬｍ｝との交点に配置される。ダミーメモリセル１ｃは、ワード線ＷＬｎとダミービット線対｛ＤＢＬ、／ＤＢＬ｝との交点に配置される。ダミーメモリセル１ｂおよび１ｃは、メモリセル１と同じ回路構成のセルである。

ただし、ダミーメモリセル１ｂは、メモリセル１とは異なり、ビット線対｛ＢＬｍ、／ＢＬｍ｝に接続されていない。これは、ダミーメモリセル１ｂが、ダミーワード線ＤＷＬの負荷を１本のワード線ＷＬｎの負荷と等しくするために設けられているためである。なお、ここでいうワード線の負荷には、ワード線ＷＬの配線抵抗および配線容量成分、並びにワード線ＷＬに接続されるトランジスタの容量成分などが含まれる。

また、ダミーメモリセル１ｃは、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を、ビット線対｛ＢＬｍ、／ＢＬｍ｝の負荷と等しくするために設けられている。したがって、ダミーメモリセル１ｃは、ワード線ＷＬに接続されておらず、ワード線入力は接地されている。ここでいうビット線対｛ＢＬ、／ＢＬ｝の負荷には、ビット線対｛ＢＬｍ、／ＢＬｍ｝の配線抵抗および配線容量成分、並びにビット線対｛ＢＬｍ、／ＢＬｍ｝に接続されるトランジスタの容量成分などが含まれる。

図１に示すように、ダミーメモリセル１ａは配線８ａおよび８ｂによって書き込み状態検知部６と電気的に接続されている。書き込み状態検知部６は、ダミーメモリセル１ａの記憶状態（ダミーメモリセル１ａへの書き込み状態）に応じた電圧レベルの書き込み完了信号ＷＲＳＴを出力する。

ライトアンプ制御部７は、メモリセル１およびダミーメモリセル１ａへの書き込み制御信号であるライトアンプ制御信号ＷＡＥを生成する。ライトアンプ制御信号ＷＡＥが示す書き込み処理開始タイミングは、ライトイネーブル信号ＷＥＮの変化に基づいて決まり、書き込み処理終了タイミングは、書き込み完了信号ＷＲＳＴの変化に基づいて決まる。

ビット線対｛ＢＬｍ、／ＢＬｍ｝の電圧制御回路であるライトアンプ３には、ライトアンプ制御信号ＷＡＥと、ビット線対｛ＢＬｍ、／ＢＬｍ｝の選択状態を制御するカラム選択信号ＣＡｍと、メモリセル１に書き込むデータＩＮｍとが入力される。カラム選択信号ＣＡｍによって選択状態になったカラムに含まれ、かつ、選択状態にあるワード線ＷＬに接続されているメモリセル１には、ライトアンプ制御信号ＷＡＥが示す書き込み処理開始タイミングで、データＩＮｍの書き込みが開始される。

一方、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝の電圧制御回路であるダミーライトアンプ３ａには、ライトアンプ制御信号ＷＡＥと、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝の選択状態を制御するためのダミーカラム選択信号ＤＣＡと、ダミーメモリセル１ａに書き込むデータＤＩＮとが入力される。ダミーカラム選択信号ＤＣＡによって選択状態になり、かつ、ダミーワード線ＤＷＬが選択状態になったときに、メモリセル１ａには、ライトアンプ制御信号ＷＡＥが示す書き込み処理開始タイミングで、ダミーデータＤＩＮの書き込み処理が開始される。

いずれかのメモリセル１に書き込み処理が行われるときには必ず、ダミーメモリセル１ａにも書き込み処理が行われる。書き込み状態検知部６は、ダミーメモリセル１ａへの書き込みが完了したこと（ダミーメモリセル１ａがダミーデータＤＩＮを記憶したこと）を検知すると、書き込み完了を示す書き込み完了信号ＷＲＳＴを出力する。

ライトアンプ制御部７は、ダミーメモリセル１ａへの書き込みが完了したことを示す書き込み完了信号ＷＲＳＴに応じて、ライトアンプ３およびダミーライトアンプ３ａを非活性状態にするライトアンプ制御信号ＷＡＥを出力する。また、これと同期してワード線の電圧レベルも制御されて、ワード線が非選択状態になる。これによって、１つのメモリセル１およびダミーメモリセル１ａへの１回の書き込み処理が終了する。

メモリセル１およびダミーメモリセル１ａへの書き込み処理が終了すると、次の書き込み処理が開始されるまでの間、プリチャージ回路部２が活性状態になるように、ビット線プリチャージ配線ＰＣＧＬの電圧レベルが制御される。そして、ビット線対｛ＢＬｍ、／ＢＬｍ｝およびダミービット線対｛ＤＢＬ、／ＤＢＬ｝のプリチャージが終わると、メモリセル１およびダミーメモリセル１ａへの次の書き込み処理が開始される。

前述のように、ダミーメモリセル１ａとメモリセル１とは同じ回路を備え、ダミーワード線ＤＷＬとワード線ＷＬｎ、および、ダミービット線対｛ＤＢＬ、／ＤＢＬ｝とビット線対｛ＢＬｍ、／ＢＬｍ｝の負荷は等しいため、メモリセル１とダミーメモリセル１ａとの書き込み条件は同じである。したがって、メモリセル１とダミーメモリセル１ａとが同じ特性を有していれば、メモリセル１の書き込み完了タイミングと、ダミーメモリセル１ａの書き込み完了タイミングはほぼ一致することになる。

ただし、製造誤差等によってメモリセル１およびダミーメモリセル１ａを構成するトランジスタ等の特性は完全に均一ではないために、メモリセル１およびダミーメモリセル１ａを同様に設計して製造したとしても、各メモリセル１およびダミーメモリセル１ａの特性にはバラツキが生じてしまう。したがって、本実施形態に係る半導体記憶装置は、例えば以下に説明するように、ダミーメモリセル１ａへの書き込み所要時間がメモリセル１への書き込み所要時間よりも長くなるように設計することによって、この問題を解決している。

図２および図３は、それぞれ、メモリセル１およびダミーメモリセル１ａの回路図の一例を示している。また、図４および図５は、図２および図３の回路図で表されるメモリセル１およびダミーメモリセル１ａのレイアウト構成の一例を示している。図２および図３並びに図４および図５に示すように、メモリセル１とダミーメモリセル１ａとにおける能動素子（トランジスタＱ１〜Ｑ６およびＤＱ１〜ＤＱ６）の配置は同じになっている。そして、ダミーメモリセル１ａは、メモリセルを構成するトランジスタＱ１〜Ｑ６に対応したトランジスタＤＱ１〜ＤＱ６が、トランジスタＱ１〜Ｑ６と同じように接続されることによって構成されている。

メモリセル１は、図２および図４に示すように、ロードトランジスタＱ６とドライブトランジスタＱ４とで構成された第１のインバータ１１と、ロードトランジスタＱ５とドライブトランジスタＱ３とで構成された第２のインバータ１２と、アクセストランジスタＱ１およびＱ２を備えている。第１のインバータ１１と第２のインバータ１２は、記憶保持ノードＳ１およびＳ２（以下、単にノードＳ１およびＳ２と呼ぶ。）で接続されることによってラッチ回路を構成している。

ダミーメモリセル１ａは、図３および図５に示すように、ロードトランジスタＤＱ６とドライブトランジスタＤＱ４とで構成された第１のインバータ２１と、ロードトランジスタＤＱ５とドライブトランジスタＤＱ３とで構成された第２のインバータ２２と、アクセストランジスタＤＱ１およびＤＱ２を備えている。第１のインバータ２１と第２のインバータ２２は、記憶保持ノードＤＳ１およびＤＳ２（以下、単にノードＤＳ１およびＤＳ２と呼ぶ。）で接続されることによってラッチ回路を構成している。

メモリセル１において、同種のトランジスタ（アクセストランジスタＱ１とＱ２、ロードトランジスタＱ５とＱ６、およびドライブトランジスタＱ３とＱ４）は、製造誤差等を無視すれば、各部が同じサイズに形成された同じ性能のトランジスタである。そして同種のトランジスタは、図４のＸ軸とＹ軸との交点Ｏに対して対称に配置されおり、その形状も対称になっている。

一方、ダミーメモリセル１ａが含むトランジスタＤＱ１〜ＤＱ６のうち少なくとも一つのものは、メモリセル１における対応したトランジスタＱ１〜Ｑ６と特性が異なっている。ここで、ダミーメモリセル１ａのアクセストランジスタＤＱ１に対応したメモリセル１のトランジスタとは、アクセストランジスタＱ１のことである。

図５に示すように、ダミーメモリセル１ａにおいて、Ｘ軸とＹ軸との交点Ｏに対して対称な位置に配置されたトランジスタ（同種のトランジスタ）同士のゲート幅やゲート長が一部で異なっている。よって、Ｘ軸とＹ軸との交点Ｏに対して対称な位置に配置されたトランジスタの形状は、一部で非対称になっている。このような形状の非対称性は、ダミーメモリセル１ａよりもメモリセル１への書き込み所要時間の方が長くなるように、ダミーメモリセル１ａを設計していることに起因している。

図５に示すトランジスタＤＱ１〜ＤＱ６の各部のサイズと、図４に示すトランジスタＱ１〜Ｑ６の各部のサイズとの関係の一例を次式（１）〜（６）に示す。
ＤＷ１（＝ＤＷ２）＜Ｗ１（＝Ｗ２） …（１）
ＤＬ１（＝ＤＬ２）＞Ｌ１（＝Ｌ２） …（２）
ＤＷ４（＝Ｗ３＝Ｗ４）＜ＤＷ３ …（３）
ＤＬ４（＝Ｌ３＝Ｌ４）＞ＤＬ３ …（４）
ＤＷ６＞ＤＷ５（＝Ｗ５＝Ｗ６） …（５）
ＤＬ６＜ＤＬ５（＝Ｌ５＝Ｌ６） …（６）
ここで、ダミーメモリセル１ａに含まれるトランジスタＤＱｉ（ｉは１以上６以下の整数）のゲート長をＤＬｉ、ゲート幅をＤＷｉとし、メモリセル１に含まれるトランジスタＱｉのゲート長をＬｉ、ゲート幅をＷｉとしている。

なお、各トランジスタＱ１〜Ｑ６およびＤＱ１〜ＤＱ６のこれら以外の条件（基板上の各領域の不純物濃度や各領域の構造等）は同じである。よって、ゲート長、および／または、ゲート幅が異なるトランジスタ同士の特性は異なっている。ダミーメモリセル１ａに含まれるトランジスタＤＱ１〜ＤＱ６の特性が、メモリセル１に含まれる対応したトランジスタＤＱ１〜ＤＱ６の特性と異なっていれば、その他の書き込み条件が同じであっても、ダミーメモリセル１ａおよびメモリセル１の書き込み所要時間が異なる。

ダミーメモリセル１ａの書き込み所要時間と、メモリセル１の書き込み所要時間との差をどの程度にすればよいかは、計算機による回路シミュレーションを利用して求めればよい。ここで回路シミュレーションとは、製造誤差等によるトランジスタサイズの誤差分布等やメモリセルの書き込み所要時間のバラツキを求めることができるシミュレーションのことをいう。そして、ダミーメモリセル１ａの書き込み所要時間が、メモリセル１の書き込み所要時間の最大値（以下、「最長書き込み所要時間」という。）と同じか、微少時間だけ長くなるようにダミーメモリセル１ａを設計すればよい。そうすれば、いずれのメモリセル１にも確実に書き込みができ、かつ、半導体記憶装置の消費電力を抑制することができる。

以下では、本実施形態に係る半導体記憶装置の各構成要素のより具体的な回路構成を、図６〜図１０に例示して、メモリセル１への具体的な書き込み処理手順を説明する。なお、文中においてトランジスタの「ＯＮ状態」とは、ゲート電極に所定の電圧が印加されることによってソース−ドレイン電極間が導通していることをいい、「ＯＦＦ状態」とは、ゲート電極に所定の電圧が印加されていないためにソース−ドレイン電極間が導通していないことをいう。

図６は、ダミーメモリセル１ａに接続された書き込み状態検知部６の回路図の一例を示している。書き込み状態検知部６は、ダミーメモリセル１ａへの書き込み状態（ノードＤＳ１およびＤＳ２の電圧レベル）に応じた電圧レベルの書き込み完了信号ＷＲＳＴを出力する役割と、ダミーメモリセル１ａの記憶状態を初期状態に戻す役割とを備えた回路である。

ダミーワード線ＤＷＬが選択されていないとき（Ｌレベルのとき）には、書き込み状態検知部６のＰ型ＭＯＳトランジスタＱＰ３とＮ型ＭＯＳトランジスタＱＮ３は、いずれもオン状態になり、インバータＭＩ５の出力である書き込み完了検知信号ＷＲＳＴはＬレベルになる。また、ダミーメモリセル１ａのノードＤＳ１はＨレベル（ＶＤＤレベル）になり、ダミーメモリセル１ａのノードＤＳ２はＬレベル（接地レベル）になる。このような電圧レベルで表される初期状態における、ダミーメモリセル１ａの記憶値は「１」である。

一方、ダミーワード線ＤＷＬが選択されると（Ｈレベルになると）、Ｐ型ＭＯＳトランジスタＱＰ３およびＮ型ＭＯＳトランジスタＱＮ３はいずれもオフ状態になる。書き込み完了検知信号ＷＲＳＴは、ノードＤＳ１がＨレベルであればＬレベルになり、ノードＳ１がＬレベルであればＨレベルになる。

以上より、書き込み完了信号ＷＲＳＴは、ダミーワード線ＤＷＬがＬレベルのときにはＬレベルになり、また、ダミーワード線ＤＷＬがＨレベルのときには、ダミーメモリセル１ａの書き込み状態に応じた電圧レベルになる。書き込み状態検知部６は、書き込み完了信号ＷＲＳＴを、ライトアンプ制御部７やその他のタイミング制御回路部（図示せず）に対して出力する。

図７は、ライトアンプ制御部７とライトアンプ３の回路図の一例を示している。ライトアンプ制御部７は、インバータＭＩ６、２入力ＡＮＤ回路ＭＡ２、および、２入力ＮＯＲ回路ＭＲ１およびＭＲ２でなるＲＳラッチ回路Ｒ１を備えている。そして、ライトアンプ制御部７は、ライトイネーブル信号ＷＥＮと書き込み完了信号ＷＲＳＴに基づいて、ライトアンプ制御信号ＷＡＥを生成する。なお、ライトイネーブル信号ＷＥＮは、メモリセル１およびダミーメモリセル１ａへのアクセス可能タイミングを示す信号である。なお、ダミーライトアンプ３ａの構成および特性は、ライトアンプ３と同じである。

図８は、書き込みイネーブル信号ＷＥＮ、信号Ａ、書き込み完了信号ＷＲＳＴ、および、ライトアンプ制御信号ＷＡＥのタイミングチャートを示している。メモリセル１に書き込み処理が行われる以前の初期状態において、ライトアンプ制御部７に、Ｌレベルのライトイネーブル信号ＷＥＮとＬレベルの書き込み完了信号ＷＲＳＴとが入力される。このとき、ライトアンプ制御部７は、Ｌレベルのライトアンプ制御信号ＷＡＥを生成する。

そして、ライトイネーブル信号ＷＥＮがＨレベルに変化すると、２入力ＡＮＤ回路ＭＡ２の出力である信号Ａには、インバータＭＩ６によって決まる時間幅の狭パルスが現れる。信号Ａは、ＲＳラッチ回路Ｒ１のセット入力となり、ライトアンプ制御信号ＷＡＥをＨレベルに変化させる。つまり、ライトイネーブル信号の変化（立ち上がり）に基づいてライトアンプ制御信号ＷＡＥの立ち上がりタイミング、ひいてはメモリセルへの書き込み処理開始タイミングが決まる。なお、ライトアンプ制御信号ＷＡＥの立ち下がりタイミングは、書き込み完了信号ＷＲＳＴの変化（立ち上がり）に基づいて決まるが、書き込み完了信号ＷＲＳＴの立ち上がりタイミングについては順を追って説明する。

ライトアンプ制御部７が出力したライトアンプ制御信号ＷＡＥは、全てのライトアンプ３およびダミーライトアンプ３ａに入力される。ただし、図７には、簡単のために一つのライトアンプ３のみを示している。書き込み処理が行われるメモリセル１を含むカラムのライトアンプ３には、Ｈレベルのカラム選択信号ＣＡが入力され、書き込み処理が行われないカラムのライトアンプ３には、Ｌレベルのカラム選択信号ＣＡが入力される。

カラム選択信号ＣＡおよびライトアンプ制御信号ＷＡＥがいずれもＨレベルであり、さらにライトデータＩＮｍもＨレベルである場合、３入力ＮＡＮＤ回路ＭＮ１およびＭＮ２の出力は、それぞれＨレベルおよびＬレベルとなる。このとき、インバータＭＩ１およびＭＩ２の出力は、それぞれＬレベルおよびＨレベルとなる。よって、Ｐ型ＭＯＳトランジスタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ２はオン状態になり、Ｎ型ＭＯＳトランジスタＱＮ１およびＰ型ＭＯＳトランジスタＱＰ２はオフ状態になる。このとき、ビット線ＢＬｍはＨレベル、反転ビット線／ＢＬｍはＬレベルとなる。このときにワード線ＷＬｎが選択されると、そのワード線ＷＬｎおよびビット線対｛ＢＬｍ、／ＢＬｍ｝に接続されたメモリセル１には「１」が書き込まれることになる。また、ライトデータＩＮｍが「Ｌ」である場合、ビット線ＢＬｍはＬレベル、反転ビット線／ＢＬｍはＨレベルになって、メモリセルには「０」が書き込まれることになる。

なお、カラム選択信号ＣＡｍまたはライトアンプ制御信号ＷＡＥのいずれかが「Ｌ」のときには、Ｐ型ＭＯＳトランジスタＱＰ１およびＱＰ２、並びにＮ型ＭＯＳトランジスタＱＮ１およびＱＮ２は、すべてオフ状態になる。よって、ライトアンプ３はハイインピーダンス（非活性状態）になる。

一方、ダミーライトアンプ３ａには、ライトアンプ制御信号ＷＡＥとダミーカラム選択信号ＤＣＡとデータＤＩＮが入力される。ダミーカラム選択信号ＤＣＡは、いずれかのカラム選択信号ＣＡｍがＨレベルに制御されることに同期してＨレベルに制御される。ダミーデータＤＩＮは常時Ｌレベルになっており、いずれかのメモリセル１への書き込み処理時には、ダミーメモリセル１ａには必ず「０」が書き込まれる。

図９は、プリチャージ回路部２と、このプリチャージ回路部２と同じカラムに属するメモリセル１の回路図の一例を示している。このプリチャージ回路部２は、いずれもＰ型ＭＯＳトランジスタであるプリチャージトランジスタＱ７およびＱ８とイコライズトランジスタＱ９とを備えている。

メモリセル１およびダミーメモリセル１ａへの書き込み処理時には、ビット線プリチャージ配線ＰＣＧＬはＨレベルに制御されて、プリチャージ回路部２はハイインピーダンスになり、非活性状態になる。一方、書き込み処理時以外のときには、ビット線プリチャージ配線ＰＣＧＬはＬレベルに制御されるので、プリチャージ回路部２が活性状態となってビット線対｛ＢＬｍ、／ＢＬｍ｝を等電位にする。このとき、ビット線対｛ＢＬｍ、／ＢＬｍ｝はＨレベル（ＶＤＤレベル）になる。

メモリセル１へのデータの書き込み処理とは、メモリセル１がビット線対｛ＢＬｍ、／ＢＬｍ｝と電気的に接続された状態で、ビット線対｛ＢＬｍ、／ＢＬｍ｝の間に電位差を与える処理である。図９に示すメモリセル１では、ワード線ＷＬをＨレベルに制御することによってメモリセル１とビット線対｛ＢＬｍ、／ＢＬｍ｝とが電気的に接続され、ライトアンプ３によって制御されたビット線対｛ＢＬｍ、／ＢＬｍ｝の電位差に応じてノードＳ１およびＳ２の電圧レベルが変化する。

メモリセル１への書き込み処理時において、ノードＳ１およびＳ２が、それぞれＨレベルおよびＬレベルになったときには、メモリセル１は「１」を、また、ノードＳ１およびＳ２がそれぞれＬレベルおよびＨレベルになったときには、メモリセル１は「０」を記憶したことになる。

メモリセル１への書き込み処理と同様に、ダミーメモリセル１ａへの書き込み処理とは、ダミーメモリセル１ａがダミービット線対｛ＤＢＬ、／ＤＢＬ｝と電気的に接続された状態で、ダミーライトアンプ３ａによってダミービット線対｛ＤＢＬ、／ＤＢＬ｝に電位差を与える処理である。ダミーメモリセル１ａへの書き込み処理時において、ノードＤＳ１およびＤＳ２が、それぞれＬレベルおよびＨレベルになったときには、ダミーメモリセル１ａは「０」を記憶したことになる。

ここで再び図６〜図８を参照する。書き込み処理が開始されると、図６に示すダミービット線対｛ＤＢＬ、／ＤＢＬ｝はそれぞれＬレベルおよびＨレベルに制御されるので、ダミーメモリセル１ａのノードＤＳ１およびＤＳ２は、ＨレベルおよびＬレベルから、ＬレベルおよびＨレベルに変化する。そして、ノードＤＳ１およびＤＳ２がＬレベルおよびＨレベルになると、書き込み完了検知回路ＷＲＳＴはＨレベルに変化する。

図７および図８を参照すれば、ライトアンプ制御信号ＷＡＥは、書き込み完了検知回路ＷＲＳＴがＨレベルになったことに応じてＬレベルに変化する。そして、ライトアンプ制御信号ＷＡＥがＬレベルのときには、ライトアンプ３のＰ型ＭＯＳトランジスタＱＰ１およびＱＰ２、並びにＮ型ＭＯＳトランジスタＱＮ１およびＱＮ２は、すべてオフ状態になる。よってライトアンプ３はハイインピーダンスになって、メモリセル１およびダミーメモリセル１ａへの書き込み処理が終了する。

以上をまとめると、メモリセル１およびダミーメモリセル１ａへの書き込み処理時間長であるライトアンプ制御信号ＷＡＥのパルス幅は、ライトイネーブル信号ＷＥＮの立ち上がりタイミングと、書き込み完了信号ＷＲＳＴの立ち上がりタイミングによって決まる。そして、書き込み完了信号ＷＲＳＴの立ち上がりタイミングは、ダミーメモリセル１ａへの書き込み完了タイミングによって決まる。つまり、ダミーメモリセル１ａがデータを確実に記憶したタイミングに基づいて、メモリセル１ａへの書き込み処理の終了タイミングが決まる。

書き込み処理の終了タイミングと同期して、ワード線ＷＬｎ、ダミーワード線ＤＷＬ、およびプリチャージ信号配線ＰＣＧＬはＬレベルに制御される。これにより、すべてのメモリセル１はハイインピーダンスになり、メモリセル１は記憶状態を保持する。一方で、ダミーメモリセル１ａの記憶値は、「０」から「１」（初期値）に変化する。これは、書き込み状態検知部６の作用により、ダミーメモリセル１ａのノードＤＳ１がＬレベルからＨレベルに、ノードＤＳ２がＨレベルからＬレベルになるためである。なお、ワード線ＷＬｎ、ダミーワード線ＤＷＬ、およびプリチャージ信号配線ＰＣＧＬへの電圧供給タイミングは、書き込み完了信号ＷＲＳＴまたはライトアンプ制御信号ＷＡＥによって決められるようにすればよい。

ところで、書き込み処理開始直後におけるダミーメモリセル１ａのノードＤＳ１およびＤＳ２の電圧レベルは、ＨレベルとＬレベルとの間を離散的に変化するのではなく、連続的に変化する。この電圧変化の所要時間は、ダミーメモリセル１ａを構成するトランジスタの能力等に依存する。

ここで、ダミーメモリセル１ａに書き込み処理が行われる際の、ノードＤＳ１およびＤＳ２等における電圧の時間変化を、図１０を用いて説明する。図１０には、ダミーワード線ＤＷＬ，ダミービット線ＤＢＬ、反転ダミービット線／ＤＢＬ、ノードＤＳ１およびＤＳ２の電圧レベルの時間変化を示している。

まず、初期状態において、ノードＤＳ１はＨレベルに、また、ノードＤＳ２はＬレベルになっている。このときに図３に示すロードトランジスタＤＱ６はオン状態に、ドライブトランジスタＤＱ４はオフ状態になっている。また、ロードトランジスタＤＱ５はオフ状態に、ドライブトランジスタＤＱ３はオン状態になっている。

次に、ダミーライトアンプ３ａによってダミービット線対｛ＤＢＬ、／ＤＢＬ｝がそれぞれＨレベルおよびＬレベルに制御されることと同期して、ダミーワード線ＤＷＬがＨレベルに、ダミービット線ＤＢＬがＬレベルにそれぞれ制御される。図１０に示すように、ダミーワード線ＤＷＬの電圧レベルがアクセストランジスタＤＱ１の動作閾値を越えると、ノードＤＳ１の電圧レベルはアクセストランジスタＤＱ１とロードトランジスタＤＱ６の能力比で決定される電圧レベルＶ１まで所定の速度で低下していく。

ノードＤＳ１の電圧が低下してゆく途中で、第１のインバータ２１のスイッチング電圧であるＶ２に達すると、第１のインバータ２１がスイッチング動作して、ノードＤＳ２の電圧レベルがＬレベルからＨレベルに変化する。そして、ノードＤＳ２の電圧レベルが上昇してゆくときに、第２のインバータ２２のスイッチング電圧であるＶ３に達すると、第２のインバータ２２がスイッチング動作して、ノードＤＳ１の電圧レベルがＬレベルになる。ノードＤＳ１の電圧レベルがＬレベルになることは、ダミーメモリセル１への書き込みが完了したことを示している。

よって、ダミーメモリセル１ａへの書き込み所要時間Ｔ（Ｄ）は、次式（７）で表される。
Ｔ（Ｄ）＝Ｔ１（Ｄ）＋Ｔ２（Ｄ）＋Ｔ３（Ｄ） …（７）
ここで、ダミービット線ＤＢＬの電圧の立ち下がり時刻ｔａ（または、ダミーワード線ＤＷＬの電圧の立ち上がり時刻）から、第１のインバータ２１がスイッチング動作する時刻ｔｂまでの時間長をＴ１（Ｄ）、時刻ｔｂから第２のインバータ２２がスイッチング動作する時刻ｔｃまでの時間長をＴ２（Ｄ）、時刻ｔｃからノードＤＳ１がＨレベルになる時刻ｔｄまでの時間長をＴ３（Ｄ）としている。

同様に、メモリセル１への書き込み所要時間Ｔ（Ｍ）は、次式（８）で表される。
Ｔ（Ｍ）＝Ｔ１（Ｍ）＋Ｔ２（Ｍ）＋Ｔ３（Ｍ） …（８）
ここで、ビット線ＢＬｎ（または反転ビット線／ＢＬｎ）の電圧の立ち下がり時刻ｔａ’（＝ｔａ）から、第１のインバータ１１がスイッチング動作する時刻ｔｂ’までの時間長をＴ１（Ｍ）、時刻ｔｂ’から第２のインバータ１２がスイッチング動作する時刻ｔｃ’までの時間長をＴ２（Ｍ）、時刻ｔｃ’からノードＳ１がＨレベルになる時刻ｔｄ’までの時間長をＴ３（Ｍ）としている。

本実施形態に係る半導体記憶装置では、ダミーメモリセル１ａへの書き込み所要時間Ｔ（Ｄ）と、メモリセル１への最長の書き込み所要時間Ｔ（Ｍｍａｘ）との関係が、次式（９）を満たせばよい。
Ｔ（Ｄ）＝Ｔ（Ｍｍａｘ）＋Δｔ …（９）
なお、Δｔは０以上の微少時間であって、書き込み処理時間を短縮するためには０に近いことが望ましい。

このようなダミーメモリセル１ａの設計手順の一例を以下に示す。まずメモリセル１を設計し、設計したメモリセル１の最長書き込み所要時間Ｔ（Ｍｍａｘ）を回路シミュレーションによって求める。そして、求められた最長書き込み所要時間Ｔ（Ｍｍａｘ）が製造誤差を考慮したときの最短書き込み所要時間以上になるように、メモリセル１を構成するトランジスタの特性等を調整することによってダミーメモリセル１ａを設計する。

式（９）を満たすために時間Ｔ１（Ｄ）＞Ｔ１（Ｍ）とするには、アクセストランジスタＤＱ１の能力を、アクセストランジスタＱ１の能力よりも小さくすればよい。また、ロードトランジスタＤＱ６の能力をロードトランジスタＱ６の能力よりも大きくすればよい。このようにアクセストランジスタＤＱ１、および／または、ロードトランジスタＤＱ６の能力を調整することによって、ノードＤＳ１の電圧の低下速度を緩やかにすることができる。

また、時間Ｔ１（Ｄ）＞Ｔ１（Ｍ）とするためには、ドライブトランジスタＤＱ３の能力を、ドライブトランジスタＱ３の能力よりも大きくすればよい。また、ロードトランジスタＤＱ５の能力を、ロードトランジスタＱ５の能力よりも小さくすればよい。このようにドライブトランジスタＤＱ３、および／または、ロードトランジスタＤＱ５の能力を調整することによって、第１のインバータ２１のスイッチング電圧レベルを低くすることができる。

式（９）を満たすために時間Ｔ２（Ｄ）＞Ｔ２（Ｍ）とするには、アクセストランジスタＤＱ２の能力を、アクセストランジスタＱ２の能力よりも小さくすればよい。また、ドライブトランジスタＤＱ３の能力をドライブトランジスタＱ３の能力よりも大きくすればよい。このように、アクセストランジスタＤＱ２、および／または、ドライブトランジスタＤＱ３の能力を調整することによって、ノードＤＳ２の電圧の上昇速度を緩やかにすることができる。

また、時間Ｔ２（Ｄ）＞Ｔ２（Ｍ）とするためには、ドライブトランジスタＤＱ４の能力を、ドライブトランジスタＱ４の能力よりも小さくすればよい。また、ロードトランジスタＤＱ６の能力を、ロードトランジスタＱ６の能力よりも大きくすればよい。このように、ドライブトランジスタＤＱ４、および／または、ロードトランジスタＤＱ６の能力を調整することによって、第２のインバータ２２のスイッチング電圧を高くすることができる。

以上の全条件を、トランジスタのゲート長およびゲート幅で表すと、次式（１０）〜（１５）に示すようになる。
ＤＬ１＞Ｌ１、および／または、ＤＷ１＜Ｗ１ …（１０）
ＤＬ２＞Ｌ２、および／または、ＤＷ２＜Ｗ２ …（１１）
ＤＬ３＜Ｌ３、および／または、ＤＷ３＞Ｗ３ …（１２）
ＤＬ４＞Ｌ４、および／または、ＤＷ４＜Ｗ４ …（１３）
ＤＬ５＞Ｌ５、および／または、ＤＷ５＜Ｗ５ …（１４）
ＤＬ６＜Ｌ６、および／または、ＤＷ６＞Ｗ６ …（１５）

上記式（１０）〜（１５）で表された条件のうちのいずれを適用するかは任意である。よって、ダミーメモリセル１ａに含まれる少なくとも１つのトランジスタＤＱ１〜ＤＱ６の性能が、メモリセル１に含まれる対応するトランジスタＱ１〜Ｑ６の性能と異なっていれば、式（９）が示す条件を満たし得る。このときに、ダミーメモリセル１ａに含まれる対称な位置に配置されたトランジスタＤＱ１〜ＤＱ６のうちの、少なくとも一つの対において、トランジスタサイズが互いに異なっている可能性が高い。

なお、アクセストランジスタＤＱ１とＱ１の能力、および、ロードトランジスタＤＱ６とＱ６の能力が同じ場合でも、ノードＤＳ１に負荷（容量素子）を挿入することによって、時間Ｔ１（Ｄ）を時間Ｔ１（Ｍ）よりも長くすることができる。つまり、ノードＤＳ１の負荷をノードＳ１の負荷よりも大きくすれば、その他の条件が同じであっても、ダミーメモリセル１ａへの書き込み所要時間がメモリセル１への書き込み所要時間よりも長くなる。

なお、ダミーメモリセル１ａに含まれる各トランジスタサイズをメモリセル１の各トランジスタサイズに対してどの程度変化させるか、また、ノードＤＳ１にどの程度の負荷を挿入するかは、回路シミュレーションによって求めたダミーメモリセルの最適な書き込み所要時間に合わせて決めればよい。

ダミーメモリセル１への書き込み所要時間をメモリセル１への書き込み所要時間よりも長くする方法は、ダミーメモリセル１ａの特性をメモリセル１と異ならせる以外方法であってもよい。例えば、ダミービット線ＤＢＬの負荷をビット線ＢＬの負荷よりも大きくすることによって、ダミーメモリセル１ａへの書き込み所要時間をメモリセル１への書き込み所要時間よりも長くすることができる。なお、ダミービット線ＢＬの負荷をどの程度にするかは、回路シミュレーションによって求めたダミーメモリセルの最適な書き込み所要時間に合わせて決めればよい。

また、ダミーライトアンプ３ａの能力を、ライトアンプ３の能力よりも劣らせることによっても、ダミーメモリセル１ａへの書き込み所要時間をメモリセル１への書き込み所要時間よりも長くすることができる。なお、ライトアンプ３ａの能力をどの程度にするかは、回路シミュレーションによって求めたダミーメモリセルの最適な書き込み所要時間に合わせて決めればよい。

なお、以上に列挙した方法は一例に過ぎず、これら以外の方法によってダミーメモリセル１ａへの書き込み所要時間をメモリセル１への最長書き込み所要時間以上にしてもよい。また、図２および図３に示した回路は、メモリセル１およびダミーメモリセル１ａの回路の一例に過ぎない。よって例えば、図２および図３に示すロードトランジスタＱ５およびＱ６並びにＤＱ５およびＤＱ６は、抵抗素子に置き換えられてもよい。図４および図５に示すメモリセル１およびダミーメモリセル１ａのレイアウト構成は、点対称以外であってもよく、例えばＸ軸またはＹ軸に対して対称であってもよい。

本実施形態に係る半導体記憶装置は、ダミーメモリセル１ａの書き込み所要時間が、メモリセル１の書き込み所要時間の最大値以上になるように設計されている。そして、ダミーメモリセル１ａへの書き込みが完了したことを示す書き込み完了信号に基づいて、メモリセル１およびダミーメモリセル１ａの書き込み処理の終了タイミングが決定される。

したがって、本実施形態に係る半導体装置は、すべてのメモリセル１に対して書き込みを保証する最適なパルス幅を有する書き込み制御信号（ライトアンプ制御信号ＷＡＥ）を生成することができる。つまり、本実施形態に係る半導体装置によれば、メモリセル１が確実にデータを記憶する前に書き込み処理が終了してしまうことがなく、また、書き込み処理時間が必要以上に長くなり過ぎることもない。よって、本実施形態に係る半導体記憶装置を用いれば、高速書き込みでかつ低消費電力な半導体記憶装置を実現することができる。

なお、本実施形態の半導体記憶装置は、単体のメモリデバイスとしてだけでなく、メモリ回路を内蔵したシステムデバイスなど、各種の半導体装置で用いることができる。

なお、本発明の概念は、読み出し制御にも応用可能である。すなわち、メモリセルの記憶値の読み出し所要時間よりもダミーメモリセルの記憶値の読み出し所要時間が長くなった半導体記憶装置を設計することによって、読み出しタイミング制御を最適化することも可能である。

本発明は、製造誤差等によるメモリセルの特性のバラツキによらずに全てのメモリセルに対して書き込みを保証でき、かつ、書き込み処理時間および消費電力を抑制できる半導体記憶装置等として有用である。

本発明の実施形態に係る半導体記憶装置の構成図 メモリセルの回路図 ダミーメモリセルの回路図 メモリセルのレイアウト図 ダミーメモリセルのレイアウト図 ダミーメモリセルと書き込み状態検知部の一例を示す回路図 ライトアンプ制御部とライトアンプの一例を示す回路図 ライトイネーブル信号ＷＥＮ、信号Ａ、書き込み完了信号ＷＲＳＴ、および、ライトアンプ制御信号ＷＡＥのタイミングチャート プリチャージ回路部とメモリセルの一例を示す回路図 ダミーメモリセルへの書き込み処理時における、ダミーワード線、ダミービット線対、ノードＤＳ１およびＤＳ２の電圧変化を示す図

符号の説明

１ メモリセル
１ａ、１ｂ、１ｃ ダミーメモリセル
２ プリチャージ回路部
３ ライトアンプ
４ ライトアンプ制御部
６ 書き込み状態検知部
７ ライトアンプ制御部
８ａ、８ｂ 配線

Claims (9)

1. ダミーメモリセルを用いてメモリセルに対する書き込み処理の終了タイミングを決める半導体記憶装置であって、
   複数のメモリセルと、
   ダミーメモリセルと、
   前記ダミーメモリセルが所定の記憶状態になると書き込み完了信号を出力する書き込み状態検知部と、
   前記書き込み完了信号に基づき動作する書き込み処理部とを備え、
   前記ダミーメモリセルが要する書き込み時間が、前記メモリセルが要する書き込み時間の最大値以上であることを特徴とする、半導体記憶装置。
2. 前記ダミーメモリセルは、前記メモリセルを構成するトランジスタに対応したトランジスタを、前記メモリセルを構成するトランジスタと同じように接続することによって構成されており、
   前記ダミーメモリセルに含まれる少なくとも１つのトランジスタの特性が、前記メモリセルに含まれて当該トランジスタに対応したトランジスタの特性と異なることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記ダミーメモリセルに含まれる少なくとも１つのトランジスタのゲート長が、前記メモリセルに含まれて当該トランジスタに対応したトランジスタのゲート長と異なることを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記ダミーメモリセルに含まれる少なくとも１つのトランジスタのゲート幅が、前記メモリセルに含まれて当該トランジスタに対応したトランジスタのゲート幅と異なることを特徴とする、請求項２に記載の半導体記憶装置。
5. 前記ダミーメモリセルに含まれるトランジスタの少なくとも２つは対称な位置に配置されており、対称な位置に配置されたトランジスタ同士のゲート長が、少なくとも一つの対において互いに異なることを特徴とする、請求項２に記載の半導体記憶装置。
6. 前記ダミーメモリセルに含まれるトランジスタの少なくとも２つは対称な位置に配置されており、対称な位置に配置されたトランジスタ同士のゲート幅が、少なくとも一つの対において互いに異なることを特徴とする、請求項２に記載の半導体記憶装置。
7. 前記ダミーメモリセルは、前記メモリセルを構成するトランジスタに対応したトランジスタを、前記メモリセルを構成するトランジスタと同じように接続することによって構成されており、
   前記ダミーメモリセルが備える所定のノードの負荷が、前記メモリセルが備える前記所定のノードに対応したノードの負荷よりも大きいことを特徴とする、請求項１に記載の半導体記憶装置。
8. 前記ダミーメモリセルに接続されるダミービット線の負荷が、前記メモリセルに接続されるビット線の負荷よりも大きいことを特徴とする、請求項１に記載の半導体記憶装置。
9. 前記書き込み処理部は、
   前記メモリセルに接続されるビット線対への印加電圧を制御するライトアンプと、
   前記ダミーメモリセルに接続されるダミービット線対への印加電圧を制御するダミーライトアンプとを備え、
   前記ダミーライトアンプの能力が、前記ライトアンプの能力よりも劣っていることを特徴とする、請求項１に記載の半導体記憶装置。
   

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