JP2003036678A - セルフタイミング回路を有するスタティックメモリ - Google Patents
セルフタイミング回路を有するスタティックメモリInfo
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】 （修正有）
【課題】ダミー回路を利用したセルフタイミング回路の
タイミングが，負荷用ダミーメモリセルのリーク電流に
より早くなることを防止する。 【解決手段】スタティックメモリにおいて，メモリセル
アレイに併設して，ダミーワード線と，ダミービット線
対と，ダミーワード線及びダミービット線対に接続され
逆相レベルを保持する一対のノードを有するセルフタイ
ミング用ダミーメモリセルと，ダミービット線対に接続
される複数の負荷用ダミーメモリセルと，ダミービット
線対の電圧変化を検出してタイミング制御信号を生成す
るタイミング制御回路とを有する。セルフタイミング用
ダミーメモリセルによりダミービット線対が駆動される
時，負荷用ダミーメモリセルがセルフタイミング用ダミ
ーメモリセルと異なる状態に固定されているので，従来
例のように負荷用ダミーメモリセルのリーク電流により
ダミービット線対の駆動を過剰に早めてしまうことが防
止される。
タイミングが，負荷用ダミーメモリセルのリーク電流に
より早くなることを防止する。 【解決手段】スタティックメモリにおいて，メモリセル
アレイに併設して，ダミーワード線と，ダミービット線
対と，ダミーワード線及びダミービット線対に接続され
逆相レベルを保持する一対のノードを有するセルフタイ
ミング用ダミーメモリセルと，ダミービット線対に接続
される複数の負荷用ダミーメモリセルと，ダミービット
線対の電圧変化を検出してタイミング制御信号を生成す
るタイミング制御回路とを有する。セルフタイミング用
ダミーメモリセルによりダミービット線対が駆動される
時，負荷用ダミーメモリセルがセルフタイミング用ダミ
ーメモリセルと異なる状態に固定されているので，従来
例のように負荷用ダミーメモリセルのリーク電流により
ダミービット線対の駆動を過剰に早めてしまうことが防
止される。
Description
【０００１】
【発明の属する技術分野】本発明は，センスアンプの起
動信号などのタイミング制御信号を生成するセルフタイ
ミング回路を有するスタティックメモリに関し，特に，
セルトランジスタのリーク電流に伴う誤動作の発生を防
止したスタティックメモリに関する。
動信号などのタイミング制御信号を生成するセルフタイ
ミング回路を有するスタティックメモリに関し，特に，
セルトランジスタのリーク電流に伴う誤動作の発生を防
止したスタティックメモリに関する。
【０００２】
【従来の技術】スタティックメモリは，一対のインバー
タを交差接続したメモリセルを有する。メモリセルの一
対のインバータは，一対のトランスファートランジスタ
を介してビット線対に接続され，ワード線の駆動に伴い
トランスファートランジスタが導通し，メモリセルのイ
ンバータ対がビット線対に接続され，インバータ対によ
りビット線対が駆動される。そして，駆動されたビット
線対の電圧差が，センスアンプにより検出され増幅され
る。従って，センスアンプの起動タイミングは，ビット
線対の電圧が十分に開いた後になるように設計される。
タを交差接続したメモリセルを有する。メモリセルの一
対のインバータは，一対のトランスファートランジスタ
を介してビット線対に接続され，ワード線の駆動に伴い
トランスファートランジスタが導通し，メモリセルのイ
ンバータ対がビット線対に接続され，インバータ対によ
りビット線対が駆動される。そして，駆動されたビット
線対の電圧差が，センスアンプにより検出され増幅され
る。従って，センスアンプの起動タイミングは，ビット
線対の電圧が十分に開いた後になるように設計される。
【０００３】クロック同期型のスタティックメモリで
は，クロックが供給されてから一定の遅延時間後に，ま
た，クロック非同期型のスタティックメモリでは，アド
レスが変化してから一定の遅延時間後に，上記のセンス
アンプを起動するタイミング制御信号が生成される。
は，クロックが供給されてから一定の遅延時間後に，ま
た，クロック非同期型のスタティックメモリでは，アド
レスが変化してから一定の遅延時間後に，上記のセンス
アンプを起動するタイミング制御信号が生成される。
【０００４】上記のセンスアンプ起動信号は，ビット線
対間に所定の電圧差が生成された後の最短のタイミング
で生成されることが好ましく，それによりアクセス時間
を短縮することができる。しかし，メモリセルのビット
線を駆動する能力は，セルトランジスタの特性に依存
し，セルトランジスタの特性は，製造プロセスのバラツ
キに起因してバラツキを伴う。このように，ビット線対
間に所定の電圧差が生成されるまでの時間が，プロセス
のバラツキに依存するので，十分なタイミングマージン
を設けてセンスアンプ起動信号が生成される。このタイ
ミングマージンにより，セルトランジスタの駆動能力が
低い方にばらついてビット線対間に所定の電圧差が生成
されるタイミングが遅くなっても，センスアンプが先に
起動して誤ったデータを検出することを防止することが
できる。
対間に所定の電圧差が生成された後の最短のタイミング
で生成されることが好ましく，それによりアクセス時間
を短縮することができる。しかし，メモリセルのビット
線を駆動する能力は，セルトランジスタの特性に依存
し，セルトランジスタの特性は，製造プロセスのバラツ
キに起因してバラツキを伴う。このように，ビット線対
間に所定の電圧差が生成されるまでの時間が，プロセス
のバラツキに依存するので，十分なタイミングマージン
を設けてセンスアンプ起動信号が生成される。このタイ
ミングマージンにより，セルトランジスタの駆動能力が
低い方にばらついてビット線対間に所定の電圧差が生成
されるタイミングが遅くなっても，センスアンプが先に
起動して誤ったデータを検出することを防止することが
できる。
【０００５】上記のセンスアンプ起動信号のタイミング
マージンは，メモリのアクセス時間を長くし，スタティ
ックメモリの特徴である高速性が損なわれる。この問題
を解決する方法として，ワード線，メモリセル，ビット
線からなるダミー回路を設け，このダミー回路によるセ
ルフタイミング回路を利用してセンスアンプ起動信号を
生成する。
マージンは，メモリのアクセス時間を長くし，スタティ
ックメモリの特徴である高速性が損なわれる。この問題
を解決する方法として，ワード線，メモリセル，ビット
線からなるダミー回路を設け，このダミー回路によるセ
ルフタイミング回路を利用してセンスアンプ起動信号を
生成する。
【０００６】図１は，従来のセルフタイミング回路を有
するスタティックメモリの構成図である。この例では，
クロックＣＫに同期してアドレスAddとコントロール信
号Contとが入力し，タイミング制御回路及びデコーダ回
路１０により，タイミング制御信号φWA，φSEと，ワー
ド線選択信号ＲＳと，コラム選択信号ＣＳが生成され
る。デコーダ回路により生成されるワード線選択信号Ｒ
Ｓにしたがって，ワードラインドライバ１２が，ワード
線ＷＬを駆動し，メモリセルアレイMCA内のメモリセル
ＭＣを選択する。選択されたメモリセルＭＣは，ビット
線対BL,XBLを駆動し，コラムスイッチ１４により選択さ
れたビット線対の電圧がセンスアンプ１８により増幅さ
れる。そして，出力回路２２からデータ出力Doutが出力
される。以上が読み出し動作である。書き込み動作で
は，データ入力Dinが入力回路２０に入力され，選択さ
れたメモリセルＭＣがライトアンプ１６により駆動さ
れ。データが書き込まれる。
するスタティックメモリの構成図である。この例では，
クロックＣＫに同期してアドレスAddとコントロール信
号Contとが入力し，タイミング制御回路及びデコーダ回
路１０により，タイミング制御信号φWA，φSEと，ワー
ド線選択信号ＲＳと，コラム選択信号ＣＳが生成され
る。デコーダ回路により生成されるワード線選択信号Ｒ
Ｓにしたがって，ワードラインドライバ１２が，ワード
線ＷＬを駆動し，メモリセルアレイMCA内のメモリセル
ＭＣを選択する。選択されたメモリセルＭＣは，ビット
線対BL,XBLを駆動し，コラムスイッチ１４により選択さ
れたビット線対の電圧がセンスアンプ１８により増幅さ
れる。そして，出力回路２２からデータ出力Doutが出力
される。以上が読み出し動作である。書き込み動作で
は，データ入力Dinが入力回路２０に入力され，選択さ
れたメモリセルＭＣがライトアンプ１６により駆動さ
れ。データが書き込まれる。
【０００７】読み出し動作において，このセンスアンプ
１８を起動する起動信号φSAのタイミングは，ダミーワ
ード線DWLと，セルフタイミング用ダミーメモリセルSDM
Cと，ダミービット線対DBL,XDBLと，ダミー用タイミン
グ制御回路２４からなるセルフタイミング回路により制
御される。
１８を起動する起動信号φSAのタイミングは，ダミーワ
ード線DWLと，セルフタイミング用ダミーメモリセルSDM
Cと，ダミービット線対DBL,XDBLと，ダミー用タイミン
グ制御回路２４からなるセルフタイミング回路により制
御される。
【０００８】複数の負荷用ダミーセルLDMCを有するダミ
ーワード線DWLと，セルフタイミング用ダミーメモリセ
ルSDMCと，複数の負荷用ダミーセルLDMCを有するダミー
ビット線対DBL,XDBLとが，通常のメモリセルアレイと同
等の構成で設けられる。
ーワード線DWLと，セルフタイミング用ダミーメモリセ
ルSDMCと，複数の負荷用ダミーセルLDMCを有するダミー
ビット線対DBL,XDBLとが，通常のメモリセルアレイと同
等の構成で設けられる。
【０００９】図２は，図１の読み出し動作のタイミング
チャート図である。読み出し動作において，ビット線対
がＨレベルにプリチャージされた状態で，ワードライン
ドライバ１２は，選択されたワード線ＷＬと共にダミー
ワード線DWLを駆動する。それに応答して，セルフタイ
ミング用ダミーメモリセルSDMCが選択され，ダミービッ
ト線対DBL,XDBLが駆動される。具体的には，一方のダミ
ービット線の電位レベルがプリチャージレベルから引き
下げられる。このダミービット線対の電圧の変化ΔＶを
検出して，ダミー用タイミング制御回路２４が，セルフ
タイミング信号φSLFを発生する。そして，タイミング
制御回路１０が，このセルフタイミング信号φSLFに応
答して，センスアンプ起動信号φSAを生成する。
チャート図である。読み出し動作において，ビット線対
がＨレベルにプリチャージされた状態で，ワードライン
ドライバ１２は，選択されたワード線ＷＬと共にダミー
ワード線DWLを駆動する。それに応答して，セルフタイ
ミング用ダミーメモリセルSDMCが選択され，ダミービッ
ト線対DBL,XDBLが駆動される。具体的には，一方のダミ
ービット線の電位レベルがプリチャージレベルから引き
下げられる。このダミービット線対の電圧の変化ΔＶを
検出して，ダミー用タイミング制御回路２４が，セルフ
タイミング信号φSLFを発生する。そして，タイミング
制御回路１０が，このセルフタイミング信号φSLFに応
答して，センスアンプ起動信号φSAを生成する。
【００１０】一方，選択されたワード線ＷＬの駆動によ
り選択されたメモリセルＭＣがビット線対BL,XBLを駆動
する。そして，上記センスアンプ起動信号φSAに応答し
て，センスアンプ１８が，選択されたビット線対の電圧
差を検出し，ビット線対の一方を十分に低いレベルまで
駆動する。
り選択されたメモリセルＭＣがビット線対BL,XBLを駆動
する。そして，上記センスアンプ起動信号φSAに応答し
て，センスアンプ１８が，選択されたビット線対の電圧
差を検出し，ビット線対の一方を十分に低いレベルまで
駆動する。
【００１１】上記のダミー回路によれば，プロセスバラ
ツキによりメモリセルアレイ内のメモリセルＭＣの駆動
能力がばらつくが，ダミーメモリセルSDMCも同様にその
駆動能力がばらつく。従って，メモリセルＭＣにより駆
動されるビット線対BL,XBLにセンスアンプが検出可能な
電圧差が発生するタイミングと，ダミーメモリセルSDMC
により駆動されるダミービット線対DBL,XDBLに所定の電
圧差が発生するタイミングとが，プロセスバラツキに応
じて同じ方向にばらつく。その結果，常にセンスアンプ
起動信号φSAは，最適のタイミングで生成される。
ツキによりメモリセルアレイ内のメモリセルＭＣの駆動
能力がばらつくが，ダミーメモリセルSDMCも同様にその
駆動能力がばらつく。従って，メモリセルＭＣにより駆
動されるビット線対BL,XBLにセンスアンプが検出可能な
電圧差が発生するタイミングと，ダミーメモリセルSDMC
により駆動されるダミービット線対DBL,XDBLに所定の電
圧差が発生するタイミングとが，プロセスバラツキに応
じて同じ方向にばらつく。その結果，常にセンスアンプ
起動信号φSAは，最適のタイミングで生成される。
【００１２】なお，図２において，ダミービット線対の
電圧低下が，通常のビット線対よりも速いのは，セルフ
タイミング用ダミーメモリセルSDMCが複数のメモリセル
を並列接続して構成され，それにより１個のメモリセル
より高い駆動能力を有するからである。それにより，ダ
ミービット線対の電圧変化を通常のビット線対よりも速
くして，セルフタイミング信号φSLFを早いタイミング
で生成することができるようにしている。
電圧低下が，通常のビット線対よりも速いのは，セルフ
タイミング用ダミーメモリセルSDMCが複数のメモリセル
を並列接続して構成され，それにより１個のメモリセル
より高い駆動能力を有するからである。それにより，ダ
ミービット線対の電圧変化を通常のビット線対よりも速
くして，セルフタイミング信号φSLFを早いタイミング
で生成することができるようにしている。
【００１３】
【発明が解決しようとする課題】図３は，上記従来例の
ダミービット線対とそれに接続されるダミーメモリセル
の詳細回路図である。セルフタイミング用ダミーメモリ
セルSDMCは，一対のインバータINV1,2を交差接続したラ
ッチ回路と，それをビット線対に接続するトランスファ
トランジスタN5,N6とを有する。このダミーメモリセルS
DMCは，図示しないがダミーワード線DWLに対して複数個
並列に接続される。また，負荷用のダミーメモリセルLD
MC1,2も，同様に一対のインバータINV1,2とトランスフ
ァトランジスタN5,N6とを有する。但し，それらに接続
されるワード線LDWL1,2は，グランド電位Vssに固定され
る。従って，負荷用のダミーメモリセルは，単にダミー
ビット線対DBL,XDBLに通常のメモリセルと同じような寄
生容量を与えるために設けられるだけであり，ダミービ
ット線対を駆動することはない。
ダミービット線対とそれに接続されるダミーメモリセル
の詳細回路図である。セルフタイミング用ダミーメモリ
セルSDMCは，一対のインバータINV1,2を交差接続したラ
ッチ回路と，それをビット線対に接続するトランスファ
トランジスタN5,N6とを有する。このダミーメモリセルS
DMCは，図示しないがダミーワード線DWLに対して複数個
並列に接続される。また，負荷用のダミーメモリセルLD
MC1,2も，同様に一対のインバータINV1,2とトランスフ
ァトランジスタN5,N6とを有する。但し，それらに接続
されるワード線LDWL1,2は，グランド電位Vssに固定され
る。従って，負荷用のダミーメモリセルは，単にダミー
ビット線対DBL,XDBLに通常のメモリセルと同じような寄
生容量を与えるために設けられるだけであり，ダミービ
ット線対を駆動することはない。
【００１４】セルフタイミング用ダミーメモリセルSDMC
は，複数個並列に設けられるので，ダミーワード線DWL
が駆動された時に，ダミービット線対を駆動する動作に
コンフリクトが発生しないように，インバータ対の一対
のノードn1,n2のいずれか一方が，ＨレベルまたはＬレ
ベルの電位に固定される。図３の例では，ノードn1が電
源Vccに接続される。その結果，ダミーワード線DWLの駆
動に伴い，あらかじめプリチャージされていたダミービ
ット線対のうち右側のダミービット線XDBLが，トランス
ファトランジスタN6を介してインバータINV1によりＬレ
ベル側に駆動される。つまり，図中示されるディスチャ
ージ電流I0により，ダミービット線XDBLが駆動される。
このダミービット線の動きは固定的である。
は，複数個並列に設けられるので，ダミーワード線DWL
が駆動された時に，ダミービット線対を駆動する動作に
コンフリクトが発生しないように，インバータ対の一対
のノードn1,n2のいずれか一方が，ＨレベルまたはＬレ
ベルの電位に固定される。図３の例では，ノードn1が電
源Vccに接続される。その結果，ダミーワード線DWLの駆
動に伴い，あらかじめプリチャージされていたダミービ
ット線対のうち右側のダミービット線XDBLが，トランス
ファトランジスタN6を介してインバータINV1によりＬレ
ベル側に駆動される。つまり，図中示されるディスチャ
ージ電流I0により，ダミービット線XDBLが駆動される。
このダミービット線の動きは固定的である。
【００１５】ところが，ダミービット線の駆動に関与し
ない負荷用ダミーメモリセルLDMC1,2は，通常のメモリ
セルと同様の構成であり，一対のノードn1,n2は，電源
起動時にＨ，Ｌのいずれかのレベルになる。この負荷用
ダミーメモリセルLDMC1,2の状態は，セルフタイミング
用ダミーメモリセルSDMCと異なり，不特定である。
ない負荷用ダミーメモリセルLDMC1,2は，通常のメモリ
セルと同様の構成であり，一対のノードn1,n2は，電源
起動時にＨ，Ｌのいずれかのレベルになる。この負荷用
ダミーメモリセルLDMC1,2の状態は，セルフタイミング
用ダミーメモリセルSDMCと異なり，不特定である。
【００１６】セルフタイミング用ダミーメモリセルSDMC
と負荷用ダミーメモリセルLDMCとは，メモリセルアレイ
のメモリセルと同じ数だけ設けられる。セルフタイミン
グ用ダミーメモリセルSDMCは，せいぜい４個〜８個程度
のセルを並列接続するだけであり，残りの多くのセルが
負荷用ダミーメモリセルとなる。
と負荷用ダミーメモリセルLDMCとは，メモリセルアレイ
のメモリセルと同じ数だけ設けられる。セルフタイミン
グ用ダミーメモリセルSDMCは，せいぜい４個〜８個程度
のセルを並列接続するだけであり，残りの多くのセルが
負荷用ダミーメモリセルとなる。
【００１７】今仮に，この負荷用ダミーメモリセルLDMC
が全てノードn1がＨレベル，ノードn2がＬレベルの状態
になったとする。トランスファトランジスタN6は非導通
状態ではあるが，ある程度のリーク電流を流している。
特に，近年の半導体メモリの低閾値電圧化に伴いトラン
ジスタのリーク電流は増加している。その結果，ダミー
ビット線対の右側のダミービット線XDBL側からリーク電
流I1が流れることになる。リーク電流自体は極めて小さ
な電流であるが，負荷用ダミーメモリセルの個数が多い
ので，それらを合計すると比較的大きな電流となる。
が全てノードn1がＨレベル，ノードn2がＬレベルの状態
になったとする。トランスファトランジスタN6は非導通
状態ではあるが，ある程度のリーク電流を流している。
特に，近年の半導体メモリの低閾値電圧化に伴いトラン
ジスタのリーク電流は増加している。その結果，ダミー
ビット線対の右側のダミービット線XDBL側からリーク電
流I1が流れることになる。リーク電流自体は極めて小さ
な電流であるが，負荷用ダミーメモリセルの個数が多い
ので，それらを合計すると比較的大きな電流となる。
【００１８】そのため，図４のタイミングチャート図に
示されるとおり，右側のダミービット線XDBLは，セルフ
タイミング用ダミーメモリセルSDMCの駆動電流I0に加え
て，リーク電流I1によっても，プリチャージレベルから
Ｌレベルに向かって駆動される。その駆動速度は，図２
に示したよりも速い。そのため，ダミービット線対に所
定の電位差ΔＶが生成されるタイミングが早くなり，セ
ルフタイミング信号φSLFの立ち上がりタイミングも早
まり，結局，センスアンプ起動信号φSAのタイミングも
早くなる。図４中の破線で示したタイミングが最適なセ
ンスアンプ起動信号φSAのタイミングであるところ，実
線のように早いタイミングになる。その結果，ビット線
対BL,XBlに十分な電位差が発生しないうちに，センスア
ンプ１８が活性化されると，誤った読み出しデータがセ
ンスアンプから出力される可能性がある。即ち，リーク
電流により誤動作を招く。
示されるとおり，右側のダミービット線XDBLは，セルフ
タイミング用ダミーメモリセルSDMCの駆動電流I0に加え
て，リーク電流I1によっても，プリチャージレベルから
Ｌレベルに向かって駆動される。その駆動速度は，図２
に示したよりも速い。そのため，ダミービット線対に所
定の電位差ΔＶが生成されるタイミングが早くなり，セ
ルフタイミング信号φSLFの立ち上がりタイミングも早
まり，結局，センスアンプ起動信号φSAのタイミングも
早くなる。図４中の破線で示したタイミングが最適なセ
ンスアンプ起動信号φSAのタイミングであるところ，実
線のように早いタイミングになる。その結果，ビット線
対BL,XBlに十分な電位差が発生しないうちに，センスア
ンプ１８が活性化されると，誤った読み出しデータがセ
ンスアンプから出力される可能性がある。即ち，リーク
電流により誤動作を招く。
【００１９】そこで，本発明の目的は，上記の誤動作の
発生を防止したスタティックメモリを提供することにあ
る。
発生を防止したスタティックメモリを提供することにあ
る。
【００２０】更に，本発明の目的は，ダミーセルにより
構成されたセルフタイミング回路が，センスアンプ起動
信号のタイミングを早くしすぎて，誤動作を招くことを
防止したスタティックメモリを提供することにある。
構成されたセルフタイミング回路が，センスアンプ起動
信号のタイミングを早くしすぎて，誤動作を招くことを
防止したスタティックメモリを提供することにある。
【００２１】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の一つの側面は，複数のワード線と，複数
のビット線対と，その交差位置に配置され逆相レベルを
保持する一対のノードを有するメモリセルとを有するメ
モリセルアレイを有するスタティックメモリにおいて，
メモリセルアレイに併設して，ダミーワード線と，ダミ
ービット線対と，ダミーワード線及びダミービット線対
に接続され逆相レベルを保持する一対のノードを有する
セルフタイミング用ダミーメモリセルと，ダミービット
線対に接続される複数の負荷用ダミーメモリセルと，ダ
ミービット線対の電圧変化を検出してタイミング制御信
号（例えばビット線対を増幅するセンスアンプの起動信
号）を生成するタイミング制御回路とを有する。そし
て，セルフタイミング用ダミーメモリセルの一対のノー
ドを第１の状態に固定し，負荷用ダミーメモリセルの一
対のノードを前記第１の状態とは逆相の第２の状態に固
定する。
めに，本発明の一つの側面は，複数のワード線と，複数
のビット線対と，その交差位置に配置され逆相レベルを
保持する一対のノードを有するメモリセルとを有するメ
モリセルアレイを有するスタティックメモリにおいて，
メモリセルアレイに併設して，ダミーワード線と，ダミ
ービット線対と，ダミーワード線及びダミービット線対
に接続され逆相レベルを保持する一対のノードを有する
セルフタイミング用ダミーメモリセルと，ダミービット
線対に接続される複数の負荷用ダミーメモリセルと，ダ
ミービット線対の電圧変化を検出してタイミング制御信
号（例えばビット線対を増幅するセンスアンプの起動信
号）を生成するタイミング制御回路とを有する。そし
て，セルフタイミング用ダミーメモリセルの一対のノー
ドを第１の状態に固定し，負荷用ダミーメモリセルの一
対のノードを前記第１の状態とは逆相の第２の状態に固
定する。
【００２２】上記発明によれば，一対のノードを第１の
状態に固定したセルフタイミング用ダミーメモリセルに
よりダミービット線対が駆動される時，負荷用ダミーメ
モリセルがセルフタイミング用ダミーメモリセルと異な
る状態に固定されているので，従来例のように負荷用ダ
ミーメモリセルのリーク電流によりダミービット線対の
駆動を過剰に早めてしまうことが防止される。その結
果，ビット線対に十分な電圧差が発生してからセンスア
ンプ起動信号を発生させることができる。しかも，製造
プロセスなどに起因するセルトランジスタの特性バラツ
キに応じた最適なタイミングでセンスアンプ起動信号を
発生させることができる。
状態に固定したセルフタイミング用ダミーメモリセルに
よりダミービット線対が駆動される時，負荷用ダミーメ
モリセルがセルフタイミング用ダミーメモリセルと異な
る状態に固定されているので，従来例のように負荷用ダ
ミーメモリセルのリーク電流によりダミービット線対の
駆動を過剰に早めてしまうことが防止される。その結
果，ビット線対に十分な電圧差が発生してからセンスア
ンプ起動信号を発生させることができる。しかも，製造
プロセスなどに起因するセルトランジスタの特性バラツ
キに応じた最適なタイミングでセンスアンプ起動信号を
発生させることができる。
【００２３】上記の発明の好ましい実施例では，セルフ
タイミング用ダミーメモリセルの一対のノードの一方が
第１の電圧レベルに固定されるのに対して，負荷用ダミ
ーメモリセルの一対のノードの一方が第１の電圧レベル
とは逆相の第２の電圧レベルに固定，あるいは他方のノ
ードが第１の電圧レベルに固定される。第１及び第２の
電圧レベルは，例えば電源レベルまたはグランドレベル
である。
タイミング用ダミーメモリセルの一対のノードの一方が
第１の電圧レベルに固定されるのに対して，負荷用ダミ
ーメモリセルの一対のノードの一方が第１の電圧レベル
とは逆相の第２の電圧レベルに固定，あるいは他方のノ
ードが第１の電圧レベルに固定される。第１及び第２の
電圧レベルは，例えば電源レベルまたはグランドレベル
である。
【００２４】上記の発明の好ましい実施例では，複数の
負荷用ダミーメモリセルの全てがセルフタイミング用ダ
ミーメモリセルとは逆の状態に固定される。その結果，
常に全ての負荷用ダミーメモリセルがセルフタイミング
用ダミーメモリセルとは逆の状態を維持して，そのリー
ク電流によりダミービット線対の駆動を早めることが防
止され，誤動作を防ぐことができる。
負荷用ダミーメモリセルの全てがセルフタイミング用ダ
ミーメモリセルとは逆の状態に固定される。その結果，
常に全ての負荷用ダミーメモリセルがセルフタイミング
用ダミーメモリセルとは逆の状態を維持して，そのリー
ク電流によりダミービット線対の駆動を早めることが防
止され，誤動作を防ぐことができる。
【００２５】別の好ましい実施例では，複数の負荷用ダ
ミーメモリセルの少なくとも一部がセルフタイミング用
ダミーメモリセルとは逆の状態に固定されていれば良
い。その結果，全ての負荷用ダミーメモリセルがセルフ
タイミング用ダミーメモリセルと同じ状態を保持して，
そのリーク電流によりダミービット線対の駆動を過剰に
早めて誤動作を招くことが防止される。即ち，最悪の状
態を防止することができる。
ミーメモリセルの少なくとも一部がセルフタイミング用
ダミーメモリセルとは逆の状態に固定されていれば良
い。その結果，全ての負荷用ダミーメモリセルがセルフ
タイミング用ダミーメモリセルと同じ状態を保持して，
そのリーク電流によりダミービット線対の駆動を過剰に
早めて誤動作を招くことが防止される。即ち，最悪の状
態を防止することができる。
【００２６】或いは別の実施例では，複数の負荷用ダミ
ーメモリセルの一部をセルフタイミング用ダミーメモリ
セルとは逆の状態に固定し，残りを同じ状態に固定して
も良い。そのようにすることで，負荷用ダミーメモリセ
ルによるリーク電流の挙動を常に同じ状態にすることが
できるので，負荷用ダミーメモリセルの不確定な状態に
よりダミービット線対の駆動動作が変動して，誤動作を
招く可能性を含むことを防止することができる。しか
も，最悪の状態は防止できる。
ーメモリセルの一部をセルフタイミング用ダミーメモリ
セルとは逆の状態に固定し，残りを同じ状態に固定して
も良い。そのようにすることで，負荷用ダミーメモリセ
ルによるリーク電流の挙動を常に同じ状態にすることが
できるので，負荷用ダミーメモリセルの不確定な状態に
よりダミービット線対の駆動動作が変動して，誤動作を
招く可能性を含むことを防止することができる。しか
も，最悪の状態は防止できる。
【００２７】本発明の第２の側面によれば，負荷用ダミ
ーメモリセルが，セルフタイミング用ダミーメモリセル
の状態と逆の状態に初期設定されることを特徴とする。
即ち，負荷用ダミーメモリセルの一方のノードまたは他
方のノードを所定の電圧レベルに固定してセルフタイミ
ング用ダミーメモリセルと逆の状態に固定する代わり
に，第２の側面では，メモリの初期設定時に，負荷用ダ
ミーメモリセルを，セルフタイミング用ダミーメモリセ
ルの状態と逆の状態に設定し，それを保持させる。その
ために，初期設定時に負荷用ダミーメモリセルのリセッ
ト動作を行う。負荷用ダミーメモリセルはワード線によ
る駆動を受けないので，一旦状態が設定されれば，電源
がオフになるまでその状態が維持される。
ーメモリセルが，セルフタイミング用ダミーメモリセル
の状態と逆の状態に初期設定されることを特徴とする。
即ち，負荷用ダミーメモリセルの一方のノードまたは他
方のノードを所定の電圧レベルに固定してセルフタイミ
ング用ダミーメモリセルと逆の状態に固定する代わり
に，第２の側面では，メモリの初期設定時に，負荷用ダ
ミーメモリセルを，セルフタイミング用ダミーメモリセ
ルの状態と逆の状態に設定し，それを保持させる。その
ために，初期設定時に負荷用ダミーメモリセルのリセッ
ト動作を行う。負荷用ダミーメモリセルはワード線によ
る駆動を受けないので，一旦状態が設定されれば，電源
がオフになるまでその状態が維持される。
【００２８】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００２９】図５は，本実施の形態におけるメモリの構
成図である。図５には，図１と同様に，複数のワード線
ＷＬと，複数のビット線対BL,XBLと，その交差位置に配
置された複数のメモリセルMCとを有するメモリセルアレ
イMCAを有する。そして，ワードラインドライバ１２に
より選択されたワード線が駆動され，メモリセルMCがビ
ット線対BL,XBLを駆動し，そのビット線対に生成される
電圧差がセンスアンプ１８により検出され増幅される。
また，書き込み時には，ライトアンプ１６によりビット
線対が駆動され，選択されたメモリセルにデータが書き
込まれる。
成図である。図５には，図１と同様に，複数のワード線
ＷＬと，複数のビット線対BL,XBLと，その交差位置に配
置された複数のメモリセルMCとを有するメモリセルアレ
イMCAを有する。そして，ワードラインドライバ１２に
より選択されたワード線が駆動され，メモリセルMCがビ
ット線対BL,XBLを駆動し，そのビット線対に生成される
電圧差がセンスアンプ１８により検出され増幅される。
また，書き込み時には，ライトアンプ１６によりビット
線対が駆動され，選択されたメモリセルにデータが書き
込まれる。
【００３０】センスアンプ１８の起動タイミングを制御
するセンスアンプ起動信号φSAが，ダミー回路とそのダ
ミー用タイミング制御回路２４により制御される。即
ち，メモリセルアレイMCAに併設して，ダミーワード線D
WLと，セルフタイミング用ダミーメモリセルSDMCと，ダ
ミービット線対DBL,XDBLとからなるダミー回路が設けら
れる。ダミーワード線とダミービット線対には，負荷用
ダミーメモリセルLDMCが複数個設けられ，メモリセルア
レイ内のワード線WLとビット線対BL,XBLと同等の負荷容
量を与えられる。例えば，メモリセルアレイを行方向と
列方向に拡張することで，これらのダミー回路を付設す
ることができる。
するセンスアンプ起動信号φSAが，ダミー回路とそのダ
ミー用タイミング制御回路２４により制御される。即
ち，メモリセルアレイMCAに併設して，ダミーワード線D
WLと，セルフタイミング用ダミーメモリセルSDMCと，ダ
ミービット線対DBL,XDBLとからなるダミー回路が設けら
れる。ダミーワード線とダミービット線対には，負荷用
ダミーメモリセルLDMCが複数個設けられ，メモリセルア
レイ内のワード線WLとビット線対BL,XBLと同等の負荷容
量を与えられる。例えば，メモリセルアレイを行方向と
列方向に拡張することで，これらのダミー回路を付設す
ることができる。
【００３１】図５に示されるとおり，通常のメモリセル
MCよりも駆動能力を高くするために，複数個のセルフタ
イミング用ダミーメモリセルSDMCが，ダミーワード線DW
Lに並列に接続される。そして，セルフタイミング用ダ
ミーメモリセルSDMCの内部状態は，共に第１の状態
「１」に固定される。複数のセルフタイミング用ダミー
メモリセルSDMCが同時に選択されるので，それらを同じ
状態に固定することで，ダミービット線対DBL,XDBLの駆
動動作にコンフリクトが生じることが防止される。
MCよりも駆動能力を高くするために，複数個のセルフタ
イミング用ダミーメモリセルSDMCが，ダミーワード線DW
Lに並列に接続される。そして，セルフタイミング用ダ
ミーメモリセルSDMCの内部状態は，共に第１の状態
「１」に固定される。複数のセルフタイミング用ダミー
メモリセルSDMCが同時に選択されるので，それらを同じ
状態に固定することで，ダミービット線対DBL,XDBLの駆
動動作にコンフリクトが生じることが防止される。
【００３２】それに対して，ダミービット線対に接続さ
れる複数の負荷用ダミーメモリセルLDMCは，少なくとも
一部が或いは全てが，セルフタイミング用ダミーメモリ
セルSDMCとは逆の状態「０」に固定される。例えば，メ
モリセルアレイMCAが５１２本のワード線を有する場
合，ダミービット線対には，５１３個のダミーメモリセ
ルが設けられる。そして，４個あるいは６個のダミーメ
モリセルがセルフタイミング用ダミーメモリセルとして
ダミーワード線DWLに接続されると，残りの５０９個あ
るいは５０６個のダミーメモリセルが負荷用ダミーメモ
リセルとなる。
れる複数の負荷用ダミーメモリセルLDMCは，少なくとも
一部が或いは全てが，セルフタイミング用ダミーメモリ
セルSDMCとは逆の状態「０」に固定される。例えば，メ
モリセルアレイMCAが５１２本のワード線を有する場
合，ダミービット線対には，５１３個のダミーメモリセ
ルが設けられる。そして，４個あるいは６個のダミーメ
モリセルがセルフタイミング用ダミーメモリセルとして
ダミーワード線DWLに接続されると，残りの５０９個あ
るいは５０６個のダミーメモリセルが負荷用ダミーメモ
リセルとなる。
【００３３】この多くの負荷用ダミーメモリセルLDMCの
全てを，セルフタイミング用ダミーメモリセルSDMCとは
逆の状態に固定することで，セルフタイミング用ダミー
メモリセルによるダミービット線対の駆動速度が，負荷
用ダミーメモリセルのリーク電流により速められること
が防止される。ただし，必ずしも全ての負荷用ダミーメ
モリセルをセルフタイミング用ダミーメモリセルと逆の
状態に固定する必要はなく，例えば大部分の負荷用ダミ
ーメモリセルを逆の状態に固定し，残りを同じ状態に固
定してもよい。或いは，半分の負荷用ダミーメモリセル
を逆の状態に残りの半分を同じ状態に固定しても良い。
少なくとも，全ての負荷用ダミーメモリセルがセルフタ
イミング用ダミーメモリセルと同じ状態になる最悪状態
は防止される必要がある。
全てを，セルフタイミング用ダミーメモリセルSDMCとは
逆の状態に固定することで，セルフタイミング用ダミー
メモリセルによるダミービット線対の駆動速度が，負荷
用ダミーメモリセルのリーク電流により速められること
が防止される。ただし，必ずしも全ての負荷用ダミーメ
モリセルをセルフタイミング用ダミーメモリセルと逆の
状態に固定する必要はなく，例えば大部分の負荷用ダミ
ーメモリセルを逆の状態に固定し，残りを同じ状態に固
定してもよい。或いは，半分の負荷用ダミーメモリセル
を逆の状態に残りの半分を同じ状態に固定しても良い。
少なくとも，全ての負荷用ダミーメモリセルがセルフタ
イミング用ダミーメモリセルと同じ状態になる最悪状態
は防止される必要がある。
【００３４】図６は，本実施の形態におけるダミービッ
ト線対とダミーメモリセルの詳細回路図である。図６に
は，２個のセルフタイミング用ダミーメモリセルSDMC1,
2と，２個の負荷用ダミーメモリセルLDMC1,2とが示され
ている。２個のセルフタイミング用ダミーメモリセルSD
MC1,2は，ダミーワード線DWLに並列に接続され，ダミー
ワード線DWLが駆動される時に，ダミービット線対DBL,X
DBLを同時に駆動する。
ト線対とダミーメモリセルの詳細回路図である。図６に
は，２個のセルフタイミング用ダミーメモリセルSDMC1,
2と，２個の負荷用ダミーメモリセルLDMC1,2とが示され
ている。２個のセルフタイミング用ダミーメモリセルSD
MC1,2は，ダミーワード線DWLに並列に接続され，ダミー
ワード線DWLが駆動される時に，ダミービット線対DBL,X
DBLを同時に駆動する。
【００３５】ダミーメモリセルは，通常のメモリセルと
同様に，一対のインバータINV1,2の入出力が交差接続さ
れたラッチ回路と，その一対のノードn1,n2をそれぞれ
ダミービット線に接続するトランスファトランジスタN
5,N6とを有する。トランスファトランジスタN5,N6が導
通すると，一対のインバータがダミービット線対を駆動
する。
同様に，一対のインバータINV1,2の入出力が交差接続さ
れたラッチ回路と，その一対のノードn1,n2をそれぞれ
ダミービット線に接続するトランスファトランジスタN
5,N6とを有する。トランスファトランジスタN5,N6が導
通すると，一対のインバータがダミービット線対を駆動
する。
【００３６】２個のセルフタイミング用ダミーメモリセ
ルSDMC1,2は，一対のノードのうち一方のノードｎ１が
電源Vccに固定されている。従って，ダミーワード線DWL
が駆動されると，インバータINV1により一方のダミービ
ット線XDBLをＬレベルに引き下げるように駆動する。そ
の場合，複数のセルフタイミング用ダミーメモリセルに
より駆動電流I0は，１個のメモリセルMCの駆動電流より
も多く，その分，ダミービット線は通常のビット線より
も速く駆動される。
ルSDMC1,2は，一対のノードのうち一方のノードｎ１が
電源Vccに固定されている。従って，ダミーワード線DWL
が駆動されると，インバータINV1により一方のダミービ
ット線XDBLをＬレベルに引き下げるように駆動する。そ
の場合，複数のセルフタイミング用ダミーメモリセルに
より駆動電流I0は，１個のメモリセルMCの駆動電流より
も多く，その分，ダミービット線は通常のビット線より
も速く駆動される。
【００３７】一方，負荷用ダミーメモリセルLDMC1,2の
一方のノードｎ１は，グランドVssに固定されている。
従って，他方のノードｎ２は，電源レベルVccに維持さ
れる。負荷用ダミーメモリセルに対するワード線LDWL1,
2は，グランドレベルに固定されてＨレベルに駆動され
ることはない。しかし，トランスファトランジスタN5の
リーク電流により，図６に示すような左側のダミービッ
ト線DBL側にリーク電流Ｉleakが流れる。但し，セルフ
タイミング用ダミーメモリセルSDMC1,2により駆動され
る右側のダミービット線XDBLには，その駆動を加速する
ようなリーク電流は発生しない。
一方のノードｎ１は，グランドVssに固定されている。
従って，他方のノードｎ２は，電源レベルVccに維持さ
れる。負荷用ダミーメモリセルに対するワード線LDWL1,
2は，グランドレベルに固定されてＨレベルに駆動され
ることはない。しかし，トランスファトランジスタN5の
リーク電流により，図６に示すような左側のダミービッ
ト線DBL側にリーク電流Ｉleakが流れる。但し，セルフ
タイミング用ダミーメモリセルSDMC1,2により駆動され
る右側のダミービット線XDBLには，その駆動を加速する
ようなリーク電流は発生しない。
【００３８】図７は，本実施の形態での読み出し動作の
タイミングチャート図である。読み出し動作を説明する
と，ビット線対及びダミービット線対が電源Vccレベル
にプリチャージされた状態で，クロックCKに同期してア
ドレスAddとコントロール信号Contが供給されると，デ
コーダ回路１０により選択されたワード線WLとダミーワ
ード線DWLとが，ワードラインドライバ１２により駆動
される。ワード線ＷＬの駆動に伴い，メモリセルMCがビ
ット線対BL,XBLのいずれか一方をＬレベル側に駆動す
る。また，ダミーワード線DWLの駆動に伴い，セルフタ
イミング用ダミーメモリセルSDMC1,2が，ダミービット
線対の一方XDBLをＬレベル側に駆動する。
タイミングチャート図である。読み出し動作を説明する
と，ビット線対及びダミービット線対が電源Vccレベル
にプリチャージされた状態で，クロックCKに同期してア
ドレスAddとコントロール信号Contが供給されると，デ
コーダ回路１０により選択されたワード線WLとダミーワ
ード線DWLとが，ワードラインドライバ１２により駆動
される。ワード線ＷＬの駆動に伴い，メモリセルMCがビ
ット線対BL,XBLのいずれか一方をＬレベル側に駆動す
る。また，ダミーワード線DWLの駆動に伴い，セルフタ
イミング用ダミーメモリセルSDMC1,2が，ダミービット
線対の一方XDBLをＬレベル側に駆動する。
【００３９】この時，ダミービット線対に接続されてい
る複数の負荷用ダミーメモリセルLDMC1,2は，セルフタ
イミング用ダミーメモリセルSDMC1,2とは異なる状態に
固定されている。従って，トランスファトランジスタN6
を介して発生するリーク電流が，右側のダミービット線
XDBLの駆動を速めることはない。負荷用ダミーメモリセ
ルのリーク電流Ｉleakが，左側のダミービット線DBLに
発生するが，セルフタイミング用ダミーメモリセルSDMC
1,2のノードｎ１が電源Vccに固定されているので，これ
らのリーク電流Ｉleakによりプリチャージレベルにある
ダミービット線DBLのレベルが低下することはない。従
って，ダミービット線対DBL,XDBLに電圧差ΔＶが生成さ
れるタイミングは，ほとんどセルフタイミング用ダミー
メモリセルSDMC1,2の駆動能力に依存することになり，
製造プロセスのバラツキによるメモリセルの駆動能力の
バラツキに対応した動きを，ダミービット線対に発生さ
せることができる。
る複数の負荷用ダミーメモリセルLDMC1,2は，セルフタ
イミング用ダミーメモリセルSDMC1,2とは異なる状態に
固定されている。従って，トランスファトランジスタN6
を介して発生するリーク電流が，右側のダミービット線
XDBLの駆動を速めることはない。負荷用ダミーメモリセ
ルのリーク電流Ｉleakが，左側のダミービット線DBLに
発生するが，セルフタイミング用ダミーメモリセルSDMC
1,2のノードｎ１が電源Vccに固定されているので，これ
らのリーク電流Ｉleakによりプリチャージレベルにある
ダミービット線DBLのレベルが低下することはない。従
って，ダミービット線対DBL,XDBLに電圧差ΔＶが生成さ
れるタイミングは，ほとんどセルフタイミング用ダミー
メモリセルSDMC1,2の駆動能力に依存することになり，
製造プロセスのバラツキによるメモリセルの駆動能力の
バラツキに対応した動きを，ダミービット線対に発生さ
せることができる。
【００４０】その結果，図７に示されるとおり，ダミー
ビット線対の電圧差ΔＶの発生に応答して，ダミー用タ
イミング制御回路２４が，セルフタイミング信号φSLF
を生成し，それに応答してタイミング制御回路１０がセ
ンスアンプ起動信号φSAを生成する。上記のとおり，セ
ルフタイミング信号φSLFの発生タイミングは，負荷用
ダミーメモリセルの内部状態に依存して変化することは
なく，常にメモリセルの駆動能力のバラツキに連動した
最適なタイミングになる。また，タイミング制御信号１
０は，図示しないビット線対のイコライズ信号や，デー
タ出力回路のアウトプットイネーブル信号などの他のタ
イミング制御信号も，上記セルフタイミング信号φSLF
に応答して生成する。
ビット線対の電圧差ΔＶの発生に応答して，ダミー用タ
イミング制御回路２４が，セルフタイミング信号φSLF
を生成し，それに応答してタイミング制御回路１０がセ
ンスアンプ起動信号φSAを生成する。上記のとおり，セ
ルフタイミング信号φSLFの発生タイミングは，負荷用
ダミーメモリセルの内部状態に依存して変化することは
なく，常にメモリセルの駆動能力のバラツキに連動した
最適なタイミングになる。また，タイミング制御信号１
０は，図示しないビット線対のイコライズ信号や，デー
タ出力回路のアウトプットイネーブル信号などの他のタ
イミング制御信号も，上記セルフタイミング信号φSLF
に応答して生成する。
【００４１】負荷用ダミーメモリセルLDMCの少なくとも
一部が，セルフタイミング用ダミーメモリセルSDMCとは
逆の状態に固定されていても良い。それにより，少なく
ともダミービット線XDBLのＬレベル側への駆動速度は，
従来の最悪状態よりも遅くなり，センスアンプの起動が
早すぎて誤動作につながることは避けることができる。
その場合は，残りの負荷用ダミーメモリセルをいずれか
の状態に固定して，負荷用ダミーメモリセルのリーク電
流の影響を，固定的にすることが望ましい。
一部が，セルフタイミング用ダミーメモリセルSDMCとは
逆の状態に固定されていても良い。それにより，少なく
ともダミービット線XDBLのＬレベル側への駆動速度は，
従来の最悪状態よりも遅くなり，センスアンプの起動が
早すぎて誤動作につながることは避けることができる。
その場合は，残りの負荷用ダミーメモリセルをいずれか
の状態に固定して，負荷用ダミーメモリセルのリーク電
流の影響を，固定的にすることが望ましい。
【００４２】図８は，本実施の形態における別のダミー
ビット線対とダミーメモリセルの詳細回路図である。こ
の例では，セルフタイミング用ダミーメモリセルSDMC1,
2は，図６と同じであり，ノードｎ１が電源Vccに固定さ
れている。一方，図８の例では，負荷用ダミーメモリセ
ルLDMC1,2のノードｎ２が電源Vccに固定されている。こ
のような固定方法でも，負荷用ダミーメモリセルLDMC1,
2をタイミングチャート用ダミーメモリセルとは異なる
状態に固定することができる。
ビット線対とダミーメモリセルの詳細回路図である。こ
の例では，セルフタイミング用ダミーメモリセルSDMC1,
2は，図６と同じであり，ノードｎ１が電源Vccに固定さ
れている。一方，図８の例では，負荷用ダミーメモリセ
ルLDMC1,2のノードｎ２が電源Vccに固定されている。こ
のような固定方法でも，負荷用ダミーメモリセルLDMC1,
2をタイミングチャート用ダミーメモリセルとは異なる
状態に固定することができる。
【００４３】図９は，図８の詳細回路図である。ダミー
メモリセルは，ＰチャネルトランジスタP1とＮチャネル
トランジスタN3とによりインバータINV2が，トランジス
タP2とN4とによりインバータINV1が構成され，両者の入
出力ノードｎ１，ｎ２が交差接続されている。そして，
セルフタイミング用ダミーメモリセルSDMCでは，ノード
ｎ１が電源Vccに接続されて，第１の状態に固定されて
いる。一方，負荷用ダミーメモリセルLDMC1,2では，ノ
ードｎ２が電源Vccに接続されて，第１の状態とは逆相
の第２の状態に固定されている。一対のノードのいずれ
か一方が，電源VccまたはグランドVssに固定されれば，
他方のノードは，インバータの動作によりその逆のレベ
ルに自動的に固定される。
メモリセルは，ＰチャネルトランジスタP1とＮチャネル
トランジスタN3とによりインバータINV2が，トランジス
タP2とN4とによりインバータINV1が構成され，両者の入
出力ノードｎ１，ｎ２が交差接続されている。そして，
セルフタイミング用ダミーメモリセルSDMCでは，ノード
ｎ１が電源Vccに接続されて，第１の状態に固定されて
いる。一方，負荷用ダミーメモリセルLDMC1,2では，ノ
ードｎ２が電源Vccに接続されて，第１の状態とは逆相
の第２の状態に固定されている。一対のノードのいずれ
か一方が，電源VccまたはグランドVssに固定されれば，
他方のノードは，インバータの動作によりその逆のレベ
ルに自動的に固定される。
【００４４】図１０は，別の実施の形態におけるダミー
ビット線対とダミーメモリセルの回路図である。この例
では，セルフタイミング用ダミーメモリセルSDMC1,2
は，一方のノードｎ１が電源Vccに固定されている。そ
れに対して，負荷用ダミーメモリセルLDMC1,2には，い
ずれのノードｎ１，ｎ２も電源またはグランドに固定さ
れていない。
ビット線対とダミーメモリセルの回路図である。この例
では，セルフタイミング用ダミーメモリセルSDMC1,2
は，一方のノードｎ１が電源Vccに固定されている。そ
れに対して，負荷用ダミーメモリセルLDMC1,2には，い
ずれのノードｎ１，ｎ２も電源またはグランドに固定さ
れていない。
【００４５】しかしながら，負荷用ダミーメモリセルLD
MCのダミーワード線LDWL1,2はトランジスタP10を介して
電源Vccに接続され，トランジスタN11を介してグランド
Vssに接続されている。また，右側のダミービット線XDB
LがトランジスタP12を介して電源Vccに，トランジスタN
13を介してグランドVssに接続されている。そして，初
期化時にＬレベルになる初期化信号φINTがトランジス
タP10,N11,P12のゲートに印加され，その反転信号／φI
NTがトランジスタN13のゲートに印加される。
MCのダミーワード線LDWL1,2はトランジスタP10を介して
電源Vccに接続され，トランジスタN11を介してグランド
Vssに接続されている。また，右側のダミービット線XDB
LがトランジスタP12を介して電源Vccに，トランジスタN
13を介してグランドVssに接続されている。そして，初
期化時にＬレベルになる初期化信号φINTがトランジス
タP10,N11,P12のゲートに印加され，その反転信号／φI
NTがトランジスタN13のゲートに印加される。
【００４６】従って，メモリの電源起動した時の初期化
時に初期化信号φINTがＬレベルになり，ダミーワード
線LDWL1,2が電源Vccに駆動される。その結果，負荷用ダ
ミーメモリセルLDMC1,2のトランスファトランジスタN5,
N6が導通する。そして，同時に，ダミービット線DBLが
グランドレベルVssに駆動され，ダミービット線XDBLが
電源レベルVccに駆動される。即ち，トランジスタP12,N
13が負荷用ダミーメモリセルLDMC1,2に初期状態を書き
込むダミー書き込み回路として動作して，負荷用ダミー
メモリセルのノードｎ２をＨレベルに，ノードｎ１をＬ
レベルに駆動し，負荷用ダミーメモリセルに，セルフタ
イミング用ダミーメモリセルSDMC1,2とは逆の状態を書
き込む。
時に初期化信号φINTがＬレベルになり，ダミーワード
線LDWL1,2が電源Vccに駆動される。その結果，負荷用ダ
ミーメモリセルLDMC1,2のトランスファトランジスタN5,
N6が導通する。そして，同時に，ダミービット線DBLが
グランドレベルVssに駆動され，ダミービット線XDBLが
電源レベルVccに駆動される。即ち，トランジスタP12,N
13が負荷用ダミーメモリセルLDMC1,2に初期状態を書き
込むダミー書き込み回路として動作して，負荷用ダミー
メモリセルのノードｎ２をＨレベルに，ノードｎ１をＬ
レベルに駆動し，負荷用ダミーメモリセルに，セルフタ
イミング用ダミーメモリセルSDMC1,2とは逆の状態を書
き込む。
【００４７】初期設定が完了すると，初期化信号φINT
がＨレベルになり，ダミーワード線LDWL1,2がＬレベル
に固定されると共に，トランジスタP12,N13が非導通に
維持される。その結果，負荷用ダミーメモリセルは，上
記の初期設定状態を保持する。
がＨレベルになり，ダミーワード線LDWL1,2がＬレベル
に固定されると共に，トランジスタP12,N13が非導通に
維持される。その結果，負荷用ダミーメモリセルは，上
記の初期設定状態を保持する。
【００４８】以上のとおり，本実施の形態では，負荷用
ダミーメモリセルに初期化時において，セルフタイミン
グ用ダミーメモリセルとは逆の状態が書き込まれ，維持
される。従って，通常動作時においては，図６と同じよ
うな状態になり，負荷用ダミーメモリセルによるリーク
電流が，セルフタイミング用ダミーメモリセルによるダ
ミービット線の駆動を加速することはない。
ダミーメモリセルに初期化時において，セルフタイミン
グ用ダミーメモリセルとは逆の状態が書き込まれ，維持
される。従って，通常動作時においては，図６と同じよ
うな状態になり，負荷用ダミーメモリセルによるリーク
電流が，セルフタイミング用ダミーメモリセルによるダ
ミービット線の駆動を加速することはない。
【００４９】以上の実施の形態では，ダミーメモリセル
とダミービット線対を有するダミー回路を利用して，セ
ンスアンプ起動信号を最適のタイミングで生成するセル
フタイミング回路を説明した。しかし，本発明は，それ
に限定されず，ダミー回路を利用して，他のタイミング
制御信号，例えばビット線イコライズ信号やセンスアン
プ出力のイコライズ信号，または出力ラッチ回路のアウ
トプットイネーブル信号等を生成してもよい。
とダミービット線対を有するダミー回路を利用して，セ
ンスアンプ起動信号を最適のタイミングで生成するセル
フタイミング回路を説明した。しかし，本発明は，それ
に限定されず，ダミー回路を利用して，他のタイミング
制御信号，例えばビット線イコライズ信号やセンスアン
プ出力のイコライズ信号，または出力ラッチ回路のアウ
トプットイネーブル信号等を生成してもよい。
【００５０】また，図５において，ダミー用タイミング
制御信号２４がセルフタイミング信号φSLFを生成した
が，センスアンプ起動信号φSAを直接生成することもで
きる。
制御信号２４がセルフタイミング信号φSLFを生成した
が，センスアンプ起動信号φSAを直接生成することもで
きる。
【００５１】更に，上記の実施の形態では，クロック同
期型のスタティックメモリを例にして説明したが，本発
明は，クロック非同期型のSRAMにも適用することができ
る。クロック非同期型SRAMの場合は，外部からクロック
が供給されないが，外部から供給されるアドレスの変化
を検出するATD回路を設け，そのATD回路により新たな読
み出し動作の開始を検出したタイミングで，内部回路の
動作が開始され，内部回路のさまざまなタイミング信号
が生成される。従って，図５において，タイミング制御
回路／デコーダ回路１０内には，上記のアドレスの変化
を検出する検出回路が内蔵され，その検出回路の出力
が，クロックと同様の機能を有する。また，書き込み動
作の場合は，コントロール信号であるライトイネーブル
信号が活性化されてライトデータが入力された時に，書
き込み動作が開始される。それ以外のダミー回路による
セルフタイミング回路の構成は，クロック同期型の例と
同じである。
期型のスタティックメモリを例にして説明したが，本発
明は，クロック非同期型のSRAMにも適用することができ
る。クロック非同期型SRAMの場合は，外部からクロック
が供給されないが，外部から供給されるアドレスの変化
を検出するATD回路を設け，そのATD回路により新たな読
み出し動作の開始を検出したタイミングで，内部回路の
動作が開始され，内部回路のさまざまなタイミング信号
が生成される。従って，図５において，タイミング制御
回路／デコーダ回路１０内には，上記のアドレスの変化
を検出する検出回路が内蔵され，その検出回路の出力
が，クロックと同様の機能を有する。また，書き込み動
作の場合は，コントロール信号であるライトイネーブル
信号が活性化されてライトデータが入力された時に，書
き込み動作が開始される。それ以外のダミー回路による
セルフタイミング回路の構成は，クロック同期型の例と
同じである。
【００５２】以上，実施の形態例をまとめると以下の付
記の通りである。
記の通りである。
【００５３】（付記１）スタティックメモリにおいて，
複数のワード線と，複数のビット線対と，その交差位置
に配置され逆相レベルを保持する一対のノードを有する
メモリセルとを有するメモリセルアレイと，前記メモリ
セルアレイに併設された，ダミーワード線と，ダミービ
ット線対と，前記ダミーワード線及びダミービット線対
に接続され逆相レベルを保持する一対のノードを有する
セルフタイミング用ダミーメモリセルと，前記ダミービ
ット線対に接続される複数の負荷用ダミーメモリセルと
を有するダミー回路と，前記ダミービット線対の電圧変
化を検出してタイミング制御信号を生成するタイミング
制御回路とを有し，前記セルフタイミング用ダミーメモ
リセルの一対のノードが第１の状態に固定され，負荷用
ダミーメモリセルの一対のノードが前記第１の状態とは
逆相の第２の状態に固定されていることを特徴とするス
タティックメモリ。
複数のワード線と，複数のビット線対と，その交差位置
に配置され逆相レベルを保持する一対のノードを有する
メモリセルとを有するメモリセルアレイと，前記メモリ
セルアレイに併設された，ダミーワード線と，ダミービ
ット線対と，前記ダミーワード線及びダミービット線対
に接続され逆相レベルを保持する一対のノードを有する
セルフタイミング用ダミーメモリセルと，前記ダミービ
ット線対に接続される複数の負荷用ダミーメモリセルと
を有するダミー回路と，前記ダミービット線対の電圧変
化を検出してタイミング制御信号を生成するタイミング
制御回路とを有し，前記セルフタイミング用ダミーメモ
リセルの一対のノードが第１の状態に固定され，負荷用
ダミーメモリセルの一対のノードが前記第１の状態とは
逆相の第２の状態に固定されていることを特徴とするス
タティックメモリ。
【００５４】（付記２）付記１において，前記セルフタ
イミング用ダミーメモリセルの一対のノードの一方が第
１の電圧レベルに固定され，前記負荷用ダミーメモリセ
ルの一対のノードの一方が前記第１の電圧レベルとは逆
相の第２の電圧レベルに固定，あるいは他方のノードが
前記第１の電圧レベルに固定されていることを特徴とす
るスタティックメモリ。
イミング用ダミーメモリセルの一対のノードの一方が第
１の電圧レベルに固定され，前記負荷用ダミーメモリセ
ルの一対のノードの一方が前記第１の電圧レベルとは逆
相の第２の電圧レベルに固定，あるいは他方のノードが
前記第１の電圧レベルに固定されていることを特徴とす
るスタティックメモリ。
【００５５】（付記３）付記２において，前記第１及び
第２の電圧レベルは，電源レベルまたはグランドレベル
であることを特徴とするスタティックメモリ。
第２の電圧レベルは，電源レベルまたはグランドレベル
であることを特徴とするスタティックメモリ。
【００５６】（付記４）付記１において，前記セルフタ
イミング用ダミーメモリセルが複数個，前記ダミーワー
ド線に接続され，当該複数個のセルフタイミング用ダミ
ーメモリセルが同時に，前記ダミービット線対を駆動
し，更に，当該複数個のセルフタイミング用ダミーメモ
リセルの一対のノードが前記第１の状態に固定されてい
ることを特徴とするスタティックメモリ。
イミング用ダミーメモリセルが複数個，前記ダミーワー
ド線に接続され，当該複数個のセルフタイミング用ダミ
ーメモリセルが同時に，前記ダミービット線対を駆動
し，更に，当該複数個のセルフタイミング用ダミーメモ
リセルの一対のノードが前記第１の状態に固定されてい
ることを特徴とするスタティックメモリ。
【００５７】（付記５）付記１において，前記複数の負
荷用ダミーメモリセルの全てが，前記セルフタイミング
用ダミーメモリセルとは逆の状態に固定されていること
を特徴とするスタティックメモリ。
荷用ダミーメモリセルの全てが，前記セルフタイミング
用ダミーメモリセルとは逆の状態に固定されていること
を特徴とするスタティックメモリ。
【００５８】（付記６）付記１において，前記複数の負
荷用ダミーメモリセルの少なくとも一部が，セルフタイ
ミング用ダミーメモリセルとは逆の状態に固定されてい
ることを特徴とするスタティックメモリ。
荷用ダミーメモリセルの少なくとも一部が，セルフタイ
ミング用ダミーメモリセルとは逆の状態に固定されてい
ることを特徴とするスタティックメモリ。
【００５９】（付記７）付記１において，前記複数の負
荷用ダミーメモリセルの一部をセルフタイミング用ダミ
ーメモリセルとは逆の状態に固定し，残りを同じ状態に
固定したことを特徴とするスタティックメモリ。
荷用ダミーメモリセルの一部をセルフタイミング用ダミ
ーメモリセルとは逆の状態に固定し，残りを同じ状態に
固定したことを特徴とするスタティックメモリ。
【００６０】（付記８）スタティックメモリにおいて，
複数のワード線と，複数のビット線対と，その交差位置
に配置され逆相レベルを保持する一対のノードを有する
メモリセルとを有するメモリセルアレイと，前記メモリ
セルアレイに併設して設けられた，ダミーワード線と，
ダミービット線対と，前記ダミーワード線及びダミービ
ット線対に接続され逆相レベルを保持する一対のノード
を有するセルフタイミング用ダミーメモリセルと，前記
ダミービット線対に接続される複数の負荷用ダミーメモ
リセルとを有するダミー回路と，前記ダミービット線対
の電圧変化を検出してタイミング制御信号を生成するタ
イミング制御回路とを有し，前記セルフタイミング用ダ
ミーメモリセルの一対のノードが第１の状態に固定さ
れ，更に，初期設定時に負荷用ダミーメモリセルの一対
のノードに前記第１の状態とは逆相の第２の状態に書き
込むダミー書き込み回路を有することを特徴とするスタ
ティックメモリ。
複数のワード線と，複数のビット線対と，その交差位置
に配置され逆相レベルを保持する一対のノードを有する
メモリセルとを有するメモリセルアレイと，前記メモリ
セルアレイに併設して設けられた，ダミーワード線と，
ダミービット線対と，前記ダミーワード線及びダミービ
ット線対に接続され逆相レベルを保持する一対のノード
を有するセルフタイミング用ダミーメモリセルと，前記
ダミービット線対に接続される複数の負荷用ダミーメモ
リセルとを有するダミー回路と，前記ダミービット線対
の電圧変化を検出してタイミング制御信号を生成するタ
イミング制御回路とを有し，前記セルフタイミング用ダ
ミーメモリセルの一対のノードが第１の状態に固定さ
れ，更に，初期設定時に負荷用ダミーメモリセルの一対
のノードに前記第１の状態とは逆相の第２の状態に書き
込むダミー書き込み回路を有することを特徴とするスタ
ティックメモリ。
【００６１】（付記９）付記８において，前記負荷用ダ
ミーメモリセルは，初期設定時に書き込まれた第２の状
態を，その後の通常動作時において維持することを特徴
とするスタティックメモリ。
ミーメモリセルは，初期設定時に書き込まれた第２の状
態を，その後の通常動作時において維持することを特徴
とするスタティックメモリ。
【００６２】（付記１０）付記１または８において，前
記タイミング制御信号は，前記ビット線対を増幅するセ
ンスアンプの起動信号を含むことを特徴とするスタティ
ックメモリ。
記タイミング制御信号は，前記ビット線対を増幅するセ
ンスアンプの起動信号を含むことを特徴とするスタティ
ックメモリ。
【００６３】（付記１１）付記１または８において，ス
タティックメモリは，外部から供給されるクロックに同
期して，アドレスを入力するクロック同期型であること
を特徴とするスタティックメモリ。
タティックメモリは，外部から供給されるクロックに同
期して，アドレスを入力するクロック同期型であること
を特徴とするスタティックメモリ。
【００６４】（付記１２）付記１または８において，前
記負荷用ダミーメモリセルは，読み出し動作時におい
て，選択されないことを特徴とするスタティックメモ
リ。
記負荷用ダミーメモリセルは，読み出し動作時におい
て，選択されないことを特徴とするスタティックメモ
リ。
【００６５】（付記１３）付記１または８において，前
記ダミーメモリセルは，一対のインバータの入出力端子
を交差接続したラッチ回路と，前記入出力端子が一対の
ノードを構成し，当該一対のノードが一対のトランスフ
ァトランジスタを介して前記ダミービット線対に接続さ
れていることを特徴とするスタティックメモリ。
記ダミーメモリセルは，一対のインバータの入出力端子
を交差接続したラッチ回路と，前記入出力端子が一対の
ノードを構成し，当該一対のノードが一対のトランスフ
ァトランジスタを介して前記ダミービット線対に接続さ
れていることを特徴とするスタティックメモリ。
【００６６】
【発明の効果】以上，本発明によれば，ダミー回路によ
るセルフタイミング回路を構成したスタティックメモリ
において，ダミービット線の駆動がダミーメモリセルの
リーク電流により過剰に加速されて，制御信号のタイミ
ングが早くなりすぎて誤動作を招くことを防止すること
ができる。
るセルフタイミング回路を構成したスタティックメモリ
において，ダミービット線の駆動がダミーメモリセルの
リーク電流により過剰に加速されて，制御信号のタイミ
ングが早くなりすぎて誤動作を招くことを防止すること
ができる。
【図１】従来のセルフタイミング回路を有するスタティ
ックメモリの構成図である。
ックメモリの構成図である。
【図２】図１の読み出し動作のタイミングチャート図で
ある。
ある。
【図３】従来例のダミービット線対とそれに接続される
ダミーメモリセルの詳細回路図である。
ダミーメモリセルの詳細回路図である。
【図４】読み出しの誤動作を示すタイミングチャート図
である。
である。
【図５】本実施の形態におけるメモリの構成図である。
【図６】本実施の形態におけるダミービット線対とダミ
ーメモリセルの詳細回路図である。
ーメモリセルの詳細回路図である。
【図７】本実施の形態での読み出し動作のタイミングチ
ャート図である。
ャート図である。
【図８】本実施の形態における別のダミービット線対と
ダミーメモリセルの詳細回路図である。
ダミーメモリセルの詳細回路図である。
【図９】図８の詳細回路図である。
【図１０】別の実施の形態におけるダミービット線対と
ダミーメモリセルの回路図である。
ダミーメモリセルの回路図である。
MCA メモリセルアレイ
MC メモリセル
WL ワード線
BL,XBL ビット線対
DWL ダミーワード線
DBL,XDBL ダミービット線対
SDMC セルフタイミング用ダミーメモリセル
LDMC 負荷用ダミーメモリセル
１０，２４ タイミング制御回路
１８ センスアンプ
φSA センスアンプ起動信号（タイミング制御
信号） n1,n2 一対のノード Vcc 電源電圧 Vss グランド電圧
信号） n1,n2 一対のノード Vcc 電源電圧 Vss グランド電圧
Claims (9)
- 【請求項１】スタティックメモリにおいて，複数のワー
ド線と，複数のビット線対と，その交差位置に配置され
逆相レベルを保持する一対のノードを有するメモリセル
とを有するメモリセルアレイと，前記メモリセルアレイ
に併設された，ダミーワード線と，ダミービット線対
と，前記ダミーワード線及びダミービット線対に接続さ
れ逆相レベルを保持する一対のノードを有するセルフタ
イミング用ダミーメモリセルと，前記ダミービット線対
に接続される複数の負荷用ダミーメモリセルとを有する
ダミー回路と，前記ダミービット線対の電圧変化を検出
してタイミング制御信号を生成するタイミング制御回路
とを有し，前記セルフタイミング用ダミーメモリセルの
一対のノードが第１の状態に固定され，負荷用ダミーメ
モリセルの一対のノードが前記第１の状態とは逆相の第
２の状態に固定されていることを特徴とするスタティッ
クメモリ。 - 【請求項２】請求項１において，前記セルフタイミング
用ダミーメモリセルの一対のノードの一方が第１の電圧
レベルに固定され，前記負荷用ダミーメモリセルの一対
のノードの一方が前記第１の電圧レベルとは逆相の第２
の電圧レベルに固定，あるいは他方のノードが前記第１
の電圧レベルに固定されていることを特徴とするスタテ
ィックメモリ。 - 【請求項３】請求項１において，前記セルフタイミング
用ダミーメモリセルが複数個，前記ダミーワード線に接
続され，当該複数個のセルフタイミング用ダミーメモリ
セルが同時に，前記ダミービット線対を駆動し，更に，
当該複数個のセルフタイミング用ダミーメモリセルの一
対のノードが前記第１の状態に固定されていることを特
徴とするスタティックメモリ。 - 【請求項４】請求項１において，前記複数の負荷用ダミ
ーメモリセルの全てが，前記セルフタイミング用ダミー
メモリセルとは逆の状態に固定されていることを特徴と
するスタティックメモリ。 - 【請求項５】請求項１において，前記複数の負荷用ダミ
ーメモリセルの少なくとも一部が，セルフタイミング用
ダミーメモリセルとは逆の状態に固定されていることを
特徴とするスタティックメモリ。 - 【請求項６】請求項１において，前記複数の負荷用ダミ
ーメモリセルの一部をセルフタイミング用ダミーメモリ
セルとは逆の状態に固定し，残りを同じ状態に固定した
ことを特徴とするスタティックメモリ。 - 【請求項７】スタティックメモリにおいて，複数のワー
ド線と，複数のビット線対と，その交差位置に配置され
逆相レベルを保持する一対のノードを有するメモリセル
とを有するメモリセルアレイと，前記メモリセルアレイ
に併設して設けられた，ダミーワード線と，ダミービッ
ト線対と，前記ダミーワード線及びダミービット線対に
接続され逆相レベルを保持する一対のノードを有するセ
ルフタイミング用ダミーメモリセルと，前記ダミービッ
ト線対に接続される複数の負荷用ダミーメモリセルとを
有するダミー回路と，前記ダミービット線対の電圧変化
を検出してタイミング制御信号を生成するタイミング制
御回路とを有し，前記セルフタイミング用ダミーメモリ
セルの一対のノードが第１の状態に固定され，更に，初
期設定時に負荷用ダミーメモリセルの一対のノードに前
記第１の状態とは逆相の第２の状態に書き込むダミー書
き込み回路を有することを特徴とするスタティックメモ
リ。 - 【請求項８】請求項１または７において，前記タイミン
グ制御信号は，前記ビット線対を増幅するセンスアンプ
の起動信号を含むことを特徴とするスタティックメモ
リ。 - 【請求項９】請求項１または７において，スタティック
メモリは，外部から供給されるクロックに同期して，ア
ドレスを入力するクロック同期型であることを特徴とす
るスタティックメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224922A JP4339532B2 (ja) | 2001-07-25 | 2001-07-25 | セルフタイミング回路を有するスタティックメモリ |
| US10/102,703 US6646938B2 (en) | 2001-07-25 | 2002-03-22 | Static memory having self-timing circuit |
| KR1020020020841A KR100848058B1 (ko) | 2001-07-25 | 2002-04-17 | 셀프 타이밍 회로를 구비하는 정적 기억 장치 |
| TW091109619A TW559808B (en) | 2001-07-25 | 2002-05-08 | Static memory having self-timing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224922A JP4339532B2 (ja) | 2001-07-25 | 2001-07-25 | セルフタイミング回路を有するスタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003036678A true JP2003036678A (ja) | 2003-02-07 |
| JP4339532B2 JP4339532B2 (ja) | 2009-10-07 |
Family
ID=19058003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224922A Expired - Fee Related JP4339532B2 (ja) | 2001-07-25 | 2001-07-25 | セルフタイミング回路を有するスタティックメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6646938B2 (ja) |
| JP (1) | JP4339532B2 (ja) |
| KR (1) | KR100848058B1 (ja) |
| TW (1) | TW559808B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4339532B2 (ja) | 2009-10-07 |
| KR100848058B1 (ko) | 2008-07-23 |
| TW559808B (en) | 2003-11-01 |
| US6646938B2 (en) | 2003-11-11 |
| KR20030010489A (ko) | 2003-02-05 |
| US20030021144A1 (en) | 2003-01-30 |
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Legal Events
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4339532 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130710 Year of fee payment: 4 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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