JP5122449B2 - 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 - Google Patents

論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 Download PDF

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Description

本発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などの集積化メモリを含む集積回路の分野に関し、より詳細には、そのような集積回路への電力の供給に関する。
単一の集積回路「チップ」上に含まれるトランジスタの数が増加するにつれ、及び集積回路の動作周波数が高くなるにつれて、集積回路によって消費される電力の管理の重要性が増し続けている。電力消費が管理されないと、集積回路の熱的要件を満たす（たとえば、動作時に集積回路の熱的限界内に保たれるように集積回路を適切に冷却するのに必要な部品を設ける）ことが、過度にコスト高、さらには実現不可能になり得る。さらに電池式デバイスなどの一部の用途では、集積回路内の電力消費を管理することが、許容し得る電池寿命を実現するために重要となる。
集積回路内の電力消費は、集積回路に供給される電源電圧に関係する。たとえば、多くのディジタル論理回路は、２進値１と２進値０を、それぞれ電源電圧及び接地電圧（又はその逆）として表す。動作時にディジタル・ロジックが値を評価するとき、信号は、しばしば一方の電圧から他方の電圧に完全に遷移する。したがって、集積回路内で消費される電力は、接地電圧に対する電源電圧の大きさに依存する。一般に電源電圧を低くすると、電力消費が少なくなる。しかし、電源電圧を低くできる大きさには、限界がある。
（ＳＲＡＭなどの）メモリを集積した集積回路における電源電圧の低減に対する１つの限界は、メモリのロバスト性に関係する。電源電圧がある電圧より低くなるにつれて、メモリを高信頼度で読み出しかつ書き込む能力が低下する。信頼度の低下には、いくつかの原因がある。メモリ内の一部のデバイス（たとえばＳＲＡＭ内でビットラインをメモリ・セルに結合するパス・ゲート・トランジスタ）の抵抗は、電源電圧が低下するにつれて変化する。変化した抵抗は、書き込みのためにメモリ・セルをオーバドライブする能力、又は読み出しのためにビットラインを放電する能力に影響を及ぼす。さらに一部の設計では、メモリ内のトランジスタは、高しきい値電圧（高ＶT）トランジスタである。すなわち、トランジスタが活動化する（又は「ターン・オン」、すなわち電流を能動的に導通する）しきい値電圧が、集積回路内の他のトランジスタより高い。このようなトランジスタのしきい値電圧は、電源電圧に対して良好にスケーリングしない。したがって、電源電圧の百分率としての「トリップ・ポイント」（メモリ・セルへの書き込みが起こる点）は、電源電圧が低くなるにつれて悪化する。例として、１つの現在の集積回路製造プロセスでは、電源電圧が約０．９ボルト未満になると、結果として高信頼度でメモリに書き込む能力が低下する。同様に、メモリから迅速及び／又は高信頼度で読み出す能力が低下する。したがって、メモリのロバスト性が影響を受け始める電源電圧が、メモリを含む集積回路への電源電圧の低減に対する下限として使用されてきた。
一実施態様では、集積回路は、第１の電源電圧が供給される少なくとも１つの論理回路と、その論理回路に結合され、第２の電源電圧が供給される少なくとも１つのメモリ回路とを備える。メモリ回路は、使用時に第１の電源電圧が第２の電源電圧より小さい場合でも、論理回路に応答して読み出されかつ書き込まれるように構成される。
もう１つの実施態様における方法は、第１の電源電圧が供給される論理回路がメモリ・セルを読み出すステップと、メモリ・セルが第１の電源電圧を基準とする信号を用いて読み出しに応答するステップとを含み、使用時にメモリ・セルには、第１の電源電圧より大きな第２の電源電圧が供給される。
以下の詳細な説明は、添付の図面を参照する。
本発明は様々な変更及び代替形が可能であるが、その特定の実施形態を図面で例として示し、以下に詳細に説明する。しかし図面とその詳細な説明は、開示された具体的な形に本発明を限定するものではなく、これに反してすべての変更形態、等価形態、代替形態は、添付の特許請求の範囲で定義される本発明の趣旨及び範囲に含まれるものであることを理解すべきである。
次に図１を参照すると、集積回路１０の一実施形態のブロック図が示される。図示の実施形態では、集積回路は、複数の論理回路１２と、複数のメモリ回路１４を含む。論理回路１２は、メモリ回路１４に結合される。論理回路１２は、集積回路１０に供給される第１の電源電圧（図１でＶLのラベルが付けられている）によって電力供給される。メモリ回路１４は、集積回路１０に供給される第２の電源電圧（図１でＶMのラベルが付けられている）によって電力供給される。図示の実施形態では、以下で一部の実施形態に関してより詳細に説明するように、メモリ回路１４は、ＶL電源電圧によっても電力供給される。集積回路１０は、一般に、単一の半導体基板（又はチップ）上に集積化された論理回路１２とメモリ回路１４を備える。
論理回路１２は、一般に、集積回路がそのために設計された動作を実施する。論理回路１２は、動作時に、論理回路１２がメモリ回路１４内に記憶する様々な値を発生する。さらに、論理回路１２は、動作の対象であるメモリ回路１４から様々な値を読み出す。たとえば、様々な実施形態では、メモリ回路１４は、キャッシュ、レジスタ・ファイル、集積回路特有のデータ構造などのために用いられるメモリを含む。メモリ回路１４は、任意のタイプの読み出し可能／書き込み可能メモリで実装される。下記の例では、ＳＲＡＭメモリが用いられる。図示の実施形態は、複数の論理回路１２と、複数のメモリ回路１４を含むが、様々な実施形態では、少なくとも１つの論理回路１２と、少なくとも１つのメモリ回路１４を含むことができることに留意されたい。
一般に、論理回路１２がメモリ回路１４にアクセスする場合、論理回路１２は、メモリ回路１４へ様々な制御信号を発生する。たとえば、制御信号は、メモリ回路１４内のアクセスされるべき記憶場所を識別するアドレス、読み出しを行うためアサートされるリード・イネーブル信号、書き込みを行うためにアサートされるライト・イネーブル信号などを含む。読み出しのためには、メモリ回路１４は、論理回路１２へデータを出力する。書き込む際には、論理回路１２は、記憶のためにメモリ回路１４にデータを供給する。
論理回路１２用とメモリ回路１４用とに電源電圧を分離することにより、論理回路１２用の電源電圧（ＶL）を、メモリ回路１４がロバスト性をもって動作できるレベルよりも低くすることができる。メモリ回路１４用の電源電圧（ＶM）は、ロバストなメモリ動作をもたらす最小（望むなら、それより大きな）電源電圧に維持される。したがって、使用時にＶL電源電圧は、ＶM電源電圧よりも小い。その他のときには（たとえば高い性能が望まれるとき、及び高い性能を達成するために高い電力消費が許容されるとき）、使用時にＶL電源電圧は、ＶM電源電圧より大きくすることができる。あるいは、ＶM電源電圧は、ＶL電源電圧がＶM電源電圧を超えるようになる場合に、ＶL電源電圧と一致するように増加させることができる。
一般に電源電圧は、回路に電力を供給し、回路が１つ又は複数の入力に応答して、１つ又は複数の出力を発生できるように電気エネルギーを供給するために、回路に供給される電圧である。本明細書の様々な所で、電源電圧が他の電源電圧より大きい又は小さいと言うことがある。すなわち、電圧の大きさは、他の電圧の大きさよりも大きく（又は小さく）することができる。
次に図２を参照すると、メモリ回路１４Ａの一実施形態のブロック図が示される。メモリ回路１４Ａは、メモリ回路１４の１つである。他のメモリ回路１４も同様である。図２の実施形態では、メモリ回路１４Ａは、レベル・シフタ回路２０、１組のワードライン・ドライバ回路２２、メモリ・アレイ２４、クロック・ゲート回路２６、制御信号発生器回路２８を含む。レベル・シフタ２０とワードライン・ドライバ２２には、ＶM電源電圧が供給される。メモリ・アレイ２４と制御信号発生器２８には、ＶMとＶL電源電圧の両方が供給される。クロック・ゲート２６にはＶL電源電圧が供給される。レベル・シフタ２０とクロック・ゲート２６は、論理回路１２からクロック入力（ｇｃｌｋ）、及び１つ又は複数のイネーブル入力（Ｅｎ）を受け取るように結合される。クロック・ゲート２６は、ワードライン・ドライバ２２にクロック出力（ｃｌｋ）を発生するように構成され、またレベル・シフタ２０は、ワードライン・ドライバ２２にクロック出力（ｃｌｋ＿ｅ）を発生するように構成される。ワードライン・ドライバ２２はさらに、論理回路１２から１つ又は複数のアドレス入力（Ａｄｄｒ 入力）を受け取るように結合される。ワードライン・ドライバ２２は、メモリ・アレイ２４に１組のワードライン・（ＷＬ０〜ＷＬＮ）を発生するように構成される。メモリ・アレイ２４はさらに、論理回路１２から又はそれへ、データ（Ｄｉｎ）を受け取り、データ（Ｄｏｕｔ）を供給するように結合される。さらに、メモリ・アレイ２４は、制御信号発生器２８から様々な制御信号を受け取るように結合される。たとえば制御信号には、ライト・イネーブル（ＷＥ）信号とリード・イネーブル（ＲＥ）信号を含む。制御信号はまた、プリチャージ（ＰＣｈｇ）信号や任意の他の所望の制御信号を含む。制御信号発生器２８は、論理回路１２からの対応する制御入力から、メモリ・アレイ２４のための制御信号を発生し、一部の実施形態では、制御信号をレベルシフトすることができる。
メモリ・アレイ２４は、ＶM電源電圧が供給される複数のメモリ・セルを備える。しかしメモリ回路１４Ａは、ＶM電源電圧より小さいＶL電源電圧が論理回路１２に供給される場合でも、論理回路１２によってメモリ・アレイ２４へアクセスできるように設計される。各メモリ・セルは、そのメモリ・セルに結合されたワードラインＷＬ０〜ＷＬＮの１つにより、アクセス（読み出し又は書き込み）のために活動化される。同じワードラインに結合された１つ又は複数のメモリ・セルは、メモリ・アレイ２４内でアクセスに対する「ワード」を形成する。すなわち、ワードのビットはグループとして、読み出し／書き込みされる。したがってワードの幅は、メモリ・アレイ２４からのＤｉｎとＤｏｕｔ信号の幅となる。
メモリ・セルにはＶM電源電圧が供給されるので、ワードラインにもＶM電源電圧が供給されることになる。すなわち、ワードラインがハイにアサートされるとき、ワードラインはほぼＶM電圧となる。したがって、ワードライン・ドライバ２２には、ＶM電源電圧が供給される。
ワードライン・ドライバ２２は、論理回路１２からのアドレス入力に基づいて、所与のワードラインを活動化する。アドレスは、論理回路１２によって発生された所与のアクセスのためにアクセスすべき、メモリ・アレイ２４内のワードを識別する。一部の実施形態では、論理回路１２は、アドレスを部分的又は完全にデコードする回路を含み、アドレス入力は、部分的又は完全にデコードされたアドレスである。別法として、ワードライン・ドライバ２２は、完全なデコード機能を実装し、アドレス入力は、アドレスをエンコードする。一般に、それぞれの異なるアドレスは、異なるワードラインＷＬ０からＷＬＮをアサートさせる。
ワードライン・ドライバ２２には、ＶM電源電圧が供給されるので、ワードライン・ドライバ２２内のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタのゲートに結合された、ワードライン・ドライバ２２への入力は、ハイに駆動されるとき、（ＶM電源電圧が供給されるＰＭＯＳトランジスタが、ゲートがハイに駆動されたとき完全にターン・オフされることを確実にするために）ＶM電圧に駆動される。すなわち、ＰＭＯＳトランジスタのゲートが、ソースのＶM電源電圧より小さい電圧に駆動されると、ＰＭＯＳトランジスタのゲート対ソース電圧が依然として負で、したがってＰＭＯＳトランジスタは、論理上は非アクティブになるとしても、依然としてアクティブとなる。ワードライン・ドライバ２２が静的相補型ＭＯＳ（ＣＭＯＳ）回路で設計された場合は、各入力はＰＭＯＳトランジスタのゲートに結合され、ハイに駆動されたときはＶM電圧に駆動される。一実施形態では、ワードライン・ドライバ２２は、動的論理ゲートを用いて実装される。したがって、回路をプリチャージするクロック信号（ｃｌｋ＿ｅ）は、ＰＭＯＳトランジスタのゲートに結合され、ＶM電圧まで駆動する。ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタのゲートに結合された他の信号は、ＶL電圧まで駆動することができる。したがって論理回路１２からのアドレス入力は、ワードライン・ドライバ２２に、直接（レベルシフトなしで）、供給することができる。さらに、クロック・ゲート２６（ＶL電圧が供給され、したがってハイに駆動されたときＶL電圧まで駆動される）からのｃｌｋ信号は、ワードライン・ドライバ２２に直接供給することができる。
レベル・シフタ２０は、ｇｃｌｋ信号とＥｎ信号に応答して、ｃｌｋ＿ｅ信号を発生するように構成される。Ｅｎ信号（又は複数のＥｎ信号）が、現在のクロック・サイクルに対してクロックがイネーブルされたことを示す場合は、レベル・シフタ２０は、ｇｃｌｋ信号をレベルシフトすることによってｃｌｋ＿ｅ信号を発生し、それによりｃｌｋ＿ｅ信号のハイへのアサートがＶM電圧となる。Ｅｎ信号（又は複数のＥｎ信号）が、クロックがディスエーブルされたことを示す場合は、レベル・シフタ２０は、ｃｌｋ＿ｅ信号をロー・レベル（接地）に安定に保持することができる。他の実装形態では、レベル・シフタ２０は、Ｅｎ信号（又は複数のＥｎ信号）が、クロックがディスエーブルされたことを示す場合は、ｃｌｋ＿ｅ信号をハイ・レベル（ＶM）に安定に保持することができる。論理回路１２から供給されるｇｃｌｋ信号は、ハイにアサートされたとき、ＶL電圧となるようにすることができる。
一般に、レベル・シフタ回路は、入力信号をレベルシフトして出力信号を発生するように構成された回路とすることができる。信号をレベルシフトすることとは、信号のハイへのアサートを、１つの電圧からもう１つの電圧に変化させることを指すものである。レベルシフトは、いずれの方向にも行うことができる（たとえば、レベルシフト後の電圧は、レベルシフト前の電圧よりも高く又は低くすることができる）。一部の実施形態では、ローへのアサートは、集積回路１０に供給される接地電圧（図中には示されず、しばしばＶSSと呼ばれる）のままとすることができる。所与の電源電圧に等しいハイへのアサートに駆動される信号は、その電源電圧の「領域」内、又はその電源電圧を「基準とする」と呼ぶことができる。
この実施形態は、イネーブル信号を供給し、レベル・シフタ２０は、レベルシフト機能に加えてクロック・ゲーティング機能を有するが、他の実施形態は、イネーブル信号を含まず、入力信号から無条件に出力信号を発生することができる。さらに、他の実施形態では、イネーブル／ディスエーブル機能を統合しないレベル・シフタ２０を、クロック・ゲート２６と同様なクロック・ゲートと共に用いることができる。たとえば、クロック・ゲートの出力は、このようなレベル・シフタによってレベルシフトすることができる。さらに、イネーブル／ディスエーブル機能を実装しないレベル・シフタ２０は、（たとえば、制御信号発生器２８内での制御信号の発生用に）クロック・ゲート２６なしで用いることができる。さらに、他の実施形態は、ワードライン・ドライバ２２の他の構成を用いることができ、ワードライン・ドライバ２２に入力される追加の信号をレベルシフトすることができる。
クロック・ゲート２６は、（レベル・シフタに関して上述したのと同様に）Ｅｎ信号（又は複数のＥｎ信号）とｇｃｌｋ信号に応答して、ｃｌｋ信号を発生する。Ｅｎ信号（又は複数のＥｎ信号）が、現在のクロック・サイクルに対してクロックがイネーブルされたことを示す場合は、クロック・ゲート２６は、ｇｃｌｋ信号に応答してｃｌｋ信号を発生する。Ｅｎ信号（又は複数のＥｎ信号）が、クロックがディスエーブルされたことを示す場合は、クロック・ゲート２６は、ｃｌｋ信号をロー・レベル（接地）に安定に保持する。他の実装形態では、クロック・ゲート２６は、Ｅｎ信号（又は複数のＥｎ信号）が、クロックがディスエーブルされたことを示す場合は、ｃｌｋ信号をハイ・レベル（ＶL）に安定に保持する。他の実施形態では、クロック・ゲート２６を削除することができ、ワードライン・ドライバ２２内では、ｃｌｋ信号の代わりにｃｌｋ＿ｅ信号を用いることができる。
一部の実施形態では、レベル・シフタ２０を通る遅れは、クロック・ゲート２６を通る遅れとほぼ同じである。このような実施形態では、レベル・シフタ２０が集積回路１０のクリティカルなタイミング・パスに及ぼす影響は、（有ったとしても）最小化される。
上述のように、メモリ回路１４Ａは、ＶM電源電圧がＶL電源電圧より高い場合でも、メモリ・アレイ２４への読み出し／書き込みアクセスを実現するように設計される。入力信号をレベルシフトするレベル・シフタ２０と、ＶM電圧で動作するワードライン・ドライバ２２は、アクセスを開始させる。ＤｉｎとＤｏｕｔ信号は、入力データ（書き込み用）と出力データ（読み出し用）を供給し、したがってこの実施形態ではこれらの信号は、論理回路１２によって用いられるＶL領域内にある。メモリ・アレイ２４にもＶL電圧を供給することができ、ＶL領域内でＤｉｎやＤｏｕｔ信号と共に動作するように構成することができる。他の実施形態では、ＤｉｎとＤｏｕｔ信号は、ＶL領域とＶM領域の間でレベルシフトさせることができ、あるいはＤｉｎ信号のみをレベルシフトし、Ｄｏｕｔ信号はＶM領域内とすることができる。
一実施形態では、少なくとも、メモリ・セルから読み出されたビットをセンスする、メモリ・アレイ２４内のセンス増幅器（センスアンプ）回路には、ＶL電圧が供給される。したがって、センスアンプはまた、Ｄｏｕｔ信号に対して、ＶL領域へのレベルシフトさせることができる。もう１つの実施形態では、センスアンプ回路にはＶM電圧を供給することができ、Ｄｏｕｔ信号はＶM領域内にある。別の実装形態では、メモリ・セルへ又はメモリ・セルから、ビットを通信するためにメモリ・セルに結合されたビットラインは、ＶL領域内とすることができ、したがってビットラインに結合された他の回路には（メモリ・セル自体を除いて）、ＶL電源電圧を供給することができる。
前述のように、ＶM電源電圧が供給されるＰＭＯＳトランジスタのゲートに結合されるＶL領域の信号を、レベルシフトする。したがって、様々な実施形態では、メモリ・アレイ２４に供給される制御信号の一部を、レベルシフトすることができる。様々な実施形態では、制御信号発生器２８がレベルシフトを実現する。所与の制御信号がレベルシフトされない場合は、制御信号発生器２８は、ＶL電源電圧が供給される回路を用いて制御信号を発生する。所与の制御信号がレベルシフトされる場合は、制御信号発生器２８は、ＶM領域にシフトさせるためのレベル・シフタを含む。
次に図３を参照すると、メモリ・アレイ２４の一実施形態の一部分の回路図が示される。図３に示される部分は、ＤｉｎとＤｏｕｔ信号のビット０に対応させることができる（図３で、それぞれＤｉｎ０とＤｏｕｔ０として示される）。図３に示される部分と同様な他の部分を、Ｄｉｎ／Ｄｏｕｔワードの他のビット用に実装することができる。図３の実施形態では、メモリ・アレイ２４は、ビットライン・ドライバ回路３０、メモリ・セル３２Ａ〜３２Ｎ、ビットライン・プリチャージ回路３４、ビットライン保持回路３６、センスアンプ３８を含む。メモリ・セル３２Ａ〜３２Ｎには、ＶM電源電圧が供給される。ビットライン・ドライバ３０、ビットライン・プリチャージ回路３４、ビットライン保持回路３６、センスアンプ３８には、ＶL電源電圧が供給される。ビットライン・ドライバ３０、メモリ・セル３２Ａ〜３２Ｎ、ビットライン・プリチャージ回路３４、ビットライン保持回路３６、センスアンプ３８は、１対のビットライン（ＢＬ及びＢＬバー、後者は図３では上部にバーを有するＢＬとしてラベルが付けられている）に結合される。メモリ・セル３２Ａは、ワードラインＷＬ０に結合され、メモリ・セル３２Ｎは、ワードラインＷＬＮに結合される。図３には明示されていないが、メモリ・セル３２Ａと３２Ｎの間の省略符号によって示される他のメモリ・セルは、他のワードラインに結合される。ビットライン・プリチャージ回路３４は、この実施形態ではＶL領域にあるプリチャージ入力信号（図３のＰＣｈｇ）に結合される。ビットライン・ドライバ３０は、Ｄｉｎ０信号とライト・イネーブル（ＷＥ）信号を受け取るように結合される。センスアンプ３８は、Ｄｏｕｔ０信号とリード・イネーブル（ＲＥ）信号に結合される。
図３ではメモリ・セル３２Ａがより詳細に示されており、メモリ・セル３２Ｎなどの他のメモリ・セルも同様である。図３のメモリ・セル３２Ａは、ＮＭＯＳトランジスタＴ1とＴ2を通してビットラインに結合された、交差結合されたインバータ４０Ａ〜４０Ｂを備える、通常のＣＭＯＳ ＳＲＡＭセルを含む。一部の実施形態では、メモリ・セル３２Ａ〜３２Ｎ内のトランジスタは、高ＶTトランジスタとすることができる。トランジスタＴ1とＴ2のゲートは、ワードラインＷＬ０に結合される。したがって、ワードラインＷＬ０がハイにアサートされると、トランジスタＴ1とＴ2は、インバータ４０Ａ〜４０Ｂとビットラインの間に導電路を形成する。ワードラインはＶM領域内にあるので、トランジスタＴ1とＴ2は、メモリ・アレイ２４用に設計されているので、活動化されると、ある抵抗を有する。抵抗は、トランジスタＴ1とＴ2のゲート対ソース電圧に関係する。やはりＶM電圧によって電力供給されるインバータ４０Ａ〜４０Ｂ内のトランジスタに比較して、トランジスタＴ1とＴ2の抵抗は、ＶM電圧にスケーリングすることができる。
一般に、ビットラインは、対応するワードラインを用いて活動化されるメモリ・セル３２Ａ〜３２Ｎへの及びそれらからのビットの伝達に用いられる。ビットラインはビットを差分で表し、ＢＬをビットの真値とし、ＢＬバーをビットの補数とする。
書き込み動作を行うためには、ビットライン・ドライバ３０は、ＷＥ信号をアサートすることによって活動化される。ビットライン・ドライバ３０は、ＢＬ線上のＤｉｎ０ビットと、ＢＬバー線上のＤｉｎ０ビットの補数を駆動する。メモリ・セル３２Ａ〜３２Ｎの書き込みは、主に、ローに駆動されたビットラインによって達成され、したがってＶL領域内でのビットラインの駆動は、高信頼度でメモリ・セルを書き込むのに十分である。たとえば、メモリ・セル３２Ａが、現在２進値１を記憶していて、０が書き込まれる場合、ビットライン・ドライバ３０は、ＢＬ線をローに駆動し、ＢＬバー線をＶLに駆動する。インバータ４０Ｂ内のＰＭＯＳトランジスタは、インバータ４０Ｂの出力を論理１（ＶM電圧）に保持しようとする。ビットライン・ドライバ３０は、インバータ４０Ａ〜４０Ｂ内のトランジスタをオーバドライブするように設計され、したがってインバータ４０Ｂの出力（インバータ４０Ａの入力）は、ゼロに向かって駆動される。インバータ４０Ａの出力は、同じく２進値１に切り換わり、インバータ４０Ｂ内のＰＭＯＳトランジスタをディスエーブルし、メモリ・セル３２Ａの反転を完了する。したがって図示の実施形態では、ＷＥ信号とＤｉｎ０信号は、ＶM領域にレベルシフトしなくてもよい。
他の実施形態では、ビットラインは、ＶM領域内とすることができる。このような実施形態では、ビットライン・ドライバ３０は動的なものとすることができ、又はレベルシフトされたＤｉｎ０とＷＥ信号を受け取ることができる。このような実施形態では、ビットライン・ドライバ３０には、さらにＶM電源電圧を供給することができる。
読み出し動作に対しては、ビットラインは、対応するワードラインを介してメモリ・セル３２Ａ〜３２Ｎを活動化する前に、プリチャージすることができる。活動化されたメモリ・セル３２Ａ〜３２Ｎは、メモリ・セルの記憶された値に基づいてビットラインの１つを放電し、センスアンプ３８は、ビットライン間の差を検出し、差を増幅して出力ビットＤｏｕｔ０を発生する。差がセンスされるので、読み出しの開始の前に、ビットラインがおよそ同じ電圧で平衡している限り、正しい値を読み出すことができる。したがって、ビットラインをＶL領域で動作させることも、読み出し動作用には十分である。他の実施形態では、ビットラインがＶM領域にある場合（たとえば、ビットライン・プリチャージ回路３４とビットライン保持回路３６に、ＶM電源電圧が供給される場合）は、センスアンプ３８は、ＶL領域内のＤｏｕｔ０信号に戻すための、信号のレベルシフトを行う。他の実施形態では、Ｄｏｕｔ０信号はＶM領域内とすることができ、センスアンプ３８にもＶM電源電圧によって電力供給することができる。
センスアンプ３８は、１対のビットラインを受け取り、対の間の差をセンスして出力ビットを駆動するように結合された任意のセンス増幅器回路を含む。他の実施形態では、センスアンプ３８は、ビットライン上のセンスされた差から増幅された、全信号スイングを有するビットの差分対を出力することができる。たとえば、ビットライン上の約１００ミリボルトの差は、センスアンプ３８が差を検出するのに十分となり得る。図示の実施形態のセンスアンプ３８は、ＲＥ信号によって制御される。図示の実施形態では、ＲＥ信号は、ＶM領域へレベルシフトされない。センスアンプ３８にＶM電圧が供給される他の実施形態では、ＲＥ信号は、やはりＶM電源電圧に結合されたセンスアンプ３８内の１つ又は複数のＰＭＯＳトランジスタに結合される場合は、ＶM領域へレベルシフトする。
ビットライン・プリチャージ回路３４は、ＶL電源電圧が供給され、読み出し用にビットラインを準備するために、ＰＣｈｇ信号のアサート（ロー）に応答して、ビットラインをプリチャージする。図示の実施形態では、ビットライン・プリチャージ回路３４は、プリチャージ信号に結合されたゲートを有するＰＭＯＳトランジスタを含む。図３で縦に示されるＰＭＯＳトランジスタは、ビットラインをプリチャージすることができ、横のＰＭＯＳトランジスタは、ビットライン上の電圧の平衡をもたらすことができる。他の実施形態では、２つのビットライン・プリチャージ回路を用いることができる。読み出し動作においてはビットラインが完全に放電されないので、前の動作が読み出しであった場合に１つのビットライン・プリチャージ回路を用いる。前の動作が書き込みであった場合は、接地近くの電圧まで完全に（又は、ほぼ完全に）放電されたビットラインをプリチャージするために、両方のプリチャージ回路を用いる。前述のように、他の実施形態では、ビットライン・プリチャージ回路３４にはＶM電源電圧を供給することができ、そのような実施形態では、ＰＣｈｇ信号をＶM領域へレベルシフトする。
ビットライン保持回路３６は、読み出し又は書き込み時に、他方のビットラインが低下するのに応答して、ビットラインの１つのプリチャージを保持するために設けられている。前述のように、他の実施形態では、ビットライン保持回路３６にはＶM電源電圧を供給することができる。
図３には、ビットライン・プリチャージ回路３４とビットライン保持回路３６の特定の例が示されているが、他の実施形態では、ビットライン・プリチャージ回路３４及び／又はビットライン保持回路３６に対して任意の設計を用いることができる。
メモリ・セル３２Ａは、ＣＭＯＳ ＳＲＡＭセルとして示されているが、他の実施形態では、他のメモリ・セルを用いることができる。一般に、メモリ・セルは、ビットを記憶するように構成され、ビットの読み出し及び書き込みができるように構成された回路を備えている。
次に図４を参照すると、レベル・シフタ２０の一実施形態２０ａの回路図が示される。図４の実施形態では、レベル・シフタ２０ａは、トランジスタＴ3〜Ｔ9を備えるシフト・ステージと、トランジスタＴ10〜Ｔ13を備える出力インバータを含む。Ｔ3は、ＶM電源電圧に結合されたソース、ノードＮ１に結合されたゲート、Ｔ4のソースに結合されたドレインを有する。Ｔ4とＴ5のゲートは、ｇｃｌｋ信号に結合され、Ｔ4、Ｔ5、Ｔ6のドレインは、ノードＮ２に結合される。Ｔ5とＴ6のソースは、接地に結合される。Ｔ6のゲートは、Ｅｎ信号の反転、すなわちインバータ５０の出力端に結合される。インバータ５０の出力とｇｃｌｋ信号は、ＮＯＲゲート５２への入力となり、その出力端はＴ8とＴ9のゲートに結合される。Ｔ9のソースは、接地に結合される。Ｔ8とＴ9のドレインは、ノードＮ１に結合される。Ｔ8のソースはＴ7のドレインに結合され、Ｔ7のソースはＶM電源電圧に結合される。トランジスタＴ7のゲートは、ノードＮ２に結合される。ノードＮ１は、シフト・ステージの出力端となり、出力インバータへの入力を供給する。Ｔ11とＴ12のゲートはノードＮ１に結合され、Ｔ11とＴ12のドレインはｃｌｋ＿ｅ信号に結合される。Ｔ11のソースはＴ10のドレインに結合され、Ｔ10のソースはＶM電源電圧に結合され、Ｔ10のゲートはＶL電源電圧に結合される。Ｔ12のソースはＴ13のドレインに結合され、Ｔ13のソースは接地に結合される。Ｔ13のゲートは、ＶL電源電圧に結合される。
まず、シフト・ステージの動作について述べる。話を簡単にするために、Ｅｎ信号は、アサートされイネーブルされたことを示していると仮定する（したがってＴ6はディスエーブルされ、ＮＯＲゲート５２はｇｃｌｋ信号の反転を渡す）。ｇｃｌｋがローからハイに遷移すると、Ｔ5が活動化され、ノードＮ２を放電し始める。またＴ4は、ｇｃｌｋの遷移によって非活動化され、ノードＮ２をＴ3から分離する。ノードＮ２が放電するにつれて、Ｔ7が活動化し、ノードＮ１をＶM電源電圧に充電し始める（ｇｃｌｋ信号のハイへの遷移による、ＮＯＲゲート５２の出力のローへの遷移によってＴ8も活動化され、Ｔ9は非活動化される）。したがって、結果としてＮ１は、ＶM電源電圧にて、ｇｃｌｋ信号と同じ論理状態となる。ｇｃｌｋがハイからローへ遷移すると、ＮＯＲゲートの出力はローからハイへ遷移し、Ｔ9が活動化される。Ｔ9は、ノードＮ１を放電し始める。またｇｃｌｋの遷移によってＴ8は非活動化され、ノードＮ１をＴ7から分離する。したがってノードＮ１は、接地へ放電される。ノードＮ１が放電するにつれて、Ｔ3が活動化し、ノードＮ２をＶM電源電圧へ充電し始め（ｇｃｌｋのローへの遷移により、Ｔ4も活動化される）、したがってＴ7を非活動化する。
Ｔ4とＴ8は、それぞれノードＮ２とＮ１を、それぞれＴ3とＴ7から分離することにより、遷移時の電力消費を制限することができる。Ｔ3とＴ7がそれぞれノードＮ１とＮ２の充電を通して非活動化されるので、Ｔ3とＴ7の非活動化は、それぞれＴ5とＴ9の活動化に対して遅延させることができる。Ｔ5とＴ9が活動化されるとき、Ｔ3とＴ7をそれぞれのノードＮ２とＮ１から分離することにより、Ｔ3とＴ7がそれぞれのノードＮ２とＮ１の放電と競合するのを防止することができる。Ｔ4とＴ5は任意選択であり、他の実施形態では削除することができる。そのような実施形態では、Ｔ3とＴ7のドレインは、それぞれＴ5とＴ9のドレインに結合される。
この実施形態では、レベル・シフタ２０ａはまた、イネーブル信号を介して、クロック・ゲーティング機能を与える。イネーブル信号がディアサート（ロー）されると、Ｔ6はインバータ５０の出力によって活動化され、Ｔ8はＮＯＲゲート５２の出力によって活動化される。Ｔ6はノードＮ２を放電する（それによりＴ7を活動化する）。Ｔ7とＴ8は、直列にてノードＮ１を充電する。Ｔ3は、ノードＮ１が充電されるにつれて非活動化される。したがって、イネーブル信号がディアサートされると、ｇｃｌｋ信号の状態に無関係に、出力ノードＮ１は安定にＶM電源電圧に保持される。他の実施形態では、レベル・シフタ２０ａは、クロック・ゲーティングを実装しなくてもよい。そのような実施形態では、Ｔ6とインバータ５０は削除することができ、ＮＯＲゲート５２は、入力としてｇｃｌｋ信号を有するインバータに置き換えることができる。
出力インバータは、出力バッファリングをもたらし、それによりトランジスタＴ3〜Ｔ9を小さくすることができる。出力インバータは任意選択であり、他の実施形態では削除することができる。Ｔ11とＴ12は反転を構成する。図示の実施形態では、トランジスタＴ10とＴ13は、レベル・シフタ２０ａの遅延を、クロック・ゲート２６に整合させるのを支援するために設けられる。これらのトランジスタは任意選択であり、他の実施形態では削除することができる。そのような実施形態では、Ｔ11のソースはＶM電源電圧に結合することができ、Ｔ12のソースは接地に結合することができる。別法として、他の実施形態ではＴ10だけを削除することができる。
図４の実施形態は、ｇｃｌｋの反転をｃｌｋ＿ｅ信号に供給する。すなわち、ｇｃｌｋとｃｌｋ＿ｅ信号は、約１８０°の位相差がある（レベル・シフタ２０ａを通しての遅延が、信号の位相差が１８０°よりいくらか小さくなる原因となる）。図５の実施形態は、ｇｃｌｋ信号とほぼ同位相の（ただしレベル・シフタ２０ｂの遅延により遅れた）ｃｌｋ＿ｅを供給する、レベル・シフタ２０の第２の実施形態（レベル・シフタ２０ｂ）の例である。
図５の実施形態は、Ｔ3〜Ｔ5とＴ7〜Ｔ9を備えるシフト・ステージと、Ｔ10〜Ｔ13を備える出力インバータを含む。Ｔ3〜Ｔ5、Ｔ7〜Ｔ9、Ｔ10〜Ｔ13は、図４の実施形態と同様に、互いに、かつノードＮ１とＮ２に結合される。Ｔ3〜Ｔ5、Ｔ7〜Ｔ9、Ｔ10〜Ｔ13は、それらのゲート端子のハイ入力とロー入力に応答して、図４の説明と同様に動作する。任意選択で、ある部分に関するコメントも、図４の説明と同様である。しかし、Ｔ4とＴ5のゲートは、Ｅｎ信号がアサートされたとき、ｇｃｌｋ信号の代わりに、（ＮＡＮＤゲート５４を通して）ｇｃｌｋ信号の反転を受け取るように結合される。ＮＡＮＤゲート５４の出力はインバータ５６によって反転され、インバータ５６の出力はＴ8とＴ9のゲートに結合される。したがって、ｇｃｌｋ信号がハイに遷移するとノードＮ１はローに遷移し、ｇｃｌｋがローに遷移するとノードＮ１はハイに遷移する。出力ｃｌｋ＿ｅは、ノードＮ１の反転であり、したがってｇｃｌｋ信号とほぼ同相である（レベル・シフタ２０ｂの遅延により遅れる）。イネーブル信号がディアサートされると、ＮＡＮＤゲート５４の出力はハイとなり、インバータ５６の出力はローとなり、したがってノードＮ１を、ｇｃｌｋ信号と無関係に、安定にＶM電源電圧に（かつｃｌｋ＿ｅを接地電圧に）保持する。クロック・ゲーティングを実装しないレベル・シフタ２０ｂの実施形態では、ＮＡＮＤゲート５４をインバータで置き換えることができる（又はＮＡＮＤゲート５４を削除し、ノードＮ２を出力インバータ・ステージに結合することができる）。
図６は、ワードライン・ドライバ２２のうちの１つとすることができる、ワードライン・ドライバ２２Ａの一実施形態の回路図である。他のワードライン・ドライバ２２も同様とすることができる。この実施形態では、ワードライン・ドライバ２２Ａは、ＷＬ０ワードラインを活性化する。ワードライン・ドライバ２２Ａは、ワードラインＷＬ０を駆動するための動的回路の一実施形態を示す。図示の実施形態では、ワードライン・ドライバ２２Ａは、ＶM電源電圧が供給されるトランジスタＴ14〜Ｔ18及びインバータ６０を含む。Ｔ14は、ＶM電源電圧に結合されたソース、レベル・シフタ２０からのｃｌｋ＿ｅクロック信号に結合されたゲートと、ノードＮ３に結合されたドレインを有する。Ｔ15〜Ｔ17は直列に結合され、Ｔ15のドレインはノードＮ３に結合され、Ｔ17のソースは接地に結合される。Ｔ15とＴ16のゲートは、アドレス入力Ａ１とＡ２を受け取るように結合され、Ｔ17のゲートは、クロック・ゲート２６からのｃｌｋクロック信号に結合される。インバータ６０の入力とＴ18のドレインは、ノードＮ３に結合される。インバータ６０の出力はワードラインＷＬ０であり、Ｔ18のゲートにも結合され、Ｔ18のソースはＶM電源電圧に結合される。
この実施形態では、ワードライン・ドライバ２２Ａは、動的ＮＡＮＤゲートである。すなわち、Ｔ14は、ｃｌｋ＿ｅのディアサートに応答してノードＮ３をプリチャージし、ｃｌｋ＿ｅのアサートに応答して非活動化される。ｃｌｋ＿ｅはＶM領域にレベルシフトされているので、ｃｌｋ＿ｅはＶM電圧にアサートされ、したがってｃｌｋ＿ｅがアサートされている間にＴ14は完全に非活動化される。
ｃｌｋ＿ｅがアサートされている間、動的ＮＡＮＤゲートを評価するためにｃｌｋをアサートする。Ａ１とＡ２入力の両方がアサートされると、トランジスタＴ15〜Ｔ17はノードＮ３を放電し、ワードラインＷＬ０はアサートされる（インバータ６０によってＶM電源電圧に駆動される）。Ａ１とＡ２入力の１つ又は両方がディアサートされると、ノードＮ３は放電されず、ワードラインＷＬ０はアサートされない。Ｔ18は、ノードＮ３が放電されない場合に保持回路として働き、ノードＮ３がフローティングになるのを防止する。
ｃｌｋクロック信号及び入力Ａ１〜Ａ２は、ＰＭＯＳトランジスタに結合されない（したがって、ＰＭＯＳのソースがＶM電源電圧に結合される場合、ＰＭＯＳが非活動化されることを確実にするのにＶM電圧レベルは必要ない）ので、ｃｌｋクロック信号及びＡ１〜Ａ２入力はＶL領域内とすることができる。
図６の実施形態では、２入力の動的ＮＡＮＤゲートが示されるが、他の実施形態では、任意の入力数で任意の論理機能を実装することができる。
次に図７を参照すると、方法の一実施形態を示すフローチャートが示される。論理回路１２は、メモリ回路１４を読み出し及び／又は書き込む（ブロック７０）。メモリ回路１４は、ＶL信号（すなわちＶL領域内の信号、又はＶLを基準とする信号）を用いて、読み出しに応答する（ブロック７２）。メモリ回路は、ＶL信号を用いて、供給された書き込みデータを記憶する（ブロック７４）。
当業者には、上記の開示を完全に理解すれば、多くの変形及び変更が明らかとなるであろう。添付の特許請求の範囲は、すべてのそのような変形及び変更を包含するように解釈するものとする。
集積回路の一実施形態のブロック図である。 図１に示されるメモリ回路の一実施形態のブロック図である。 図２に示されるメモリ・アレイの一実施形態の回路図である。 図２に示されるレベル・シフタの一実施形態の回路図である。 図２に示されるレベル・シフタのもう１つの実施形態の回路図である。 図２に示されるワードライン・ドライバの一実施形態の回路図である。 方法の一実施形態を示すフローチャートである。

Claims (17)

  1. 集積回路であって、
    前記集積回路への第１の入力端で受け取られる第１の電源電圧が供給される少なくとも１つの論理回路と、
    前記論理回路に結合され、前記集積回路への第２の入力端で受け取られる第２の電源電圧が供給される少なくとも１つのメモリ回路とを備え、
    前記メモリ回路は、使用時に前記第１の電源電圧が前記第２の電源電圧より小さい場合でも、前記論理回路に応答して読み出されかつ書き込まれるように構成され、前記メモリ回路は少なくとも１つのメモリ・アレイを備え、前記メモリ・アレイは、使用時に前記第２の電源電圧が連続的に供給される複数のメモリ・セルを備え、前記メモリ回路は前記第２の電源電圧が供給されるワードライン・ドライバ回路を備えており、前記複数のメモリ・セルの内の第１のメモリ・セルは該第１のメモリ・セルを活動化するために前記ワードライン・ドライバ回路からワードライン信号を受け取るよう構成され、前記メモリ回路は、第２の電源電圧が供給されるレベル・シフタ回路をさらに有しており、このレベル・シフタ回路が前記論理回路からの入力クロック信号と入力イネーブル信号を受けて、これらの入力クロック信号と入力イネーブル信号に応答して、前記ワードライン・ドライバ回路のためのレベルシフトされたゲートクロック信号を生成するよう構成されることを特徴とする集積回路。
  2. 前記メモリ回路には、前記第２の電源電圧に加えて、前記第１の電源電圧が供給される請求項１に記載の集積回路。
  3. 前記ワードライン・ドライバ回路は動的論理回路を備え、前記レベルシフトされたゲートクロック信号が前記動的論理回路のプリチャージをトリガする請求項１に記載の集積回路。
  4. 前記ワードライン・ドライバ回路がさらに、レベルシフトされない１つ又は複数の追加の入力信号を受け取るように結合される請求項３に記載の集積回路。
  5. 前記１つ又は複数の追加の入力信号は第２のゲートクロック信号を含み、さらに前記少なくとも一つのメモリ回路は前記レベル・シフタ回路と並列に入力クロック信号と入力イネーブル信号とを受け取るよう構成されたクロックゲート回路をさらに有し、このクロックゲート回路を通した遅れと前記レベル・シフタを通した遅れとがほぼ同一である請求項４に記載の集積回路。
  6. 前記レベル・シフタ回路が２つのｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタの直列接続を含む出力インバータを備え、前記ＮＭＯＳトランジスタの第１のトランジスタのゲートは前記レベルシフトされた信号を受け取るように結合され、前記ＮＭＯＳトランジスタの第２のトランジスタのゲートは前記第１の電源電圧に結合される請求項１に記載の集積回路。
  7. 前記出力インバータが２つのｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタの直列接続をさらに備え、前記ＰＭＯＳトランジスタの第１のトランジスタのゲートは前記レベルシフトされた信号を受け取るように結合され、前記ＰＭＯＳトランジスタの第２のトランジスタのゲートは前記第１の電源電圧に結合され、前記ＰＭＯＳトランジスタの第２のトランジスタのソースは前記第２の電源電圧に結合される請求項６に記載の集積回路。
  8. 前記第１のメモリ・セルは１対のビットラインに結合され、前記メモリ回路は、前記１対のビットラインに結合されるとともに前記第１のメモリ・セルに書き込むために前記１対のビットラインを駆動するように構成されたビットライン・ドライバ回路を備え、前記ビットライン・ドライバ回路には前記第１の電源電圧が供給される請求項１に記載の集積回路。
  9. 前記第１のメモリ・セルは１対のビットラインに結合され、前記メモリ回路は、前記１対のビットラインに結合されるとともに読み出しに応答して出力用に第１のメモリ・セルの値をセンスするように構成されたセンス増幅器回路を備え、前記センス増幅器回路には前記第１の電源電圧が供給される請求項１に記載の集積回路。
  10. 前記メモリ回路が、読み出しの準備をするために前記１対のビットラインをプリチャージするように構成されたビットライン・プリチャージ回路をさらに備え、前記ビットライン・プリチャージ回路には前記第１の電源電圧が供給される請求項９に記載の集積回路。
  11. 前記メモリ回路が、読み出し又は書き込み時に、他方のビットラインが低下するのに応答して、ビットラインの１つのプリチャージを保持するように構成されたビットライン保持回路をさらに備え、前記ビットライン保持回路には前記第１の電源電圧が供給される請求項１０に記載の集積回路。
  12. 集積回路への第１の入力端で受け取られる第１の電源電圧が供給される論理回路が、メモリ・セルを読み出すステップと、
    前記メモリ・セルによって、前記第１の電源電圧を基準とする信号を用いて読み出しに応答するステップであって、前記メモリ・セルには、使用時に前記第１の電源電圧より大きな第２の電源電圧が供給され、前記第２の電源電圧は前記集積回路への第２の入力端で受け取られ、メモリ回路は少なくとも１つのメモリ・アレイを備え、前記メモリ・アレイは、使用時に前記第２の電源電圧が連続的に供給される複数のメモリ・セルを備え、前記メモリ回路は前記第２の電源電圧が供給されるワードライン・ドライバ回路を備えており、前記複数のメモリ・セルの内の第１のメモリ・セルは該第１のメモリ・セルを活性化するために前記ワードライン・ドライバ回路からワードライン信号を受け取るよう構成され、前記メモリ回路は、第２の電圧が供給されるレベル・シフタ回路をさらに有しており、このレベル・シフタ回路が前記論理回路からの入力クロック信号と入力イネーブル信号を受けるよう構成されている、ステップと、
    前記レベル・シフタ回路によって、前記入力クロック信号と入力イネーブル信号に応答して、前記ワードライン・ドライバ回路のためのレベルシフトされたゲートクロック信号を生成するステップと
    を有する方法。
  13. 前記論理回路が、前記第１の電源電圧を基準とする信号を用いて前記メモリ・セルに書き込むステップと、
    前記メモリ・セルが、前記論理回路からの書き込みデータを記憶するステップとをさらに含む請求項１２に記載の方法。
  14. 前記メモリ回路は前記レベル・シフタ回路と並列に入力クロック信号と入力イネーブル信号とを受け取るよう構成されたクロックゲート回路をさらに有し、
    前記方法は、前記クロックゲート回路によって前記ワードライン・ドライバ回路のための第２のゲートクロック信号を生成するステップをさらに有し、
    前記クロックゲート回路を通した遅れと前記レベル・シフタを通した遅れとがほぼ同一である請求項１３に記載の方法。
  15. 集積回路であって、
    第１の電源電圧が供給される少なくとも１つの論理回路と、
    前記論理回路に結合され、第２の電源電圧が供給される少なくとも１つのメモリ回路とを備え、
    前記メモリ回路は、使用時に前記第１の電源電圧が前記第２の電源電圧より小さい場合でも、前記論理回路に応答して読み出されかつ書き込まれるように構成され、前記メモリ回路は、前記第２の電源電圧が供給される第１のメモリ・セルと、前記第２の電源電圧が供給されるワードライン・ドライバ回路とを備え、前記第１のメモリ・セルは、アクセスのために前記第１のメモリ・セルを選択するために前記ワードライン・ドライバ回路からワードライン信号を受け取るように結合され、前記メモリ回路は、前記第２の電源電圧が供給されるレベル・シフタ回路をさらに備え、前記レベル・シフタ回路は、前記論理回路からクロック信号とイネーブル信号とを受けて、これらのクロック信号とイネーブル信号に応答して、該クロック信号を前記第１の電源電圧から前記第２の電源電圧へレベルシフトするように結合され、前記レベル・シフタ回路は、前記レベルシフトされたクロック信号を前記ワードライン・ドライバ回路に供給するように結合され、前記ワードライン・ドライバ回路は動的論理回路を備え、前記クロック信号は前記動的論理回路のプリチャージをトリガし、前記レベル・シフタ回路が２つのｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタの直列接続を含む出力インバータを備え、前記ＮＭＯＳトランジスタの第１のトランジスタのゲートは前記レベルシフトされたクロック信号を受け取るように結合され、前記ＮＭＯＳトランジスタの第２のトランジスタのゲートは前記第１の電源電圧に結合される集積回路。
  16. 前記ワードライン・ドライバ回路がさらに、レベルシフトされない１つ又は複数の追加の入力信号を受け取るように結合される請求項１５に記載の集積回路。
  17. 前記出力インバータが２つのｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタの直列接続をさらに備え、前記ＰＭＯＳトランジスタの第１のトランジスタのゲートは前記レベルシフトされた信号を受け取るように結合され、前記ＰＭＯＳトランジスタの第２のトランジスタのゲートは第１の電源電圧に結合され、前記ＰＭＯＳトランジスタの第２のトランジスタのソースは前記第２の電源電圧に結合される請求項１５に記載の集積回路。
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