KR102123056B1 - 듀얼 파워 라인을 구비하는 에스램 및 그것의 비트 라인 프리차지 방법 - Google Patents

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Abstract

본 발명에 따른 제 1 구동 전압과 제 2 구동 전압을 제공받는 에스램은, 상기 제 1 구동 전압을 제공받아 데이터를 저장하는 메모리 셀, 상기 제 2 구동 전압에 의해서 구동되며 상기 메모리 셀의 비트 라인에 연결되고, 상기 메모리 셀에 저장된 데이터를 센싱하기 위해 상기 비트 라인을 프리차지하는 페리 회로, 그리고 센싱 동작시 상기 제 2 구동 전압의 레벨이 기준치 이하로 낮은 경우에는 상기 비트 라인의 프리차지 레벨을 조정하도록 상기 페리 회로를 제어하는 제어 로직을 포함한다.

Description

듀얼 파워 라인을 구비하는 에스램 및 그것의 비트 라인 프리차지 방법{SRAM INCLUDING DUAL POWER LINE AND BIT LINE PRECHAGRE METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 듀얼 파워 라인을 포함하는 에스램 및 그것의 비트 라인 프리차지 방법에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다.
응용 프로세서와 같은 반도체 장치들은 복수의 기능 블록(IP)들을 포함하는 시스템 온 칩(이하, SoC)으로 구성될 수 있다. 시스템 온 칩(SoC)에는 캐시 또는 버퍼 메모리의 용도로 사용되는 에스램(SRAM)이 포함된다. 모바일 기기에서는 전력 효율을 위해서 구동 전압의 레벨을 낮추는 추세이다. 하지만, 에스램의 경우에는 읽기 마진을 보장하기 위해서는 메모리 셀에 제공되는 전압의 레벨을 낮추는 데에는 한계가 있다. 대신 메모리 셀을 제외한 제어 블록에 제공되는 전압은 셀에 제공되는 전압보다 낮게 제공될 수 있다. 이러한 에스램의 전원 공급 방식을 듀얼 파워 공급 방식(Dual power supply scheme)이라 한다.
모바일 기기를 위시한 반도체 장치에서 안정적인 전원의 제공은 동작의 신뢰성을 위한 필수적인 조건이다. 하지만, 외부의 잡음이나 공정 변화에 기인한 불안정성에 의하여 반도체 회로의 전원 전압은 불안정해질 수 있다. 특히, 비트 라인의 프리차지 전압의 과도한 저하는 에스램의 읽기 마진을 감소시키고 의도하지 않은 오동작을 유발시킬 수 있다.
본 발명의 목적은 시스템 온 칩(SoC)에 포함되는 에스램의 데이터 신뢰성을 높이기 위한 전원 회로 및 그것의 구동 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 제 1 구동 전압과 제 2 구동 전압을 제공받는 에스램은, 상기 제 1 구동 전압을 제공받아 데이터를 저장하는 메모리 셀, 상기 제 2 구동 전압에 의해서 구동되며 상기 메모리 셀의 비트 라인에 연결되고, 상기 메모리 셀에 저장된 데이터를 센싱하기 위해 상기 비트 라인을 프리차지하는 페리 회로, 그리고 센싱 동작시 상기 제 2 구동 전압의 레벨이 기준치 이하로 낮은 경우에는 상기 비트 라인의 프리차지 레벨을 조정하도록 상기 페리 회로를 제어하는 제어 로직을 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 상기 제 2 구동 전압의 레벨이 기준치 이하로 낮아지는지를 검출하는 단계, 그리고 상기 검출 결과에 따라 상기 비트 라인을 충전하기 위한 전압 소스로 상기 제 1 구동 전압을 선택하는 단계를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 상기 제 2 구동 전압으로 상기 비트 라인을 충전하는 단계, 그리고 상기 비트 라인을 상기 제 1 구동 전압을 사용하여 특정 펄스 구간 동안 풀업하는 단계를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 타깃 레벨과 전압 차이가 적은 어느 하나를 검출하는 단계, 상기 비트 라인을 상기 검출된 어느 하나의 전압으로 충전하는 단계, 그리고 상기 비트 라인의 전압을 상기 제 1 구동 전압을 사용하여 풀업하거나, 접지 경로와의 스위칭을 통해서 풀다운하여 상기 타깃 레벨로 시프트하는 단계를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 상기 제 1 구동 전압을 사용하여 상기 비트 라인을 프리차지하기 위한 타깃 레벨의 기준 전압을 생성하는 단계, 그리고 상기 생성된 기준 전압을 상기 비트 라인에 전달하여 충전하는 단계를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 상기 제 1 구동 전압 또는 상기 제 2 구동 전압으로 상기 비트 라인을 충전하는 단계, 상기 제 1 구동 전압을 사용하여 상기 비트 라인을 프리차지하기 위한 타깃 레벨의 기준 전압을 생성하는 단계, 그리고 상기 비트 라인에 상기 기준 전압을 공급하는 단계를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 상기 제 1 구동 전압 또는 상기 제 2 구동 전압을 다이오드 결선된 트랜지스터를 통해서 전압 강하된 코어스 프리차지 전압으로 상기 비트 라인을 충전하는 단계, 그리고 상기 비트 라인을 상기 제 1 구동 전압을 사용하여 특정 펄스 구간 동안 풀업 또는 풀다운하여 파인 프리차지 전압으로 시프트하는 단계를 포함한다.
상기 목적을 달성하기 위한 메모리 셀에 제공되는 제 1 구동 전압과, 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법은, 제 1 구동 전압을 사용하여 클램프 전압을 생성하는 단계, 제 1 구동 전압과 상기 비트 라인 사이에 위치하는 트랜지스터의 게이트를 상기 클램프 전압으로 스위칭하여 상기 비트 라인을 타깃 레벨로 충전하는 단계를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 큰 읽기 마진 및 낮은 소모 전력 특성을 갖는 에스램을 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 에스램을 개략적으로 보여주는 블록도이다.
도 2a는 본 발명의 제 1 실시 예에 따른 에스램을 보여주는 회로도이다.
도 2b는 변형된 제 1 실시 예에 따른 에스램을 보여주는 회로도이다.
도 3a 및 도 3b는 도 2의 레벨 검출기(132)와 파워 스위치(121)의 동작을 보여주는 파형도이다.
도 4는 본 발명의 제 2 실시 예에 따른 프리차지 회로를 보여주는 회로도이다.
도 5는 도 4의 회로도에서 비트 라인의 프리차지 동작을 보여주는 파형도이다.
도 6은 본 발명의 제 3 실시 예에 따른 에스램 구조를 보여주는 도면이다.
도 7은 도 6의 회로도에서 비트 라인의 프리차지 동작을 보여주는 파형도이다.
도 8은 파워 스위치를 풀업 트랜지스터와 병합하여 간략화한 에스램의 구조를 보여주는 도면이다.
도 9는 본 발명의 4 실시 예에 따른 에스램 구조를 보여주는 회로도이다.
도 10은 도 9의 비트 라인 프리차지 동작을 간략히 보여주는 전압 파형도이다.
도 11은 제 5 실시 예에 따른 에스램 구조를 보여주는 회로도이다.
도 12는 도 11의 비트 라인 프리차지 동작을 보여주는 전압 파형도이다.
도 13은 본 발명의 6 실시 예에 따른 에스램을 보여주는 회로도이다.
도 14는 도 13의 에스램의 센싱 동작을 간략히 보여주는 파형도이다.
도 15는 본 발명의 제 7 실시 예에 따른 에스램을 보여주는 회로도이다.
도 16은 도 15의 에스램의 센싱 동작을 간략히 보여주는 파형도이다.
도 17은 본 발명의 제 8 실시 예에 따른 에스램의 구조를 보여주는 회로도이다.
도 18은 도 17의 에스램의 비트 라인 프리차지 동작을 보여주는 파형도이다.
도 19는 본 발명의 제 9 실시 예에 따른 에스램의 구조를 보여주는 회로도이다.
도 20은 도 19의 에스램의 비트 라인 프리차지 동작을 보여주는 파형도이다.
도 21은 본 발명의 실시 예가 적용되는 휴대용 단말기를 나타내는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 반도체 장치 또는 반도체 칩이 본 발명의 특징 및 기능을 설명하기 위한 단위의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 에스램의 구성을 보여주는 블록도이다. 도 1을 참조하면, 에스램(100)은 셀 어레이(110), 페리 회로(120), 그리고 제어 로직(130)을 포함한다.
셀 어레이(110)는 복수의 비트 라인들(BLs)과 워드 라인들(WLs)에 연결되는 메모리 셀들을 포함한다. 각각의 메모리 셀들은 워드 라인과 비트 라인을 통해서 액세스될 수 있다. 각각의 메모리 셀들은 워드 라인(WL) 전압에 의해서 비트 라인쌍(BL, BLB)에 연결된다. 메모리 셀들 각각은 래치 회로, 그리고 워드 라인(WL) 전압을 게이트 전압으로 제공받는 패스 트랜지스터들(PT1, PT2)을 포함한다. 센싱 동작시 래치 회로에 저장된 데이터에 따라 프리차지된 비트 라인쌍(BL, BLB)의 전압이 변화한다. 이 전압 변화를 감지하는 것으로 데이터가 센싱될 수 있다. 셀 어레이(110)에 포함되는 메모리 셀들의 래치 회로는 제 1 구동 전압(VDDCE)을 제공받는다. 제 1 구동 전압(VDDCE)에 의해서 메모리 셀들 각각의 래치 회로에 데이터가 유지될 것이다.
페리 회로(120)는 셀 어레이(110)의 워드 라인(WL)과 비트 라인(BL)을 구동하기 위한 제반 제어 회로들을 포함한다. 예를 들면, 페리 회로는 셀 어레이(110)의 워드 라인을 선택하기 위한 행 디코더(Row decoder)를 포함할 수 있다. 페리 회로(120)는 선택된 행의 메모리 셀들의 비트 라인(BL)의 전압 변화를 감지하는 감지 증폭기(Sense Amplifier)나, 비트 라인을 통해서 데이터를 기입하기 위한 기입 드라이버(Write Driver)를 포함한다.
더불어, 본 발명의 페리 회로(120)는 읽기 동작시에 선택된 메모리 셀의 비트 라인을 프리차지하기 위한 프리차지 회로(Precharge Circuit)를 포함할 수 있다. 프리차지 회로(Precharge circuit)는 제어 로직(130)의 제어에 따라 비트 라인을 프리차지한다. 본 발명의 페리 회로(120)는 제 2 구동 전압(VDDPE)을 사용하여 비트 라인을 프리차지할 수 있다. 그리고 페리 회로(120)는 비트 라인을 최적 레벨(VBL_opt)로 조정하거나 최소 프리차지 전압(VBL_low)보다 높게 조정하기 위한 풀업/풀다운 회로, 시프트 회로와 같은 다양한 구성을 더 포함할 수 있다. 이것들에 대한 설명은 후술하는 실시 예들에서 상세히 설명될 것이다.
제어 로직(130)은 제 1 구동 전압(VDDCE) 및 제 2 구동 전압(VDDPE)의 레벨을 모니터링한다. 제어 로직(130)은 제 2 구동 전압(VDDPE)의 레벨이 허용치를 밑도는 경우, 비트 라인의 프리차지 전압을 허용치(예를 들면, 최소 프리차지 전압) 이상으로 유지하기 위한 전압 제어 동작을 수행한다. 예를 들면, 제어 로직(130)은 제 2 구동 전압(VDDPE)이 최소 허용치보다 낮아질 경우, 프리차지되는 비트 라인 전압이 최소 허용 전압(VBL_low) 이하로 낮아지는 것을 차단할 수 있다. 또는, 제어 로직(130)은 제 2 구동 전압(VDDPE)이 허용치보다 낮아지더라도, 프리차지되는 비트 라인의 전압을 최적 레벨(VBL_opt)로 조정할 수 있다.
이상의 설명에 따르면, 본 발명의 에스램(100)은 페리 회로(120)에 제공되는 제 2 구동 전압(VDDPE)의 레벨에 관계없이 최소 허용치 이상 또는 최적의 프리차지 전압을 제공할 수 있다. 따라서, 듀얼 파워 공급 방식을 사용하는 에스램(100)에서 읽기 마진의 확보가 용이할 것으로 기대된다.
도 2a 및 도 2b는 본 발명의 제 1 실시 예에 따른 에스램을 보여주는 회로도이다. 도 2a를 참조하면, 에스램(100)은 레벨 검출기(132), 파워 스위치(121)를 포함한다. 레벨 검출기(132)는 제어 로직(130)의 일부 구성일 수 있다. 그리고 에스램(100)은 메모리 셀(112)과 프리차지/등화 회로(122a)와 센스 앰프(124)를 포함한다. 여기서, 파워 스위치(121), 프리차지/등화 회로(122a), 그리고 센스 앰프(124)는 페리 회로(120)의 일부로 제공될 수 있다. 하지만, 상술한 구성들은 페리 회로(120) 또는 제어 로직(130) 어디에도 포함될 수 있음은 잘 이해될 것이다.
메모리 셀(112)은 4개의 트랜지스터로 구성된 1-포트 에스램 셀이 예시적으로 도시될 것이다. 메모리 셀(112)은 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 이루어지는 제 1 인버터를 포함한다. 메모리 셀(112)은 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)로 구성되는 제 2 인버터를 포함한다. 제 1 인버터의 출력단은 제 2 인버터의 입력단에 연결되고, 제 2 인버터의 출력단은 제 1 인버터의 입력단에 연결된다. 그리고 메모리 셀(112)은 패스 트랜지스터들(PT1, PT2)에 의해서 비트 라인과 워드 라인에 연결된다. 패스 트랜지스터들(PT1, PT2)의 게이트는 워드 라인(WL)에 연결된다. 워드 라인(WL)에 선택 전압이 인가되면, 패스 트랜지스터들(PT1, PT2)이 턴온되고, 제 1 인버터와 제 2 인버터로 구성되는 메모리 셀(112)은 비트 라인쌍(BL, BLB)에 연결된다.
메모리 셀(112)은 제 1 구동 전압(VDDCE)을 셀 전압으로 사용한다. 즉, PMOS 트랜지스터들(P1, P2) 각각의 공통 소스단에 제 1 구동 전압(VDDCE)이 제공된다. 따라서, 메모리 셀(112)은 에스램(100)의 구동 모드에 관계없이 상대적으로 높은 제 1 구동 전압(VDDCE)을 공급받을 수 있다.
프리차지/등화 회로(122a)는 프리차지 제어 신호(PCHGB)에 응답하여 비트 라인쌍(BL, BLB)을 프리차지 및 등화(Equalize) 시킨다. 프리차지/등화 회로(122a)는 파워 스위치(121)로부터 제공되는 전압을 비트 라인쌍(BL, BLB)에 전달한다. 이러한 기능은 PMOS 트랜지스터들(P3, P4)에 의해서 수행된다. 더불어, 프리차지/등화 회로(122a)는 비트 라인쌍(BL, BLB)의 레벨을 동일한 전압으로 등화시킨다. PMOS 트랜지스터(P5)가 비트 라인쌍(BL, BLB)을 상호 연결하여 등화 작용을 수행할 것이다. 프리차지/등화 회로(122a)는 프리차지 제어 신호(PCHGB)에 응답하여 프리차지 및 등화 동작을 수행한다.
센스 앰프(124)는 비트 라인쌍(BL, BLB)의 전압 변화를 감지하여 메모리 셀(112)에 저장된 데이터를 센싱한다. 센스 앰프(124)는 PMOS 트랜지스터들(P11, P12)과 NMOS 트랜지스터들(N11, N12)을 포함한다. 그리고 PMOS 트랜지스터(P11)의 드레인 또는 NMOS 트랜지스터(N11)의 드레인에는 센스 앰프(124)의 출력단을 구성하는 인버터(INV)가 연결된다. PMOS 트랜지스터들(P11, P12)의 공통 게이트는 PMOS 트랜지스터(P12)의 드레인 또는 NMOS 트랜지스터(N12)의 드레인에 연결된다. 그리고 NMOS 트랜지스터들(N11, N12)의 공통 소스는 센스 앰프(124)를 활성화하기 위한 선택 트랜지스터(N113)에 의해서 선택적으로 접지된다. 센스 앰프 인에이블 신호(SAE)가 활성화되면, NMOS 트랜지스터들(N11, N12)의 공통 소스가 접지된다. 그러면, 센스 앰프(124)의 센싱 동작이 가능하다.
여기서, 센스 앰프(124)는 제 2 구동 전압(VDDPE)을 전원으로 사용할 수 있다. 즉, PMOS 트랜지스터들(P11, P12)의 공통 소스에 제 2 구동 전압(VDDPE)이 인가될 수 있다. 하지만, 센스 앰프(124)는 특정한 목적에 따라 제 1 구동 전압(VDDCE)을 전원으로 사용할 수 있음은 당업자에게 잘 이해될 것이다. 제 2 구동 전압(VDDPE)은 높은 구동 속도를 제공하기 위한 동작 모드에서는 상대적으로 높아질 수 있다. 반면, 제 2 구동 전압(VDDPE)은 전력 소모를 줄이기 위한 동작 모드에서는 상대적으로 낮은 레벨로 제공될 수 있다. 즉, 고속 모드에서는 제 2 구동 전압(VDDPE)이 상승하여 센스 앰프(124)의 센싱 속도가 높아진다. 반면, 저속 모드에서는 제 2 구동 전압(VDDPE)이 상대적으로 낮아질 수 있다.
제 2 구동 전압(VDDPE)의 레벨이 과도하게 낮아지면, 센싱 동작시 읽기 마진이 감소할 수 있다. 비트 라인쌍(BL, BLB)에 프리차지되는 전압의 레벨이 충분하지 못할 수 있기 때문이다. 그러면 센스 앰프(124)가 비트 라인쌍(BL, BLB)의 레벨 변화를 래치하는 속도와 정확도가 감소하게 된다. 하지만, 본 발명의 레벨 검출기(132)는 제 2 구동 전압(VDDPE)의 레벨이 기준 전압(Vref)보다 낮아지는지를 검출하여 선택 신호(SEL)를 생성한다. 기준 전압(Vref)은, 예를 들면, 제 1 구동 전압(VDDCE)으로부터 250mV 낮은 레벨로 정의될 수 있다. 또는, 레벨 검출기(132)는 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE)의 레벨 차이가 기준 전압(Vref)과 비교될 수도 있을 것이다.
파워 스위치(121)는 선택 신호(SEL)에 응답하여 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE) 중 어느 하나를 프리차지 전압으로 프리차지/등화 회로(122a)에 전달한다. 파워 스위치(121)는 제 2 구동 전압(VDDPE)의 레벨이 기준 전압(Vref)보다 높은 경우에는 프리차지 전압으로 제 2 구동 전압(VDDPE)을 프리차지/등화 회로(122a)에 전달한다. 하지만, 파워 스위치(121)는 제 2 구동 전압(VDDPE)이 기준 전압(Vref)보다 낮아지는 경우에는 프리차지 전압으로 제 1 구동 전압(VDDCE)을 전달한다. 이러한 스위칭 동작을 위해서 파워 스위치(121)는 PMOS 트랜지스터들(P21, P22)과 인버터(INV)를 포함할 수 있다.
이상에서는 제 2 구동 전압(VDDPE)의 레벨 변화에 관계없이 안정적인 프리차지 전압을 제공하기 위한 레벨 검출기(132) 및 파워 스위치(121)가 설명되었다. 레벨 검출기(132) 및 파워 스위치(121)에 의해서 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨은 최소 허용 전압(VBL_low) 이상으로 유지될 수 있다.
도 2b를 참조하면, 에스램(100)은 선택 신호(SEL)에 응답하여 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE) 중 어느 하나를 선택하는 파워 스위치(121)를 포함한다. 하지만, 에스램(100)은 도 2a에서 도시된 레벨 검출기(132)는 포함하지 않을 수 있다. 여기서, 메모리 셀(112), 파워 스위치(121), 프리차지/등화 회로(122a) 그리고 센스 앰프(124)는 도 2a의 그것들과 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.
파워 스위치(121)는 선택 신호(SEL)에 응답하여 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE) 중 어느 하나를 프리차지 전압으로 프리차지/등화 회로(122a)에 전달한다. 선택 신호(SEL)는 레벨 검출기(132)와 같은 별도의 구성을 통해서 생성될 수도 있지만, 에스램(100)이나 에스램(100)을 포함하는 시스템 온 칩(SoC)의 동작 모드 설정치를 참조하여 생성될 수도 있다. 예를 들면, 시스템 온 칩(SoC)의 경우, 상대적으로 저성능으로 동작되는 저전압 모드 선택 신호(Low voltage mode selection signal)를 참조하여 선택 신호(SEL)가 생성될 수 있다. 즉, 저전압으로 구동되는 모드에서 제 2 구동 전압(VDDPE)이 선택되도록 선택 신호(SEL)가 생성될 수 있을 것이다.
도 3a 및 도 3b는 도 2a 또는 도 2b의 선택 신호(SEL)에 따른 파워 스위치(121)의 동작을 보여주는 파형도이다. 도 3a는 제 2 구동 전압(VDDPE)과 제 1 구동 전압(VDDCE)의 차이(ΔV1)가 기준치(Vref)보다 작거나 같은 경우를 보여준다. 도 3b는 제 2 구동 전압(VDDPE)과 제 1 구동 전압(VDDCE)의 차이(ΔV2)가 기준치(Vref)보다 큰 경우를 보여준다.
도 3a를 참조하면, 제 2 구동 전압(VDDPE)과 제 1 구동 전압(VDDCE)의 차이는 기준치(Vref)보다 작거나 같으므로, 선택 신호(SEL)는 하이 레벨(H)로 제공될 것이다. 예를 들면, 레벨 검출기(132)는 제 2 구동 전압(VDDPE)과 제 1 구동 전압(VDDCE)의 차이(ΔV1) 기준치(Vref)보다 작으면 하이 레벨(H)의 선택 신호(SEL)를 제공할 수 있다. 또는, 시스템 온 칩(SoC)의 동작 모드를 참조하여 선택 신호(SEL)가 제공되는 경우, 고성능 동작 모드에서 선택 신호(SEL)는 하이 레벨(H)로 입력될 수 있을 것이다.
프리차지 동작이 시작되는 T0 시점에서, 파워 스위치(121)의 의해서 제 2 구동 전압(VDDPE)이 비트 라인쌍(BL, BLB)에 전달될 것이다. 즉, 프리차지 제어 신호(PCHGB)가 로우 레벨(L)로 활성화되면, 프리차지/등화 회로(122a)가 활성화되고, 비트 라인쌍(BL, BLB)의 전압(VBL/VBLB)은 제 2 구동 전압(VDDPE) 또는 제 2 구동 전압(VDDPE)과 근사한 레벨로 충전될 것이다. 여기서, T0 시점 이전의 비트 라인쌍(BL, BLB)의 전압(VBL/VBLB)은 정의하지 않기(Don't care)로 한다.
도 3b를 참조하면, 제 2 구동 전압(VDDPE)과 제 1 구동 전압(VDDCE)의 차이(ΔV2)는 기준치(Vref)보다 큰 것으로 가정한다. 따라서, 선택 신호(SEL)는 상대적으로 높은 제 1 구동 전압(VDDCE)을 비트 라인을 프리차지하기 위한 소스로 선택하기 위하여 로우 레벨(L)로 설정될 것이다. 또는, 시스템 온 칩(SoC)의 동작 모드를 참조하여 선택 신호(SEL)가 제공되는 경우, 저성능 동작 모드에서 선택 신호(SEL)는 로우 레벨(L)로 제공될 수 있을 것이다. 프리차지/등화 회로(122a)가 비활성화 상태인 T0 시점 이전의 비트 라인쌍(BL, BLB)의 전압(VBL/VBLB)은 정의하지 않기(Don't care)로 한다.
프리차지 동작이 시작되는 T0 시점에서, 파워 스위치(121)의 의해서 제 1 구동 전압(VDDCE)이 비트 라인쌍(BL, BLB)에 전달될 것이다. 프리차지 제어 신호(PCHGB)가 로우 레벨(L)로 활성화되면, 프리차지/등화 회로(122a)가 활성화되고, 비트 라인쌍(BL, BLB)의 전압(VBL/VBLB)은 제 1 구동 전압(VDDCE) 또는 제 1 구동 전압(VDDCE)과 근사한 레벨로 충전될 것이다. 결국, 제 2 구동 전압(VDDPE)의 레벨이 과도하게 낮아지더라도 본 발명의 프리차지 방식에 의하여 비트 라인쌍(BL, BLB)의 프리차지 전압은 최소 허용 전압(VBL_low) 이상으로 유지될 수 있다.
이상에서 설명된 도 3a 및 도 3b의 간략한 타이밍도를 통해서 본 발명의 에스램의 비트 라인 프리차지 전압이 안정적 레벨로 유지될 수 있음이 설명되었다. 즉, 듀얼 파워 라인을 갖는 에스램에 있어서, 페리 회로(120, 도 1 참조)를 구동하기 위한 제 2 구동 전압(VDDPE)이 기준치 이하로 낮아지더라도 비트 라인쌍(BL, BLB)의 프리차지 전압은 최소 허용 전압(VBL_low)보다 높아질 수 있다. 따라서, 읽기 동작시 발생하는 읽기 디스터브(Read disturbance)를 감소시킬 수 있고, 읽기 마진을 높일 수 있을 것으로 기대된다.
여기서, 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE)을 공급받는 경우에 대해서 본 발명의 이점이 설명되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 구동 전압의 공급 방식과 관계없이 비트 라인쌍(BL, BLB)의 프리차지 전압은 다양한 방식에 따라 최적 레벨로 제어될 수 있다. 이러한 실시 예들은 후술하는 도면들에서 구체적으로 설명될 것이다.
도 4는 본 발명의 제 2 실시 예에 따른 프리차지 회로를 보여주는 회로도이다. 도 4를 참조하면, 본 발명의 페리 회로(120)는 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 시프트(Shift)시키기 위한 프리차지/등화 회로(122b)와 시프트 회로(125)를 포함한다. 여기서, 메모리 셀(112)과 센스 앰프(124)는 앞서 설명된 도 2의 그것들과 실질적으로 동일하므로, 이것들에 대한 설명은 생략하기로 한다.
프리차지/등화 회로(122b)는 프리차지 제어 신호(PCHG)에 응답하여 비트 라인쌍(BL, BLB)에 제 2 구동 전압(VDDPE)을 스위칭하는 PMOS 트랜지스터들(P3, P4)을 포함한다. 그리고 프리차지/등화 회로(122b)는 등화 신호(EQ)에 응답하여 비트 라인쌍(BL, BLB)을 쇼트시키는 PMOS 트랜지스터(P5)을 포함한다.
시프트 회로(125)는 풀업 신호(VSFT_PU)에 응답하여 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 풀업시키기 위한 PMOS 트랜지스터들(P6, P7)을 포함한다. 특히, 시프트 회로(125)에 포함되는 PMOS 트랜지스터들(P6, P7) 각각의 소스(Source)에는 제 1 구동 전압(VDDCE)이 제공될 것이다. PMOS 트랜지스터들(P6, P7) 각각의 드레인들(Drain)은 각각 비트 라인쌍(BL, BLB)에 연결된다. 비트 라인 프리차지 동작 구간에서 PMOS 트랜지스터들(P6, P7)은 풀업 신호(VSFT_PU)에 응답하여 비트 라인쌍(BL, BLB)의 전압을 풀업시킬 수 있다.
프리차지 동작시 비트 라인쌍(BL, BLB)은 제 2 구동 전압(VDDPE)에 의해서 일차적으로 프리차지된다. 그 후에, 시프트 회로(125)에 의해서 비트 라인쌍(BL, BLB)은 더 높은 프리차지 전압으로 시프트 또는 풀업될 수 있다. 이러한 구조를 통해서 비트 라인쌍(BL, BLB)의 프리차지 전압이 최소 허용 전압(VBL_low)보다 낮아지는 것을 방지할 수 있다.
도 5는 도 4의 회로도에서 비트 라인의 프리차지 동작을 간략히 보여주는 파형도이다. 도 5를 참조하면, 제 2 구동 전압(VDDPE)이 최소 허용 전압(VBL_low)보다 낮더라도 센싱 동작시 비트 라인쌍(BL, BLB)은 최소 허용 전압(VBL_low)보다 높은 전압으로 프리차지될 수 있다.
T0 시점에서, 비트 라인에 대한 프리차지 동작이 시작된다. 먼저, 프리차지 제어 신호(PCHG)와 등화 신호(EQ)가 로우 레벨(L)로 활성화된다. 그러면, 페리 회로(120)의 전원으로 제공되는 제 2 구동 전압(VDDPE)이 비트 라인쌍(BL, BLB)으로 전달된다. 비트 라인쌍(BL, BLB)은 프리차지/등화 회로(122b)에 의해서 제 2 구동 전압(VDDPE) 레벨로 충전되고 유지될 것이다. 하지만, 제 2 구동 전압(VDDPE)의 레벨은 허용 최소 전압(VBL_low)보다 낮을 수 있다.
T1 시점에서, 비트 라인쌍(BL, BLB)은 시프트 회로(125)에 의해서 제 2 구동 전압(VDDPE)보다 높은 레벨로 풀업되기 시작한다. 이를 위해서 프리차지 제어 신호(PCHG)는 하이 레벨(H)로 비활성화되고, 비트 라인쌍(BL, BLB)은 제 2 구동 전압(VDDPE)과 전기적으로 차단된다. 하지만, 등화 신호(EQ)는 시프트 구간(T1~T2) 동안 여전히 로우 레벨 'L'을 유지할 것이다. 더불어, 시프트 회로(125)를 활성화하기 위한 풀업 신호(VSFT_PU)가 로우 레벨(L)로 활성화되고, PMOS 트랜지스터들(P6, P7)은 턴온된다. 그리고 제 1 구동 전압(VDDCE)이 비트 라인쌍(BL, BLB)에 공급될 것이다. 이러한 비트 라인쌍(BL, BLB)에 대한 풀업 동작은 T2 시점까지 수행될 것이다. 풀업 동작에 의해서 비트 라인쌍(BL, BLB)의 프리차지 전압의 레벨은 허용 최소 전압(VBL_low)보다 높아질 수 있다.
T2 시점에서, 읽기 동작을 위해서 워드 라인(WL)이 하이 레벨(H)로 천이한다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴온된다. 패스 트랜지스터들(PT1, PT2)에 의해서 메모리 셀(112)에 저장된 데이터는 비트 라인쌍(BL, BLB)으로 전달된다. 비트 라인쌍(BL, BLB)은 이미 프리차지/등화 회로(122b)와 시프트 회로(125)에 의해서 허용 최소 전압(VBL_low)보다 높은 레벨로 프리차지된 상태이다. 이때, 비트 라인(BL)으로 전달되는 논리값은 논리 'Low'이고 비트 라인(BLB)으로 전달되는 데이터가 논리 'High'인 경우를 가정하기로 한다. 그러면, 비트 라인(BLB)의 전압은 변화는 거의 발생하지 않는다. 하지만, 비트 라인(BL)의 전압은 감소한다. 비트 라인(BL)에 프리차지된 전하가 메모리 셀(112)의 풀다운 경로를 통해서 방전되기 때문이다. 비트 라인쌍(BL, BLB)의 전압 레벨차가 증가하는 구간을 비트 라인 디벨럽(BL_DEV) 구간이라 칭하기로 한다.
T3 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 선택 트랜지스터(N13, 도 2 참조)가 턴온되고, 센스 앰프(124)의 접지 경로가 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 만일, 비트 라인쌍(BL, BLB)의 전위가 충분히 높지 않은 경우에는 비트 라인쌍(BL, BLB)의 전압 변화 속도도 더디고, 센싱 마진도 감소하게 될 것이다. 비트 라인쌍(BL, BLB)의 전위차가 충분치 않은 경우, 센스 앰프(124)의 쌍안정 상태로 천이가 더디게 진행된다. 반면, 비트 라인쌍(BL, BLB)의 전위차가 충분한 경우에는 센스 앰프(124)의 센싱 동작이 신속히 이루어질 수 있다. 따라서, 센스 앰프(124)의 센싱 실행 구간이 감소하게 되고, 동작 속도도 높아질 수 있다.
T4 시점에서, 프리차지 제어 신호(PCHG), 워드 라인(WL), 센싱 인에이블 신호(SAE)가 로우 레벨(L)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
상술한 파형도에서 워드 라인(WL)이 활성화되는 시점의 비트 라인쌍(BL, BLB)의 전압은 제 2 구동 전압(VDDPE)보다 높은 레벨로 풀업 또는 시프트될 수 있다. 따라서, 제 2 구동 전압(VDDPE)의 레벨이 상대적으로 낮아지더라도 센싱 마진의 감소를 차단할 수 있다.
도 6은 본 발명의 제 3 실시 예에 따른 에스램 구조를 보여주는 도면이다. 도 6을 참조하면, 본 발명의 에스램(100)은 파워 스위치(121)와 프리차지/등화 회로(122b), 그리고 풀업/풀다운 회로(126)를 포함한다. 파워 스위치(121)와 프리차지/등화 회로(122b)는 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE) 중 어느 하나로 프리차지한다. 파워 스위치(121)와 프리차지/등화 회로(122b)에 의해서 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE) 중 최적 레벨(VBL_opt)과 더 근접한 어느 하나로 프리차지될 수 있다. 그리고 풀업/풀다운 회로(126)는 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE) 중 어느 하나로 프리차지된 비트 라인쌍(BL, BLB)을 최적 레벨(VBL_opt)로 시프트(Shift)시킨다. 여기서, 메모리 셀(112), 프리차지/등화 회로(122b), 그리고 센스 앰프(124)는 앞서 설명된 도 2 또는 도 4의 그것들과 실질적으로 동일하므로, 이것들에 대한 설명은 생략하기로 한다.
비트 라인쌍(BL, BLB)을 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE)으로 먼저 프리차지하는 이유는 프리차지 속도를 높이기 위한 조치에 해당한다. 그리고 이러한 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE) 중 어느 하나로 비트 라인쌍(BL, BLB)을 일차적으로 프리차지하여 접지와의 전류 경로가 발생하는 회로 사용을 최소화할 수 있다. 즉, 소모 전력의 절감이 가능함을 의미한다.
파워 스위치(121)는 선택 신호(SEL)에 따라 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE) 중 어느 하나를 프리차지/등화 회로(122b)에 전달한다. 여기서, 선택 신호(SEL)는 제 1 구동 전압(VDDCE)과 제 2 구동 전압(VDDPE) 중에서 최적 레벨(VBL_opt)과 차이가 적은 어느 하나의 구동 전압을 선택하도록 제공될 수 있다. 또는, 선택 신호(SEL)는 저전압 모드 선택 신호를 참조하여 생성될 수도 있을 것이다.
풀업/풀다운 회로(126)는 풀업 신호(VSFT_PU)에 응답하여 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 풀업시키기 위한 PMOS 트랜지스터들(P6, P7)을 포함한다. 풀업/풀다운 회로(126)는 풀다운 신호(VSFT_PD)에 응답하여 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 풀다운시키기 위한 NMOS 트랜지스터들(N6, N7)을 포함한다.
풀업/풀다운 회로(126)에 포함되는 PMOS 트랜지스터들(P6, P7) 각각의 소스(Source)에는 제 1 구동 전압(VDDCE)이 제공될 수 있을 것이다. PMOS 트랜지스터들(P6, P7) 각각의 드레인(Drain)은 각각 비트 라인쌍(BL, BLB)에 연결된다. 비트 라인 프리차지 구간에서 PMOS 트랜지스터들(P6, P7)은 풀업 신호(VSFT_PU)에 응답하여 비트 라인쌍(BL, BLB)의 전압을 풀업시킬 수 있다. 풀업 신호(VSFT_PU)가 활성화되는 펄스폭의 크기에 의해서 비트 라인쌍(BL, BLB)의 풀업 전압의 크기가 결정될 수 있다. 풀업 신호(VSFT_PU)의 펄스폭이 넓을수록 더 높은 전압으로 비트 라인쌍(BL, BLB)이 시프트될 것이다.
풀업/풀다운 회로(126)에 포함되는 NMOS 트랜지스터들(N6, N7) 각각의 드레인(Drain)에는 각각 비트 라인쌍(BL, BLB)이 연결된다. NMOS 트랜지스터들(N6, N7) 각각의 소스(Source)는 풀다운 경로를 제공하기 위해 접지에 연결된다. 비트 라인 프리차지 구간에서 NMOS 트랜지스터들(N6, N7)은 풀다운 신호(VSFT_PD)에 응답하여 비트 라인쌍(BL, BLB)을 풀다운 시킬 수 있다. 풀다운 신호(VSFT_PD)가 활성화되는 펄스폭 구간에서 비트 라인쌍(BL, BLB)의 풀다운 레벨이 제어될 것이다.
제어 로직(130)은 파워 스위치(121)에 의해서 제 1 구동 전압(VDDCE)이 비트 라인쌍(BL, BLB)에 공급되는 경우, 풀다운 신호(VSFT_PD)를 사용하여 프리차지 전압의 레벨을 최적 레벨(VBL_opt)로 시프트할 수 있다. 반면, 제어 로직(130)은 파워 스위치(121)에 의해서 제 2 구동 전압(VDDPE)이 비트 라인쌍(BL, BLB)에 공급되는 경우, 풀업 신호(VSFT_PU)를 사용하여 최적 레벨(VBL_opt)로 시프트할 수 있다.
이상에서의 설명에 따르면, 파워 스위치(121)와 프리차지/등화 회로(122b)에 의해서 비트 라인쌍(BL, BLB)은 최적 레벨(VBL_opt)에 가까운 구동 전압으로 프리차지된다. 그리고 풀업/풀다운 회로(126)를 통해서 비트 라인쌍(BL, BLB)은 최적 레벨(VBL_opt)로 시프트된다. 이러한 프리차지 방식을 통해서 비트 라인의 프리차지 동작에 소요되는 시간과, 소모 전력을 줄일 수 있다.
도 7은 도 6의 회로에서 비트 라인의 프리차지 동작을 간략히 보여주는 파형도이다. 도 7을 참조하면, 센싱 동작시 비트 라인쌍(BL, BLB)은 제 1 구동 전압(VDDCE)이나 제 2 구동 전압(VDDPE)의 레벨에 관계없이 최적 레벨(VBL_opt)로 고속 및 저전력으로 충전될 수 있다. 여기에서, 파워 스위치(121)에 제공되는 선택 신호(SEL)는 하이 레벨(H)로 제공되는 것으로 가정하기로 한다. 즉, 제 2 구동 전압(VDDPE)이 제 1 구동 전압(VDDCE)보다 최적 레벨(VBL_opt)에 더 가까운 값이라 가정하기로 한다. 따라서, 파워 스위치(121)에 의해서 비트 라인쌍(BL, BLB)은 일차적으로 제 2 구동 전압(VDDPE)으로 프리차지될 것이다. 하지만, 선택 신호(SEL)의 레벨이 로우 레벨(L)인 경우, 비트 라인쌍(BL, BLB)은 일차적으로 제 1 구동 전압(VDDCE)에 의하여 프리차지될 것이다.
다시 도면을 참조하면, 프리차지(PRECHG), 비트 라인 디벨럽(BL_DEV) 및 센싱(SA) 구간 동안, 선택 신호(SEL)는 하이 레벨(H)로 유지될 것이다. 그리고 T0 시점에서, 비트 라인에 대한 프리차지 동작이 시작된다. 먼저, 프리차지 제어 신호(PCHG)와 등화 신호(EQ)가 로우 레벨(L)로 활성화된다. 그러면, 제 2 구동 전압(VDDPE)이 비트 라인쌍(BL, BLB)으로 전달된다. 비트 라인쌍(BL, BLB)은 프리차지/등화 회로(122b)에 의해서 제 2 구동 전압(VDDPE) 레벨로 충전될 것이다. 하지만, 제 2 구동 전압(VDDPE)의 레벨은 최적 레벨(VBL_opt)보다 낮다.
T1 시점에서, 비트 라인쌍(BL, BLB)은 풀업/풀다운 회로(126)에 의해서 최적 레벨(VBL_opt)로 풀업될 수 있다. 즉, 제어 로직(130)으로부터 제공되는 풀업 신호(VSFT_PU)의 펄스폭 구간(T1~T2) 동안 PMOS 트랜지스터들(P6, P7)이 턴온될 것이다. 그러면, 풀업/풀다운 회로(126)의 풀업 소스인 제 1 구동 전압(VDDCE) 노드가 비트 라인쌍(BL, BLB) 각각에 연결된다. 이러한 효과에 의해서 비트 라인쌍(BL, BLB)의 레벨은 제 2 구동 전압(VDDPE)보다 상승하게 될 것이다. 비트 라인쌍(BL, BLB)의 풀업 레벨은 풀업 신호(VSFT_PU)의 펄스폭에 따라 제어될 수 있다. 풀업 신호(VSFT_PU)의 펄스폭의 제어를 통해서 비트 라인쌍(BL, BLB)의 프리차지 전압은 최적 레벨(VBL_opt)로 시프트될 수 있다.
T2 시점에서, 등화 신호(EQ), 풀업 신호(VSFT_PU)가 하이 레벨(H)로 비활성화된다. 그리고 읽기 동작을 위해서 워드 라인(WL)이 하이 레벨(H)로 천이한다. 이때, 패스 트랜지스터들(PT1, PT2)이 턴온된다. 패스 트랜지스터들(PT1, PT2)에 의해서 메모리 셀에 저장된 데이터는 비트 라인쌍(BL, BLB)으로 전달된다. 비트 라인쌍(BL, BLB)은 이미 프리차지/등화 회로(122b)와 최적 레벨(VBL_opt)로 충전된 상태이다. 이때, 메모리 셀(112)에 의해서 비트 라인(BL)으로 전달되는 논리값은 논리 'Low'이고 비트 라인(BLB)으로 전달되는 데이터가 논리 'High'인 경우를 가정하기로 한다. 그러면, 비트 라인(BLB)의 전압은 변화는 거의 발생하지 않는다. 하지만, 비트 라인(BL)의 전압은 메모리 셀(112)에 형성되는 접지 경로에 의해서 감소하게 될 것이다.
T3 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인 디벨럽(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점에서 비트 라인쌍(BL, BLB)의 레벨 차이는 충분한 마진을 갖게 될 것이다.
T4 시점에서, 프리차지 제어 신호(PCHG), 워드 라인(WL), 센싱 인에이블 신호(SAE)의 전압이 로우 레벨(L)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
이상에서는 비트 라인 프리차지 구간에서 비트 라인쌍(BL, BLB)의 레벨을 풀업하여 최적 레벨(VBL_opt)로 조정하는 실시 예가 설명되었다. 하지만, 선택 신호(SEL)가 로우 레벨(L)인 경우에는 비트 라인쌍(BL, BLB)은 제 1 구동 전압(VDDCE)으로 일차적으로 프리차지된 후에, 풀다운 동작을 통해서 최적 레벨(VBL_opt)로 시프트될 수 있음은 잘 이해될 것이다.
도 8은 도 6의 실시 예를 간략화한 변경된 실시 예를 보여주는 도면이다. 도 8을 참조하면, 도 6의 구조에서 파워 스위치(121)가 배제된 구조를 보여준다. 에스램(100)은 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 제어하기 위한 프리차지/등화 회로(122b)와 풀업/풀다운 회로(126)를 포함한다. 여기서, 메모리 셀(112), 프리차지/등화 회로(122b), 그리고 센스 앰프(124)는 앞서 설명된 도 6의 그것들과 실질적으로 동일하므로, 이것들에 대한 설명은 생략하기로 한다.
파워 스위치(121)의 부제에 따라 프리차지 동작시에 비트 라인쌍(BL, BLB)에 제공되는 프리차지 전압은 제 2 구동 전압(VDDPE)으로 고정될 것이다. 따라서, 비트 라인쌍(BL, BLB)은 일차적으로 제 2 구동 전압(VDDPE)으로 프리차지된 후에, 풀업/풀다운 회로(126)에 의해서 최적 레벨(VBL_opt)로 풀업될 것이다. 도시되지는 않았지만, 제 1 구동 전압(VDDCE)이 프리차지/등화 회로(122b)에 제공되는 고정 전압인 경우, 풀업/풀다운 회로(126)는 풀다운 동작을 통해서 비트 라인쌍(BL, BLB)의 레벨을 최적 레벨(VBL_opt)로 시프트시킬 것이다.
풀업/풀다운 회로(126)는 제어 신호(VSFT_PU/PCHG_CE)에 응답하여 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 풀업시키기 위한 PMOS 트랜지스터들(P6, P7)을 포함한다. 비트 라인 프리차지 구간에서 PMOS 트랜지스터들(P6, P7)은 제어 신호(VSFT_PU/PCHG_CE)에 응답하여 비트 라인쌍(BL, BLB)의 전압을 풀업시킬 수 있다. 특히, 제어 신호(VSFT_PU/PCHG_CE)의 펄스폭에 의해서 비트 라인쌍(BL, BLB)은 풀업 동작뿐 아니라 제 1 구동 전압(VDDCE)으로 프리차지될 수도 있다. 예를 들면, 제어 신호(VSFT_PU/PCHG_CE)는 프리차지 제어 신호(PCHG)와 등화 신호(EQ)와 동일한 시점에 로우 레벨(L)로 활성화될 수 있다. 이러한 제어 신호(VSFT_PU/PCHG_CE)의 제어를 구현하면, 간략화된 구조를 통해서도 비트 라인쌍(BL, BLB)의 프리차지 속도 증가가 가능하다.
이상의 도 8에서 설명된 에스램(100)은 파워 스위치(121) 없이도 비트 라인쌍(BL, BLB)의 전압을 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE)으로 우선 프리차지하고, 이어서 최적 레벨(VBL_opt)로 시프트할 수 있다. 따라서, 도 8의 에스램(100)은 트랜지스터의 수를 효과적으로 감축할 수 있는 대안이 될 수 있을 것이다.
도 9는 본 발명의 4 실시 예에 따른 에스램을 보여주는 회로도이다. 도 9를 참조하면, 에스램(100)은 비트 라인쌍(BL, BLB)의 프리차지 전압 소스로서 최적 레벨(VBL_opt)을 제공할 수 있다. 따라서, 특정 레벨로 충전된 비트 라인쌍(BL, BLB)의 프리차지 전압을 시프트, 풀업, 풀다운 등과 같은 방식으로 할 필요가 없다. 이러한 기능을 위해 에스램(100)은 기준 전압 발생기(133)를 포함한다. 여기서, 메모리 셀(112), 프리차지/등화 회로(122a), 그리고 센스 앰프(124)의 동작 및 구성은 앞서 설명된 도 2의 그것들과 실질적으로 동일하다. 따라서 이것들에 대한 설명은 생략하기로 한다.
기준 전압 발생기(133)는 비트 라인의 프리차지 동작시에 최적 레벨(VBL_opt)을 생성한다. 기준 전압 발생기(133)는 제 1 구동 전압(VDDCE)을 전원으로 하여 전압 강하 방식으로 최적 레벨(VBL_opt)을 생성할 수 있다. 또는, 기준 전압 발생기(133)는 연산 증폭기(OP-Amp)를 이용하여 최적 레벨(VBL_opt)을 생성할 수도 있을 것이다. 기준 전압 발생기(133)에 의해서 생성되는 최적 레벨(VBL_opt)은 메모리 셀(112)의 센싱 동작시 프리차지/등화 회로(122a)에 제공된다. 그리고 프리차지/등화 회로(122a)의 활성화에 따라 비트 라인쌍(BL, BLB)은 최적 레벨(VBL_opt)로 충전될 것이다.
기준 전압 발생기(133)에 의해서 제공되는 최적 레벨(VBL_opt)로 프리차지 동작의 개시와 동시에 비트 라인쌍(BL, BLB)이 충전되면, 비트 라인에 대한 풀업, 풀다운, 그리고 시프트와 같은 레벨 조정은 생략될 수 있다. 따라서, 고속으로 비트 라인의 프리차지 동작이 가능하여 센싱 동작의 속도를 높일 수 있다. 하지만, 기준 전압 발생기(133)에 의해서 생성되는 전원과 접지 간의 전류 경로에 의해서 소모 전력은 증가할 수 있다.
도 10은 도 9의 비트 라인 프리차지 동작을 간략히 보여주는 전압 파형도이다. 도 10을 참조하면, 비트 라인쌍(BL, BLB)은 제 1 구동 전압(VDDCE)이나 제 2 구동 전압(VDDPE)의 레벨에 관계없이 최적 레벨(VBL_opt)로 충전될 수 있다.
T0 시점에서, 비트 라인에 대한 프리차지 동작이 시작된다. 프리차지 제어 신호(PCHG)가 로우 레벨(L)로 활성화되면, 프리차지/등화 회로(122a)의 PMOS 트랜지스터들(P3, P4, P5)이 턴온된다. 그러면, 기준 전압 발생기(133)에 의해서 제공되는 최적 레벨(VBL_opt)이 비트 라인쌍(BL, BLB)에 전달된다. 따라서, TO 시점부터 비트 라인쌍(BL, BLB)의 전위는 최적 레벨(VBL_opt)로 나타난다. 따라서, 비트 라인쌍(BL, BLB)의 프리차지 전압을 조정하기 위한 별도의 조정 동작은 수행될 필요가 없다.
T1 시점에서, 프리차지 제어 신호(PCHG)는 하이 레벨(H)로 비활성화되고, 워드 라인(WL)은 하이 레벨(H)로 활성화된다. 그러면, 프리차지/등화 회로(122a)의 PMOS 트랜지스터들(P3, P4, P5)이 턴오프되고, 기준 전압 발생기(133)로부터의 최적 레벨(VBL_opt)의 공급은 차단된다. 동시에, 선택된 메모리 셀(112)과 비트 라인쌍(BL, BLB)을 연결하는 패스 트랜지스터들(PT1, PT2)이 턴온된다. 패스 트랜지스터들(PT1, PT2)에 의해서 메모리 셀에 저장된 데이터는 비트 라인쌍(BL, BLB)으로 전달된다.
최적 레벨(VBL_opt)로 프리차지된 비트 라인쌍(BL, BLB) 각각의 레벨은 메모리 셀(112)에 저장된 논리값에 따라 변화한다. 즉, 비트 라인 디벨럽(BL_DEV)이 진행된다. 비트 라인 디벨럽(BL_DEV)에 의해서 비트 라인(BL)의 전압(VBL)은 감소하고, 상보 비트 라인(BLB)의 전압(VBLB)은 크게 변화하지 않는다.
T2 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인 디벨럽(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점(예를 들면, T3)에서 비트 라인쌍(BL, BLB)의 레벨 차이는 읽기 마진을 제공하기에 충분할 수 있다.
T4 시점에서, 프리차지 제어 신호(PCHG)가 로우 레벨(L)로 활성화되고, 워드 라인(WL)의 레벨은 로우 레벨(L)로 비활성화된다. 그리고 센스 앰프 인이에블 신호(SAE)도 로우 레벨(L)로 비활성화될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
이상에서는 메모리 셀의 센싱 동작시에 비트 라인쌍(BL, BLB)을 처음부터 최적 레벨(VBL_opt)로 제공하는 실시 예가 설명되었다. 이 경우, 비트 라인쌍(BL, BLB)의 전압을 풀업하거나 풀다운할 필요가 없어 센싱 속도를 높일 수 있을 것이다.
도 11은 제 5 실시 예에 따른 에스램 구조를 보여주는 회로도이다. 도 11을 참조하면, 에스램(100)은 비트 라인쌍(BL, BLB)에 최적 레벨(VBL_opt)을 제공하기 위한 기준 전압 발생기(133)와 기어 시프팅 회로(Gear shifting Circuit, 127)를 포함한다. 여기서, 메모리 셀(112), 프리차지/등화 회로(122a), 그리고 센스 앰프(124)의 동작 및 기능은 앞서 설명된 도 9의 그것들과 실질적으로 동일하다. 따라서 이것들에 대한 설명은 생략하기로 한다.
기준 전압 발생기(133)는 비트 라인의 프리차지 동작시에 최적 레벨(VBL_opt)을 생성한다. 기준 전압 발생기(133)는 제 1 구동 전압(VDDCE)을 전원으로 하여 전압 강하 방식으로 최적 레벨(VBL_opt)을 생성할 수 있다. 또는, 기준 전압 발생기(133)는 연산 증폭기(OP-Amp)를 이용하여 최적 레벨(VBL_opt)을 생성할 수도 있을 것이다. 기준 전압 발생기(133)에 의해서 생성되는 최적 레벨(VBL_opt)은 메모리 셀(112)의 센싱 동작시 프리차지/등화 회로(122a)에 제공된다. 그리고 프리차지/등화 회로(122a)의 PMOS 트랜지스터들(P3, P4, P5)이 활성화되면, 비트 라인쌍(BL, BLB)은 최적 레벨(VBL_opt)로 충전될 것이다.
하지만, 기준 전압 발생기(133)는 칩면적의 축소를 위해서 충분한 구동 능력을 갖지 못할 수 있다. 이 경우, PMOS 트랜지스터들(P3, P4, P5)이 활성화되더라도 비트 라인쌍(BL, BLB)의 시프팅은 신속히 진행되기 어렵다. 더불어, 최적 레벨(VBL_opt)의 레벨은 노이즈 또는 간섭에 의해서 일정한 레벨을 유지하지 못할 수도 있다. 이 경우, 기어 시프팅 회로(127)에 의해서 비트 라인쌍(BL, BLB)의 프리차지 레벨이 보정될 수 있다.
기어 시프팅 회로(127)는 풀업 신호(VSFT_PU) 및 풀다운 신호(VSFT_PD)에 응답하여 비트 라인쌍(BL, BLB)의 레벨을 풀업 또는 풀다운 시킨다. 기어 시프팅 회로(127)는 제 1 구동 전압(VDDCE)과 연결되는 PMOS 트랜지스터들(P6, P7)을 포함한다. PMOS 트랜지스터들(P6, P7)은 풀업 신호(VSFT_PU)에 응답하여 비트 라인쌍(BL, BLB) 각각의 레벨을 승압할 수 있다. 기어 시프팅 회로(127)는 접지와 연결되는 NMOS 트랜지스터들(N6, N7)을 포함한다. NMOS 트랜지스터들(N6, N7)은 풀다운 신호(VSFT_PD)에 응답하여 비트 라인쌍(BL, BLB) 각각의 레벨을 강압할 수 있다.
전압 분배 방식을 사용하는 기준 전압 발생기(133)는 상대적으로 큰 전류가 소모된다. 그러나 풀업 또는 풀다운 방식으로 제어되는 기어 시프팅 회로(127)에서는 제 1 구동 전압(VDDCE)과 접지 간에 전류 경로가 형성될 수 없다. 따라서, 전류 소모가 적고 정확도가 낮은 기준 전압 발생기(133)를 통해서 코어스 프리차징(Coarse precharging)을 수행할 수 있다. 이어서, 기어 시프팅 회로(127)를 통해서 최적 레벨(VBL_opt)로 비트 라인쌍(BL, BLB)에 대한 파인 프리차징(Fine precharging)을 수행할 수 있을 것이다.
도 12는 도 11의 에스램에서 비트 라인 프리차지 동작을 간략히 보여주는 전압 파형도이다. 도 12를 참조하면, 비트 라인쌍(BL, BLB)은 구동 능력이 작은 기준 전압 발생기(133)의 출력 전압에도 불구하고 기어 시프팅 회로(127)에 의해서 최적 레벨(VBL_opt)로 프리차지될 수 있다.
T0 시점에서, 비트 라인에 대한 프리차지 동작이 시작된다. 프리차지 제어 신호(PCHG)가 로우 레벨(L)로 활성화되면, 프리차지/등화 회로(122a)의 PMOS 트랜지스터들(P3, P4, P5)이 턴온된다. 그러면, 기준 전압 발생기(133)에 의해서 제공되는 최적 레벨(VBL_opt)이 비트 라인쌍(BL, BLB)에 전달된다. 하지만, 기준 전압 발생기(133)가 구동 능력이 작은 트랜지스터들로 형성되는 경우, 비트 라인쌍(BL, BLB)의 구동 능력은 충분하지 못할 수 있다. 이 경우, 비트 라인쌍(BL, BLB)의 프리차지 전압은 기어 시프팅 회로(127)에 의해서 최적 레벨(VBL_opt)로 보정될 수 있다. 즉, 풀업 신호(VSFT_PU)가 T0 시점에서 로우 레벨(L)로 활성화되면, PMOS 트랜지스터들(P6, P7)이 턴온되고, 제 1 구동 전압(VDDCE)이 비트 라인쌍(BL, BLB)에 연결된다. 그러면, 비트 라인쌍(BL, BLB)의 전압 레벨은 신속히 최적 레벨(VBL_opt) 레벨로 수렴할 것이다.
T1 시점에서, 풀업 신호(VSFT_PU)가 비활성화되고, 기어 시프팅 회로(127)의 동작이 종료된다. 그러면, 기준 전압 발생기(133)가 단독으로 비트 라인쌍(BL, BLB)을 최적 레벨(VBL_opt)로 구동하게 될 것이다. 이미 기어링 구간(PCHG_GS)에서 충분히 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)에 근접한 레벨로 충전되어 있다. 따라서, 구간(T1~T2) 동안에 기준 전압 발생기(133)의 구동 능력만으로도 비트 라인쌍(BL, BLB)을 최적 레벨(VBL_opt)로 충전하는데에는 문제가 없다.
T2 시점에서, 프리차지 제어 신호(PCHG)는 하이 레벨(H)로 비활성화되고, 워드 라인(WL)은 하이 레벨(H)로 활성화된다. 그러면, 프리차지/등화 회로(122a)의 PMOS 트랜지스터들(P3, P4, P5)이 턴오프되고, 기준 전압 발생기(133)로부터의 최적 레벨(VBL_opt)의 공급은 차단된다. 동시에, 선택된 메모리 셀(112)과 비트 라인쌍(BL, BLB)을 연결하는 패스 트랜지스터들(PT1, PT2)이 턴온된다. 패스 트랜지스터들(PT1, PT2)에 의해서 메모리 셀에 저장된 데이터는 비트 라인쌍(BL, BLB)으로 전달된다.
최적 레벨(VBL_opt)로 프리차지된 비트 라인쌍(BL, BLB) 각각의 레벨은 메모리 셀(112)에 저장된 논리값에 따라 변화한다. 즉, 비트 라인 디벨럽(BL_DEV)이 진행된다. 비트 라인 디벨럽(BL_DEV)에 의해서 비트 라인(BL)의 전압(VBL)은 감소하고, 상보 비트 라인(BLB)의 전압(VBLB)은 크게 변화하지 않는다.
T3 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인 디벨럽(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점(예를 들면, T4)에서 비트 라인쌍(BL, BLB)의 레벨 차이는 읽기 마진을 제공하기에 충분할 수 있다.
T5 시점에서, 프리차지 제어 신호(PCHG)가 로우 레벨(L)로 활성화되고, 워드 라인(WL)의 레벨은 로우 레벨(L)로 비활성화된다. 그리고 센스 인이에블 신호(SAE)도 로우 레벨(L)로 비활성화될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
이상에서는 구동 능력이 상대적으로 작은 기준 전압 발생기(133a)와 기어 시프팅 회로(127)를 혼용하여 최적 레벨(VBL_opt)로 비트 라인쌍(BL, BLB)을 프리차지하는 방법이 설명되었다. 구동 능력이 작은 기준 전압 발생기(133a)와 기어 시프팅 회로(127)를 혼용하는 경우 높은 전력 특성을 갖는 에스램(100)을 구현할 수 있을 것이다.
도 13은 본 발명의 6 실시 예에 따른 에스램(100)을 보여주는 회로도이다. 도 13을 참조하면, 에스램(100)은 메모리 셀(112), 센스 앰프(124), 프리차지/등화 회로(122b), 기준 전압 발생기(133), 파워 스위치(121), 시프트 스위치(135)를 포함한다. 파워 스위치(121), 프리차지/등화 회로(122b), 메모리 셀(112), 센스 앰프(124)의 기능은 도 6의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략할 것이다.
파워 스위치(121)와 프리차지/등화 회로(122b)는 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE)에 의한 비트 라인쌍(BL, BLB)의 프리차지 동작을 지원한다. 더불어, 기준 전압 발생기(133)와 시프트 스위치(135)는 제 1 구동 전압(VDDCE) 또는 제 2 구동 전압(VDDPE)이 아닌 기준 전압(ex, VBL_opt)으로 비트 라인쌍(BL, BLB)을 시프트시킨다. 기준 전압 발생기(133)는, 예를 들면, 최적 레벨(VBL_opt)을 생성한다. 그리고 시프트 스위치(135)는 비트 라인 프리차지 동작시에 기준 전압 발생기(133)로부터 출력되는 최적 레벨(VBL_opt)로 비트 라인쌍(BL, BLB)의 프리차지 전압을 시프트시킬 수 있다. 즉, 시프트 스위치(135)는 제어 로직(130)으로부터 제공되는 시프트 제어 신호(VSFT)에 응답하여 파워 스위치(121)와 프리차지/등화 회로(122b)에 의해서 충전된 비트 라인쌍(BL, BLB)의 레벨을 보정하게 될 것이다.
도 14는 도 13의 에스램의 센싱 동작을 간략히 보여주는 파형도이다. 도 14를 참조하면, 센싱 동작시 비트 라인쌍(BL, BLB)은 제 1 구동 전압(VDDCE)에 의해서 일차적으로 충전되고, 기준 전압 발생기(133)의 출력 전압 레벨로 시프트된다.
T0 시점에서, 파워 스위치(121) 및 프리차지/등화 회로(122b)에 의한 비트 라인의 프리차지 동작이 시작된다. 먼저, 프리차지 제어 신호(PCHG)와 등화 신호(EQ)가 로우 레벨(L)로 활성화된다. 그러면, 제 2 구동 전압(VDDPE)이 비트 라인쌍(BL, BLB)으로 전달된다. 비트 라인쌍(BL, BLB)은 프리차지/등화 회로(122b)에 의해서 제 2 구동 전압(VDDPE) 레벨로 충전되고 유지될 것이다. 하지만, 제 2 구동 전압(VDDPE)의 레벨은 최적 레벨(VBL_opt)보다 낮다.
T1 시점에서, 비트 라인쌍(BL, BLB)의 전압은 제 2 구동 전압(VDDPE)으로부터 최적 레벨(VBL_opt)로 시프트된다. 이를 위해서 프리차지 제어 신호(PCHG)가 하이 레벨(H)로 비활성화된다. 하지만, 등화 신호(EQ)는 여전히 로우 레벨(L)을 유지한다. 이때, 시프트 제어 신호(VSFT)가 하이 레벨(H) 활성화되면, 제 2 구동 전압(VDDPE)에 의한 충전 동작은 종료되고, 최적 레벨(VBL_opt)로의 시프팅이 시작된다.
즉, 시프트 스위치(135)는 시프트 제어 신호(VSFT)에 응답하여 기준 전압 발생기(133)로부터 출력되는 최적 레벨(VBL_opt)을 비트 라인쌍(BL, BLB)에 전달한다. 그러면, 파워 스위치(121)와 프리차지/등화 회로(122b)에 의해서 제 2 구동 전압(VDDPE) 레벨로 충전된 비트 라인쌍(BL, BLB)의 전압은 최적 레벨(VBL_opt)레벨로 시프트될 것이다.
T2 시점에서, 시프트 제어 신호(VSFT)가 하이 레벨(H)로 비활성화된다. 그리고 읽기 동작을 위해서 워드 라인(WL)이 하이 레벨(H)로 천이한다. 이때, 패스 트랜지스터들(PT1, PT2)이 턴온된다. 그러면, 비트 라인쌍(BL, BLB)의 디벨럽(BL_DEV)이 시작된다.
T3 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인 디벨럽(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점(T4)에서 비트 라인쌍(BL, BLB)의 레벨 차이는 충분한 마진을 갖게 될 것이다.
T5 시점에서, 프리차지 제어 신호(PCHG), 워드 라인(WL), 센싱 인에이블 신호(SAE)의 전압이 로우 레벨(L)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
이상에서는 파워 스위치(121)에 의한 1차적 충전과 기준 전압 발생기(133)로부터 생성된 최적 레벨(VBL_opt)로의 시프팅 동작이 설명되었다.
도 15는 본 발명의 제 7 실시 예에 따른 에스램을 보여주는 회로도이다. 도 15를 참조하면, 에스램(100)은 메모리 셀(112), 센스 앰프(124), 프리차지/등화 회로(122b), 기어 시프팅 회로(127), 기준 전압 발생기(133), 시프트 스위치(135)를 포함한다. 프리차지/등화 회로(122b), 메모리 셀(112), 센스 앰프(124)의 기능은 도 11의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략할 것이다.
프리차지/등화 회로(122b)는 센싱 동작시에 제 2 구동 전압(VDDPE)을 비트 라인쌍(BL, BLB)으로 전달한다. 더불어, 기준 전압 발생기(133)와 시프트 스위치(135)는 제 2 구동 전압(VDDPE)으로 프리차지된 비트 라인쌍(BL, BLB)을 기준 전압(ex, VBL_opt)으로 시프트시킨다. 기준 전압 발생기(133)와 시프트 스위치(135)는 앞서 설명된 도 13의 그것과 실질적으로 동일하므로, 이것들에 대한 자세한 설명은 생략할 것이다.
기어 시프팅 회로(127)는 앞서 설명된 도 13의 파워 스위치(121)의 역할을 대신할 수 있다. 파워 스위치(121)가 존재하는 경우, 필요시 제 1 구동 전압(VDDCE)으로 비트 라인쌍(BL, BLB)을 프리차지할 수 있다. 그러나, 프리차지/등화 회로(122b)에 의해서 제 2 구동 전압(VDDPE)이 고정적으로 제공되고, 기준 전압 발생기(133)의 구동 능력이 충분치 못한 경우에는 추가적인 시프팅 수단이 필요할 수 있다.
기어 시프팅 회로(127)는 프리차지 동작시에 풀업 신호(VSFT_PU) 및 풀다운 신호(VSFT_PD)에 응답하여 비트 라인쌍(BL, BLB)의 레벨을 풀업 또는 풀다운 시킨다. 기어 시프팅 회로(127)는 제 1 구동 전압(VDDCE)과 연결되는 PMOS 트랜지스터들(P6, P7)을 포함한다. PMOS 트랜지스터들(P6, P7)은 풀업 신호(VSFT_PU)에 응답하여 비트 라인쌍(BL, BLB) 각각의 레벨을 승압할 수 있다. 기어 시프팅 회로(127)는 접지와 연결되는 NMOS 트랜지스터들(N6, N7)을 포함한다. NMOS 트랜지스터들(N6, N7)은 풀다운 신호(VSFT_PD)에 응답하여 비트 라인쌍(BL, BLB) 각각의 레벨을 강압할 수 있다.
구동 능력이 상대적으로 작은 기준 전압 발생기(133)를 통해서 최적 레벨(VBL_opt)을 생성하고, 기어 시프팅 회로(127)를 통해서 기준 전압 발생기(133)의 구동 능력을 보완하면 비트 라인쌍(BL, BLB)의 프리차지 속도를 높일 수 있을 것이다.
도 16은 도 15의 에스램의 센싱 동작을 간략히 보여주는 파형도이다. 도 16을 참조하면, 센싱 동작시 비트 라인쌍(BL, BLB)은 제 2 구동 전압(VDDPE)에 의해서 일차적으로 충전되고, 기준 전압 발생기(133)와 기어 시프팅 회로(127)에 의해서 최적 레벨(VBL_opt)로 시프트된다.
T0 시점에서, 프리차지/등화 회로(122b)에 의한 비트 라인의 프리차지 동작이 시작된다. 먼저, 프리차지 제어 신호(PCHG)와 등화 신호(EQ)가 로우 레벨(L)로 활성화된다. 그러면, 제 2 구동 전압(VDDPE)이 비트 라인쌍(BL, BLB)으로 전달된다. 비트 라인쌍(BL, BLB)은 프리차지/등화 회로(122b)에 의해서 제 2 구동 전압(VDDPE) 레벨로 충전되고 유지될 것이다. 하지만, 제 2 구동 전압(VDDPE)의 레벨은 최적 레벨(VBL_opt)보다 낮다.
T1 시점에서, 비트 라인쌍(BL, BLB)의 전압은 제 2 구동 전압(VDDPE)으로부터 최적 레벨(VBL_opt)로 시프트된다. 이를 위해서 프리차지 제어 신호(PCHG)가 하이 레벨(H)로 비활성화된다. 하지만, 등화 신호(EQ)는 여전히 로우 레벨(L)을 유지한다. 이때, 시프트 제어 신호(VSFT)가 하이 레벨(H)로, 그리고 풀업 신호(VSFT_PU)가 로우 레벨(L)로 활성화된다. 그러면, 제 2 구동 전압(VDDPE)에 의한 충전 동작은 종료되고, 최적 레벨(VBL_opt)로의 풀업 또는 시프팅된다.
T2 시점에서, 시프트 제어 신호(VSFT)가 하이 레벨(H)로 비활성화된다. 그리고 읽기 동작을 위해서 워드 라인(WL)이 하이 레벨(H)로 천이한다. 이때, 패스 트랜지스터들(PT1, PT2)이 턴온된다. 그러면, 비트 라인쌍(BL, BLB)의 디벨럽이 시작된다.
T3 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인 디벨럽(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점(T4)에서 비트 라인쌍(BL, BLB)의 레벨 차이는 충분한 마진을 갖게 될 것이다.
T5 시점에서, 프리차지 제어 신호(PCHG), 워드 라인(WL), 센싱 인에이블 신호(SAE)가 로우 레벨(L)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)에 대한 센싱 동작은 종료되고 프리차지 동작이 재개될 것이다.
이상에서는 제 2 구동 전압(VDDPE)에 의한 1차적 충전과, 기준 전압 발생기(133)와 기어 시프팅 회로(127)에 의한 추가적인 시프팅 또는 풀업 동작이 설명되었다. 이 경우, 기준 전압 발생기(133)의 구동 능력이 낮더라도 비트 라인쌍(BL, BLB)은 최적 레벨(VBL_opt)로 충전될 수 있다.
도 17은 본 발명의 제 8 실시 예에 따른 에스램(100)의 구조를 보여주는 회로도이다. 도 17을 참조하면, 본 발명의 에스램(100)은 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 제어하기 위한 프리차지/등화 회로(122c)와 풀업/풀다운 회로(126)를 포함한다. 여기서, 메모리 셀(112), 풀업/풀다운 회로(126), 그리고 센스 앰프(124)는 앞서 설명된 도 11의 그것들과 실질적으로 동일하므로, 이것들에 대한 설명은 생략하기로 한다.
프리차지/등화 회로(122c)는 제 1 구동 전압(VDDCE)을 비트 라인쌍(BL, BLB)에 스위칭하기 위한 NMOS 트랜지스터들(N23, N24)을 포함한다. 그리고 프리차지/등화 회로(122c)는 비트 라인쌍(BL, BLB)을 등화시키기 위한 PMOS 트랜지스터(P5)를 포함한다. NMOS 트랜지스터들(N23, N24) 각각의 게이트에는 프리차지 제어 신호(PCHG)가 제공된다. 프리차지 제어 신호(PCHG)가 하이 레벨(H)로 활성화되면, NMOS 트랜지스터들(N23, N24)은 턴온된다. 이때, 턴온된 NMOS 트랜지스터들(N23, N24) 각각은 N형 반도체의 드레인(Drain)과 P형 채널 사이에 존재하는 다이오드 형태의 전위 장벽을 갖는다. 따라서, NMOS 트랜지스터들(N23, N24) 각각은 드레인(Drain)으로 제공되는 제 1 구동 전압(VDDCE)을 전위 장벽만큼 강하된 전압(VDDCE-Vth=VDio)으로 비트 라인쌍(BL, BLB)에 전달한다. 등화 신호(EQ)에 응답하여 PMOS 트랜지스터(P5)는 비트 라인쌍(BL, BLB)을 등화시킨다.
NMOS 트랜지스터들(N23, N24)에 의해서 코어스 프리차지 전압(VDDCE-Vth = VDio)으로 충전된 비트 라인쌍(BL, BLB)은 풀업/풀다운 회로(126)에 의해서 파인 프리차지 전압(VBL_opt)으로 시프트될 수 있다. 풀업/풀다운 회로(126)는 풀업 신호(VSFT_PU)와 풀다운 신호(VSFT_PD)에 응답하여 비트 라인쌍(BL, BLB)의 레벨을 최적 레벨(VBL_opt)로 조정할 수 있다.
이상에서 설명된 제 8 실시 예에 따르면, NMOS 트랜지스터들(N23, N24)은 전원과 접지 사이의 전류 경로없이 코어스 프리차지 전압(VDDCE-Vth=VDio)을 제공할 수 있다. 더불어, 제 2 구동 전압(VDDPE)을 사용하지 않고도 최적 레벨(VBL_opt)로 비트 라인쌍(BL, BLB)을 프리차지할 수 있어 간단한 파워 라우팅(Power routing)을 제공할 수 있다.
도 18은 도 17의 에스램의 비트 라인 프리차지 동작을 보여주는 전압 파형도이다. 도 18을 참조하면, 비트 라인쌍(BL, BLB)은 다이오드 결선된 NMOS 트랜지스터들(N23, N24)에 의해서 코어스 프리차지 전압(VDDCE-Vth=VDio)으로 프리차지된 후에 최적 레벨(VBL_opt)로 시프트된다.
T0 시점에서, 프리차지 제어 신호(PCHG)는 하이 레벨(H)로 활성화된다. 그러면, 프리차지/등화 회로(122c)의 NMOS 트랜지스터들(N23, N24)은 턴온되고, 제 1 구동 전압(VDDCE)은 전위 장벽만큼 강하된 코어스 프리차지 전압(VDDCE-Vth=VDio) 레벨로 비트 라인쌍(BL, BLB)에 전달된다.
T1 시점에서, 프리차지 제어 신호(PCHG)는 로우 레벨(L)로 비활성화되고, 풀업 신호(VSFT_PU)가 활성화된다. 풀업 신호(VSFT_PU)가 활성화되는 펄스 구간 동안, 비트 라인쌍(BL, BLB)은 코어스 프리차지 전압(VDDCE-Vth=VDio)으로부터 최적 레벨(VBL_opt) 레벨로 시프트된다.
T2 시점에서, 등화 신호(EQ) 및 풀업 제어 신호(VSFT_UP)가 하이 레벨(H)로 비활성화된다. 그리고 읽기 동작을 위해서 워드 라인(WL)이 하이 레벨(H)로 천이한다. 이때, 패스 트랜지스터들(PT1, PT2)이 턴온된다. 그러면, 비트 라인쌍(BL, BLB)의 디벨럽이 시작된다.
T3 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인 디벨럽(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점(T4)에서 비트 라인쌍(BL, BLB)의 레벨 차이는 충분한 마진을 갖게 될 것이다.
T5 시점에서, 프리차지 제어 신호(PCHG)는 하이 레벨(H)로, 워드 라인(WL)과 센싱 인에이블 신호(SAE)는 로우 레벨(L)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
이상에서는 다이오드와 같은 전압 강하를 제공하는 NMOS 트랜지스터들(N23, N24)에 의해서 비트 라인쌍(BL, BLB)을 일차적으로 프리차지하는 방식이 설명되었다. 더불어, 풀업/풀다운 회로(126)에 의해서 비트 라인쌍(BL, BLB)은 최적 레벨(VBL_opt)로 시프트될 수 있음이 설명되었다.
도 19는 본 발명의 제 9 실시 예에 따른 에스램(100)의 구조를 보여주는 회로도이다. 도 19를 참조하면, 본 발명의 에스램(100)은 프리차지 동작시에 비트 라인쌍(BL, BLB)의 레벨을 제어하기 위한 프리차지/등화 회로(122d)와 클램프 제어부(136)를 포함한다. 여기서, 메모리 셀(112), 그리고 센스 앰프(124)는 앞서 설명된 도 17의 그것들과 실질적으로 동일하므로, 이것들에 대한 설명은 생략하기로 한다.
프리차지/등화 회로(122d)는 도 17의 프리차지/등화 회로(122c)와 구조적으로는 동일하다. 하지만, NMOS 트랜지스터들(N23, N24)의 게이트에는 클램프 제어부(136)로부터 제공되는 클램프 전압(Vclp_ref)이 제공된다. 클램프 전압(Vclp_ref)은 프리차지 제어 신호(PCHGB)에 의해서 스위칭되어 NMOS 트랜지스터들(N23, N24)의 게이트에 전달된다. 즉, 프리차지 제어 신호(PCHGB)의 로우 레벨(L) 구간에서 PMOS 트랜지스터(P40)가 턴온되고, NMOS 트랜지스터(N40)는 턴오프된다. 이때, 클램프 전압(Vclp_ref)이 NMOS 트랜지스터들(N23, N24)의 게이트에 전달된다.
프리차지/등화 회로(122d)는 제 1 구동 전압(VDDCE)을 비트 라인쌍(BL, BLB)에 스위칭하기 위한 NMOS 트랜지스터들(N23, N24)을 포함한다. 그리고 프리차지/등화 회로(122d)는 비트 라인쌍(BL, BLB)을 등화시키기 위한 PMOS 트랜지스터(P5)를 포함한다. 프리차지 제어 신호(PCHGB)의 로우 레벨(L) 구간에서 클램프 전압(Vclp_ref)이 NMOS 트랜지스터들(N23, N24) 각각의 게이트에 제공된다. 그러면, NMOS 트랜지스터들(N23, N24)은 턴온되고, 제 1 구동 전압(VDDCE)에 의해서 비트 라인쌍(BL, BLB)의 프리차지가 시작된다. 하지만, 비트 라인쌍(BL, BLB)의 전위가 증가하여 셧오프 레벨(Vclp_ref-Vth)까지 증가하면 NMOS 트랜지스터들(N23, N24)은 차단된다. 여기서, Vth는 NMOS 트랜지스터들(N23, N24)의 문턱 전압이다. 즉, NMOS 트랜지스터들(N23, N24)의 게이트-소스 전압(Vgs)이 문턱 전압보다 낮아지면, NMOS 트랜지스터들(N23, N24)을 통한 프리차지는 중단된다. 따라서, 비트 라인쌍(BL, BLB)이 프리차지되는 전압의 레벨은 셧오프 레벨(Vclp_ref-Vth)이 될 것이다. NMOS 트랜지스터들(N23, N24)의 셧오프 레벨(Vclp_ref-Vth)이 최적 레벨(VBL_opt) 레벨과 일치하도록 기준 전압 발생기(133b)를 설정할 수 있다.
이 경우, 클램핑된 NMOS 트랜지스터들(N23, N24)에 의해서 비트 라인쌍(BL, BLB)은 처음부터 최적 레벨(VBL_opt)로 충전될 수 있다. 따라서, 비트 라인쌍(BL, BLB)에 대한 별도의 풀업이나 풀다운과 같은 레벨 조정 과정은 필요치 않다.
이상에서 설명된 제 9 실시 예에 따르면, NMOS 트랜지스터들(N23, N24)의 클램핑을 통해서 처음부터 최적 레벨(VBL_opt)로 비트 라인쌍(BL, BLB)이 프리차지될 수 있다. 더불어, 이 경우에도 제 2 구동 전압(VDDPE)을 사용하지 않고도 최적 레벨(VBL_opt)로 비트 라인쌍(BL, BLB)을 프리차지할 수 있어 간단한 파워 라우팅(Power routing)을 제공할 수 있다.
도 20은 도 19의 에스램의 비트 라인 프리차지 동작을 보여주는 전압 파형도이다. 도 20을 참조하면, 비트 라인쌍(BL, BLB)은 프리차지/등화 회로(122d)의 활성화 시점부터 최적 프리차지 전압(VBL_opt = Vclp_ref-Vth)으로 프리차지될 수 있다.
T0 시점에서, 프리차지 제어 신호(PCHGB)가 로우 레벨(L)로 활성화된다. 그러면, 클램프 제어부(136)의 기준 전압 발생기(133b)에서 생성된 클램프 전압(Vclp_ref)이 프리차지/등화 회로(122d)의 NMOS 트랜지스터들(N23, N24)에 제공된다. 그러면, 비트 라인쌍(BL, BLB)은 최적 프리차지 전압(VBL_opt = Vclp_ref-Vth)으로 충전된다.
T1 시점에서, 프리차지 제어 신호(PCHGB)는 하이 레벨(H)로 비활성화된다. 그리고 워드 라인(WL)의 전압은 하이 레벨(H)로 천이한다. 워드 라인(WL)의 활성화에 따라 패스 트랜지스터들(PT1, PT2)이 턴온된다. 그러면, 비트 라인쌍(BL, BLB)의 디벨럽 동작(BL_DEV)이 진행된다.
T2 시점에서, 센스 앰프 인에이블 신호(SAE)가 하이 레벨(H)로 활성화된다. 그러면, 센스 앰프(124)의 동작이 활성화됨에 따라 센싱 동작이 시작된다. 센스 앰프(124)의 센싱 동작은 비트 라인쌍(BL, BLB)의 전위차의 검출에 의거하여 수행된다. 비트 라인쌍(BL, BLB)이 최적 레벨(VBL_opt)로 충전된 상태에서 비트 라인의 디벨럽 동작(BL_DEV)이 진행되기 때문에 센싱이 발생하는 시점(T4)에서 비트 라인쌍(BL, BLB)의 레벨 차이는 충분한 마진을 갖게 될 것이다.
T3 시점에서, 프리차지 제어 신호(PCHGB)는 로우 레벨(L)로, 워드 라인(WL)과 센싱 인에이블 신호(SAE)는 로우 레벨(L)로 천이하게 될 것이다. 그러면, 패스 트랜지스터들(PT1, PT2)이 턴오프되고, 비트 라인쌍(BL, BLB)의 프리차지 동작이 재개될 것이다.
이상의 도 19 및 도 20에서는 NMOS 트랜지스터들(N23, N24)의 클램핑에 의해서 비트 라인쌍(BL, BLB)이 처음부터 최적 레벨(VBL_opt)로 프리차지되는 실시 예가 설명되었다. 이 경우, 하나의 구동 전압(VDDCE)만을 라우팅하면 되기 때문에 파워 라인의 배치가 용이하다. 더불어, 비트 라인쌍(BL, BLB)에 대한 별도의 풀업 또는 풀다운 조작이 불필요하기 때문에 센싱 속도의 향상이 기대된다.
도 21은 본 발명의 실시 예가 적용되는 휴대용 단말기를 나타내는 블록도이다. 도 15를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 에스램(1500), 유저 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있다. 특히, 컨트롤러(1700)의 기능을 수행하는 응용 프로세서(Application processor)의 경우 저전력, 고성능이 요구된다. 이러한 요구에 따라 컨트롤러(1700)는 미세화 공정에 따라 멀티 코어 형태로 제공되기도 한다. 컨트롤러(1700)는 본 발명의 프리차지 방식을 적용하는 에스램(1750)을 포함할 수 있다. 에스램(1750)은 듀얼 파워 방식으로 구동되지만, 어떤 경우에도 안정적인 프리차지 동작을 수행하여 높은 신뢰성 또는 접근 속도를 제공할 것이다.
본 발명에 따른 시스템 온 칩은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템 온 칩은 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 셀 어레이 112 : 메모리 셀
120 : 페리 회로 121 : 파워 스위치
122a, 122b, 122c : 프리차지/등화 회로
124 : 센스 앰프 125 : 시프트 회로
126 : 풀어/풀다운 회로 127 : 기어 시프팅 회로
1110 : 렌즈 1120 : 이미지 센서
1130 : 이미지 프로세서 1140 : 디스플레이 유닛
1210 : 안테나 1220 : 송수신기
1230 : 모뎀 1310 : 오디오 처리기
1400 : 이미지 파일 생성 유닛 1500 : 비휘발성 메모리
1600 : 유저 인터페이스 1700 : 컨트롤러
1750 : 에스램

Claims (20)

  1. 제 1 구동 전압과 제 2 구동 전압을 제공받는 에스램에 있어서:
    상기 제 1 구동 전압을 제공받아 데이터를 저장하는 메모리 셀;
    상기 제 2 구동 전압에 의해서 구동되며 상기 메모리 셀의 비트 라인에 연결되고, 상기 메모리 셀에 저장된 데이터를 센싱하기 위해 상기 비트 라인을 프리차지하는 페리 회로; 그리고
    센싱 동작시 상기 제 2 구동 전압의 레벨이 기준치 이하로 낮은 경우에는 상기 비트 라인의 프리차지 레벨을 조정하도록 상기 페리 회로를 제어하는 제어 로직을 포함하는 에스램.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 제 2 구동 전압이 상기 기준치 이하인 경우에 상기 제 1 구동 전압을 사용하여 상기 비트 라인을 하한 기준치보다 높은 전압 레벨로 프리차지하도록 상기 페리 회로를 제어하는 에스램.
  3. 제 2 항에 있어서,
    상기 페리 회로는:
    상기 제어 로직의 제어에 따라 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 어느 하나를 선택하는 파워 스위치; 그리고
    상기 파워 스위치에 의해서 선택된 전압을 상기 비트 라인에 전달하는 프리차지 및 등화 회로를 포함하는 에스램.
  4. 제 3 항에 있어서,
    상기 제어 로직은 상기 제 2 구동 전압이 상기 하한 기준치보다 낮은 경우에는 상기 제 2 구동 전압보다 높은 제 1 구동 전압을 선택하도록 상기 파워 스위치를 제어하는 에스램.
  5. 제 2 항에 있어서,
    상기 페리 회로는:
    상기 제어 로직으로부터의 프리차지 신호 및 등화 신호에 응답하여 상기 제 2 구동 전압을 상기 비트 라인에 전달하는 프리차지 및 등화 회로; 그리고
    상기 제어 로직으로부터의 풀업 제어 신호에 응답하여 상기 비트 라인을 상기 제 1 구동 전압을 사용하여 풀업하는 시프트 회로를 포함하는 에스램.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 제 2 구동 전압의 레벨에 관계없이 타깃 레벨로 상기 비트 라인을 프리차지하도록 상기 페리 회로를 제어하는 에스램.
  7. 제 6 항에 있어서,
    상기 페리 회로는 상기 제어 로직으로부터의 프리차지 신호 및 등화 신호에 응답하여 상기 비트 라인을 프리차지하는 프리차지 및 등화 회로를 포함하는 에스램.
  8. 제 7 항에 있어서,
    상기 페리 회로는 상기 제어 로직으로부터의 풀업 또는 풀다운 제어 신호에 응답하여 상기 비트 라인을 상기 제 1 구동 전압을 사용하여 풀업 또는 풀다운하여 상기 타깃 레벨로 프리차지하는 풀업 및 풀다운 회로를 포함하는 에스램.
  9. 제 7 항에 있어서,
    상기 제어 로직의 제어에 따라 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 상기 타깃 레벨과의 차이가 적은 어느 하나를 선택하는 파워 스위치를 더 포함하는 에스램.
  10. 제 7 항에 있어서,
    상기 타깃 레벨의 전압을 생성하여 상기 프리차지 및 등화 회로에 제공하는 기준 전압 발생기를 더 포함하는 에스램.
  11. 제 7 항에 있어서,
    상기 제어 로직의 제어에 따라 상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 어느 하나를 선택하는 파워 스위치;
    상기 타깃 레벨의 전압을 생성하는 기준 전압 발생기; 그리고
    상기 기준 전압 발생기로부터 출력되는 상기 타깃 레벨의 전압을 상기 제어 로직으로부터의 시프트 제어 신호에 응답하여 전달하는 시프트 스위치를 포함하는 에스램.
  12. 제 7 항에 있어서,
    상기 제어 로직으로부터의 풀업 또는 풀다운 제어 신호에 응답하여 상기 비트 라인을 상기 제 1 구동 전압을 사용하여 풀업 또는 풀다운하는 기어 시프팅 회로;
    상기 타깃 레벨의 전압을 생성하는 기준 전압 발생기; 그리고
    상기 기준 전압 발생기로부터 출력되는 상기 타깃 레벨의 전압을 상기 제어 로직으로부터의 시프트 제어 신호에 응답하여 전달하는 시프트 스위치를 포함하는 에스램.
  13. 제 6 항에 있어서,
    상기 페리 회로는 프리차지 신호 응답하여 상기 제 1 구동 전압을 기준치만큼 강하하여 상기 비트 라인에 전달하는 NMOS 트랜지스터를 포함하는 에스램.
  14. 제 13 항에 있어서,
    상기 제어 로직으로부터의 풀업 또는 풀다운 제어 신호에 응답하여 상기 비트 라인을 상기 제 1 구동 전압을 사용하여 풀업 또는 풀다운하는 시프팅 회로를 더 포함하는 에스램.
  15. 제 13 항에 있어서,
    상기 NMOS 트랜지스터가 특정 레벨의 상기 비트 라인에 전달하도록 상기 NMOS 트랜지스터의 게이트에 클램프 전압을 제공하는 클램프 제어부를 더 포함하는 에스램.
  16. 비트 라인에 연결된 메모리 셀에 제공되는 제 1 구동 전압과, 상기 비트 라인을 프리차지하는 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법에 있어서:
    상기 제 2 구동 전압의 레벨이 기준치 이하로 낮아지는지를 검출하는 단계; 그리고
    상기 검출 결과에 따라 상기 비트 라인을 충전하기 위한 전압 소스로 상기 제 1 구동 전압을 선택하는 단계를 포함하는 프리차지 방법.
  17. 비트 라인에 연결된 메모리 셀에 제공되는 제 1 구동 전압과, 상기 비트 라인을 프리차지하는 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법에 있어서:
    상기 제 2 구동 전압으로 상기 비트 라인을 충전하는 단계; 그리고
    상기 비트 라인을 상기 제 1 구동 전압을 사용하여 특정 펄스 구간 동안 풀업하는 단계를 포함하는 프리차지 방법.
  18. 비트 라인에 연결된 메모리 셀에 제공되는 제 1 구동 전압과, 상기 비트 라인을 프리차지하는 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법에 있어서:
    상기 제 1 구동 전압과 상기 제 2 구동 전압 중에서 타깃 레벨과 전압 차이가 적은 어느 하나를 검출하는 단계;
    상기 비트 라인을 상기 검출된 어느 하나의 전압으로 충전하는 단계; 그리고
    상기 비트 라인의 전압을 상기 제 1 구동 전압을 사용하여 풀업하거나, 접지 경로와의 스위칭을 통해서 풀다운하여 상기 타깃 레벨로 시프트하는 단계를 포함하는 프리차지 방법.
  19. 비트 라인에 연결된 메모리 셀에 제공되는 제 1 구동 전압과, 상기 비트 라인을 프리차지하는 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법에 있어서:
    상기 제 1 구동 전압을 사용하여 상기 비트 라인을 프리차지하기 위한 타깃 레벨의 기준 전압을 생성하는 단계; 그리고
    상기 생성된 기준 전압을 상기 비트 라인에 전달하여 충전하는 단계를 포함하는 프리차지 방법.
  20. 비트 라인에 연결된 메모리 셀에 제공되는 제 1 구동 전압과, 상기 비트 라인을 프리차지하는 페리 회로에 제공되며 동작 모드에 따라 가변되는 제 2 구동 전압을 제공받는 에스램의 비트 라인 프리차지 방법에 있어서:
    상기 제 1 구동 전압 또는 상기 제 2 구동 전압으로 상기 비트 라인을 충전하는 단계;
    상기 제 1 구동 전압을 사용하여 상기 비트 라인을 프리차지하기 위한 타깃 레벨의 기준 전압을 생성하는 단계; 그리고
    상기 비트 라인에 상기 기준 전압을 공급하는 단계를 포함하는 프리차지 방법.
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