KR100630674B1 - 센스 앰프 드라이버 및 이를 구비하는 반도체 메모리 장치 - Google Patents

센스 앰프 드라이버 및 이를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

컨졍션 영역의 외부에 배치되어 오버드라이버의 크기를 증가시켜 센스 앰프의 구동 능력을 향상시키는 비트 라인 센스 엠프의 전원단 및 접지단에 전원전압을 공급하는 비트 라인 센스 엠프 드라이버가 개시된다. 비트 라인 센스 엠프 드라이버는 전압 발생회로 및 제 1드라이버를 구비하며, 상기 전압 발생회로는 제 1전원전압을 발생하여 제 1노드로 출력하며, 상기 제 1드라이버는 제 1제어신호에 응답하여 상기 제 1노드로 제 2전원전압을 전송한다. 바람직하게는 상기 제 1드라이버는 제 1시점에 상기 제 2전원전압을 상기 전원단으로 전송하고, 상기 전압 발생회로는 상기 제 1시점보다 소정 시간 지연된 제 2시점에 상기 제 1전원전압을 상기 전원단에 전송한다. 전압 발생회로 및 제 1드라이버는 컨졍션 영역의 외부에 배치되며 상기 제 1전원전압은 상기 제 2전원전압보다 낮다.

Description

센스 앰프 드라이버 및 이를 구비하는 반도체 메모리 장치{Sense Amplifier Driver and semiconductor memory device having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 장치의 배치를 나타내는 도면이다.
도 2는 컨졍션 영역에 배치되는 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버의 배치를 나타낸다.
도 4는 제어신호를 발생하는 비트 라인 전하 예측회로의 일 실시예를 나타내는 회로이다.
도 5는 제어신호를 발생하는 비트 라인 전하 예측회로의 다른 실시예를 나타내는 회로이다.
도 6은 본 발명의 일 실시예에 따른 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버를 구비하는 반도체 메모리 장치의 배치도이다.
도 7은 오버드라이버에 의하여 제 1노드에 전달되는 전하를 나타내는 도면이다.
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 비트 라인 센스 앰프에 전원을 공급하는 센스 앰프 드라이버 및 이의 배치 방법에 관한 것이다.
DRAM에 있어서 메모리 셀은 로우 어드레스와 컬럼 어드레스에 의하여 선택된다. 선택된 메모리 셀에 저장되었던 데이터는 비트 라인을 통하여 비트 라인 센스 앰프에 의하여 감지된다. 비트 라인 센스 앰프는 메모리 셀의 비트라인과 상보 비트라인 상의 미소한 전압 차이를 감지하여 증폭한다.
비트 라인 센스 앰프의 비트 라인 센싱 속도는 DRAM의 성능(performance)을 결정하므로, 비트 라인 센스 앰프는 안정적이며 빠른 센싱 속도를 요구한다.
도 1은 일반적인 반도체 메모리 장치의 배치를 나타내는 도면이다. 도 1을 참조하면, 일반적으로 반도체 메모리 장치(1)는 다수개의 논리회로들(3, 5 및 7), 다수개의 서브 워드 라인 드라이버들 (SWD; sub word line driver; 9a, 9b, 9c, 11a, 11b 및 11c), 다수개의 컨졍션 영역(conjunction region, 10a, 10b 및 10c), 다수개의 메모리 셀 어레이(13, 19) 및 센스 앰프 영역(15)을 구비한다.
다수개의 메모리 셀 어레이(13, 19)는 데이터를 저장하기 위한 다수개의 메모리 셀들(MC1, MC2, MC3, MC4)을 구비하며, 센스 앰프 영역(15)은 비트 라인 이퀄라이져(bit line equalizer) 및 센스 앰프(17) 등을 구비한다. 또한, 컨졍션 영역(10a, 10b 및 10c)은 SWD(9a, 11b) 및 센스 앰프 영역(15) 사이에 배치(lay out)되며, 센스 앰프(17)를 구동하는 센스 앰프 드라이버(N5) 및 어레이용 내부 전원전압(VINTA) 발생기(미 도시) 등을 구비한다.
제 1논리회로(3)는 센싱(sensing) 하고자하는 메모리 셀(MC1 내지 MC4)이 속하는 메모리 셀 어레이(13, 19)를 선택하는 어드레스(ADDi 및 ADDj)를 부정 논리합하여 제 2논리회로(5)로 출력한다.
제 2논리회로(5)는 제 1논리회로(3)의 출력신호를 반전시켜 엔모스 센싱 인에이블 신호(SAN)를 출력하며, 제 3논리회로(7)는 제 2논리회로(5)의 출력신호를 반전시켜 피모스 센싱 인에이블 신호(SAP)를 출력한다.
이러한 반도체 메모리 장치의 배치 및 구성은 당업자에게 주지되는 사항이므로, 본 명세서에서는 상세한 설명을 생략한다.
도 2는 컨졍션 영역에 배치되는 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버를 나타낸다. 도 2를 참조하면, 오버 드라이빙 방식의 비트 라인 센스 앰프 제 1드라이버(20)는 두 개의 피모스 트랜지스터(P5 및 P7)로 구성된다.
PMOS(P5)는 오버 드라이빙(overdriving)을 위한 것으로 오버 드라이버(over driver)라 하며, 오버 드라이버(P5)는 센싱 초기에 반도체 메모리 장치(1)의 외부에서 공급되는 전원전압(VDD)을 비트 라인 센스 앰프(17)의 전원라인(SAH)으로 공급하며, 제 1드라이버(P7)는 초기 센싱 후에 어레이용 내부 전원전압(VINTA)을 비트 라인 센스 앰프의 전원라인(SAH)으로 공급한다.
전원전압(VDD)은 어레이용 내부 전원전압(VINTA)보다 크며, 어레이용 내부 전원전압(VINTA)은 비트 라인의 고 전압(high voltage)에 해당된다. 제 2드라이버 (N5)는 엔모스 센싱 인에이블 신호(SAN)에 응답하여 노드(A2)의 전압을 접지전원 (VSS)으로 풀-다운한다. 도 1 및 도 2를 참조하여 오버 드라이빙 방식의 센싱을 설명하면 다음과 같다.
제 1 피모스 센싱 인에이블 신호(SAP1) 및 제 2 피모스 센싱 인에이블 신호 (SAP2)는 제 3논리회로(7)의 출력신호로 제 2 피모스 센싱 인에이블 신호(SAP2)는 제 1 피모스 센싱 인에이블 신호(SAP1)보다 소정 시간 지연된 신호이다. 센싱 초기에 제 1 피모스 센싱 인에이블 신호(SAP1)가 논리 '로우'이고 제 2 피모스 센싱 인에이블 신호(SAP2)보다 가 논리 '하이'이면, 오버드라이버(P5)는 턴-온되고 제 1드라이버(P7)는 턴-오프되므로 오버드라이버(P5)가 전원전압(VDD)을 비트 라인 센스 앰프의 전원라인(SAH) 즉 노드(A)로 전송한다.
그러나 초기 센싱 후에 제 1 피모스 센싱 인에이블 신호(SAP1)가 논리 '하이', 제 2 피모스 센싱 인에이블 신호(SAP2)가 논리 '로우'가 되면, 제 1드라이버 (P7)는 턴-온되고 오버드라이버(P5)는 턴-오프되므로 제 1드라이버(P7)에 의하여 어레이용 내부 전원전압(VINTA)이 비트 라인 센스 앰프의 전원라인(SAH)으로 전송된다.
즉, 센싱 초기에 비트 라인 센스 앰프(17)의 전원라인(SAH)의 전압은 전원전압(VDD)을 따라 증가하며, 초기 센싱 후에 전원라인(SAH)의 전압은 어레이용 내부 전원전압(VINTA)을 유지하므로 종래의 기술은 전원라인(SAH)을 오버드라이빙하는 방법이다.
이러한 오버 드라이빙(overdriving)방법은 센싱 초기에 센스 앰프(17)의 피 모스 트랜지스터(P1, P3)의 센싱 능력을 극대화하여 센싱 속도를 빠르게 할 수 있다.
그러나 종래의 비트 라인 센스 앰프 드라이버(20)는 복잡한 회로구성을 이루는 컨졍션 영역(10b)에 주로 배치되기 때문에, 오버드라이빙을 효율적으로 수행하기 위한 오버 드라이버(P5)의 크기를 증가시키는데 한계가 있다.
또한, 오버 드라이버(P5)로 전원전압(VDD)을 공급하기 위한 전원라인(power line)이 메모리 셀 어레이(13, 19)를 관통함으로 데이터 입출력 시 노이즈가 발생되는 문제점이 있으며, 오버 드라이버(P5)로 전원전압(VDD)을 공급하기 위한 별도의 전원라인을 라우팅(routing) 해야 하는 문제점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 어레이용 내부 전원전압(VINTA)을 오버드라이빙할 수 있는 오버드라이버를 메모리 셀 어레이 외부 특히, 컨졍션 영역의 외부에 배치(layout)하여 오버드라이버의 크기를 증가시켜 센스 앰프의 구동 능력을 향상시키는 것이다.
상기 기술적 과제를 달성하기 위한 비트 라인 센스 앰프의 전원단 및 접지단에 전원전압을 공급하는 비트 라인 센스 앰프 드라이버는 전압 발생회로 및 제 1드라이버를 구비하며, 상기 전압 발생회로는 제 1전원전압을 발생하여 제 1노드로 출력하며, 상기 제 1드라이버는 제 1제어신호에 응답하여 상기 제 1노드로 제 2전원전압을 전송한다.
바람직하게는 상기 제 1드라이버는 제 1시점에 상기 제 2전원전압을 상기 전원단으로 전송하고, 상기 전압 발생회로는 상기 제 1시점보다 소정 시간 지연된 제 2시점에 상기 제 1전원전압을 상기 전원단에 전송한다.
상기 비트 라인 센스 앰프 드라이버는 컨졍션 영역에 배치되는 제 2드라이버 및 제 3드라이버를 더 구비하며, 상기 제 2드라이버는 제 1 센싱 인에이블 신호에 응답하여 상기 제 1노드의 전압을 상기 전원단으로 전송하며, 상기 제 3드라이버는 제 2 센싱 인에이블 신호에 응답하여 상기 접지단으로 접지전압을 전송한다.
상기 제 1전원전압은 상기 제 2전원전압보다 낮은 것이 바람직하다. 상기 전압 발생회로는 비교회로 및 제 4드라이버를 구비하며, 상기 비교회로는 소정의 기준 전압과 상기 제 1노드의 전압의 크기를 비교하며, 상기 제 4드라이버는 상기 비교회로의 출력신호에 응답하여 상기 제 1노드로 상기 제 2전원전압을 전송한다.
상기 비트 라인 센스 앰프 드라이버는 제 1제어신호를 발생하는 비트라인 전하 예측회로를 더 구비하며, 상기 비트라인 전하 예측회로는 풀업회로, 비교회로, 논리게이트, 풀다운 회로 및 커패시터를 구비한다.
상기 풀업회로는 상기 제 1제어신호에 응답하여 제 2노드를 풀-업하며, 상기 비교회로는 상기 제 2노드의 신호와 상기 제 1전원전압의 크기를 비교하며, 상기 논리게이트는 상기 비교회로의 출력신호 및 제 2제어신호에 응답하며, 상기 풀 다운 회로는 상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키며, 상기 커패시터는 상기 제 2노드 및 접지전원사이에 접속된다.
상기 비트라인 전하 예측회로는 상기 제 2노드 및 논리게이트의 하나의 입력 단자 사이에 접속되는 비교회로 대신에 슈미트 트리거 또는 반전회로를 구비한다.
또한 상기 기술적 과제를 달성하기 위한 반도체 메모리 장치는 메모리 어레이 및 앰프 드라이버를 구비한다. 상기 메모리 어레이는 어드레스에 의하여 선택된 메모리 셀의 데이터를 센싱하는 비트라인 센스 앰프를 구비하며, 상기 앰프 드라이버는 상기 비트 라인 센스 앰프의 전원단 및 접지단에 전원전압을 공급한다.
상기 앰프 드라이버는 전압발생회로 및 제 1드라이버를 구비하며, 상기 전압 발생회로는 제 1전원전압을 발생하여 제 1노드로 출력하며, 상기 제 1드라이버는 제 1제어신호에 응답하여 상기 제 1노드로 제 2전원전압을 전송하며, 상기 제 1드라이버는 제 1시점에 상기 제 2전원전압을 상기 전원단으로 전송하고, 상기 전압 발생회로는 상기 제 1시점보다 소정 시간 지연된 제 2시점에 상기 제 1전원전압을 상기 전원단에 전송한다.
상기 메모리 어레이는 제 2드라이버 및 제 3드라이버를 더 구비하며, 상기 제 2드라이버는 제 1 센싱 인에이블 신호에 응답하여 상기 전원단으로 상기 제 1노드의 전압을 전송하며, 상기 제 3드라이버는 제 2 센싱 인에이블 신호에 응답하여 상기 접지단으로 접지전압을 전송한다.
상기 제 1전원전압은 상기 제 2전원전압보다 낮으며, 상기 반도체 메모리 장치는 상기 메모리 어레이 외부에 이미 설명한 것과 동일한 상기 제 1제어신호를 발생하는 비트라인 전하 예측회로를 더 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버의 배치를 나타낸다. 도 3을 참조하면, 비트 라인 센스 앰프 제 1드라이버(P15) 및 비트 라인 센스 앰프 제 2드라이버(N15)는 컨졍션 영역(10b)에 레이 아웃(layout)되나, 오버드라이빙을 위한 오버 드라이버(P17) 및 전압 발생회로(30)는 컨졍션 영역(10b)외부에 레이아웃된다.
메모리 셀 어레이(13, 19) 및 센스 앰프 영역(15)내의 센스 앰프(17)의 구성 및 이들의 동작은 당해 기술 분야에서 주지된 기술이므로 이에 대한 상세한 설명은 생략한다.
전압 발생회로(30)는 어레이용 내부 전원전압(VINTA)을 발생하며, 비교회로(31) 및 PMOS(P19)로 구성된다. 비교회로(31)는 비반전(+) 단자로 입력되는 어레이용 내부 전원전압(VINTA)과 반전(-)단자로 입력되는 소정의 기준전압(VREFA)의 크기를 비교하여 그 비교 결과를 트랜지스터(P19)로 출력한다.
PMOS(P19)의 게이트는 비교회로(31)의 출력에, 소오스는 전원전압(VDD)에 그리고 드레인은 노드(NODA)에 각각 접속되어 있다. 오버 드라이버(P17)의 게이트로 제어신호(OVE)가 입력되며, 소오스는 전원전압(VDD)에 그리고 드레인은 노드(NODA)에 각각 접속되어 있다. 오버 드라이버(P17)는 소정의 펄스 폭을 갖는 제어신호(OVE)에 응답하여 전원전압(VDD)의 전하를 노드(NODA)로 전송한다.
컨졍션 영역(10b)의 PMOS(P15)의 게이트로 피모스 센싱 인에이블신호(SAP)가, 소오스가 노드(NODA)에 그리고 드레인이 노드(A11)에 각각 각각 접속되며, PMOS(P15)는 피모스 센싱 인에이블신호(SAP)에 응답하여 노드(NODA)의 전압을 비트 라인 센스 앰프 전원라인(SAH)을 통하여 노드(A11)로 전송한다.
컨졍션 영역(10b)의 NMOS(N15)의 게이트로 엔모스 센싱 인에이블신호(SAN)가, 소오스가 접지전압(VSS)에 그리고 드레인이 노드(A21)에 각각 접속되며, NMOS(N15)는 엔모스 센싱 인에이블신호(SAN)에 응답하여 접지전압(VSS)을 비트 라인 센스 앰프 접지라인(SAL)을 통하여 노드(A21)로 전송한다.
도 3을 참조하여 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버의 동작을 설명하면 다음과 같다. 우선 본 발명은 종래의 기술과 달리 비트 라인 센스 앰프 전원 라인(SAH)을 오버드라이브(overdrive)하지 않고, 어레이용 내부 전원전압(VINTA)을 오버드라이빙한다.
센싱 초기에 오버드라이버(P17)는 소정의 펄스 폭을 갖는 제어신호(OVE)에 응답하여 어레이용 내부 전원전압(VINTA)보다 큰 전원전압(VDD)을 노드(NODA)로 전송하므로 노드(NODA)의 전압 즉, 어레이용 내부 전원전압(VINTA)은 전원전압(VDD)레벨로 증가되어 비트 라인 센스 앰프 전원라인(SAH)을 통하여 노드(A11)로 전송되므로 센스 앰프(17)의 구동능력은 증가된다.
초기 센싱 후에 오버드라이버(P17)는 턴-오프되어, 노드(NODA)의 전압은 전압 발생회로(30)에 의하여 어레이용 내부 전원전압(VINTA)레벨을 유지하며 비트 라 인 센스 앰프 전원라인(SAH)을 통하여 노드(A11)로 전송되므로 비트라인(BL)의 전압이 상보 비트 라인(BLB)의 전압보다 높은 경우 비트라인(BL)은 어레이용 내부 전원전압(VINTA)레벨로 풀-업된다.
여기서, 오버 드라이버(P17) 및 전압 발생회로(30)는 컨졍션 영역(10b)의 외부 예컨대 반도체 메모리장치의 에지(edge)부분에 분산(distribution)방식으로 배치될 수 있다. 따라서 센스 앰프(17)의 구동 능력을 증가시키기 위한 오버 드라이버(P17)의 크기를 증가시킬 수 있으며, 오버 드라이버(P17)에 전원전압(VDD)을 공급하기 위한 전원라인이 메모리 셀 어레이(13, 19)내부에 라우팅(routing)될 필요가 없으므로 데이터 입출력 시 노이즈가 감소한다.
본 발명에서 오버드라이버(P17)가 어레이용 내부 전원전압(VINTA)을 직접적으로 오버드라이빙하므로, 오버드라이버(P17)의 턴-온/오프를 제어하는 제어신호(OVE)의 펄스 폭이 매우 중요하다. 즉 제어신호(OVE)의 펄스 폭이 너무 작으면 오버드라이빙에 따른 센싱 속도가 개선되지 않는다.
그러나 제어신호(OVE)의 펄스 폭이 크면 센싱 속도는 증가되나, 제어신호 (OVE)의 펄스 폭이 너무 크면 어레이용 내부 전원전압(VINTA)의 직류 레벨을 증가시킬 수 있다.
오버드라이버(P17)가 비트 라인(BL)을 하이 레벨인 목표 어레이용 내부 전원전압(VINTA)으로 차징(charging)하는데 필요한 전하(charge)보다 많은 전하를 공급하면, 센싱 후에 남은 전하가 어레이용 내부 전원전압(VINTA)의 레벨을 높인다. 이것은 짧은 주기 동작 시 비트 라인 이퀄라이제이션(equalization) 전압이 높아져 데이터의 '하이' 마진(margin)에 나쁜 영향을 준다. 따라서 정확한 제어신호(OVE)의 펄스 폭의 제어가 요구된다.
도 4는 제어신호를 발생하는 비트 라인 전하 예측회로의 일 실시예를 나타내는 회로이다. 도 4를 참조하면, 비트 라인 전하 예측회로(bit line charge estimation circuit)는 풀-업 트랜지스터(P11), 비교회로(49), 풀-다운 트랜지스터 (N11), 논리 게이트(41), 다수개의 반전회로(43, 45, 47) 및 커패시터(C)를 구비한다.
풀-업 트랜지스터(P11)의 게이트는 노드(NB)에 접속되며 소오소는 전원전압(VDD)에 접속되며 드레인은 노드(NC)에 접속되며, 풀-업 트랜지스터(P11)는 노드(NB)의 신호에 응답하여 노드(MV)의 전압을 전원전압(VDD)으로 풀-업한다.
비교회로(49)는 비반전(+)단자로 입력되는 어레이용 내부전원전압(VINTA)과 반전(-)단자로 입력되는 노드(NC)의 전압을 비교하여 그 결과를 출력한다. 논리 게이트(41)는 비교회로(49)의 출력신호와 센싱 시작신호(PS)를 부정 논리곱(NAND)하여 노드(NB)로 출력한다. 비교회로(49)는 차동 증폭기로 구성된다.
반전회로(43)는 센싱 시작신호(PS)를 반전시켜 풀-다운 트랜지스터(N11)의 게이트로 출력하며, 풀-다운 트랜지스터(N11)의 드레인이 노드(NC)에 접속되고 소오스가 접지전압(VSS)에 접속된다. 풀-다운 트랜지스터(N11)는 반전회로(43)의 출력신호에 응답하여 노드(NC)의 전압을 접지전압(VSS)으로 풀-다운시킨다.
반전회로(45 및 47)는 노드(NB)의 신호를 버퍼링하여 소정의 펄스 폭을 갖는 제어신호(OVE)를 발생시킨다. 또한, 커패시터(C)는 노드(NC) 및 접지전원(VSS)사이 에 접속된다. 커패시터(C)는 비트 라인의 커패시터를 모델링(modeling) 한 것이다.
도 4를 참조하여 비트 라인 전하 예측회로(40)의 동작이 상세히 설명되어진다. 센싱이 시작되지 않은 경우 센싱 시작신호(PS)는 논리 '로우'이다. 인버터(43)는 센싱 시작신호(PS)를 반전시키며, 풀-다운 트랜지스터(N11)는 인버터(43)의 출력신호에 응답하여 턴-온되므로 커패시터(C)에 충전되어 있던 전하는 풀-다운 트랜지스터(N11)를 통하여 접지전원(VSS)으로 방전된다.
따라서 비교회로(49)는 어레이용 내부전원전압(VINTA)과 노드(NC)의 전압을 비교하여 논리 '하이'를 논리 게이트(41)로 출력하고, 논리 게이트(41)는 센싱 시작신호(PS) 및 비교회로(49)의 출력신호를 부정 논리곱(NAND)하여 논리 '하이'를노드(NB)로 출력한다. 그러므로 노드(NB)의 신호에 응답하여 풀업 트랜지스터(P11)는 턴-오프되고, 제어신호(OVE)는 논리 '하이'가 되어 도 3의 오버 드라이버(P17)를 턴-오프시킨다.
그러나 센스 앰프(17)에 의하여 센싱이 시작되는 경우 센싱 시작신호(PS)는 활성화(예컨대 논리 '하이')된다. 논리게이트(41)는 센싱 시작신호(PS)와 비교회로 (49)의 출력신호를 부정 논리곱(NAND)하여 논리 '로우'를 노드(NB)로 출력한다.
따라서 풀업 트랜지스터(P11)는 턴-온되고, 제어신호(OVE)는 논리 '로우'로 되어 도 3의 오버 드라이버(P17)를 턴-온시킨다. 따라서 오버드라이버(P17)는 전원전압(VDD)의 전하를 노드(NODA)로 전송하므로 노드(NODA)의 전압은 어레이용 내부전압(VINTA)보다 커진다.
그리고 풀업 트랜지스터(P11)는 턴-온되어 전원전압(VDD)의 전하를 커패시터 (C)로 공급하므로 노드(NC)의 전하는 증가된다. 따라서 비교회로(49)의 반전(-)단자의 전압이 증가된다. 이때 반전(-)단자의 전압이 비교회로(49)의 비반전(+)단자로 공급되는 어레이용 내부전압(VINTA)보다 커지면, 비교회로(49)는 논리 '로우'를 논리 게이트(41)로 출력하고, 논리 게이트(41)는 비교회로(49)의 출력 및 센싱 시작신호(PS)를 부정 논리곱하여 논리 '하이'를 노드(NB)로 출력한다.
노드(NB)의 신호에 응답하여 풀업 트랜지스터(P11)는 턴-오프되고, 제어신 호(OVE)는 논리 '하이'가 되므로 도 3의 오버 드라이버(P17)는 턴-오프된다. 오버 드라이버(P17)의 턴-온/턴-오프를 제어하는 제어신호(OVE)의 펄스 폭은 도 4의 회로에 의하여 결정되므로, 전원전압(VDD)의 변화에 따라 제어신호(OVE)의 펄스 폭은 자동적으로 최적화된다. 따라서 효과적인 오버드라이빙이 가능하다.
도 5는 제어신호를 발생하는 비트 라인 전하 예측회로의 다른 실시예를 나타내는 회로이다. 도 5를 참조하면, 비트 라인 전하 예측회로(bit line charge estimation circuit)는 풀-업 트랜지스터(P11), 슈미트 트리거(51), 풀-다운 트랜지스터(N11), 논리 게이트(41), 다수개의 반전회로(43, 45, 47)를 구비한다.
슈미트 트리거(51)는 도 4의 비교회로(49)를 대체한 것으로, 비트 라인 전하 예측회로(40)에서 소모되는 직류 전류를 감소시킬 수 있다. 또한 슈미트 트리거 (51)는 인버터로 대체될 수 있다. 도 5의 비트 라인 전하 예측회로(40)의 동작은 도 4의 비트 라인 전하 예측회로(40)의 동작과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
도 6은 본 발명의 실시예에 따른 오버 드라이빙 방식의 비트 라인 센스 앰프 드라이버를 구비하는 반도체 메모리 장치의 배치도이다. 도 6을 참조하면, 반도체 메모리 장치는 전압 발생회로(30), 비트 라인 전하 예측회로(40), 로우 디코더(50), 컬럼 디코더(60) 및 메모리 어레이(70)를 구비한다.
전압 발생회로(30)는 메모리 어레이(70) 외부 예컨대 반도체 메모리 장치의 에지(edge)부분에 배치되어 어레이용 내부 전원전압(VINTA)을 노드(NODA)로 출력하며, 비트 라인 전하 예측회로(40)는 메모리 어레이(70) 외부에 배치되며 오버 드라이버(17, 17a)를 제어하는 소정의 펄스 폭을 갖는 제어신호(OVE)를 발생시킨다.
오버 드라이버들(17, 17a)의 게이트로 제어신호(OVE)가 입력되고 소오스로 전원전압(VDD)이 입력되고 드레인은 노드(NODA)에 각각 접속된다. 센싱 초기에 오버 드라이버들(17, 17a)은 논리 '로우'의 제어신호의 응답하여 어레이용 내부 전원전압(VINTA)보다 높은 전원전압(VDD)을 노드(NODA) 및 비트 라인 센스 앰프의 전원라인(SAH)을 통하여 센스 앰프(17)의 노드(A11)로 전송하므로 센스앰프의 구동 능력을 증가시킨다.
로우 디코더(50)는 로우 어드레스 버퍼로부터 로우 어드레스를 받아서 이를 디코드(decode)하여 해당하는 워드 라인(WL)을 선택한다. 컬럼 디코더(60)는 컬럼 어드레스 버퍼로부터 컬럼 어드레스를 받아서 이를 디코드(decode)하여 해당하는 비트 라인을 데이터 버스 라인에 연결하는 컬럼 선택 라인(column select line; CSL)을 선택한다.
메모리 어레이(70)는 일반적으로 이 분야의 통상적인 지식을 가진 자들에게 잘 알려져 있으므로 이에 대한 자세한 설명은 생략한다. 그러나 도 6의 메모리 어 레이(70)는 설명의 편의상 다수개의 서브 워드 라인 드라이버들 (SWD), 다수개의 컨졍션 영역, 다수개의 메모리 셀 어레이들로 표현된다.
본 발명의 실시예에 따른 오버드라이버(17, 17a), 전압 발생회로(30) 및 비트 라인 전하 예측회로(40)는 메모리 어레이(70) 외부의 소정의 영역에 배치된다. 따라서 메모리 어레이(70)에 오버드라이버(17, 17a)로 전원전압(VDD)을 공급하기 위한 별도의 전원라인이 필요 없다. 또한, 오버드라이버(17, 17a)가 컨졍션 영역에 배치되지 않기 때문에 효율적으로 오버드라이빙을 위한 오버드라이버(17, 17a)의 크기를 증가시킬 수 있다.
도 7은 오버드라이버에 의하여 노드(NODA)에 전달되는 전하를 나타내는 도면이다. 도 7은 어레이용 내부 전원전압(VINTA)을 1.5V로 하고 오버 드라이버(P17)의 전압전압(VDD)의 변화에 따라 노드(NODA)로 공급되는 전하를 백분율로 시뮬레이션(simulation) 한 것이다.
전원전압(VDD)이 2.5V이상인 경우 제어신호(OVE)의 펄스 폭은 증가되므로 제어신호(OVE)에 응답하는 오버드라이버(17)는 전원전압(VDD)의 전하의 85%이상을 노드(NODA)로 전송된다. 그러나 전원전압(VDD)이 2.5V이하의 경우 제어신호(OVE)의 펄스 폭이 감소되고 오버 드라이버(P17)의 드레인과 소오스의 전압이 1V이하이기 때문에, 오버 드라이버(P17)는 포화영역보다 선형영역에서 동작하는 경향이 증가된다.
따라서 오버 드라이버(P17)에 의하여 노드(NODA)로 전달되는 전원전압(VDD)의 전하는 점점 감소한다. 전원전압(VDD)이 2V인 경우 오버 드라이버(P17)에 의하 여 노드(NODA)로 전달되는 전원전압(VDD)의 전하는 전원전압(VDD) 전하의 65%이상이므로 초기 센싱동작에 충분하다.
본 발명은 도면에 도시된 비트 라인 센스 앰프 드라이버를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 비트 라인 센스 앰프 드라이버로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 오버 드라이빙 방식의 센스 앰프 드라이버는 최적의 오버드라이빙을 효율적으로 수행하므로 센스 앰프의 구동능력을 증가시키는 장점이 있다.

Claims (16)

  1. 센스 앰프의 전원단 및 접지단에 전원전압을 공급하는 센스 앰프드라이버에 있어서,
    제 1전원전압을 발생하여 제 1노드로 출력하는 전압 발생회로;
    제 1제어신호에 응답하여 상기 제 1노드로 제 2전원전압을 전송하는 제 1드라이버를 구비하며,
    상기 제 1드라이버는 제 1시점에 상기 제 2전원전압을 상기 전원단으로 전송하고, 상기 전압 발생회로는 제 2시점에 상기 제 1전원전압을 상기 전원단에 전송 하는 것을 특징으로 하는 센스 앰프 드라이버.
  2. 제 1항에 있어서, 상기 센스 앰프 드라이버는,
    소정의 제 1영역에 배치되어 제 1 센싱 인에이블 신호에 응답하여 상기 전원단으로 상기 제 1노드의 전압을 전송하는 제 2드라이버; 및
    상기 소정의 제 1영역에 배치되어 제 2 센싱 인에이블 신호에 응답하여 상기 접지단으로 접지전압을 전송하는 제 3드라이버를 더 구비하는 것을 특징으로 하는 센스 앰프 드라이버.
  3. 제 1항에 있어서, 상기 제 1전원전압은 상기 제 2전원전압보다 낮은 것을 특징으로 하는 센스 앰프 드라이버.
  4. 제 1항에 있어서, 상기 소정의 제 1영역은 컨졍션 영역인 것을 특징으로 하는 센스 앰프 드라이버.
  5. 제 1항에 있어서, 상기 전압 발생회로는,
    소정의 기준 전압과 상기 제 1노드의 전압의 크기를 비교하는 비교회로; 및
    상기 비교회로의 출력신호에 응답하여 상기 제 1노드로 상기 제 2전원전압을 전송하는 제 4드라이버를 구비하는 것을 특징으로 하는 센스 앰프 드라이버.
  6. 제 1항에 있어서, 상기 센스 앰프 드라이버는 제 1제어신호를 발생하는 비트라인 전하 예측회로를 더 구비하는 것을 특징으로 하는 센스 앰프 드라이버.
  7. 제 6항에 있어서, 상기 비트라인 전하 예측회로는,
    상기 제 1제어신호에 응답하여 제 2노드를 풀-업하는 풀업회로;
    상기 제 2노드의 신호와 상기 제 1전원전압의 크기를 비교하는 비교회로;
    상기 비교회로의 출력신호 및 제 2제어신호에 응답하는 논리게이트;
    상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키는 풀-다운회로; 및
    상기 제 2노드 및 접지전원사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 센스 앰프 드라이버.
  8. 제 6항에 있어서, 상기 비트라인 전하 예측회로는,
    상기 제 1제어신호에 응답하여 제 2노드를 풀업하는 풀업회로;
    상기 제 2노드의 출력신호에 응답하는 슈미트 트리거;
    상기 슈미트 트리거의 출력신호 및 제 2제어신호에 응답하는 논리게이트;
    상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키는 풀-다운회로; 및
    상기 제 2노드 및 접지전원사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 센스 앰프 드라이버.
  9. 제 6항에 있어서, 상기 비트라인 전하 예측회로는,
    상기 제 1제어신호에 응답하여 제 2노드를 풀업하는 풀업회로;
    상기 제 2노드의 출력신호를 반전시키는 반전회로;
    상기 반전회로의 출력신호 및 제 2제어신호에 응답하는 논리게이트;
    상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키는 풀다운회로; 및
    상기 제 2노드 및 접지전원사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 센스 앰프 드라이버.
  10. 어드레스에 의하여 선택된 메모리 셀의 데이터를 센싱하는 비트라인 센스 앰프를 구비하는 메모리 어레이; 및
    상기 비트 라인 센스 앰프의 전원단 및 접지단에 전원전압을 공급하는 센스 앰프 드라이버를 구비하며,
    상기 센스 앰프 드라이버는,
    제 1전원전압을 발생하여 제 1노드로 출력하는 전압 발생회로;
    제 1제어신호에 응답하여 상기 제 1노드로 제 2전원전압을 전송하는 제 1드라이버를 구비하며,
    상기 제 1드라이버는 제 1시점에 상기 제 2전원전압을 상기 전원단으로 전송하고, 상기 전압 발생회로는 제 2시점에 상기 제 1전원전압을 상기 전원단에 전송 하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 메모리 어레이는,
    제 1 센싱 인에이블 신호에 응답하여 상기 전원단으로 상기 제 1노드의 전압을 전송하는 제 2드라이버; 및
    제 2 센싱 인에이블 신호에 응답하여 상기 접지단으로 접지전압을 전송하는 제 3드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 제 1전원전압은 상기 제 2전원전압보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10항에 있어서, 상기 반도체 메모리 장치는,
    상기 메모리 어레이 외부에 상기 제 1제어신호를 발생하는 비트라인 전하 예측회로를 더 구비하는 것을 특징으로 하는 상기 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 비트라인 전하 예측회로는,
    상기 제 1제어신호에 응답하여 제 2노드를 풀-업하는 풀업회로;
    상기 제 2노드의 신호와 상기 제 1전원전압의 크기를 비교하는 비교회로;
    상기 비교회로의 출력신호 및 제 2제어신호에 응답하는 논리게이트;
    상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키는 풀-다운회로; 및
    상기 제 2노드 및 접지전원사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 상기 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 비트라인 전하 예측회로는,
    상기 제 1제어신호에 응답하여 제 2노드를 풀업하는 풀업회로;
    상기 제 2노드의 출력신호에 응답하는 슈미트 트리거;
    상기 슈미트 트리거의 출력신호 및 제 2제어신호에 응답하는 논리게이트;
    상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키는 풀-다운회로; 및
    상기 제 2노드 및 접지전원사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 상기 반도체 메모리 장치.
  16. 제 13항에 있어서, 상기 비트라인 전하 예측회로는,
    상기 제 1제어신호에 응답하여 제 2노드를 풀업하는 풀업회로;
    상기 제 2노드의 출력신호를 반전시키는 반전회로;
    상기 반전회로의 출력신호 및 제 2제어신호에 응답하는 논리게이트;
    상기 제 2제어신호의 반전신호에 응답하여 상기 제 2노드를 풀다운 시키는 풀다운회로; 및
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