KR20010005112A - 비트라인 센스앰프 구동장치 - Google Patents

비트라인 센스앰프 구동장치 Download PDF

Info

Publication number
KR20010005112A
KR20010005112A KR1019990025909A KR19990025909A KR20010005112A KR 20010005112 A KR20010005112 A KR 20010005112A KR 1019990025909 A KR1019990025909 A KR 1019990025909A KR 19990025909 A KR19990025909 A KR 19990025909A KR 20010005112 A KR20010005112 A KR 20010005112A
Authority
KR
South Korea
Prior art keywords
pull
bit line
sense amplifier
line sense
control signal
Prior art date
Application number
KR1019990025909A
Other languages
English (en)
Other versions
KR100365563B1 (ko
Inventor
오영남
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990025909A priority Critical patent/KR100365563B1/ko
Publication of KR20010005112A publication Critical patent/KR20010005112A/ko
Application granted granted Critical
Publication of KR100365563B1 publication Critical patent/KR100365563B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리장치 내부의 비트라인 센스앰프 구동장치에 관한 것으로, 특히 메모리 셀 어레이내 서브 워드라인 드라이버의 일측 에지부와 분할 비트라인 센스앰프의 사이에 존재하는 홀 부분상에 비트라인 센스앰프의 인에이블을 제어하는 두 센싱 제어신호를 각각 풀-업 및 풀-다운하는 각각의 드라이버 및 상기 센싱 제어신호들의 프리차지 및 등화동작을 수행하는 각 수단을 구비하도록 구현하므로써, 설계면적 감소 및 상기 각 센싱 제어신호 드라이버간에 발생하는 타이밍 미스매칭의 최소화를 실현하고, 비트라인 전위의 풀-업시 전류 공급능력을 향상시켜 리프레쉬 특성을 개선하도록 한 비트라인 센스앰프 구동장치에 관한 것이다.

Description

비트라인 센스앰프 구동장치{The device for driving bit line sense amplifier}
본 발명은 반도체 메모리장치 내부의 비트라인 센스앰프 구동장치에 관한 것으로, 보다 상세하게는 메모리 셀 어레이내 서브 워드라인 드라이버의 한 에지부와 분할 비트라인 센스앰프 사이에 구비하는 홀(hole) 부분에 비트라인 센스앰프 인에이블 제어신호를 구동하는 각각의 드라이버를 구현하므로써, 설계면적 감소를 실현하도록 한 비트라인 센스앰프 구동장치에 관한 것이다.
도 1 은 종래에 사용된 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도를 도시한 것으로, 워드라인(WLi) 및 비트라인(BLi)에 대응하는 위치에 어레이되어 데이타를 저장하는 다수의 메모리 셀로 이루어진 메모리 셀 어레이(100)와, 다수의 분할 비트라인 센스앰프 어레이(61내지 68)로 구성된 비트라인 센스앰프 어레이(200) 및, 상기 다수의 분할 비트라인 센스앰프 어레이마다 하나씩 할당된 각각의 컬럼 디코더로 이루어진 컬럼 디코더 어레이(300)가 결합되어 구성된다.
상기 각각의 분할 비트라인 센스앰프 어레이(61 내지 68)는 각각의 비트라인 센스앰프마다 또는 일정개수로 결합되어 분할된 비트라인 센스앰프 어레이마다 비트라인 센스앰프 인에이블을 제어하는 두 센싱 제어신호(rto, /s)의 생성을 위해 해당 비트라인 센스앰프 및 비트라인 센스앰프 어레이마다 상기 센싱 제어신호(rto)를 풀-업구동하는 풀-업 드라이버(10)와 상기 센싱 제어신호(/s)를 풀-다운구동하는 및 풀-다운 드라이버(20)를 각각 배치하여 구성된 구조로 이루어진다. 뿐만 아니라, 상기 두 센싱 제어신호(rto, /s)의 프리차지동작 및 등화동작을 수행하기 위한 별도의 장치(30과 40)도 분할 비트라인 센스앰프 어레이 사이에 각각 구비하여 구성하게 된다. 이로인해, 설계면적 부담이 커지게 되며, 이에따른 설계비용 증가 등의 문제가 발생한다.
도 2 는 도 1 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도를 나타낸 것으로, (a)에 도시된 바와 같이 워드라인(WLi) 전위가 '로직로우'를 유지하는 대기상태를 벗어나 비트라인 센싱동작의 수행을 위해 '로직하이'로 t1시점과 같이 인에이블되어지면(이때의 인에이블 전위는 Vcc+ Vt 수준의 고전압(Vpp)이 됨), 비트라인에서는 유입된 데이타와 참조 비트라인간 전하분배(charge sharing)가 발생하여 (f)에 도시된 바와 같이 두 비트라인(BLi, /BLi)간에 소정의 전위차가 발생된다. 이 상태에서, 딜레이된 라스(RAS: row address strobe)신호에 의해 (b)와 (d)에 각각 도시된 풀-업 드라이버 구동 제어신호(/r) 및 풀-다운 드라이버 구동 제어신호(s)는 각각 '로직로우' 및 '로직하이'의 전위로 천이되어 진다.
이에따라, (c)와 (e)에 도시된 비트라인 센스앰프 인에이블 제어신호(rto, /s)는 각각 이전에 유지하던 비트라인 프리차지전위(Vblp)를 풀-업 또는 풀-다운시켜 각각 '로직하이'와 '로직로우'의 전위를 발생시키게 된다. 이 후, 비트라인(BLi, /BLi)은 상기 두 제어신호(rto, /s)의 제어를 받아 센싱동작을 수행하게 되며, 소정의 딜레이시간 이후 (g)에 도시된 바와 같이 컬럼 디코더 출력신호(Ymi, Yni, 등등)가 인에이블되면서 데이타 독출 및 서입동작이 수행된다.
그런데, 종래의 비트라인 센스앰프 구동장치는 상기한 바와 같이 비트라인 센스앰프 인에이블을 제어하는 두 센싱 제어신호(rto, /s)의 생성을 위해 해당 비트라인 센스앰프 및 비트라인 센스앰프 어레이마다 상기 센싱 제어신호(rto)를 풀-업하는 풀-업 드라이버와 상기 센싱 제어신호(/s)를 풀-다운하는 풀-다운 드라이버들이 각각 분할되어 배치되어지는 관계로, 각 해당 센싱 제어신호(rto, /s)를 구동하는 다수의 드라이버들이 구동할 때 타이밍 미스매칭이 자주 발생하게 되며, 특히, 라이트 동작시 '로직하이' 데이타를 제공하는 풀-업 드라이버의 전류 구동능력을 떨어뜨려 결과적으로 리프레쉬 특성을 저하시키게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 감소된 설계면적으로 비트라인 센스앰프 인에이블 제어신호들간에 발생하는 타이밍 미스매칭을 최소화함과 동시에 비트라인 전위의 풀-업시 전류 공급능력을 향상시켜 리프레쉬 특성을 개선하도록 한 비트라인 센스앰프 구동장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 센스앰프 구동장치는 메모리 셀 어레이내 서브 워드라인 드라이버의 일측 에지부와 분할 비트라인 센스앰프 어레이의 사이에 존재하는 홀 부분상에;
상기 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호를 풀-업구동하는 풀-업 드라이버와,
상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호를 풀-다운구동하는 풀-다운 드라이버와,
상기 풀-업 및 풀-다운 드라이버의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호의 프리차지 및 전위등화를 각각 수행하는 프리차지수단 및 등화수단을 구비하는 것을 특징으로 한다.
도 1 은 종래의 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도
도 2 는 도 1 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도
도 3 은 본 발명에 따른 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도
도 4 는 도 3 에 도시된 홀 내부의 상세 회로 구성도
도 5 는 도 3 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도
〈 도면의 주요부분에 대한 부호의 설명 〉
10: 풀-업 드라이버 20: 풀-다운 드라이버
30: 프리차지수단 40: 등화수단
51 내지 54: 홀(hole) 61 내지 68: 분할 비트라인 센스앰프 어레이
70: 서브 워드라인 드라이버 100, 150: 메모리 셀 어레이
200, 250: 비트라인 센스앰프 어레이
300, 350: 컬럼 디코더 어레이
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도를 도시한 것으로, 워드라인(WLi) 및 비트라인(BLi)에 대응하는 위치에 어레이되어 데이타를 저장하는 다수의 메모리 셀들과 글로벌 워드라인의 연결을 위해 상기 메모리 셀들의 사이에 위치하는 서브 워드라인 드라이버(70)를 구비하는 메모리 셀 어레이(150)와, 다수의 분할 비트라인 센스앰프 어레이(61 내지 64: 동 도면에서는 4개의 분할 비트라인 센스앰프 어레이로 분할된 경우에 대해 도시함)로 이루어진 비트라인 센스앰프 어레이(250) 및, 상기 분할 비트라인 센스앰프 어레이(61 내지 64)마다 하나씩 할당되어 연결된 다수의 컬럼 디코더로 이루어진 컬럼 디코더 어레이(350)가 결합되어 구성된다.
또한, 상기 비트라인 센스앰프 어레이(250)내 각 분할 비트라인 센스앰프 어레이(61 내지 64)에는 상기 서브 워드라인 드라이버(70)의 일측 에지부와 상기 분할 비트라인 센스앰프 어레이의 사이마다 각각의 홀(hole: 51 내지 54)을 구비하게 되는데, 상기 각각의 비트라인 센스앰프 어레이마다의 홀(51 내지 54) 부분에 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호(rto)를 풀-업구동하는 풀-업 드라이버(10)와, 상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호(/s)를 풀-다운구동하는 풀-다운 드라이버(20) 및, 상기 풀-업 및 풀-다운 드라이버(10, 20)의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호(rto, /s)의 프리차지(precharge)동작 및 전위등화(equalize)동작을 각각 수행하는 프리차지수단(30) 및 등화수단(40)을 구비하여 구현한다.
상기한 바와 같이, 본 발명에서는 이미 회로내부에 구비하고 있는 일정 부분 -즉, 여기서는 홀(hole) 부분을 의미함-에 상기 풀-업 드라이버(10)와 풀-다운 드라이버 (10)및 프리차지수단(30)과 등화수단(40)을 구비하게 되므로써, 이들 회로(10, 20, 30, 40)의 구현에 추가로 요구되는 설계면적 부담을 제거할 수 있다.
또한, 상기 풀-업 및 풀-다운 드라이버(10, 20)를 메모리 셀 어레이내 서브 워드라인 드라이버(70)의 한 에지부와 분할 비트라인 센스앰프 어레이의 사이에 구비하는 홀(hole) 상에 구비하게 되므로써, 각 분할 비트라인 센스앰프 어레이마다의 제1 및 제2 센싱신호들(동 도면에는 도시되지 않았으나, 도 1 의 rto1 내지 rto8과, /s1 내지 /s8로 도시된 신호들을 의미함)을 2 그룹으로 분리시켜-예들들어, 1그룹은 rto1내지 rto4와, /s1 내지 /s4로, 2그룹은 rto5내지 rto8와, /s5 내지 /s8로 분리하거나, 다른 방법으로는 1그룹은 rto1 내지 rto8로, 2그룹은 /s1 내지 /s8로 분리하여, 상기 글로벌 제어신호(/r_ext, /r_int, s)에 의해 동시에 그룹별로 구동 제어하므로써, 각 분할 비트라인 센스앰프 어레이내 풀-업 및 풀-다운 드라이버간의 타이밍 미스매칭을 최소화할 수 있게되며, 특히 상기한 바와 같이 다수의 풀-업 및 풀-다운 드라이버를 그룹화하여 구동하므로써 풀-업 구동시 전류 공급능력을 증가시킬 수 있게 되고, 이에 따라 라이트 주기후 발생하는 리스토어의 전압레벨을 향상시켜 리프레쉬 특성 또한 크게 개선할 수 있게 된다.
도 4 는 도 3 에 도시된 홀(51 내지 54) 내부의 상세 회로 구성도를 나타낸 것으로, 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호(rto)를 풀-업구동하는 풀-업 드라이버(10)와, 상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호(/s)를 풀-다운구동하는 풀-다운 드라이버(20)와, 상기 풀-업 및 풀-다운 드라이버(10, 20)의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호(rto, /s)의 프리차지 및 전위등화를 각각 수행하는 프리차지수단(30) 및 등화수단(40)으로 구성된다.
동 도면의 경우, 상기 풀-업 드라이버(10)는 외부 전원전압(Vext) 인가단과 제1 센싱 제어신호 출력단(N1) 사이와 내부 전원전압(Vint) 인가단과 상기 제1 센싱 제어신호 출력단(N1) 사이에 각각 접속되며, 그 게이트단으로 각각의 풀-업 구동 제어신호(/r_ext, /r_int : 이 두신호는 외부입력되는 글로벌 제어신호가 됨)가 인가되는 제1 및 제2 피모스 트랜지스터(MP1, MP2)로 구성된다.
상기 풀-다운 드라이버(20)는 상기 제2 센싱 제어신호 출력단(N2)과 접지단 사이에 접속되며, 그 게이트단으로 풀-다운구동 제어용 글로벌 제어신호(s)가 인가되는 제1 엔모스 트랜지스터(MN1)로 구성된다.
상기 프리차지수단(30)은 소정의 전위레벨(주로, Vcc/2 전위가 사용됨)을 갖는 비트라인 프리차지전압(Vblp) 인가단과 상기 제1 및 제2 센싱 제어신호 출력단(N1, N2) 각각의 사이에 접속되며, 비트라인 프리차지 제어신호(blp)가 각각의 게이트단으로 공통인가되는 제2 및 제3 엔모스 트랜지스터(MN2, MN3)로 구성된다.
또한, 상기 등화수단(40)은 상기 제1 및 제2 센싱 제어신호 출력단(N1, N2) 사이에 접속되며, 상기 비트라인 프리차지 제어신호(blp)가 게이트단으로 인가되는 제4 엔모스 트랜지스터(MN4)로 구성된다.
도 5 는 도 3 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도를 나타낸 것으로, 이하, 동 도면을 참조하며 본 발명에 따른 비트라인 센스앰프 어레이구조에서의 데이타 센싱동작을 자세히 살펴보기로 한다.
우선, 대기모드시 (b)에 도시된 워드라인(WLi) 전위는 '로직로우'가 되고, 이때 (a)에 도시된 비트라인 프리차지신호(blp)는 '로직하이'의 상태를 띄게 되며, 동시에 제1 및 제2 센싱 제어신호(rto, /s)와 두 비트라인(BLi, /BLi) 전위는 (e), (g), (h)에 도시된 바와 같이 모두 Vcc/2 전위수준으로 프리차지되어 진다.
이 상태에서 데이타 센싱을 위해 동작모드로 진입하게 되면(t1 시점), 상기 (b)에 도시된 워드라인(WLi) 전위가 '로직하이'(Vpp 전위수준)로 인에이블되면서 (h)에 도시된 비트라인(BLi, /BLi)은 메모리 셀로부터 유입된 데이타와 참조 비트라인간 전하분배(charge sharing)가 발생하여 두 비트라인(BLi, /Bli)간 전위차가 유기되며, 일정시간 지연된 라스(RAS)신호에 의해 제1 풀-업구동 제어용 글로벌 제어신호(/r_ext)가 (c)와 같이 '로직로우' 펄스로 인에이블된 후 제2 풀-업구동 제어용 글로벌 제어신호(/r_int)도 (d)와 같이 '로직로우'로 인에이블되어진다. 이에 따라, 상기 제1 센싱 제어신호(rto)를 (e)의 파형과 같이 '로직하이'로 천이시키게 된다. 이와 동시에, 상기 풀-다운구동 제어용 글로벌 제어신호(s)가 (f)와 같이 '로직하이'로 전이되면서 상기 제2 센싱 제어신호(/s)의 전위가 '로직로우'레벨로 발생되도록 제어하게 된다.
그런 다음, 상기 두 센싱 제어신호(rto, /s)의 제어하에 t2시점에서 t3시점까지의 시간동안 비트라인 센싱동작을 수행하게 되는데, 도 2 에 도시된 동작 타이밍도의 t2 에서 t3시간까지의 비트라인 풀-업 구동능력에 비해 동 도면에 도시된 비트라인 풀-업 구동능력이 훨씬 더 증가된 것을 (h)의 상부 신호 파형을 통해 알 수 있다.
마찬가지로, 소정의 시간 후 (i) 에 도시된 바와 같이 컬럼 디코더 출력신호(Ymi, Yni, 등등)가 인에이블되어지면서, 데이타 독출 및 서입동작을 선택적으로 수행하게 된다.
이 후, 대기모드로의 진입을 알리는 명령신호가 다시 입력되어 상기 워드라인이 디스에이블되면 상기 동작과정을 반복하게 된다.
이상에서 설명한 바와같이 본 발명에 따른 비트라인 센스앰프 구동장치에 의하면, 이미 회로내부에 구비하고 있는 홀 부분에 비트라인 센스앰프의 인에이블을 제어하는 각 센싱 제어신호를 풀-업 및 풀-다운하는 각 드라이버를 구비하도록 설계하므로써, 이들 드라이버의 구현에 추가로 요구되는 설계면적 비용 및 부담을 감소시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 상기한 바와 같이 각 분할 비트라인 센스앰프 어레이마다 위치하는 홀상의 각 풀-업 및 풀-다운 드라이버들을 그룹화하여 구동 제어할 수 있게 되므로써, 각 드라이버간의 타이밍 미스매칭을 최소화할 수 있고, 특히 각 그룹별 풀-업 드라이버들을 동시구동하므로써 풀-업 구동시의 전류 공급능력을 증가시킬 수 있게 되어 리프레쉬 특성 또한 크게 개선할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 메모리 셀 어레이내 서브 워드라인 드라이버의 일측 에지부와 분할 비트라인 센스앰프의 사이에 존재하는 홀 부분상에,
    상기 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호를 풀-업구동하는 풀-업 드라이버와,
    상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호를 풀-다운구동하는 풀-다운 드라이버와,
    상기 풀-업 및 풀-다운 드라이버의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호의 프리차지 및 전위등화를 각각 수행하는 프리차지수단 및 등화수단을 구비하는 것을 특징으로 하는 비트라인 센스앰프 구동장치.
  2. 제 1 항에 있어서,
    상기 풀-업 드라이버는 외부 전원전압 인가단과 상기 제1 센싱 제어신호 출력단 사이에 접속되며, 게이트단으로 제1 풀-업구동 제어용 글로벌신호가 인가되는 제1 피모스 트랜지스터와,
    내부 전원전압 인가단과 상기 제1 센싱 제어신호 출력단 사이에 상기 제1 피모스 트랜지스터와는 병렬로 접속되며, 게이트단으로 제2 풀-업구동 제어용 글로벌신호가 인가되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 비트라인 센스앰프 구동장치.
  3. 제 2 항에 있어서,
    상기 풀-다운 드라이버는 상기 제2 센싱 제어신호 출력단과 접지단 사이에 접속되며, 게이트단으로 풀-다운구동 제어용 글로벌 제어신호가 인가되는 제1 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비트라인 센스앰프 구동장치.
  4. 제 3 항에 있어서,
    상기 프리차지수단은 소정의 전위레벨을 갖는 비트라인 프리차지전압 인가단과 상기 제1 및 제2 센싱 제어신호 출력단 각각의 사이에 접속되며, 비트라인 프리차지 제어신호가 각각의 게이트단으로 공통인가되는 제2 및 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비트라인 센스앰프 구동장치.
  5. 제 4 항에 있어서,
    상기 등화수단은 상기 제1 및 제2 센싱 제어신호 출력단 사이에 접속되며, 상기 비트라인 프리차지 제어신호가 게이트단으로 인가되는 제4 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비트라인 센스앰프 구동장치.
KR1019990025909A 1999-06-30 1999-06-30 비트라인 센스앰프 구동장치 KR100365563B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025909A KR100365563B1 (ko) 1999-06-30 1999-06-30 비트라인 센스앰프 구동장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025909A KR100365563B1 (ko) 1999-06-30 1999-06-30 비트라인 센스앰프 구동장치

Publications (2)

Publication Number Publication Date
KR20010005112A true KR20010005112A (ko) 2001-01-15
KR100365563B1 KR100365563B1 (ko) 2002-12-26

Family

ID=19597927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025909A KR100365563B1 (ko) 1999-06-30 1999-06-30 비트라인 센스앰프 구동장치

Country Status (1)

Country Link
KR (1) KR100365563B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396704B1 (ko) * 2001-05-15 2003-09-02 주식회사 하이닉스반도체 비트라인 프리차지 회로
KR100693782B1 (ko) * 2001-06-30 2007-03-12 주식회사 하이닉스반도체 센스앰프 드라이버
US8493805B2 (en) 2010-09-30 2013-07-23 SK Hynix Inc. Semiconductor apparatus

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2718577B2 (ja) * 1991-03-15 1998-02-25 松下電器産業株式会社 ダイナミックｒａｍ
KR0144495B1 (ko) * 1994-12-31 1998-08-17 김주용 감지 증폭기 전위 인가 장치
JP2995230B2 (ja) * 1996-11-21 1999-12-27 現代電子産業株式会社 ビットライン感知増幅器及びその制御方法
KR100241062B1 (ko) * 1996-12-20 2000-02-01 윤종용 반도체메모리장치의 센스증폭기
KR100226491B1 (ko) * 1996-12-28 1999-10-15 김영환 반도체 메모리에서 비트라인 감지 증폭기의 풀업/풀다운 전압제 공을 위한 디바이스 및 그 구성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396704B1 (ko) * 2001-05-15 2003-09-02 주식회사 하이닉스반도체 비트라인 프리차지 회로
KR100693782B1 (ko) * 2001-06-30 2007-03-12 주식회사 하이닉스반도체 센스앰프 드라이버
US8493805B2 (en) 2010-09-30 2013-07-23 SK Hynix Inc. Semiconductor apparatus

Also Published As

Publication number Publication date
KR100365563B1 (ko) 2002-12-26

Similar Documents

Publication Publication Date Title
US6226215B1 (en) Semiconductor memory device having reduced data access time and improve speed
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
US6205071B1 (en) Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode
US6288950B1 (en) Semiconductor memory device capable of generating offset voltage independent of bit line voltage
US5859799A (en) Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
JPH10149677A (ja) ダイナミック型半導体記憶装置
US6301173B2 (en) Memory device with faster reset operation
KR20040004813A (ko) 워드라인 구동 회로
US5933386A (en) Driving memory bitlines using boosted voltage
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
US5640355A (en) Semiconductor memory device
JP2002251881A (ja) 半導体記憶装置及びその情報読み出し方法
KR100945804B1 (ko) 반도체 메모리 장치
JP2940845B2 (ja) 半導体記憶装置
US5418753A (en) Dynamic random access memory device incorporating transfer gates between memory cell array and sense amplifier enabled in standard modes only
KR960009948B1 (ko) 랜덤 액세스 메모리
JPH09167486A (ja) メモリ装置
KR20190133461A (ko) 센싱 회로 및 이를 포함하는 반도체 장치
US5515315A (en) Dynamic random access memory
KR100365563B1 (ko) 비트라인 센스앰프 구동장치
US5777934A (en) Semiconductor memory device with variable plate voltage generator
KR100506975B1 (ko) 개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치
KR100876807B1 (ko) 반도체 메모리 장치
KR100318464B1 (ko) 재쓰기회로를갖는스태틱램디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee