KR100876807B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 기준 비트라인의 전위를 일정하게 유지시켜 센싱 마진을 확보할 수 있는 기술을 개시한다. 이러한 본 발명은 서브 워드라인과 비트라인 및 비트라인 바의 각 교차지점에 연결된 메모리 셀과, 더미 워드라인과 비트라인 및 비트라인 바의 각 교차지점에 연결된 더미 메모리 셀과, 서브 워드라인 구동신호에 따라 비트라인에 연결된 메모리 셀의 활성화시 비트라인 바에 연결된 더미 메모리 셀을 활성화시키는 제 1 더미 워드라인 구동부와, 서브 워드라인 구동신호에 따라 비트라인 바에 연결된 메모리 셀의 활성화시 비트라인에 연결된 더미 메모리 셀을 활성화시키는 제 2 더미 워드라인 구동부를 포함한다.
셀 캐패시턴스, 더미 워드라인

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도.
도 2는 도 1에 도시된 제 1 더미 워드라인 구동부의 상세회로도.
도 3은 도 1에 도시된 제 2 더미 워드라인 구동부의 상세회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 센스앰프의 동작 특성을 향상시킬 수 있는 기술이다.
반도체 메모리 장치에서는 셀 캐패시터와 비트라인 또는 비트라인 바에 의해 공유된 미세한 전하를 '하이' 데이터로 인식할 수 있는 전원전압 레벨과 '로우' 데이터로 인식할 수 있는 접지전압 레벨로 증폭시키기 위해 래치형의 비트라인 센스앰프를 사용한다.
일반적인 비트라인 센스앰프의 동작을 설명하면 다음과 같다.
먼저, 프리차지 명령에 의해 이전에 인에이블된 워드라인이 디스에이블되고, 균등화 신호에 의해 비트라인과 비트라인 바가 비트라인 프리차지 전압(VBLP)으로 프리차지된다.
그 다음, 액티브 명령에 의해 새로운 워드라인이 인에이블되면, 선택된 워드라인에 실린 데이터가 비트라인에 실린다. 그러면, 비트라인과 비트라인 바 간에 전하분배(Charge Sharing)가 발생한다.
그 다음, 비트라인 센스앰프가 비트라인과 비트라인 바 간의 전위차를 센싱 및 증폭한다.
즉, 종래의 비트라인 센스앰프는 비트라인과 비트라인 바의 자체 캐패시턴스가 동일한 상태에서 워드라인을 구동시켜 메모리 셀에 저장되어 있는 데이터를 비트라인(또는 비트라인 바)에 실어주기 때문에, 기준(reference) 비트라인으로 사용되는 비트라인 바(또는 비트라인)의 경우 인접한 비트라인의 전압 레벨 변화에 따라 영향을 받게 된다.
이에 따라, 비트라인과 비트라인 바 간의 전위차를 감소시켜 센싱 마진이 감소하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 비트라인 센스앰프의 센싱 동작시 기준(reference) 비트라인이 인접한 비트라인의 전압 변화에 영향을 받아 센싱마진이 감소하는 현상을 방지할 수 있는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 서브 워드라인과 비트라인 및 비트라인 바의 각 교차지점에 연결된 메모리 셀; 더미 워드라인과 비트라인 및 비트라인 바의 각 교차지점에 연결된 더미 메모리 셀; 서브 워드라인 구동신호에 따라 비트라인에 연결된 메모리 셀의 활성화시 비트라인 바에 연결된 더미 메모리 셀을 활성화시키는 제 1 더미 워드라인 구동부; 및 서브 워드라인 구동신호에 따라 비트라인 바에 연결된 메모리 셀의 활성화시 비트라인에 연결된 더미 메모리 셀을 활성화시키는 제 2 더미 워드라인 구동부를 포함하되, 제 1 더미 워드라인 구동부는 비트라인 프리차지 신호 및 서브 워드라인 구동신호를 인가받아 논리조합하여 출력하는 제 1 논리조합 수단; 및 비트라인 센스앰프 인에이블 신호 및 제 1 논리조합 수단의 출력에 따라 고전압 및 접지전압을 선택적으로 출력하는 제 1 구동부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도이다.
본 발명의 반도체 메모리 장치는 비트라인 센스앰프(10), 셀 어레이(20), 서브 워드라인 구동부(30, 40, 50, 60, 60, 80, 90, 100), 제 1 더미 워드라인 구동부(110) 및 제 2 더미 워드라인 구동부(120)를 포함한다.
비트라인 센스앰프(10)는 비트라인(BL)과 비트라인 바(/BL) 간의 전위차를 센싱 및 증폭하여 출력한다.
셀 어레이(20)는 다수의 단위 메모리 셀(C) 및 더미 메모리 셀(DC1, DC2)을 포함한다.
단위 메모리 셀(C)은 셀 트랜지스터 T1 및 캐패시터 C1를 포함한다. 셀 트랜지스터 T1는 비트라인(BL)과 캐패시터 C1 사이에 연결되어 있고, 게이트 단자는 서브 워드라인(SWL1)에 연결되어 있다. 캐패시터 C1는 셀 트랜지스터 T1와 셀 플레이트 전압 VCP 인가단 사이에 연결되어 있다.
더미 메모리 셀(DC1)은 더미 셀 트랜지스터 T2 및 더미 캐패시터 C2를 포함 한다. 더미 셀 트랜지스터 T2는 비트라인 바(/BL)와 더미 캐패시터 C2 사이에 연결되어 있고, 게이트 단자는 더미 워드라인(DWL1)에 연결되어 있다. 캐패시터 C2는 더미 셀 트랜지스터 T2와 비트라인 프리차지 전압 VBLP 인가단 사이에 연결되어 있다.
더미 메모리 셀(DC2)은 더미 셀 트랜지스터 T3 및 더미 캐패시터 C3를 포함한다. 더미 셀 트랜지스터 T3는 비트라인(BL)과 더미 캐패시터 C3 사이에 연결되어 있고, 게이트 단자는 더미 워드라인(DWL2)에 연결되어 있다. 캐패시터 C3는 더미 셀 트랜지스터 T3와 비트라인 프리차지 전압 VBLP 인가단 사이에 연결되어 있다.
서브 워드라인 구동부(30)는 PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1, N2를 포함한다. PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 서브 워드라인 구동신호 FX0 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N2는 서브 워드라인(SWL0)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FXO 인가단에 연결되어 있다.
서브 워드라인 구동부(40)는 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N3, N4를 포함한다. PMOS 트랜지스터 P2와 NMOS 트랜지스터 N3는 서브 워드라인 구동신호 FX2 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N4는 서브 워드라인(SWL2)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX2 인가단에 연결되어 있다.
서브 워드라인 구동부(50)는 PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N5, N6를 포함한다. PMOS 트랜지스터 P3와 NMOS 트랜지스터 N5는 서브 워드라인 구동신호 FX4 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N6는 서브 워드라인(SWL4)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX4 인가단에 연결되어 있다.
서브 워드라인 구동부(60)는 PMOS 트랜지스터 P4 및 NMOS 트랜지스터 N7, N8를 포함한다. PMOS 트랜지스터 P4와 NMOS 트랜지스터 N7는 서브 워드라인 구동신호 FX6 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N8는 서브 워드라인(SWL6)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX6 인가단에 연결되어 있다.
서브 워드라인 구동부(70)는 PMOS 트랜지스터 P5 및 NMOS 트랜지스터 N9, N10를 포함한다. PMOS 트랜지스터 P5와 NMOS 트랜지스터 N9는 서브 워드라인 구동신호 FX1 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N10는 서브 워드라인(SWL1)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX1 인가단에 연결되어 있다.
서브 워드라인 구동부(80)는 PMOS 트랜지스터 P6 및 NMOS 트랜지스터 N11, N12를 포함한다. PMOS 트랜지스터 P6와 NMOS 트랜지스터 N11는 서브 워드라인 구동 신호 FX3 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N12는 서브 워드라인(SWL3)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX3 인가단에 연결되어 있다.
서브 워드라인 구동부(90)는 PMOS 트랜지스터 P7 및 NMOS 트랜지스터 N13, N14를 포함한다. PMOS 트랜지스터 P7와 NMOS 트랜지스터 N13는 서브 워드라인 구동신호 FX5 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N14는 서브 워드라인(SWL5)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX5 인가단에 연결되어 있다.
서브 워드라인 구동부(100)는 PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N15, N16를 포함한다. PMOS 트랜지스터 P8와 NMOS 트랜지스터 N15는 서브 워드라인 구동신호 FX7 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되고, 공통 게이트 단자는 메인 워드라인(MWL0)에 연결되어 있다. NMOS 트랜지스터 N16는 서브 워드라인(SWL7)과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자는 서브 워드라인 구동신호 /FX7 인가단에 연결되어 있다.
더미 워드라인 구동부(110)는 더미 워드라인(DWL1)과 연결되어 있고, 더미 워드라인 구동부(120)는 더미 워드라인(DWL2)과 연결되어 있다.
도 2는 도 1에 도시된 제 1 더미 워드라인 구동부(110)의 상세회로도이다.
제 1 더미 워드라인 구동부(110)는 PMOS 트랜지스터 P9, P10, NMOS 트랜지스 터 N17, N18 및 노아 게이트 NOR1를 포함한다.
PMOS 트랜지스터 P9와 PMOS 트랜지스터 P10는 고전압 VPP 인가단과 더미 워드라인 DWL1 사이에 직렬 연결되어 있고, PMOS 트랜지스터 P9는 게이트 단자로 비트라인 센스앰프 인에이블 신호 SAEN를 인가받는다. PMOS 트랜지스터 P10는 게이트 단자로 노아 게이트 NOR1의 출력을 인가받는다.
NMOS 트랜지스터 N17는 더미 워드라인 DWL1과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자로 노아 게이트 NOR1의 출력을 인가받는다. NMOS 트랜지스터 N18는 더미 워드라인 DWL1과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자로 비트라인 센스앰프 인에이블 신호 SAEN를 인가받는다.
노아 게이트 NOR1는 서브 워드라인 구동신호 FX1, FX2, FX5, FX6 및 비트라인 프리차지 신호 PRE를 인가받아 노아 연산하여 출력한다.
도 3은 도 1에 도시된 제 2 더미 워드라인 구동부(120)의 상세회로도이다.
제 2 더미 워드라인 구동부(120)는 PMOS 트랜지스터 P11, P12, NMOS 트랜지스터 N19, N20및 노아 게이트 NOR2를 포함한다.
PMOS 트랜지스터 P11와 PMOS 트랜지스터 P12는 고전압 VPP 인가단과 더미 워드라인 DWL2 사이에 직렬 연결되어 있고, PMOS 트랜지스터 P11는 게이트 단자로 비트라인 센스앰프 인에이블 신호 SAEN를 인가받는다. PMOS 트랜지스터 P12는 게이트 단자로 노아 게이트 NOR2의 출력을 인가받는다.
NMOS 트랜지스터 N19는 더미 워드라인 DWL2과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자로 노아 게이트 NOR2의 출력을 인가받는다. NMOS 트랜 지스터 N20는 더미 워드라인 DWL2과 접지전압 VSS 인가단 사이에 연결되어 있고, 게이트 단자로 비트라인 센스앰프 인에이블 신호 SAEN를 인가받는다.
노아 게이트 NOR2는 서브 워드라인 구동신호 FX0, FX3, FX4, FX7 및 비트라인 프리차지 신호 PRE를 인가받아 노아 연산하여 출력한다.
상기와 같은 구성을 갖는 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 프리차지 명령에 의해 이전에 인에이블된 메인 워드라인이 디스에이블된다.
그 다음, 프리차지 신호 PRE가 인에이블되면 비트라인(BL)과 비트라인 바(/BL)가 균등화되고, 비트라인 프리차지 전압 VBLP으로 프리차지된다.
동시에 노아 게이트 NOR1, NOR2의 출력이 로우 레벨로 출력되고, PMOS 트랜지스터 P10, P12가 턴 온된다.
이때, 비트라인 센스앰프 인에이블 신호 SAEN가 로우 레벨이기 때문에, PMOS 트랜지스터 P9, P11가 턴 온된다.
그러면, 더미 워드라인 DWL1, DWL2에 고전압 VPP이 인가되고, 더미 셀 트랜지스터 T2, T3가 턴 온되어 더미 메모리 셀(DC)에 저장된 데이터가 리셋(reset)된다.
그 다음, 액티브 명령에 의해 프리차지 신호 PRE가 디스에이블되어 비트라인(BL)과 비트라인 바(/BL)가 분리된다.
동시에, 노아 게이트 NOR1, NOR2의 출력이 하이 레벨이 되어 NMOS 트랜지스 터 N17, N19가 턴 온되어 더미 워드라인(DWL1, DWL2)에는 접지전압(VSS)이 인가된다.
그 다음, 선택된 메인 워드라인(MWL0)이 인에이블되고, 서브 워드라인 구동신호(FX1)가 인에이블된다.
그러면, PMOS 트랜지스터 P6가 턴 온되어 서브 워드라인(SWL1)에 고전압(VPP)이 인가되고, 서브 워드라인(SWL1)과 연결된 메모리 셀(C)의 데이터가 비트라인(BL)에 실린다.
동시에, 노아 게이트 NOR1의 출력이 로우 레벨이 되어 PMOS 트랜지스터 P10가 턴 온된다. 그러면, 더미 워드라인(DWL1)에는 고전압(VPP)이 인가되어 더미 셀 트랜지스터 T2가 턴 온된다.
그 다음, 비트라인(BL)과 비트라인 바(/BL) 간에 전하분배(Charge Sharing)가 발생한다.
이때, 더미 메모리 셀(DC1)의 셀 캐패시턴스가 비트라인 바(/BL)의 캐패시턴스에 더해져 전하 분배시 비트라인 바(/BL)의 전위가 상승하지 않고, 일정하게 유지된다.
그 다음, 비트라인 센스앰프 인에이블 신호 SAEN가 인에이블되면, 비트라인 센스앰프(10)가 동작하여 비트라인(BL)과 비트라인 바(/BL) 간의 전위차를 센싱 및 증폭한다.
이때, NMOS 트랜지스터 N18, N20가 턴 온되어 더미 워드라인(DWL1, DWL2)에는 접지전압 VSS이 인가되고, 더미 셀 트랜지스터 T2, T3는 턴 오프 상태를 유지한 다.
한편, 서브 워드라인 구동신호(FX3)가 인에이블되어 서브 워드라인(SWL3)과 연결된 메모리 셀(C)의 데이터가 비트라인 바(/BL)에 실리는 경우는 더미 셀 트랜지스터 T3가 턴 온된다. 그러면, 더미 메모리 셀(DC2)의 셀 캐패시턴스가 비트라인(BL)의 캐패시턴스에 더해져 비트라인(BL)의 전위가 일정하게 유지된다.
따라서, 비트라인(BL)에 연결된 메모리 셀(C)이 선택되는 경우 기준 비트라인인 비트라인 바(/BL)의 캐패시턴스에 더미 메모리 셀(DC1)의 셀 캐패시턴스를 더하고, 비트라인 바(/BL)에 연결된 메모리 셀(C)이 선택되는 경우 비트라인(BL)의 캐패시턴스에 더미 메모리 셀(DC2)의 셀 캐패시턴스를 더함으로써 전하분배시 기준 비트라인의 전위가 인접 비트라인의 영향으로 상승하는 것을 방지할 수 있다.
또한, 더미 메모리 셀(DC1, DC2)에 저장된 데이터를 프리차지시 리셋(reset)시키기 때문에, 전하분배시 메모리 셀(C)에 저장된 데이터에는 영향을 미치지 않고, 셀 캐패시턴스만 더해줄 수 있다.
따라서, 비트라인(BL)과 비트라인 바(/BL) 간의 전위차를 확보할 수 있어 비트라인 센스앰프가 정상적으로 동작할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 비트라인과 비트라인 바 간에 전하분배가 발생하는 구간동안 기준 비트라인에 더미 메모리 셀의 셀 캐패시턴스를 더해줌으로써 기준 비트라인의 전위를 일정하게 유지시켜 센싱 마진을 확보할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 서브 워드라인과 비트라인 및 비트라인 바의 각 교차지점에 연결된 메모리 셀;
    더미 워드라인과 상기 비트라인 및 상기 비트라인 바의 각 교차지점에 연결된 더미 메모리 셀;
    서브 워드라인 구동신호에 따라 상기 비트라인에 연결된 상기 메모리 셀의 활성화시 상기 비트라인 바에 연결된 상기 더미 메모리 셀을 활성화시키는 제 1 더미 워드라인 구동부; 및
    상기 서브 워드라인 구동신호에 따라 상기 비트라인 바에 연결된 상기 메모리 셀의 활성화시 상기 비트라인에 연결된 상기 더미 메모리 셀을 활성화시키는 제 2 더미 워드라인 구동부를 포함하되, 상기 제 1 더미 워드라인 구동부는
    비트라인 프리차지 신호 및 상기 서브 워드라인 구동신호를 인가받아 논리조합하여 출력하는 제 1 논리조합 수단; 및
    비트라인 센스앰프 인에이블 신호 및 상기 제 1 논리조합 수단의 출력에 따라 고전압 및 접지전압을 선택적으로 출력하는 제 1 구동부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 더미 워드라인 구동부는 상기 비트라인 센스앰프 인에이블 신호, 상기 비트라인 프리차지 신호 및 상기 서브 워드라인과 상기 비트라인의 교차지점에 연결된 상기 메모리 셀을 선택하는 제 1 서브 워드라인 구동신호에 따라 상기 더미 워드라인에 상기 고전압 및 상기 접지전압을 선택적으로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제 1 논리조합 수단은 노아게이트인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제 1 구동부는
    상기 고전압의 인가단과 상기 더미 워드라인 사이에 직렬 연결되고, 상기 비트라인 센스앰프 인에이블 신호 및 상기 제 1 논리조합 수단의 출력신호를 각 게이트 단자로 인가받는 제 1 및 제 2 PMOS 트랜지스터; 및
    상기 더미 워드라인과 상기 접지전압의 인가단 사이에 병렬 연결되고, 상기 제 1 논리조합 수단의 출력신호 및 상기 비트라인 센스앰프 인에이블 신호를 각 게이트 단자로 인가받는 제 1 및 제 2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제 2 더미 워드라인 구동부는 상기 비트라인 센스앰프 인에이블 신호, 상기 비트라인 프리차지 신호 및 상기 서브 워드라인과 상기 비트라인 바의 교차지점에 연결된 상기 메모리 셀을 선택하는 제 2 서브 워드라인 구동신호에 따라 상기 더미 워드라인에 상기 고전압 및 상기 접지전압을 선택적으로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 제 2 더미 워드라인 구동부는
    상기 비트라인 프리차지 신호 및 상기 제 2 서브 워드라인 구동신호를 인가받아 논리조합하여 출력하는 제 2 논리조합 수단; 및
    상기 비트라인 센스앰프 인에이블 신호 및 상기 제 2 논리조합 수단의 출력에 따라 상기 고전압 및 상기 접지전압을 선택적으로 출력하는 제 2 구동부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 2 논리조합 수단은 노아게이트인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 제 2 구동부는
    상기 고전압의 인가단과 상기 더미 워드라인 사이에 직렬 연결되고, 상기 비트라인 센스앰프 인에이블 신호 및 상기 제 2 논리조합 수단의 출력신호를 각 게이트 단자로 인가받는 제 3 및 제 4 PMOS 트랜지스터; 및
    상기 더미 워드라인과 상기 접지전압의 인가단 사이에 병렬 연결되고, 상기 제 2 논리조합 수단의 출력신호 및 상기 비트라인 센스앰프 인에이블 신호를 각 게이트 단자로 인가받는 제 3 및 제 4 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 더미 메모리 셀은
    상기 비트라인 및 상기 비트라인 바에 각각 연결되고, 게이트 단자가 상기 더미 워드라인에 연결된 더미 셀 트랜지스터; 및
    상기 더미 셀 트랜지스터와 비트라인 프리차지 전압 인가단 사이에 연결된 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서, 비트라인 센스앰프 인에이블 신호에 의해 인에이블되어 상기 비트라인과 상기 비트라인 바 간의 전위차를 센싱 및 증폭하는 비트라인 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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KR20060022404A (ko) * 2004-09-07 2006-03-10 주식회사 하이닉스반도체 오픈 비트라인 구조를 갖는 반도체 메모리 장치

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