JPH0482093A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性半導
体記憶装置に関する。

〔従来の技術〕

第４図は従来のＥＥＦＲＯＭの基本構成を示す回路図で
ある。同図に示すように、隣接するメモリセル１及び２
はそれぞれビット線ＢＬＩ及びＢＬ２に接続されている
。メモリセル１及び２はそれぞれ直列に接続されたＮ　
ｔｖｉ　ＯＳ選択トランジスタＱ１及びＱ２とメモリト
ランジスタＭ１及びＭ２とから構成されており、選択ト
ランジスタＱ１及びＱ２のドレインかそれぞれビット線
ＢＬＩ及びＢＬ２に接続され、メモリトランジスタＭ１
及びＭ２のソースが共通にソース線ＳＬに接続されてい
る。また、選択トランジスタＱ］及びＱ２のゲートには
ワード線ＷＬが共通に接続され、メモリトランジスタＭ
１及びＭ２のコントロールゲートにはコントロールゲー
ト線ＣＧＬか共通に接続されている。なお、実際にはメ
モリセルはマトリクス状に配置されており、同一列のメ
モリセルは共通にビット線に接続され、同一行のメモリ
セルは共通にワード線及びコントロールゲート線に接続
されているが、便宜上、一対のメモリセル］。

２とその周辺のみ図示している。

一方、ビット線ＢＬＩ及びＢＬ２はビット線対を構成し
ており、その一端がそれぞれＮ０Ｍ５　ｌ−ランジスタ
Ｑ４及びＱ５を介して共通にＩ１０線Ｉ１０に接続され
ている。このＩ１０線Ｉ１０は電流（センス）型センス
アンプ３に接続されている。また、ソース線ＳＬはトラ
ンジスタＱ３を介して接地されており、このトランジス
タＱ３のゲートにはソース線選択信号ＳＳＬが印加され
、トランジスタＱ４及びＱ５のゲートにはそれぞれＹケ
ート信号Ｙ１及びＹ２か印加される。

このような構成のＥ　Ｅ　Ｐ　ＲＯＭのメモリトランジ
スタへのデータ書き込み動作について説明する。

書き込み動作は消去サイクルとプログラムサイクルから
なり、消去サイクル、プロクラムサイクルの順で実行さ
れる。以下、メモリトランジスタＭ１に“１”を書き込
み、メモリトランジスタＭ２に“０゛を書き込む場合を
例に挙げて説明する。

消去サイクルにおいて、ソース線選択信号ｓｓＬをＨに
設定することによりトランジスタＱ３をオンさせ、メモ
リトランジスタＭ１及びＭ２のソースを接地する。そし
て、ワード線ＷＬ及びコントロールゲート線ＣＧＬを図
示しない高電圧発生手段により高電圧に立ちあげるとと
もに、ビット線ＢＬＩ及びＢＬ２をＬに設定する。この
ように設定すると、メモリトランジスタＭ１及びＭ２の
フローティングゲートに電子が注入されることにより、
閾値電圧が共に高くなる（このときの閾値電圧をＶｔｈ
ｌとする）。この状態が“１“記憶状態に相当する。

消去サイクルの次に実行されるプロクラムサイクルにお
いて、ソース線選択信号ＳＳＬをＬに設定しトランジス
タＱ３をオフさせ、メモリトランジスタＭ］及びＭ２の
ソースをフローティングにする。そして、ワード線ＷＬ
と“０”を書き込むべきメモリトランジスタＭ２が接続
されたビット線ＢＬ２とを高電圧に立ちあげ、コントロ
ールケト線ＣＧＬと“１°を書き込むべきメモリトラン
ジスタＭ１か接続されたビット線ＢＬＩとをＬに設定す
る。このように設定すると、メモリトランジスタＭ１は
同等変化しないがメモリトランジスタのフローティング
ゲートがらは電子が引き抜かれるため、メモリトランジ
スタＭ１の閾値電圧は変化せず、メモリトランジスタＭ
２の閾値電圧が低くなる（このときの閾値電圧をＶｔｈ
２（＜Ｖｔｈｌ）とする）。このメモリトランジスタＭ
２の状態が“０”記憶状態に相当する。

このようにして、メモリトランジスタＭ１には“１”が
メモリトランジスタＭ２には“０”が書き込まれる。

次にメモリトランジスタに書き込まれた記憶内容の読み
出し動作について説明する。以下、メモリトランジスタ
Ｍ１の記憶内容の読み出し動作を例に挙げて説明する。

読み出し時において、ソース線選択信号ＳＳＬをＨに設
定することによりメモリトランジスタＭ１及びＭ２のソ
ースを接地する。そして、Ｙゲート信号Ｙ１をＨにＹゲ
ート信号Ｙ２をＬに設定する。従って、ビット線対ＢＬ
Ｉ及びＢＬ２のうち、選択メモリトランジスタＭ１が接
続されたビット線ＢＬＩのみＩ１０線Ｉ１０を介して電
流型センスアンプ３に電気的に接続される。この状態で
ワード線ＷＬをＨにして、コントロールゲート線ＣＧＬ
に読み出し電圧ＶＲ（Ｖｔｈ２＜ＶＲ＜Ｖｔｈｌ）を印
加する。

このように設定すると、メモリトランジスタＭ１に“１
′が記憶されている場合、メモリトランジスタＭ１はオ
フ状態を維持するため、ビット線ＢＬＩを介してＩ１０
線１／、０からソース線ＳＬにかけて電流は流れない。

一方、メモリトランジスタＭ１に“０゛か記憶されてい
る場合、メモリトランジスタＭ１はオンするため、ビッ
ト線ＢＬ１を介してＩ１０線Ｉ１０からソース線ＳＬに
かけて電流が流れる。二の電流の流れの有無を電流型セ
ンスアンプ３によりセンスすることによってメモリトラ
ンジスタＭ１の記憶内容が読み出される。

〔発明が解決しようとする課題〕

従来のＥＥＰＲＯＭ等の不揮発性半導体記憶装置は以上
のように構成されており、センスアンプに電流センス型
のセンスアンプを用いビット線を流れる電流の有無を検
出することにより読み出し動作を行っていた。

このため、高集積化か進むに伴いメモリセルを流れるセ
ル電流が微小になると、読み出しに時間がかかりすぎる
という問題点か生してしまう。また、電流センス型のセ
ンスアンプは、電源電圧マージンが３ｖないし７ｖ程度
てあり、１，５ｖ程度の低電圧電源により動作させるこ
とは困難である。従って、電子手帳等のハンドベルトコ
ンピュータのように低電力消費か要求されるバッテリ駆
動型のコンピュータに用いるには不向きであるという問
題点があった。加えて、低電力消費か否かに関わらす、
誤動作なく電流センス型のセンスアンプにより読み出す
ためにはビット線の電位を１〜１．５の低電位に保つ必
要があり、ビット線の電位を１，５Ｖに保つための回路
を別途膜けなければならない。

この発明は上記のような問題点を解決するためになされ
たもので、低電圧電源によっても十分動作可能で、かつ
高速読み出し可能な不揮発性半導体記憶装置を得ること
を目的とする。

〔課題を解決するための手段〕 この発明にかかる不揮発性半導体記憶装置は、第１及び
第２の電源から電源供給を行い、マトリクス状に配置さ
れ、フローティングゲートとコントロールゲートとを有
し不揮発な記憶を行うメモリトランジスタからなるメモ
リセルと、同一列の前記メモリセルを介して前記第２の
電源にそれぞれ接続され、互いに隣合う１組のビット線
対を構成した第１及び第２のビット線とを備え、読み出
し時に前記第１及び第２のビット線のうち一方に接続さ
れたメモリセルを行単位で選択し、選択された前記メモ
リセル内の前記メモリトランジスタがオンすると、この
メモリトランジスタを有するメモリセルに接続されたビ
ット線か前記第２の電源に電気的に接続される構成の不
揮発性半導体記憶装置であって、読み出し時に、前記第
１及び第２のビット線を共に、前記第１の電源の電位と
前記第２の電源の電位との間の電位である第１の電位に
設定する第１の読み出し動作を実行する第１のビット線
電位設定手段と、前記第１の読み出し動作後に、前記第
１及び第２のビット線のうち、選択されたメモリセルに
接続されたビット線である選択ビット線を所定の抵抗成
分を介して前記第１の電源に電気的に接続する第２の読
み出し動作を実行する第２のビット線電位設定手段と、
前記第１の読み出し動作後に、選択された前記メモリセ
ルの前記メモリトランジスタの記憶内容の０／１に応じ
てオン／オフする読み出し電圧を該メモノトランジスタ
のコントロールゲートに付与スる第３の読め出し動作を
実行する読み出し電圧付与手段とを備え、前記第３の読
み出し動作により前記メモリトランジスタかオンすると
前記選択ビット線の電位は、前記第２の読み出し動作の
実行中であっても、前記第１の電源と前ｇ己選択ビット
線との間に形成される前記所定の抵抗成分により、少な
くとも前記第１の電位より前記第２の電源側の第２の電
位に設定され、前記第２及び第３の読み出し動作後に、
前記ビット線対間の電位差を検出し増幅する第４の読み
出し動作を実行する電圧センス型センスアンプをさらに
備えて構成されている。

〔作用〕

この発明においては、第２のビット線電位設定手段及び
読み出し電圧付与手段による第２及び第３の読み出し動
作により、選択されたメモリセルのメモリトランジスタ
（以下、「選択メモリトランジスタ」という）の記憶内
容か“０″の場合、該選択メモリトランジスタかオンす
るため、選択ビット線の電位は第２の読み出し動作実行
中であっても、少なくとも第１の電位より第２の電源側
の第２の電位に設定され、記憶内容か“１”の場合、選
択メモリトランジスタがオフするため、選択ビット線の
電位は第２の読み出し動作により設定された第１の電源
の電位に導かれる。

一方、非選択のメモリセルか接続されたビット線（以下
、「非選択ビット線」という）は、第１のビット線電位
設定手段により、第１の電位に設定され、第２及び第３
の読み出し動作実行後においても、この状態を維持する
。

従って、第２及び第３の読み出し動作実行後において、
選択ビット線と非選択ビット線との電位関係は、選択メ
モリトランジスタの記憶内容が“１”の場合は選択ビッ
ト線の方か高くなり、選択メモリトランジスタの記憶内
容か“０“の場合は非選択ビット線の方が高くなる。

〔実施例〕

第１図はこの発明の一実施例であるＥＥＦＲＯＭの基本
構成を示す回路図である。同図に示すように、隣接する
メモリセル１及び２はそれぞれビット線ＢＬＩ及びＢＬ
２に接続されている。メモリセル１及び２はそれぞれ直
列に接続されたＮＭＯ８選択ト選択トランジスタグ１２
とメモリトランジスタＭ１及びＭ２とから構成されてお
り、選択トランジスタＱ１及びＱ２のトレインかそれぞ
れビット線ＢＬＩ及びＢＬ２に接続され、メモリトラン
ジスタＭ１及びＭ２のソースが共通にソース線ＳＬに接
続されている。また、選択トランジスタＱ１及びＱ２の
ケートにはワード線ＷＬが共通に接続され、メモリトラ
ンジスタＭ１及びＭ２のコントロールゲートにはコント
ロールゲート線ＣＧＬが共通に接続されている。

一方、ビット線ＢＬＩ及びＢＬ２はビット線対を構成し
ており、その一端がそれぞれビット線接続用ＮＭＯ３）
ランジスタＱ６及びＱ７（共に閾値電圧Ｖ　ｔｈ）を介
してそれぞれセンス線５ＮＬＩ及び５ＮＬ２に接続され
ている。このセンス線５ＮＬＩ、５ＮＬ２間に電圧（セ
ンス）型センスアンプ４とイコライズ回路５を設けてい
る。また、ＮＭＯＳトランジスタＱ６及びＱ７のゲート
にそれぞれビット線接続信号ＢＬＴＩ及びＢＬＴ２か印
加され、ソース線ＳＬは、ゲートにソース線選択信号Ｓ
ＳＬが印加されるトランジスタＱ３を介して接地されて
いる。

電圧型センスアンプ４はＰＭＯ５）ランジスタＱ８とＮ
ＭＯＳトランジスタＱ９とから構成されるＣＭＯＳイン
バータ６と、ＰＭＯ８）ランシスタＱＩＯとＮＭＯＳト
ランジスタＱ１１とから構成されるＣＭＯＳインバータ
７との交差接続により構成される。そして、インバータ
６及び７それぞれのＰＭＯＳトランジスタＱ８及びＱ９
のソースは電源線Ｌ１に共通に接続され、インバータ６
及び７それぞれのＮＭＯ３）ランジスタＱ９及びＱｌｌ
のソースは電源線Ｌ２に共通に接続される。

電源線Ｌ１はＰＭＯＳトランジスタＱ１２を介して電源
Ｖｃｃに接続され、電源線Ｌ２はＮＭＯＳトランジスタ
０１３を介して接地される。そして、インバータ６の出
力部（インバータ７の人力部）がセンス線ＳＮＬ　１の
ノードＳＮＩに接続され、インバータ７の出力部（イン
バータ６の入力部）かセンス線５ＮＬ２のノードＳＮ２
に接続される。

また、トランジスタＱ１３及びＱ１２のゲートにはそれ
ぞれセンスアンプ活性化信号ＳＯ及び反転センスアンプ
活性化信号ＳＯか印加される。

このような構成の電圧型センスアンプ４はセンスアンプ
活性化信号ＳＯかＨ（反転センスアンプ活性化信号ＳＯ
がＬ）になると活性状態となり、センスノードＳＮＩと
ＳＮ２との電位差を検出し、高電位側をＨに低電位側を
Ｌに増幅する。

イコライズ回路５はＮＭＯＳトランジスタＱ］４、Ｑ１
５及びＱ１０（全て閾値電圧Ｖ　ｔｈ）より構成されて
おり、ＮＭＯＳトランジスタＱ１４及びＱ１５のドレイ
ンは共通に電源■。０に接続され、ソースはそれぞれセ
ンス線５ＮＬＩ及び５ＮＬ２に接続され、ゲートにはビ
ット線イコライズ信号ＢＬＥＱが共通に印加される。ま
た、ＮＭＯＳトランジスタＱ１６のゲートにもビット線
イコライズ信号ＢＬＥＱが印加され、そのドレイン及び
ソースにそれぞれセンス線ＳＮＬ　１及び５ＮＬ２か接
続される。

このような構成のイコライズ回路５はイコライズ信号Ｂ
ＬＥＱかＨの時、活性状態となり、Ｎ　ＭＯＳトランジ
スタ０１４〜Ｑ　１−６はオンすることによりセンス線
ＳＮＬ　１及び５ＮＬ２の電位を（ｖ　ｃ　ｃ　　Ｖ　
ｔ　ｈ　）に設定（イコライズ）する。

また、センス線５ＮＬＩ及びセンス線５ＮＬ２それぞれ
は、プリチャージ用ＰＭＯＳトランジスタＱ１７及びＱ
１８を介して電源Ｖ。０に接続される。これらのＰＭＯ
ＳトランジスタＱ　１−７及びＱ１８のゲートにはそれ
ぞれプリチャージ信号ＰＲ１及びＰＨ１か印加される。

なお、実際にはメモリセルはマトリクス状に配置されて
おり、同一列のメモリセルは共通にビット線に接続され
、各ビット線対間には電圧型センスアンプとイコライズ
回路が設けられており、各センス線にはプリチャージ用
トランジスタか接続され、同一行のメモリセルは共通に
ワード線及びコントロールゲート線に接続されているか
、便宜上、一対のメモリセル１，２とその周辺のみ図示
している。

このような構成のＥＥＰＲＯＭのメモリトランジスタへ
のデータ書き込みは従来同様に消去サイクルとプログラ
ムサイクルとにより実行され、“１”記憶状態のとき閾
値電圧はＶｉｈｌに設定され、“０“記憶状態のとき閾
値電圧はＶｔｈ２（＜ｖｔｈｌｌに設定される。

第２図は第１図で示したＥＥＰＲＯＭの読み出し動作を
示したタイミング図である。以下、同図を参照しつつ、
メモリセル１のメモリトランジスタＭ１の記憶内容の読
み出し動作を例に挙げて説明する。

読み出し時の初期状態時において、ソース線選択信号Ｓ
ＳＬをＨに設定することによりメモリトランジスタＭ１
及びＭ２のソースを接地する。そして、各信号ＢＬＥＱ
、ＰＲＩ、ＰＲ２，ＢＬＴ１、ＢＬＴ２．ＷＬ、ＳＯを
それぞれり、Ｈ，ＨＬ、Ｌ、Ｌ、Ｈに設定する。従って
、電圧型センスアンプ４とイコライズ回路５は非活性状
態であり、ＰＭＯＳトランジスタＱ１７及びＱ１８はオ
フする。。

そして、イコライズ期間Ｔ］において、イコライズ信号
ＢＬＥＱとビット線接続信号ＢＬＴＩ及びＢＬＴ２をＨ
に立ち上げる。このように設定すると、イコライズ回路
５は活性化するため、センス線５ＮＬＩのノードＳＮ］
及びセンス線５ＮＬ２のノードＳＮ２それぞれの電位ｖ
１及び■２は共に（Ｖ　ｃｃ　−Ｖ　ｔｈ）にイコライ
ズされる。また、トランジスタＱ６．Ｑ７かオンするた
め、ビット線ＢＬ１及びＢＬ２の電位も（Ｖｃｃ−Ｖｔ
ｈ）にイコライズされる。

次に、選択ビット線電位設定期間Ｔ２において、イコラ
イズ信号ＢＬＥＱをＬに立ち下げ、選択されたメモリセ
ル１側のセンス線ＳＮＬ　１に接続されたＰＭＯ３）ラ
ンジスタＱ１７のゲートに印加するプリチャージ信号Ｐ
ＲＩをＬに立ち下げる。

すると、イコライズ回路５は非活性状態となり、ＰＭＯ
３）ランジスタＱ１７はオンするため、選択メモリセル
１か接続されたビット線（以下、「選択ビット線」と略
す）ＢＬＩ側のセンス線ＳＮＬＩの電位Ｖ１は電源Ｖｃ
ｃの電位（Ｈレベル）に上昇する。

そして、メモリセル選択期間Ｔ３において、非選択のメ
モリセル２か接続されたビ・ント線（以下、「非選択ビ
ット線」と略す’）ＢＬ２側のビット線接続信号ＢＬＴ
２をＬに立ち下げトランジスタＱ７をオフさせ、プリチ
ャージ信号ＰＲＩをＨに立チ上ケてＰＭＯＳトランジス
タＱ１７をオフさせ、ワード線ＷＬをＨにし選択トラン
ジスタＱ１及びＱ２をオンさせ、コントロールゲート線
ＣＧＬに読み出し電圧ＶＲ（Ｖｔｈ２＜ＶＲ＜Ｖｔｈｌ
）を印加する。すると、メモリトランジスタＭ１に“１
”か記憶されている場合、メモリトランジスタＭ１はオ
フ状態を維持するため、センス線ＳＮＬ　１の電位Ｖ１
はｖｃｏを維持する。従って、ｖｌ＞Ｖ２となる。

一方、メモリトランジスタＭ１に“０”か記憶されてい
る場合、メモリトランジスタＭ１はオンするため、選択
トランジスタＱ１及びメモリトランジスタＭ１を介して
ビット線ＢＬＩは接地レベルに導かれる。従って、Ｖｌ
＜Ｖ２となる。なお、メモリトランジスタＭ１のトラン
ジスタサイスは微小なため、第２図に示すように緩やか
にＬに向けて立下る。

次に、センス期間Ｔ４において、ビット線接続信号ＢＬ
ＴＩをＬに立ち下げ、ワード線ＷＬをＬに立ち下げると
ともに、反転センスアンプ活性化信号ＳＯをＬに立ち下
げ電圧型センスアンプ４を活性化する。すると、Ｖｌ＞
Ｖ２の場合、Ｖｌ−Ｈ，Ｖ２−Ｌに増幅され、Ｖｌ＜Ｖ
２の場合、Ｖｌ−Ｌ、Ｖ２−Ｈに増幅される。なお、Ｎ
ＭＯＳトランジスタＱ６及びＱ７は共にオフしているた
め、センスノードＳＮＩに付随する配線容量とＳＮ２に
付随する配線容量とか一致しており、反転センスアンプ
活性化信号ＳＯをＬに急峻に立ち下げても電圧型センス
アンプ５は誤動作しない。

その後、図示しないＩ１０線を介してセンス線５ＮＬＩ
及び５ＮＬ２のうち、少なくとも一方の電位を図示しな
い出力バッファに出力することによりメモリトランジス
タＭ１のデータ読み出しか行える。

なお、第２図の例では選択ビット線の電位設定（期間Ｔ
２）後にメモリセル選択（期間Ｔ３）を行ったが、第３
図の期間Ｔ２３に示すように、両者を同時に行っても良
い。この場合、選択メモリセル側のセンス線５ＮＬＩは
電源、接地間に電気的に接続されることになるが、ＰＭ
ＯＳトランジスタＱ１７（Ｑ１８）のオン抵抗を適当に
設定し、電源Ｖ。Ｃを分圧することによりセンス線５Ｎ
ＬＩの電位Ｖ１を、確実に非選択ビット線側のセンス線
５ＮＬ２の電位よりも低い電位に設定することができる
。

このようにビット線対ことに電圧型センスアンプを設け
ることにより、同一のワード線に接続されるメモリセル
のうち、半分のメモリセルの記憶データを同時に電圧型
センスアンプに取り込むことができ、以降、この電圧型
センスアンプにラッチされたデータを出力バッファに転
送するだけで読み出し動作が行えるため、高速読み出し
が可能となる。従って、メモリのシリアルアクセス等も
高速に行える。

加えて、電圧型センスアンプは１．５ｖ程度の低電源で
も十分正常動作か可能であり、低消費電力のＥＥＦＲＯ
Ｍが実現する。また、電源■ｃｃの電位を１，５■に設
定するたけて、他にビット線の電位を１．５ｖに保つた
めの回路を別途設ける必要もなく、その分回路構成が簡
単になる。

なお、この実施例では不揮発性半導体記憶装置としてＥ
ＥＦＲＯＭを示したか、これに限定されずこの発明をＥ
ＰＲＯＭ等の他の不揮発性半導体記憶装置に適用するこ
ともできる。

〔発明の効果〕

以上説明したように、この発明によれば、第２のビット
線電位設定手段及び読み出し電圧付与手段による第２及
び第３の読み出し動作の実行後、選択ビット線と非選択
ビット線との電位関係は、選択メモリトランジスタの記
憶内容が“１”の場合は選択ビット線の方が高くなり、
選択メモリトランジスタの記憶内容か“０”の場合は非
選択ビット線の方が高くなる。

従って、第２及び第３の読み出し動作後に、ビット線対
間に設けられた電圧センス型センスアンプにより、ビッ
ト線対間の電位差を検出し増幅する第４の読み出し動作
によりメモリトランジスタの記憶データを読み出せる。

その結果、同一行のメモリセルのうち、半分のメモリセ
ルの記憶データの電圧センス型センスアンプへの読み出
しを同時に行えるため、高速読み出しができる効果かあ
る。また、電圧センス型センスアンプを用いることによ
り、低電圧電源によっても十分に正常動作が可能となる
。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＥＦＲＯＭの基本
構成を示す回路図、第２図及び第３図はその読み出し動
作を示すタイミング図、第４図は従来のＥＥＦＲＯＭの
基本構成を示す回路図である。 図において、１，２はメモリセル、４は電圧型センスア
ンプ、５はイコライズ回路、ＢＬＩ、ＢＬ２はビット線
、ＳＬはソース線、Ｑ１７．Ｑ１８はプリチャージ用Ｐ
ＭＯＳトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）第１及び第２の電源から電源供給を行い、マトリ
   クス状に配置され、フローティングゲートとコントロー
   ルゲートとを有し不揮発な記憶を行うメモリトランジス
   タからなるメモリセルと、同一列の前記メモリセルを介
   して前記第２の電源にそれぞれ接続され、互いに隣合う
   １組のビット線対を構成した第１及び第２のビット線と
   を備え、 読み出し時に前記第１及び第２のビット線のうち一方に
   接続されたメモリセルを行単位で選択し、選択された前
   記メモリセル内の前記メモリトランジスタがオンすると
   、このメモリトランジスタを有するメモリセルに接続さ
   れたビット線が前記第２の電源に電気的に接続される構
   成の不揮発性半導体記憶装置であって、 読み出し時に、前記第１及び第２のビット線を共に、前
   記第１の電源の電位と前記第２の電源の電位との間の電
   位である第１の電位に設定する第１の読み出し動作を実
   行する第１のビット線電位設定手段と、 前記第１の読み出し動作後に、前記第１及び第２のビッ
   ト線のうち、選択されたメモリセルに接続されたビット
   線である選択ビット線を所定の抵抗成分を介して前記第
   １の電源に電気的に接続する第２の読み出し動作を実行
   する第２のビット線電位設定手段と、 前記第１の読み出し動作後に、選択された前記メモリセ
   ルの前記メモリトランジスタの記憶内容の０／１に応じ
   てオン／オフする読み出し電圧を該メモリトランジスタ
   のコントロールゲートに付与する第３の読み出し動作を
   実行する読み出し電圧付与手段とを備え、前記第３の読
   み出し動作により前記メモリトランジスタがオンすると
   前記選択ビット線の電位は、前記第２の読み出し動作の
   実行中であっても、前記第１の電源と前記第２の電源と
   の間に形成される前記所定の抵抗成分により、少なくと
   も前記第１の電位より前記第２の電源側の第２の電位に
   設定され、 前記第２及び第３の読み出し動作後に、前記ビット線対
   間の電位差を検出し増幅する第４の読み出し動作を実行
   する電圧センス型センスアンプをさらに備えた不揮発性
   半導体記憶装置。