JPH0482081A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＣＭＯ８（相補型ＭＯ３）ランジスタ）構成
のダイナミック・ランダム・アクセス・メモリ（以下、
ＤＲＡＭという）等の半導体記憶装置、特に記憶情報を
物理的に“０″レベルへ一括消去するための機能を備え
た半導体記憶装置に関するものである。

（従来の技術） 従来、この種の半導体記憶装置としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。

第２図は、従来のＤＲＡＭのメモリセル・センスアンプ
系の一構成例を示す回路図である。

このＤＲＡＭでは、複数のビット線対ＢＬ１ａ。

ＢＬｌｂ、・・・と、複数のワード線ＷＬＩ、ＷＬ２゜
・・・とを有し、それらの各交差箇所には１トランジス
タ型のメモリセル１０−１．１０−２．・・・がそれぞ
れ接続されている。この各メモリセル１〇−１，１０−
２，・・・は、エンハンスメント型ＮチャネルＭＯ３Ｆ
ＥＴ　（以下、ＮＭＯ３という）１１及びキャパシタ１
２とで構成されている。ＮＭ○Ｓｌｌのゲートがワード
線ＷＬＩ、ＷＬ２．・・・に、そのドレイン・ソースが
ビット線ＢＬ１ａ、ＢＬｌｂ、・・・とメモリ情報蓄積
用ノートＮｍ間に接続され、さらにそのノードＮｍと固
定電位■。（例えば、１／２・ＶＣＣ）間にキャパシタ
１２が接続されている。

各ビット線対ＢＬ１ａ、ＢＬ１ｂ、・・・間には、それ
ぞれ第１及び第２のセンスアンプ２１．２２が接続され
ている。この第１及び第２のセンスアンプ２１．２２は
、センスアンプ用共通ノードＮｓｎ、Ｎｓｐ上の電位に
より活性化されるもので、その第１のセンスアンプ２１
は２個のＮＭＯ８２１ａ、２１ｂのフリップフロップで
構成されている。第２のセンスアンプ２２は、２個のエ
ンハンスメント型ＰチャネルＭＯ３ＦＥＴ　（以下、Ｐ
ＭＯ８という＞２２ａ、２２ｂのフリップフロップで構
成されている。

各ビット線対ＢＬ１ａ、ＢＬ１ｂ、・・・間には、ビッ
ト線用イコライズ手段２３がそれぞれ接続されている。

各イコライズ手段２３は、イコライズ信号Ｑ（例えば、
電源電位ＶＣＣ）により活性化されてビット線ＢＬ１ａ
、ＢＬ１ｂ、・・・を電源供給ノードＮｖ上の電位（例
えば、１／２・ＶＣＣ）に設定する回路であり、そのビ
ット線ＢＬ１ａ。

ＢＬｌｂ、・・・間にそれぞれ直列接続された２個のＮ
ＭＯ８２３ａ、２３ｂで構成されている。ＮＭＯ８２３
ａ、２３ｂは、イコライズ信号ＥＱによりオン、オフ動
作する。

センスアンプ用共通ノードＮｓｎ、Ｎｓｐと電源供給ノ
ードＮｖとの間には、イコライズ信号ＥＱによりオン状
態となって該共通ノードＮｓｎ。

Ｎｓｐをプリチャージする共通ノード用プリチャージ手
段２４が接続されている。このプリチャージ手段２４は
、イコライズ信号ＥＱによりオン。

オフ動作するＮＭＯ８２４ａ、２４ｂを有し、そのＮＭ
Ｏ３２４ａが電源供給ノードＮｖと共通ノードＮｓｎと
の間に接続されると共に、ＮＭＯ３２４ｂが電源供給ノ
ードＮｖと共通ノードＮｓｐとの間に接続されている。

電源供給ノードＮｖには、基準電位発生器２５が接続さ
れている。この基準電位発生器２５は、ＤＲＡＭ外部よ
り供給される電源電位ＶＣＣの、例えば１／２の基準電
位を発生し、それを電源供給ノードＮｖに供給する回路
である。

第３図は第２図のタイムチャートであり、この図を参照
しつつ第１図の読出し動作及び書込み動作について説明
する。

先ず、読出し動作について説明する。

スタンバイ期間（時期期間）には、イコイズ信号ＥＱが
＋ｌ　ＨＩＩレベル（＝ＶＣＣ）になり、イコライズ手
段２３中のＮＭＯ３２３ａ、２３ｂがオン状態となり、
ビット線ＢＬ１ａ、ＢＬ１ｂが電源供給ノードＮｖと同
電位の１／２・ＶＣＣに充電される。同様に、イコライ
ズ信号ＥＱによってプリチャージ手段２４中のＮＭＯ８
２４ａ、２４ｂがオン状態となり、センスアンプ用共通
ノードＮｓｎ、Ｎｓｐも電源供給ノードＮｖと同電位の
１／２・■ＣＣに充電される。この時、ワード線ＷＬＩ
、ＷＬ２は接地電位ＶＳＳになっているため、メモリセ
ル１０−１．１０−２中のＮＭＯ３１１がオフ状態であ
り、メモリ情報蓄積用ノードＮｍが情報を保持する。次
に、読出し動作期間において、例えばワード線ＷＬＩが
選択されてＶＣＣ＋Ｖｔｈ　（ＶｔｈはＮＭＯ３の閾値
電圧）に充電され、メモリセル１０−１中のメモリ情報
蓄積用ノードＮｍの“１”　　（＝ＶＣＣ）を読み出す
場合の動作を説明する。

メモリセル１０−１の読出し動作では、イコライズ信号
ＥＱが“Ｌパレベル（＝ＶＳＳ＞に立下がった後、ワー
ド線ＷＬＩがｖｃｃ＋ｖｔｈに充電されると、メモリセ
ル１０−１中のＮＭＯ８１１がオン状態となり、そのＮ
ＭＯ３ＩＩを介してビット線ＢＬ１ａとメモリ情報蓄積
用ノードＮｍとが接続され、ビット線ＢＬ１ａが１／２
・ＶＣＣ＋α（αは電位差）に上昇する。この時、ビッ
ト線ＢＬ１ｂは１／２・■ＣＣレベルを維持する。

次に、センスアンプ用共通ノードＮｓｎを１／２・ＶＣ
Ｃレベルから■ＳＳレベルに放電することにより、第１
のセンスアンプ２１を活性化し、ビット線ＢＬ１ｂを■
ＳＳレベルに放電し、ビット線ＢＬ１ａ、ＢＬｌｂ間の
電位差αを増幅する。

同時に、センスアンプ用共通ノードＮｓｐを１．／２・
ＶＣＣレベルからＶＣＣレベルに充電することにより、
第２のセンスアンプ２４を活性化し、ピッド線ＢＬ１ａ
をＶＣＣレベルに充電する。その結果、センスアンプ動
作終了時には、ビット線ＢＬ１ａがＶＣＣレベルに、ピ
ッド線ＢＬ１ｂがＶＳＳレベルになり、メモリセル１０
−１中のＮＭＯ８ＩＩを介してメモリ情報蓄積用ノード
Ｎｍが再び■ＣＣレベルに充電される。

ビット線ＢＬ１ａ、ＢＬｂ上に読出されたメモリセル情
報は、図示しない列デコーダにより選択されたトランス
ファゲートを介してデータバスへ出力され、そのデータ
バス上の情報を出カバ・ソファを介して外部に読出すこ
とにより、読出し動作が終了する。

再度、スタンバイ期間になると、ワード線ＷＬ１を■Ｓ
Ｓレベルに放電し、メモリセル１０−１中のＮＭＯ３１
１をオフ状態としてメモリ情報蓄積用ノードＮｍを保持
状態にする。その後、イコライズ信号ＥＱを“Ｈ′°レ
ベル（＝ＶＣＣ＞に立上げ、ＮＭＯ３２３ａ、２３ｂ、
２４ａ、２４ｂをオン状態にしてピッド線ＢＬ１ａ、Ｂ
Ｌ１ｂ及びセンスアンプ用共通ノードＮｓｎ、Ｎｓｐを
１／２・■ＣＣレベルに再度充電し、次の動作サイクル
に備える。

一方、書込み動作の場合、第３図の読出し動作期間にお
いて、図示しない外部の書込み情報を入力バッファを介
してデータバスに転送し、列デコーダによって選択され
たトランスファゲートを介してそのデータバス上の情報
をビット線ＢＬ１ａ。

ＢＬｌに、へ送り、該ビット線ＢＬｌａ上の情報をメモ
リセル１０−１中のＮＭＯ８ＩＩを介してメモリ情報蓄
積用ノードＮｍに書き込むことにより、外部からの情報
が該メモリセル１０−１に記憶される。

従来のこの種のＤＲＡＭでは、使用者が該ＤＲＡＭの使
用に際して事前に書き込まれた情報を全てクリア（メモ
リセルの情報を物理的゛°○″レベルに消去）する場合
、物理的“０′°レベルを各ビット前に書込むか、ある
いはメモリセル自身の自然放電により、そのメモリセル
内の情報が全て物理的“０′′になるまで待つようにし
ていた。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、メモリセルの情報
を初期化する方法について、次のような課題があった。

メモリセルを初期化する場合、各メモリセル毎にクリヤ
情報を書き込むか、あるいは各メモリセルの自然放電に
よりそのメモリセル内の情報が全て消失するのを待つか
の方法を採用している。

ところが、各メモリセル毎にクリヤ情報を書込む方法で
は、各メモリセル毎にクリヤ情報を書込まなければなら
ないため、メモリセル数の大容量化に伴って初期化時間
がかかるばかりか、その制御手順が複雑になり、初期化
動作が煩雑になるという問題があった。

また、メモリセル内の自然放電により情報を消去する方
法では、数分程度の待ち時間が必要となるため、初期化
時間がさらに長くなるという不都合があり、それによっ
て次に実行するアクセス動作が遅くなるという問題があ
った。

本発明は前記従来技術が持っていた課題として、メモリ
情報の初期化処理が煩雑になる点と、初期化処理に時間
がかかる点について解決した半導体記憶装置を提供する
ものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、複数対のビ
ット線対及び複数のワード線の各交差箇所に接続された
複数のメモリセルと、共通ノード上の電位により活性化
されて前記各ビット線対間の電位差をそれぞれ検知、増
幅する複数のセンスアンプと、イコライズ信号により活
性化されて電源供給ノード上の電位を前記各ピッド線対
にそれぞれ印加するイコライズ手段とを、備えた半導体
記憶装置において、基準電位を発生しその基準電位をス
イッチ手段を通して前記電源供給ノードへ供給する基準
電位供給手段と、負電位の外部信号を入力して前記スイ
ッチ手段をオフ状態にすると共に該外部信号を前記電源
供給ノードへ供給する入力手段とを、設けたものである
。

第２の発明は、第１の発明の基準電位供給手段及び入力
手段に代えて、基準電位を発生しその基準電位をスイッ
チ手段を通して前記電源供給ノートへ供給する基準電位
供給手段と、オン、オフ制御可能な発振動作を行って負
電位を発生しその負電位を前記電源供給ノードへ供給す
る負電位供給手段と、制御信号に基づき前記スイッチ手
段をオフ状態にすると共に前記負電位供給手段を発振動
作させる入力手段とを、設けたものである。

第３の発明は、第２の発明において、前記入力手段は、
外部入力端子に印加される一定電位以上の高電位に基づ
き、前記スイッチ手段をオフ状態にすると共に前記負電
位供給手段を発振動作させる構成にしたものである。

（作用） 第１の発明によれば、以上のように半導体記憶装置を構
成したので、スタンバイ時において、負電位の外部信号
を入力手段に入力すると、該入力手段は、基準電位供給
手段内のスイッチ手段をオフ状態にしてその基準電位供
給手段から供給される基準電位を遮断すると共に、入力
された外部信号を電源供給ノードへ供給する。すると、
イコライズ信号により活性化されたイコライズ手段によ
って、電源供給ノード上の負の電位が各ビット線対にそ
れぞれ印加され、そのピッド線対に接続された全メモリ
セルが一括して物理的“０″状悪に設定される。これに
より、全メモリセルの初期化処理が簡単かつ容易に短時
間で実行され、その後のメモリセルに対するアクセス動
作が可能となる。

第２の発明では、制御信号が入力手段に入力されると、
該入力手段は基準電位供給手段内のスイッチ手段をオフ
状態にしてその基準電位供給手段から出力される基準電
位を遮断すると共に、負電位供給手段を発振動作させる
。すると、負電位供給手段は、発振動作を行って負電位
を発生し、その負電位を電源供給ノートへ供給する。そ
のため、第１の発明と同様に、イコライズ手段によって
電源供給ノード上の負電位が各ビット線対に印加され、
全メモリセルが物理的“０′°状憇に設定される。

第３の発明では、一定電位以上の高電位が入力手段内の
外部端子に印加されると、該入力手段は、基準電位供給
手段内のスイッチ手段をオフ状態にしてその基準電位供
給手段から出力される基準電位を遮断すると共に、負電
位供給手段を発振動作させる。これにより、負電位供給
手段が発振動作して負電位を発生し、それを電源供給ノ
ードへ供給するので、その電源供給ノード上の負電位が
イコライズ手段を介して各ビット線対に印加され、全メ
モリセルが物理的°″０′°０′°状憇れる。

また、入力手段内の外部端子に印加される電位が一定電
位よりも低い時には、該入力手段は、負電位供給手段の
発振動作を停止させると共に、基準電位供給手段内のス
イッチ手段をオフ状態にし、その基準電位供給手段から
出力される基準電位を電源供給ノードへ供給する。これ
により、通常のメモリアクセス動作へと移行する。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示すもので、ＣＭＯ
８で構成されたＤＲＡＭにおけるメモリセル・センスア
ンプ系の構成例を示す回路図であり、従来の第２図中の
要素と共通の要素には共通の符号が付されている。

このＤＲＡＭが従来の第２図のものと異なる点は、従来
の基準電位発生器２５に代えて、基準電位供給手段３０
及び入力手段４０を設け、それらを電源供給ノードＮｖ
に接続した点である。

基準電位供給手段３０は、基準電位■３１（例えば、１
／２・ＶＣＣ）を発生する基準電位発生器３１と、その
基準電位発生器３１の出力を電源供給ノードＮｖに供給
または遮断するスイッチ手段３２とで、構成されている
。スイッチ手段３２は、ＰＭＯ８３２ａ及びＮＭＯ８３
２ｂ、３２ｃより構成されている。ＰＭＯ３３２ａ及び
ＮＭＯ３３２ｂは、ノードＮ３２を介して外部電源電位
ＶＣＣと外部入力端子４１との間に直列接続され、それ
らのゲートがノードＮ４２に共通接続されている。ノー
ドＮ３２は、ＮＭＯ３３２ｃのゲートに接続され、その
ＮＭＯ３３２ｃのソース・ドレインが基準電位発生器３
１の出力側と電源供給ノートＮｖとにそれぞれ接続され
ている。

入力手段４０は、外部入力端子４１がら入力される外部
信号Ｓ４１に基づき、スイッチ手段３２をオン、オフ制
御すると共に、そのスイッチ手段３２のオン、オフ動作
と相補的に入力さｈ７′、−外部信号Ｓ４１を電源供給
ノードＮｖへ供給する回路である。この入力手段４０は
、外部入力端子４１、ＣＭＯＳインバータ４２及びＮＭ
Ｏ３４３より構成されている。外部入力端子４１は、イ
ンバータ４２の入力側に接続されると共に、ＮＭＯ３４
３のドレインとスイッチ手段３２内のＮＭＯ３３２ｂの
ソース（凌なはドレイン〉に接続されている。

インバータ４２の出力側ノードＮ４２は、ＮＭＯ８４３
のゲートに接続されると共に、スイッチ手段３２内のＰ
ＭＯ８３２ａ及びＮＭＯ８３２ｂの各ゲートに接続され
ている。ＮＭＯ３４３のソースは、電源供給ノードＮｖ
に接続されると共に、スイッチ手段３２内のＮＭＯ３３
２ｃのソース（またはトレイン）に接続されている。

第４図は、第１図のタイムチャートであり、この図を参
照しつつ第１図のＤＲＡＭの動作を説明する。

スタンバイ期間中において、入力手段４０内の外部入力
端子４１に印加される外部信号Ｓ４１が“°Ｌパレベル
（＝−２Ｖｔｈレベルの負の電位）の時、インバータ４
２の出力側ノードＮ４２が“Ｈ”レベルとなる。すると
、ＮＭＯ８４３がオン状態となり、そのＮＭＯ３４３を
介して電源供給ノードＮｖが外部入力端子４１と同電位
の一２ｖｔｈレベルに設定される。この時、ノードＮ４
２が゛°Ｈ″レベルであるから、スイッチ手段３２内の
ＰＭＯ８３２ａがオフ状態、ＮＭＯ８３２ｂがオン状態
となり、そのＮＭＯ３３２ｂを介してノードＮ３２が一
２Ｖｔｈレベルに設定され、スイッチ手段３２内のＮＭ
Ｏ３３２ｃをオフ状態とする。

電源供給ノードＮｖが一２Ｖｔｈレベルに設定されると
、イコライズ信号ＥＱ　（−ＶＣＣ）によりオン状態と
なっているビット線用イコライズ手段３２内のＮＭＯ８
２３ａ、２３ｂ、及び共通ノート用プリチャージ手段２
４内のＮＭＯ３２４ａ２４ｂを介して、ビット線ＢＬ１
ａ、ＢＬ１ｂ及びセンスアンプ用共通ノードＮｓｎ、Ｎ
ｓｐが２ｖｔｈレベルに設定される。さらに、ワード線
ＷＬＩ、ＷＬ２が接地電位■ＳＳに設定されるので、メ
モリセル１０−１．１０−２内の各ＮＭＯ８１１がオン
状態となり、その各メモリセル１０−１．１０−２内の
メモリ情報蓄積用ノードＮｍが最終的に物理的“０″状
態（ＶＳＳレベル以下の−ｖｔｈレベル）となる。

次に、外部入力端子４１に印加される外部信号Ｓ４１が
ＴＴＬ（トランジスタ・トランジスタ・ロジック）のＨ
”レベルになると、入力手段４０内のインバータ４２の
出力側ノードＮ４２が“ｌ　Ｌ　ｌ″レベルなり、ＮＭ
Ｏ５４３がオフ状態となる。この時、スイッチ手段３２
内のＰ　Ｍ　ＯＳ　３２ａかオン状態、ＮＭＯ３３２ｂ
がオフ状態となるため、ノードＮ３２が外部電源電位■
ＣＣと同レベルに設定される。その結果、スイッチ手段
３２内のＮＭＯ３３２ｃがオン状態となり、基準電位発
生器３１から出力される基準電位Ｖ３１（＝１／２・Ｖ
ＣＣ＞によって電源供給ノードＮｖか充電される。する
と、イコライズ信号ＥＱによりオン状態となっているＮ
ＭＯ３２３ａ、２３ｂ２４ａ　　２４ｂを介して、ビッ
ト線ＢＬ１ａ、ＢＬｌｂ及びセンスアンプ用共通ノード
Ｎｓｎ、Ｎｓ　ｐ　カ１　／　２・■ＣＣレベルに充電
される。

この外部信号Ｓ４１がＴＴＬの°゛Ｈ″Ｈ″レベル電源
供給ノードＮｖに１／２・■ＣＣレベルが印加された場
合のスタンバイ期間及び動作期間共に、第３図に示す従
来のＤＲＡＭの動作と同一である。従って、この第１の
実施例では、従来のＤＲＡＭの動作を阻害することなく
、スタンバイ期間中に、外部入力端子４１に印加される
外部信号Ｓ４１をＴＴＬの°“Ｌ”レベル（＝−２ｖｔ
ｈ）に設定することにより、簡単かつ容易に短時間で、
各メモリセル１０−１．１０−２．・・・内のメモリ情
報蓄積用ノードＮｍを物理的ｉ＋　Ｏｒ＋状態（＝ｖｔ
ｈレベル）に設定することができる。

第５図は、本発明の第２の実施例を示すＤＲＡＭにおけ
るメモリセル・センスアンプ系の構成例を示す回路図で
あり、第１図中の要素と共通の要素には共通の符号が付
されている。

このＤＲＡＭが、第１図のＤＲＡＭと異なる点は、第１
図の入力手段４２に代えて、構成の異なる入力手段５０
及び負電位供給手段６０を設け、その負電位供給手段６
０の出力側を電源供給ノードＮｖに接続したことである
。

入力手段５０は、外部より入力されるＴＴＬの″゛Ｈ′
°Ｈ′°レベルＬ”レベルの制御信号Ｃ８に基づき、基
準電位供給手段３０内のスイ・ノチ手段３２をオン、オ
フ制御すると共に、それと相補的に負電位供給手段６０
の発振動作を制御する機能を有している。この入力手段
５０は、制御信号Ｃ８を入力する制御端子５１を有し、
その制御端子５１にはＣＭＯＳインバータ５２．５３が
直列に接続されている。インバータ５２の出力側ノード
Ｎ５２は、負電位供給手段６０に接続され、さらにイン
バータ５３の出力（則ノードＮ５３がスイッチ手段３２
内のＰＭＯ３３２ａ及びＮＭＯ３３２ｂの各ゲートに接
続されると共に負電位供給手段６０に接続されている。

負電位供給手段６０は、入力手段５０の出力側ノードＮ
５２−Ｎ５３の電位に基づき、発振動作が制御され、そ
の発振動作によって負電位を電源供給ノードＮｖへ供給
する回路である。この負電位供給手段６０は、３段のＣ
ＭＯＳインバータ６１ａ、６１ｂ、６１ｃからなるリン
グオシレータ６１と、ＮＭＯ３６２〜６６と、ＭＯＳキ
ャパシタ６７とを備えたオン、オフ制御可能な発振回路
で構成されている。この負電位供給手段６０の出力側ノ
ードＮ６７は、電源供給ノードＮｖに接続されるもので
、その出力側ノードＮ６７には直列接続されたＮＭＯ３
６２，６３を介して接地電位ＶＳＳに接続されると共に
、直列接続された電位クランプ用ＮＭＯ３６４，６５を
介して接地電位■ＳＳに接続されている。ＮＭＯ３６４
のソース及びゲートに接続されたノードＮ６５は、スイ
ッチ手段３２内のＮＭＯ３３２ｂのソース（またはドレ
イン〉に接続されている。

出力側ノードＮ６７は、ＮＭＯ３６２のドレイン及びゲ
ートに接続されると共に、ＭＯＳキャパシタ６７を介し
てリングオシレータ６１の出力側ノードＮ６１に接続さ
れている。リングオシレータ６１内のインバータ６１ｂ
の出力側には、ＮＭＯ８６６を介して接地電位ＶＳＳが
接続され、そのＮＭＯ３６６のゲートが入力手段５０の
出力側ノードＮ５２に接続されている。さらにその入力
手段５０の出力側ノードＮ５３が、ＮＭＯ８６３のゲー
トに接続されている。

第６図は、第５図のタイムチャートであり、この図を参
照しつつ第５図の動作を説明する。

スタンバイ期間中において、入力手段５０内の制御端子
５１に印加される制御信号Ｃ８がＴＴＬの“Ｈ′°レベ
ルになると、インバータ５２を介して出力側ノードＮ５
２かａ　Ｌ　＋ｔレベル、インバータ５３を介して出力
側ノードＮ５３が“Ｈ″レベル設定される。

出力側ノードＮ５３が“Ｈ”レベルになると、スイッチ
手段３２内のＰＭＯ３３２ａがオフ状態、ＮＭＯ８３２
ｂがオン状態となるため、ノードＮ３２はＮＭＯ３３２
ｂを介してノードＮ６５と同レベルの−ｖｔ−ｈレベル
に固定され、８ＭＯ８３２ｃがオフ状態となって基準電
位発生器３１から出力される基準電位Ｖ３１の供給が遮
断される。

入力手段５０の出力側ノードＮ５２が”Ｌ”レベルとな
ると、負電位供給手段６０内のＮＭＯＳ６６がオフ状態
となり、リングオシレータ６１が発振を開始し、そのリ
ングオシレータ６１の出力側ノードＮ６１において、１
１８　＋’レベル（＝ＶＣＣ）とＬ”レベル（−■ＳＳ
）との間で振動する連続パルス信号が発生する。

この時、入力手段５０の出力側ノードＮ５３がｉ＋Ｈ″
レベルのため、負電位供給手段６０内のＮＭＯ３６３が
オン状態となり、そのＮＭＯ３６３のトレイン側が接地
電位■ＳＳに固定される。そのため、電源供給ノードＮ
ｖに接続された出力側ノードＮ６７の最大電位は、ＮＭ
Ｏ３６２を介して、ＮＭＯ３の閾値電圧ｖｔｈに固定さ
れる。また、電源供給ノードＮｖに接続された出力側ノ
ードＮ６７は、ＮＭＯ３６４，６５を介して最小電位−
２Ｖｔｈに固定されており、ＭＯＳキャパシタ６７を介
したリングオシレータ出力１則ノードＮ６１による容量
帰還を受けて、最終的に一２ｖｔｈレベルに安定する。

この時、ＮＭＯ３６４のソース側ノードＮ６５は、その
ＮＭＯ３６４を介して−ｖｔｈレベルに安定する。

このように、電源供給ノードＮｖは、ＭＯＳキャパシタ
６７を介してノート１Ｎ６１より容量結合を受け、電位
クランプ用ＮＭＯ３６４，６５の作用により、最終的に
一２Ｖｔｈレベルにて安定する。この結果、イコライズ
信号ＥＱによりオン状態となっているＮＭＯ３２３ａ、
２３ｂ、２４ａ２４ｂを介して、ビット線ＢＬ１ａ、Ｂ
Ｌ１ｂ及びセンスアンプ用共通ノードＮｓｎ、Ｎｓｐが
、電源供給ノードＮｖと同じ一２Ｖｔｈレベルに放電す
る。ワード線ＷＬＩ、ＷＬ２はスタンバイ時、接地電位
ＶＳＳに固定されており、それに接続されたメモリセル
１０−１．１０−２．・・・内の各ＮＭＯ８ＩＩがオン
状態となり、最終的に各メモリセル１０−１．１０−２
．・・・内のメモリ情報蓄積用ノードＮｍが−ｖｔｈレ
ベルに放電する。従って、他のメモリセルについても同
様の動作を行うため、全メモリセル１０−１．１０−２
．・・・内のメモリ情報蓄積用ノードＮｍが物理的“０
“レベルに初期化されることになる。

同じくスタンバイ期間中に、制御端子５１に印加される
制御信号Ｃ８がＴＴＬの“Ｌ”レベルになると、インバ
ータ５２を介して出力側ノードＮ５２が゛Ｈ′ルベル、
インバータ５３を介して出力側ノードＮ５３が“Ｌ”レ
ベルに設定される。

出力側ノードＮ５２が“Ｈ”レベルになると、負電位供
給手段６０内のＮＭＯ８６６がオン状態となってリング
オシレータ６１内のインバータ６１ｂの出力側が■ＳＳ
レベルに固定されるため、そのリングオシレータ６１の
発振が停止する。この時、入力手段５０の出力側ノード
Ｎ５３が“Ｌ”レベルのため、スイッチ手段３２内のＰ
ＭＯ８３２ａがオン状態、ＮＭＯ３３２ｂがオフ状態と
なり、ノードＮ３２がそのＰＭＯ８３２ａを介して電源
電位ＶＣＣレベルに充電する。その結果、８ＭＯ８３２
ｃがオフ状態となり、基準電位発生器３１から出力され
た基準電位Ｖ３１　（＝１／２ＶＣＣ）が電源供給ノー
ドＮｖに供給する。そのため、ＮＭＯ３２３ａ、２３ｂ
、２４ａ、２４ｂを介して、ビット線ＢＬ１ａ、ＢＬ１
ｂ及びセンスアンプ用共通ノードＮｓｎ、Ｎｓｐが１／
２・■ＣＣレベルに設定される。従って、スタンバイ期
間及び動作期間共に、従来のＤＲＡＭと同様の動作を行
う。

この第２の実施例においても、前記第１の実施例と同様
に、従来のＤＲＡＭの動作を阻害することなく、スタン
バイ期間中に、制御端子５１にＴＴＬの“Ｈパレベルの
制御信号Ｃ８を入力することにより、各メモリセル１０
−１．１０−２．・内のメモリ情報蓄積用ノードＮｍを
物理的“′０″状態に設定することかできる。

第７図は、本発明の第３の実施例を示すＤＲＡＭにおけ
るメモリセル・センスアンプ系の構成例を示す回路図で
あり、第５図中の要素と共通の要素には共通の符号が付
されている。

このＤＲＡＭが、第５図のものと異なる点は、第５図の
入力手段５０に代えて、回Ｂ１１１成の異なる入力手段
７０を設けたことである。

この入力手段７０は、外部入力端子７１に印加される外
部信号Ｓ７１に基づき、スイッチ手段３２をオン、オフ
動作すると共に、それと相補的に負電位供給手段６０の
発振の停止または開始を制御する機能を有している。

この入力手段７０は、ゲート及びドレインが共通接続さ
れた複数段のＮＭＯ３７２〜７４が外部入力端子７１と
接地電位ＶＳＳとの間に直列接続されている。この複数
段のＮＭＯ８７２〜７４の出力側ノードは、抵抗７５を
介して接地電位ＶＳＳに接続されると共に、２段のＣＭ
ＯＳインバータ７６．７７が縦続接続されている。イン
バータ７６の出力側ノードＮ７６は、負電位供給手段６
０内のＮＭＯ３６６のゲートに接続され、さらにインバ
ータ７７の出力側ノードＮ７７が、その負電位供給手段
６０内のＮＭＯ３６３のゲートに接続されると共にスイ
ッチ手段３２内のＰＭＯ８３２ａ及びＮＭＯ３３２ｂの
各ゲートに接続されている。

第８図は、第７図のタイムチャートであり、この図を参
照しつつ第７図の動作を説明する。

スタンバイ期間中に、外部電源電位ＶＣＣ（例えば、５
Ｖ）を超える高電位（例えば、１０■）の外部信号Ｓ７
１が外部入力端子７１に印加された場合、ＮＭＯ３７２
〜７４の直列回路が全てオン状態となり、その出力側ノ
ード７３がインバータ７６の入力として゛°Ｈ′°レベ
ルと認識されるように、そのＮＭＯ８７２〜７４及び抵
抗７５を設定する。この状態にて、インバータ７６の出
力側ノードＮ７６は゛Ｌ′°レベル、インバータ７７の
出力１則ノードＮ７７は″“Ｈ”レベルとなる。

インバータ７７の出力側ノードＮ７７か“°Ｈ′。

レベルのため、スイッチ手段３２内のＰＭＯ３３２ａが
オフ状態、ＮＭＯ３３２ｂがオン状態となり、その結果
ＮＭＯ３３２ｃがオフ状態となって基準電位発生器３１
から出力される基準電位Ｖ３１の供給が遮断される。

この時、インバータ７６の出力１則ノードＮ７６が“Ｌ
′”レベルのため、負電位供給手段６０内のリングオシ
レータ６１が発振を開始し、そのリングオシレータ６１
の出力側ノードＮ６１がら、ＩＩ　Ｈ）＋レベルがＶＣ
Ｃｌ“′ＬパレベルがＶＳＳの連続パルス信号が発生さ
れる。電源供給ノードＮ■に接続された出力側ノードＮ
６７は、ＭＯＳキャパシタ６７を介してノードＮ６１よ
り容量結合を受け、電位クランプ用ＮＭＯ３６４，６５
の作用により、最終的に一２Ｖｔｈレベルにて安定する
。この結果、オフ状態のＮＭＯ３２３ａ、２３ｂ、２４
ａ、２４ｂを介してビット線ＢＬ１ａＢＬ１ｂ及びセン
スアンプ用共通ノードＮｓｎ。

Ｎｓｐが一２Ｖｔｌ−ｉレベルとなる。そして、接地電
位ＶＳＳのワード線ＷＬＩ、ＷＬ２に接続されたメモリ
セル１０−１．１０−２内の各ＮＭＯ８１１がオン状態
となり、その各メモリセル１０−１．１０−２内のメモ
リ情報蓄積用ノードＮｍが−ｖｔｈレベルに放電する。

他のメモリセルについても同様の動作を行うため、全メ
モリセルが物理的“０′°レベルに設定されることにな
る。

同じくスタンバイ期間中に、外部電源電位ＶＣＣと同レ
ベル、あるいはそれ以下の電位の外部信号Ｓ７１が外部
入力端子７１に印加された場合、ＮＭＯ３７２〜７４の
直列回路の内、ＮＭＯＳ　７３をオフ状態となるように
予め設定しておくことにより、その直列回路の出力側ノ
ードＮ７３が抵抗７５を介してＶＳＳレベルに固定され
る。この結果、インバータ７６の出力側ノードＮ７６は
“Ｈ”レベル、インバータ７７の出力側ノードＮ７７が
“′Ｌ″レベルとなる。そのため、負電位供給手段６０
内のＮＭＯ３６６がオン状態となり、リングオシレータ
６１内のインバータ６１ｂの出力側がＶＳＳレベルに固
定され、そのリングオシレータ６１の発振を停止する。

一方、出力側ノードＮ７７が“°Ｌ°゛レベルとなるた
め、スイッチ手段３２内のＰＭＯ３３２ａがオン状態、
ＮＭＯ５３２ｂがオフ状態となり、２ノードＮ３２が外
部電源電位ＶＣＣレベルに充電される。この結果、ＮＭ
Ｏ３３２ｃがオン状態となり、基準電位発生器３１から
出力される基準電位Ｖ３Ｈ１／２・ＶＣＣ）が電源供給
ノードＮｖへ供給される。

なお、出力側ノードＮ７７が“Ｌ”レベルのため、負電
位供給手段６０内のＮＭＯ３６３がオフ状態となり、ま
た出力側ノードＮ６７から見たＮＭＯ３６５がオフ状態
のため、負電位供給手段６０に対して電源供給ノードＮ
ｖは絶縁状態のまま１／２・■ＣＣレベルを保持する。

この結果、ＮＭＯ８２３ａ、２３ｂ、２４ａ、２４ｂを
介してビット線ＢＬ　１　ａ、　ＢＬ　１　ｂ及びセン
スアンプ用共通ノードＮｓｎ、Ｎｓｐが１／２　、ＶＣ
Ｃレベルに設定される。従って、スタンバイ期間及び動
作期間共に、従来のＤＲＡＭと同一の動作が行われる。

この第３の実施例では、入力手段７０内の外部入力端子
７１に高電位の外部信号Ｓ７１を入力することにより、
全メモリセルを簡単かつ容易に、短時間で初期化するこ
とができる。この外部入力端子７１は、オープン端子と
しておくのが好ましいが、ＤＲＡＭの他の外部入力ピン
（例えば、アドレス端子、ロー・アドレス・ストローブ
信号端子百ア丁、コラム・アドレス・ストローブ信号端
子で７下Ｌライト・イネーブル信号端子ＷＥ等）と段落
させても良い。

なお、本発明は上記実施例に限定されず、例えば第１図
、第５図、及び第７図のメモリセル・センスアンプ系を
他の回路構成に変形したり、あるいは基準電位供給手段
３０、入力手段４０．５０７０及び負電位供給手段６０
を図示以外の回路構成に変形しても良い。さらに、本発
明をＤＲＡＭ以外の他の半導体記憶装置に適用する等、
種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、基準
電位供給手段及び入力手段を設け、その入力手段に負電
位の外部信号を入力することにより、基準電位供給手段
から出力される基準電位を遮断すると共に、入力された
外部信号を該入力手段を介して電源供給ノードへ供給す
る構成にした。

そのため、負電位の外部信号を入力手段に入力すること
により、前メモリセルを簡単かつ容易に、短時間で物理
的゛０″状態に初期化できるので、効率の良い一括消去
が可能となる。

第２の発明では、基準電位供給手段、負電位供給手段、
及び入力手段を設けたので、制御信号を該入力手段に入
力することにより、基準電位供給手段から出力される基
準電位を遮断すると共に、負電位供給手段で生成された
負電位を電源供給ノードへ供給することにより、第１の
発明と同様に、簡単かつ短時間に全メモリセルを物理的
１１０　Ｉ＋状態に初期化できるので、効率の良い一括
消去が可能となる。

第３の発明によれば、第２の発明と同様に、基準電位供
給手段、負電位供給手段、及び第２の発明と構成の異な
る入力手段を設けたので、一定電位以上の高電位をその
入力手段に印加することにより、その入力手段によって
基準電位供給手段から出力される基準電位の供給が遮断
されると共に負電位供給手段が発振動作し、その負電位
供給手段から出力される負電位が電源供給ノードへ供給
される。そのため、第２の発明と同様に全メモリセルを
物理的ＩＩ　ＯＩ＋状態に一括消去可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＤＲＡＭの要部の
回蕗図、第２図は従来のＤＲＡＭの要部の回路図、第３
図は第２図のタイムチャート、第４図は第１図のタイム
チャート、第５図は本発明の第２の実施例を示すＤＲＡ
Ｍの要部の回路図、第６図は第５図のタイムチャート、
第７図は本発明の第３の実施例を示すＤＲＡＭの要部の
回路図、第８図は第７図のタイムチャートである。 １０−１．１０−２・・・・・・メモリセル、２１，２
２・・・・・・第１．第２のセンスアンプ、２３・・・
・・・ビット線用イコライズ手段、２４・・・・・・共
通ノート用プリチャージ手段、３０・・・・・・基準電
位供給手段、３１・・・・・・基準電位発生器、３２・
・・・・・スイッチ手段、４０．５０．７０・・・・・
・入力手段、４１・・・・・・外部入力端子、５１・・
・・・・制御端子、６０・・・・・・負電位供給手段、
６１・・・・・・リングオシレータ、７１・・・・・・
外部入力端子、ＢＬｌａ、ＢＬｌｂ・・・・・・ビット
線、Ｃ８・・・・・・制御信号、Ｎｖ・・・・・・電源
供給ノード、Ｓ４１・・・・・・外部信号、Ｓ７１・・
・・・・外部信号。

Claims (1)

1. 【特許請求の範囲】 １、複数対のビット線材及び複数のワード線の各交差箇
   所に接続された複数のメモリセルと、共通ノード上の電
   位により活性化されて前記各ビット線対間の電位差をそ
   れぞれ検知、増幅する複数のセンスアンプと、イコライ
   ズ信号により活性化されて電源供給ノード上の電位を前
   記各ビット線対にそれぞれ印加するイコライズ手段とを
   、備えた半導体記憶装置において、 基準電位を発生しその基準電位をスイッチ手段を通して
   前記電源供給ノードへ供給する基準電位供給手段と、 負電位の外部信号を入力して前記スイッチ手段をオフ状
   態にすると共に該外部信号を前記電源供給ノードへ供給
   する入力手段とを、 設けたことを特徴とする半導体記憶装置。 ２、複数対のビット線対及び複数のワード線の各交差箇
   所に接続された複数のメモリセルと、共通ノード上の電
   位により活性化されて前記各ビット線対間の電位差をそ
   れぞれ検知、増幅する複数のセンスアンプと、イコライ
   ズ信号により活性化されて電源供給ノード上の電位を前
   記各ビット線対にそれぞれ印加するイコライズ手段とを
   、備えた半導体記憶装置において、 基準電位を発生しその基準電位をスイッチ手段を通して
   前記電源供給ノードへ供給する基準電位供給手段と、 オン、オフ制御可能な発振動作を行って負電位を発生し
   その負電位を前記電源供給ノードへ供給する負電位供給
   手段と、 制御信号に基づき前記スイッチ手段をオフ状態にすると
   共に前記負電位供給手段を発振動作させる入力手段とを
   、 設けたことを特徴とする半導体記憶装置。 ３、請求項２記載の半導体記憶装置において、前記入力
   手段は、外部入力端子に印加される一定電位以上の高電
   位に基づき、前記スイッチ手段をオフ状態にすると共に
   前記負電位供給手段を発振動作させる構成にした、半導
   体記憶装置。