JP2000036194A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000036194A JP2000036194A JP10201993A JP20199398A JP2000036194A JP 2000036194 A JP2000036194 A JP 2000036194A JP 10201993 A JP10201993 A JP 10201993A JP 20199398 A JP20199398 A JP 20199398A JP 2000036194 A JP2000036194 A JP 2000036194A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit line
- reference potential
- dram
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭ回路におけるビット線間のカップリ
ング容量の増大に伴いビット線間の電位差の低減を回避
する。 【解決手段】 ＤＲＡＭセル１０１内のデータがビット
線ＢＬＴに出力されてからセンスアンプ回路１０４が活
性化されるまでの間、プリチャージ回路１０５を活性化
してビット線ＢＬＮと参照電位Ｖref の参照電位線１０
とを導通する。同様に、ＤＲＡＭセル１０２内のデータ
がビット線ＢＬＮに出力された場合は、プリチャージ回
路１０５を活性化してビット線ＢＬＴと参照電位Ｖref
の参照電位線１０とを導通する。
ング容量の増大に伴いビット線間の電位差の低減を回避
する。 【解決手段】 ＤＲＡＭセル１０１内のデータがビット
線ＢＬＴに出力されてからセンスアンプ回路１０４が活
性化されるまでの間、プリチャージ回路１０５を活性化
してビット線ＢＬＮと参照電位Ｖref の参照電位線１０
とを導通する。同様に、ＤＲＡＭセル１０２内のデータ
がビット線ＢＬＮに出力された場合は、プリチャージ回
路１０５を活性化してビット線ＢＬＴと参照電位Ｖref
の参照電位線１０とを導通する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にダイナミックランダムアクセスメモリを含む半
導体記憶装置に関する。
し、特にダイナミックランダムアクセスメモリを含む半
導体記憶装置に関する。
【０００２】
【従来の技術】近年の微細加工技術の進歩に伴い、ビッ
ト線容量に占めるビット線間のカップリング容量の割合
が増大している。ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において、このカップリング容量の増大
が、同一のセンスアンプ回路に入力されるビット線対の
間の電位差を低減する。ビット線対は、ＤＲＡＭセル内
データが出力されて動作するビット線と、参照電位が保
持されているビット線である。
ト線容量に占めるビット線間のカップリング容量の割合
が増大している。ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において、このカップリング容量の増大
が、同一のセンスアンプ回路に入力されるビット線対の
間の電位差を低減する。ビット線対は、ＤＲＡＭセル内
データが出力されて動作するビット線と、参照電位が保
持されているビット線である。
【０００３】初めに、ビット線間のカップリング容量が
ない理想状態における、読出し動作時のビット線間の電
位差を定式化する。図１１に従来のＤＲＡＭ回路の構成
が示されている。
ない理想状態における、読出し動作時のビット線間の電
位差を定式化する。図１１に従来のＤＲＡＭ回路の構成
が示されている。
【０００４】センスアンプ回路１０４に直結しているビ
ット線対ＢＬＴ、ＢＬＮを、プリチャージ回路８０５を
用いて、予め参照電位Ｖref にプリチャージする。制御
信号ＰＤＬを電位ＧＮＤとして、プリチャージ回路８０
５を非活性化した後、ワード線ＳＷＬ−１を電位Ｖboot
としてＤＲＡＭセル１０１を選択し、ＤＲＡＭセル内に
記憶された読出しデータをビット線ＢＬＴに出力する。
ＤＲＡＭセル内の容量をＣｓ、ビット線容量をＣｂ、Ｄ
ＲＡＭセル内の電位をＶ１とする。ビット線間のカップ
リング容量Ｃｃは０ｆＦ（カップリング容量の小さい理
想状態での容量値）とする。この時、ビット線ＢＬＴ
は、読出し動作時に、電位Ｖref から（Ｃｓ・Ｖ１＋Ｃ
ｂ・Ｖref ）／（Ｃｓ＋Ｃｂ）に変化する。参照ビット
線ＢＬＮの電位はＶref のままであり、ＢＬＴとＢＬＮ
との間の電位差｜ＶBLT −ＶBLN ｜は、下式（１）で与
えられる。センスアンプ回路１０４は、式（１）の電位
差を増幅する。 ｜ＶBLT −ＶBLN ｜＝｛Ｃｓ／（Ｃｂ＋Ｃｓ）｝・｜Ｖ１−Ｖref ｜…（１） この式（１）は以下のように導かれる。すなわち、まず
図１１においてＣｃ＝０ｆＦであるものとする。ワード
線ＳＷＬ−１がＨｉｇｈ電位となる直前の各ノードは、
ビット線ＢＬＴ及びビット線ＢＬＮ夫々について容量Ｃ
ｂ、電位Ｖref、電荷量Ｃｂ×Ｖref であり、セル１０
１において容量Ｃｓ、電位Ｖ１、電荷量Ｃｓ×Ｖ１であ
る。
ット線対ＢＬＴ、ＢＬＮを、プリチャージ回路８０５を
用いて、予め参照電位Ｖref にプリチャージする。制御
信号ＰＤＬを電位ＧＮＤとして、プリチャージ回路８０
５を非活性化した後、ワード線ＳＷＬ−１を電位Ｖboot
としてＤＲＡＭセル１０１を選択し、ＤＲＡＭセル内に
記憶された読出しデータをビット線ＢＬＴに出力する。
ＤＲＡＭセル内の容量をＣｓ、ビット線容量をＣｂ、Ｄ
ＲＡＭセル内の電位をＶ１とする。ビット線間のカップ
リング容量Ｃｃは０ｆＦ（カップリング容量の小さい理
想状態での容量値）とする。この時、ビット線ＢＬＴ
は、読出し動作時に、電位Ｖref から（Ｃｓ・Ｖ１＋Ｃ
ｂ・Ｖref ）／（Ｃｓ＋Ｃｂ）に変化する。参照ビット
線ＢＬＮの電位はＶref のままであり、ＢＬＴとＢＬＮ
との間の電位差｜ＶBLT −ＶBLN ｜は、下式（１）で与
えられる。センスアンプ回路１０４は、式（１）の電位
差を増幅する。 ｜ＶBLT −ＶBLN ｜＝｛Ｃｓ／（Ｃｂ＋Ｃｓ）｝・｜Ｖ１−Ｖref ｜…（１） この式（１）は以下のように導かれる。すなわち、まず
図１１においてＣｃ＝０ｆＦであるものとする。ワード
線ＳＷＬ−１がＨｉｇｈ電位となる直前の各ノードは、
ビット線ＢＬＴ及びビット線ＢＬＮ夫々について容量Ｃ
ｂ、電位Ｖref、電荷量Ｃｂ×Ｖref であり、セル１０
１において容量Ｃｓ、電位Ｖ１、電荷量Ｃｓ×Ｖ１であ
る。
【０００５】ここで、ＳＷＬ−１をＨｉｇｈ電位とし、
ビット線ＢＬＴとセル１０１とを導通すると、ビット線
ＢＬＴの電位はセル１０１内の電位と同電位となる。導
通後のビット線ＢＬＴ、ＢＬＮの電位をＶBLT 、ＶBLN
とすると、各ノードの電荷量は、ビット線ＢＬＴについ
てＣｂ×ＶBLT 、ビット線ＢＬＮについてＣｂ×ＶBLN
、セル１０１についてＣｓ×ＶBLT である。
ビット線ＢＬＴとセル１０１とを導通すると、ビット線
ＢＬＴの電位はセル１０１内の電位と同電位となる。導
通後のビット線ＢＬＴ、ＢＬＮの電位をＶBLT 、ＶBLN
とすると、各ノードの電荷量は、ビット線ＢＬＴについ
てＣｂ×ＶBLT 、ビット線ＢＬＮについてＣｂ×ＶBLN
、セル１０１についてＣｓ×ＶBLT である。
【０００６】ビット線ＢＬＴ及びセル１０１の総電荷量
は、導通前後において不変であるため、 Ｃｂ×Ｖref ＋Ｃｓ×Ｖ１＝Ｃｂ×ＶBLT ＋Ｃｓ×ＶBLT である。よって、 ＶBLT ＝（Ｃｂ×Ｖref ＋Ｃｓ×Ｖ１）／（Ｃｂ＋Ｃｓ）…（２） である。
は、導通前後において不変であるため、 Ｃｂ×Ｖref ＋Ｃｓ×Ｖ１＝Ｃｂ×ＶBLT ＋Ｃｓ×ＶBLT である。よって、 ＶBLT ＝（Ｃｂ×Ｖref ＋Ｃｓ×Ｖ１）／（Ｃｂ＋Ｃｓ）…（２） である。
【０００７】また、ビット線ＢＬＮの電荷量も不変であ
るため、 Ｃｂ×Ｖref ＝Ｃｂ×ＶBLN である。よって、 Ｖref ＝ＶBLN …（３） である。
るため、 Ｃｂ×Ｖref ＝Ｃｂ×ＶBLN である。よって、 Ｖref ＝ＶBLN …（３） である。
【０００８】式（２）及び式（３）より、ＶBLT とＶBL
N との差分を求めれば、上記の式（１）が得られる。
N との差分を求めれば、上記の式（１）が得られる。
【０００９】
【発明が解決しようとする課題】従来の技術の問題点
は、ビット線間のカップリング容量の増大に伴い、読出
し動作時のビット線間の電位差が低減する点である。ビ
ット線間の電位差が低減した場合、センスアンプ回路で
電位差を正しく増幅できず、誤った情報を出力する可能
性がある。ビット線間の電位差が低減する理由は、以下
に行う定式化により説明できる。
は、ビット線間のカップリング容量の増大に伴い、読出
し動作時のビット線間の電位差が低減する点である。ビ
ット線間の電位差が低減した場合、センスアンプ回路で
電位差を正しく増幅できず、誤った情報を出力する可能
性がある。ビット線間の電位差が低減する理由は、以下
に行う定式化により説明できる。
【００１０】読出し動作時の最悪条件は、ＤＲＡＭセル
がすべて同じデータを記憶している場合である。ここ
で、ビット線容量に占めるカップリング容量の占める割
合をｘとする。但し、０≦ｘ＜１である。カップリング
容量Ｃｃは、ｘ・Ｃｂとして与えられ、それ以外のビッ
ト線容量は（１−ｘ）・Ｃｂとして与えられる。
がすべて同じデータを記憶している場合である。ここ
で、ビット線容量に占めるカップリング容量の占める割
合をｘとする。但し、０≦ｘ＜１である。カップリング
容量Ｃｃは、ｘ・Ｃｂとして与えられ、それ以外のビッ
ト線容量は（１−ｘ）・Ｃｂとして与えられる。
【００１１】ここで、予め参照電位Ｖref にプリチャー
ジされたビット線対の一方のビット線ＢＬＴに対して、
ワード線ＳＷＬ−１を電位ＶbootにしてＤＲＡＭセル１
０１に記憶された読出しデータを出力する。この時、ビ
ット線ＢＬＴの電位ＶBLT は、下式（４）として与えら
れる。また、参照ビット線ＢＬＮの電位ＶBLN は、カッ
プリングにより下式（５）で与えられた電位まで変化す
る。 ＶBLT ＝｛（１−ｘ２）・Ｃｓ・Ｖref ＋Ｃｓ・Ｖ１｝／｛（１−ｘ２）・Ｃｂ ＋Ｃｓ｝…（４） ＶBLN ＝［｛（１−ｘ２）・Ｃｂ＋（１−ｘ）・Ｃｓ｝・Ｖref ＋ｘ・Ｃｓ・Ｖ １］／｛（１−ｘ２）・Ｃｂ＋Ｃｓ｝…（５） これら式（４）、式（５）は以下のように導かれる。す
なわち、まず図１１において、Ｃｃ＝ｘ・Ｃｂとする。
ただし、０＜ｘ＜１とする。ワード線ＳＷＬ−１がＨｉ
ｇｈ電位となる直前の各ノードは、ビット線ＢＬＴにつ
いて基板との容量（１−ｘ）Ｃｂの電荷量（１−ｘ）Ｃ
ｂ・Ｖref 、ビット線ＢＬＮとの容量ｘ・Ｃｂの電荷量
ｘ・Ｃｂ×（Ｖref −Ｖref ）＝０であり、ビット線Ｂ
ＬＮについて基板との容量（１−ｘ）Ｃｂの電荷量（１
−ｘ）Ｃｂ・Ｖref 、ビット線ＢＬＴとの容量ｘ・Ｃｂ
の電荷量ｘ・Ｃｂ×（Ｖref −Ｖref ）＝０である。ま
た、セル１０１においては電荷量Ｃｓ×Ｖ１である。
ジされたビット線対の一方のビット線ＢＬＴに対して、
ワード線ＳＷＬ−１を電位ＶbootにしてＤＲＡＭセル１
０１に記憶された読出しデータを出力する。この時、ビ
ット線ＢＬＴの電位ＶBLT は、下式（４）として与えら
れる。また、参照ビット線ＢＬＮの電位ＶBLN は、カッ
プリングにより下式（５）で与えられた電位まで変化す
る。 ＶBLT ＝｛（１−ｘ２）・Ｃｓ・Ｖref ＋Ｃｓ・Ｖ１｝／｛（１−ｘ２）・Ｃｂ ＋Ｃｓ｝…（４） ＶBLN ＝［｛（１−ｘ２）・Ｃｂ＋（１−ｘ）・Ｃｓ｝・Ｖref ＋ｘ・Ｃｓ・Ｖ １］／｛（１−ｘ２）・Ｃｂ＋Ｃｓ｝…（５） これら式（４）、式（５）は以下のように導かれる。す
なわち、まず図１１において、Ｃｃ＝ｘ・Ｃｂとする。
ただし、０＜ｘ＜１とする。ワード線ＳＷＬ−１がＨｉ
ｇｈ電位となる直前の各ノードは、ビット線ＢＬＴにつ
いて基板との容量（１−ｘ）Ｃｂの電荷量（１−ｘ）Ｃ
ｂ・Ｖref 、ビット線ＢＬＮとの容量ｘ・Ｃｂの電荷量
ｘ・Ｃｂ×（Ｖref −Ｖref ）＝０であり、ビット線Ｂ
ＬＮについて基板との容量（１−ｘ）Ｃｂの電荷量（１
−ｘ）Ｃｂ・Ｖref 、ビット線ＢＬＴとの容量ｘ・Ｃｂ
の電荷量ｘ・Ｃｂ×（Ｖref −Ｖref ）＝０である。ま
た、セル１０１においては電荷量Ｃｓ×Ｖ１である。
【００１２】ここで、ＳＷＬ−１をＨｉｇｈ電位とし、
ビット線ＢＬＴとセル１０１とを導通すると、ビット線
ＢＬＴの電位はセル１０１内の電位と同電位となる。導
通後のビット線ＢＬＴ、ＢＬＮの電位をＶBLT 、ＶBLN
とすると、各ノードの電荷量は以下のようになる。すな
わち、ビット線ＢＬＴについては、基板との容量（１−
ｘ）Ｃｂの電荷量は（１−ｘ）Ｃｂ・ＶBLT 、ビット線
ＢＬＮとの容量ｘ・Ｃｂの電荷量はｘ・Ｃｂ×（ＶBLT
−ＶBLN ）である。また、ビット線ＢＬＮについては、
基板との容量（１−ｘ）Ｃｂの電荷量は（１−ｘ）Ｃｂ
・ＶBLN 、ビット線ＢＬＴとの容量ｘ・Ｃｂの電荷量は
ｘ・Ｃｂ×（ＶBLN −ＶBLT ）である。また、セル１０
１の電荷量はＣｓ×ＶBLT である。
ビット線ＢＬＴとセル１０１とを導通すると、ビット線
ＢＬＴの電位はセル１０１内の電位と同電位となる。導
通後のビット線ＢＬＴ、ＢＬＮの電位をＶBLT 、ＶBLN
とすると、各ノードの電荷量は以下のようになる。すな
わち、ビット線ＢＬＴについては、基板との容量（１−
ｘ）Ｃｂの電荷量は（１−ｘ）Ｃｂ・ＶBLT 、ビット線
ＢＬＮとの容量ｘ・Ｃｂの電荷量はｘ・Ｃｂ×（ＶBLT
−ＶBLN ）である。また、ビット線ＢＬＮについては、
基板との容量（１−ｘ）Ｃｂの電荷量は（１−ｘ）Ｃｂ
・ＶBLN 、ビット線ＢＬＴとの容量ｘ・Ｃｂの電荷量は
ｘ・Ｃｂ×（ＶBLN −ＶBLT ）である。また、セル１０
１の電荷量はＣｓ×ＶBLT である。
【００１３】ビット線ＢＬＴ及びセル１０１の総電荷量
は、導通前後において不変であるため、 （１−ｘ）Ｃｂ・Ｖref ＋Ｃｓ×Ｖ１ ＝（１−ｘ）Ｃｂ・ＶBLT ＋ｘ・Ｃｂ×（ＶBLT −ＶBLN ）＋Ｃｓ×ＶBLT …（６） である。同様に、ビット線ＢＬＮの電荷量も不変である
ため、 （１−ｘ）Ｃｂ・Ｖref ＝（１−ｘ）Ｃｂ・ＶBLN ＋ｘ・Ｃｂ×（ＶBLN −ＶBLT ） …（７） である。
は、導通前後において不変であるため、 （１−ｘ）Ｃｂ・Ｖref ＋Ｃｓ×Ｖ１ ＝（１−ｘ）Ｃｂ・ＶBLT ＋ｘ・Ｃｂ×（ＶBLT −ＶBLN ）＋Ｃｓ×ＶBLT …（６） である。同様に、ビット線ＢＬＮの電荷量も不変である
ため、 （１−ｘ）Ｃｂ・Ｖref ＝（１−ｘ）Ｃｂ・ＶBLN ＋ｘ・Ｃｂ×（ＶBLN −ＶBLT ） …（７） である。
【００１４】式（６）及び式（７）を連立方程式として
解けば、式（４）及び式（５）が得られる。また、式
（４）及び式（５）より、ＶBLT とＶBLN との差分を求
めることにより、ＢＬＴとＢＬＮとの間の電位差｜ＶBL
T −ＶBLN ｜は、次の式（８）で与えられる。 ｜ＶBLT −ＶBLN ｜＝［Ｃｓ／｛（１＋ｘ）・Ｃｂ＋１／（１−ｘ）・Ｃｓ｝］ ・｜Ｖ１−Ｖref ｜…（８） 式（８）は、ＳＷＬ−２を電位Ｖbootにして、ＤＲＡＭ
セル１０２を選択した場合でも、同様の結果が得られ
る。また、ｘ＝０とした場合、式（１）と同一となる。
分母のＣｂ、Ｃｓの係数である、１＋ｘ、１／（１−
ｘ）は、共にｘに対する増加関数（０≦ｘ＜１）であ
る。従って、式（８）は、ｘに対する減少関数となる。
解けば、式（４）及び式（５）が得られる。また、式
（４）及び式（５）より、ＶBLT とＶBLN との差分を求
めることにより、ＢＬＴとＢＬＮとの間の電位差｜ＶBL
T −ＶBLN ｜は、次の式（８）で与えられる。 ｜ＶBLT −ＶBLN ｜＝［Ｃｓ／｛（１＋ｘ）・Ｃｂ＋１／（１−ｘ）・Ｃｓ｝］ ・｜Ｖ１−Ｖref ｜…（８） 式（８）は、ＳＷＬ−２を電位Ｖbootにして、ＤＲＡＭ
セル１０２を選択した場合でも、同様の結果が得られ
る。また、ｘ＝０とした場合、式（１）と同一となる。
分母のＣｂ、Ｃｓの係数である、１＋ｘ、１／（１−
ｘ）は、共にｘに対する増加関数（０≦ｘ＜１）であ
る。従って、式（８）は、ｘに対する減少関数となる。
【００１５】以上より、ビット線容量に占めるカップリ
ング容量の割合ｘの増大に伴い、ビット線間の電位差が
低減することが確認された。
ング容量の割合ｘの増大に伴い、ビット線間の電位差が
低減することが確認された。
【００１６】ここで、特開平１０−６９７９５号公報
は、ワード線をオンさせる前にセンスアンプのリファレ
ンス側のノードをフローティングに設定するにすぎず、
上述した従来技術の欠点を解決することはできない。ま
た、特開平３−１０８１８７号公報は、読出し時に参照
電位を変動させるものであり、上述した従来技術の欠点
を解決することはできない。
は、ワード線をオンさせる前にセンスアンプのリファレ
ンス側のノードをフローティングに設定するにすぎず、
上述した従来技術の欠点を解決することはできない。ま
た、特開平３−１０８１８７号公報は、読出し時に参照
電位を変動させるものであり、上述した従来技術の欠点
を解決することはできない。
【００１７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はビット線間の
カップリング容量の増大による、読出し動作時にビット
線間の電位差が低減するという問題を回避することので
きる半導体記憶装置を提供することである。
るためになされたものであり、その目的はビット線間の
カップリング容量の増大による、読出し動作時にビット
線間の電位差が低減するという問題を回避することので
きる半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】本発明による半導体記憶
装置は、第１及び第２のビット線に夫々対応して設けら
れデータを記憶する第１及び第２のメモリセルと、前記
第１及び第２のメモリセルのうち選択された選択メモリ
セルに記憶されたデータを参照電位と比較した結果を出
力する半導体記憶装置であって、前記前記第１及び第２
のメモリセルのうち選択されなかった非選択メモリセル
に対応するビット線を前記参照電位に設定する参照電位
設定回路を含むことを特徴とする。
装置は、第１及び第２のビット線に夫々対応して設けら
れデータを記憶する第１及び第２のメモリセルと、前記
第１及び第２のメモリセルのうち選択された選択メモリ
セルに記憶されたデータを参照電位と比較した結果を出
力する半導体記憶装置であって、前記前記第１及び第２
のメモリセルのうち選択されなかった非選択メモリセル
に対応するビット線を前記参照電位に設定する参照電位
設定回路を含むことを特徴とする。
【００１９】また、前記参照電位設定回路は、前記メモ
リセルが選択されてから前記第１及び第２のビット線に
共通に設けられたセンスアンプが活性化されるまでの間
に前記非選択メモリセルに対応するビット線を前記参照
電位に設定することを特徴とする。さらに前記参照電位
設定回路は、前記ビット線と前記参照電圧を供給する参
照電圧線とを導通することによって前記ビット線を前記
参照電位に設定することを特徴とする。そして、前記参
照電位設定回路は、前記第１及び第２のビット線に夫々
対応して設けられ印加される制御電圧に応じて対応する
ビット線を前記参照電位線と電気的に接続する複数のト
ランジスタを含むことを特徴とする。
リセルが選択されてから前記第１及び第２のビット線に
共通に設けられたセンスアンプが活性化されるまでの間
に前記非選択メモリセルに対応するビット線を前記参照
電位に設定することを特徴とする。さらに前記参照電位
設定回路は、前記ビット線と前記参照電圧を供給する参
照電圧線とを導通することによって前記ビット線を前記
参照電位に設定することを特徴とする。そして、前記参
照電位設定回路は、前記第１及び第２のビット線に夫々
対応して設けられ印加される制御電圧に応じて対応する
ビット線を前記参照電位線と電気的に接続する複数のト
ランジスタを含むことを特徴とする。
【００２０】要するに本半導体記憶装置では、センスア
ンプ回路が活性化されるまでの間、ビット線と参照電位
線とを導通するので、カップリング容量増大による読出
し動作時のビット線間の電位差を低減することができる
のである。
ンプ回路が活性化されるまでの間、ビット線と参照電位
線とを導通するので、カップリング容量増大による読出
し動作時のビット線間の電位差を低減することができる
のである。
【００２１】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。
【００２２】図１は本発明による半導体記憶装置の実施
の第１の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路１１０は、ＤＲＡＭ
セル群１０３と、周辺回路１０６とを含んで構成されて
いる。ＤＲＡＭセル群１０３は、ｎ個のＤＲＡＭセル１
００−１、１００−２…と、ＤＲＡＭセルを選択するた
めのｎ本のワード線ＳＷＬ−１〜ＳＷＬ−ｎと、参照電
位が保持されている参照ビット線ＢＬＮ（又はＢＬＴ）
と、選択されたＤＲＡＭセル内のデータに応じて参照電
位より高電位もしくは低電位に動作するビット線ＢＬＴ
（又はＢＬＮ）とを含んで構成されている。なお、ｎ
は、自然数である。
の第１の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路１１０は、ＤＲＡＭ
セル群１０３と、周辺回路１０６とを含んで構成されて
いる。ＤＲＡＭセル群１０３は、ｎ個のＤＲＡＭセル１
００−１、１００−２…と、ＤＲＡＭセルを選択するた
めのｎ本のワード線ＳＷＬ−１〜ＳＷＬ−ｎと、参照電
位が保持されている参照ビット線ＢＬＮ（又はＢＬＴ）
と、選択されたＤＲＡＭセル内のデータに応じて参照電
位より高電位もしくは低電位に動作するビット線ＢＬＴ
（又はＢＬＮ）とを含んで構成されている。なお、ｎ
は、自然数である。
【００２３】ここで、ＤＲＡＭセル１００−１が選択さ
れた場合は、ＢＬＴが動作するビット線となり、ＢＬＮ
が参照ビット線となる。また、ＤＲＡＭセル１００−２
が選択された場合は、ＢＬＮが動作するビット線とな
り、ＢＬＴが参照ビット線となる。
れた場合は、ＢＬＴが動作するビット線となり、ＢＬＮ
が参照ビット線となる。また、ＤＲＡＭセル１００−２
が選択された場合は、ＢＬＮが動作するビット線とな
り、ＢＬＴが参照ビット線となる。
【００２４】図中の周辺回路１０６は、センスアンプ回
路１０４と、プリチャージ回路１０５とを含んで構成さ
れている。センスアンプ回路１０４は、活性化信号ＳＡ
Ｐ及びＳＡＮによって制御される。プリチャージ回路１
０５は、活性化信号ＰＤＬ、ＰＤＬ１及びＰＤＬ２によ
って制御される。
路１０４と、プリチャージ回路１０５とを含んで構成さ
れている。センスアンプ回路１０４は、活性化信号ＳＡ
Ｐ及びＳＡＮによって制御される。プリチャージ回路１
０５は、活性化信号ＰＤＬ、ＰＤＬ１及びＰＤＬ２によ
って制御される。
【００２５】かかる構成において、ワード線ＳＷＬ−１
を電位ＶbootとしてＤＲＡＭセル１００−１を選択し、
ビット線対の一方のビット線ＢＬＴに対して読出しデー
タを出力する場合には、ワード線ＳＷＬ−１が電位Ｖbo
otとなってから、センスアンプ回路が活性化されるまで
の間、プリチャージ回路１０５の制御信号ＰＤＬ１を電
位Ｖint として、ビット線ＢＬＮと参照電位Ｖref の参
照電位線１０とを導通する。同様に、ワード線ＳＷＬ−
２を電位ＶbootとしてＤＲＡＭセル１００−２を選択す
る場合には、ワード線ＳＷＬ−２が電位Ｖbootとなって
から、センスアンプ回路が活性化されるまでの間、プリ
チャージ回路１０５の制御信号ＰＤＬ２を電位Ｖint と
して、ビット線ＢＬＴと参照電位Ｖref の参照電位線１
０とを導通する。
を電位ＶbootとしてＤＲＡＭセル１００−１を選択し、
ビット線対の一方のビット線ＢＬＴに対して読出しデー
タを出力する場合には、ワード線ＳＷＬ−１が電位Ｖbo
otとなってから、センスアンプ回路が活性化されるまで
の間、プリチャージ回路１０５の制御信号ＰＤＬ１を電
位Ｖint として、ビット線ＢＬＮと参照電位Ｖref の参
照電位線１０とを導通する。同様に、ワード線ＳＷＬ−
２を電位ＶbootとしてＤＲＡＭセル１００−２を選択す
る場合には、ワード線ＳＷＬ−２が電位Ｖbootとなって
から、センスアンプ回路が活性化されるまでの間、プリ
チャージ回路１０５の制御信号ＰＤＬ２を電位Ｖint と
して、ビット線ＢＬＴと参照電位Ｖref の参照電位線１
０とを導通する。
【００２６】式（５）にＶBLN ＝Ｖref を代入すると、
ｘ＝０が得られる。これは、参照ビット線と参照電位Ｖ
ref の参照電位線１０とを導通すると、等価的にビット
線間のカップリング容量を０ｆＦにできることを示して
いる。従って、読出し動作時のビット線間の電位差は、
理想状態の電位差まで大きくすることができる。
ｘ＝０が得られる。これは、参照ビット線と参照電位Ｖ
ref の参照電位線１０とを導通すると、等価的にビット
線間のカップリング容量を０ｆＦにできることを示して
いる。従って、読出し動作時のビット線間の電位差は、
理想状態の電位差まで大きくすることができる。
【００２７】図２を参照して図１の回路の動作について
説明する。図２に示されているように、ＤＲＡＭ回路の
１サイクルの中で、時刻ｔ１から時刻ｔ２までのプリチ
ャージサイクルの間に、活性化信号ＰＤＬを電位Ｖint
として、全てのビット線を参照電位Ｖref にプリチャー
ジする。時刻ｔ２の後の時刻ｔ３に、あるワード線信号
ＳＷＬ−１を電位Ｖbootとする。これにより、ＤＲＡＭ
セル１００−１が選択され、ビット線ＢＬＴに対してＤ
ＲＡＭセル１００−１内のデータが出力される。
説明する。図２に示されているように、ＤＲＡＭ回路の
１サイクルの中で、時刻ｔ１から時刻ｔ２までのプリチ
ャージサイクルの間に、活性化信号ＰＤＬを電位Ｖint
として、全てのビット線を参照電位Ｖref にプリチャー
ジする。時刻ｔ２の後の時刻ｔ３に、あるワード線信号
ＳＷＬ−１を電位Ｖbootとする。これにより、ＤＲＡＭ
セル１００−１が選択され、ビット線ＢＬＴに対してＤ
ＲＡＭセル１００−１内のデータが出力される。
【００２８】ビット線ＢＬＴの電位が安定する時刻ｔ４
に、センスアンプ回路１０４を活性化して、ビット線対
の電位差を増幅し、ＤＲＡＭセル１００−１に増幅した
データをリストアする。ＤＲＡＭセル１００−１にリス
トアが完了した後、時刻ｔ５にワード線信号ＳＷＬ−１
を電位ＧＮＤとし、時刻ｔ６にセンスアンプ回路１０４
を非活性化する。
に、センスアンプ回路１０４を活性化して、ビット線対
の電位差を増幅し、ＤＲＡＭセル１００−１に増幅した
データをリストアする。ＤＲＡＭセル１００−１にリス
トアが完了した後、時刻ｔ５にワード線信号ＳＷＬ−１
を電位ＧＮＤとし、時刻ｔ６にセンスアンプ回路１０４
を非活性化する。
【００２９】ここで、動作するビット線ＢＬＴと対をな
す参照ビット線ＢＬＮが、ビット線間のカップリング容
量によって参照電位Ｖref から変動することを防ぐため
に、時刻ｔ３から時刻ｔ４までの間に少なくとも１回、
活性化信号ＰＤＬ１を電位Ｖint とする。活性化信号Ｐ
ＤＬ１は、時刻ｔ１から時刻ｔ３までの間、電位Ｖint
としても良い。
す参照ビット線ＢＬＮが、ビット線間のカップリング容
量によって参照電位Ｖref から変動することを防ぐため
に、時刻ｔ３から時刻ｔ４までの間に少なくとも１回、
活性化信号ＰＤＬ１を電位Ｖint とする。活性化信号Ｐ
ＤＬ１は、時刻ｔ１から時刻ｔ３までの間、電位Ｖint
としても良い。
【００３０】一方、ワード線ＳＷＬ−２を電位Ｖbootと
した場合（時刻ｔ１´〜ｔ６´）は、ワード線ＳＷＬ−
１が電位Ｖbootとなった場合と異なり、動作するビット
線と参照ビット線とが入れ替わるため、時刻ｔ３´から
時刻ｔ４´までの間に少なくとも１回、活性化信号ＰＤ
Ｌ２を電位Ｖint とする。活性化信号ＰＤＬ２は、時刻
ｔ１´から時刻ｔ３´までの間、電位Ｖint としても良
い。
した場合（時刻ｔ１´〜ｔ６´）は、ワード線ＳＷＬ−
１が電位Ｖbootとなった場合と異なり、動作するビット
線と参照ビット線とが入れ替わるため、時刻ｔ３´から
時刻ｔ４´までの間に少なくとも１回、活性化信号ＰＤ
Ｌ２を電位Ｖint とする。活性化信号ＰＤＬ２は、時刻
ｔ１´から時刻ｔ３´までの間、電位Ｖint としても良
い。
【００３１】プリチャージ回路１０６の入力信号である
活性化信号ＰＤＬは、ビット線対の導通、ビット線ＢＬ
Ｔと参照電位Ｖref の参照電位線１０との導通、ビット
線ＢＬＮと参照電位Ｖref の参照電位線１０との導通を
制御する。また、入力信号ＰＤＬ１は、参照ビット線Ｂ
ＬＮと参照電位Ｖref の参照電位線１０との導通を制御
し、信号ＰＤＬ２は、ビット線ＢＬＴと参照電位Ｖref
の参照電位線１０との導通を制御する。
活性化信号ＰＤＬは、ビット線対の導通、ビット線ＢＬ
Ｔと参照電位Ｖref の参照電位線１０との導通、ビット
線ＢＬＮと参照電位Ｖref の参照電位線１０との導通を
制御する。また、入力信号ＰＤＬ１は、参照ビット線Ｂ
ＬＮと参照電位Ｖref の参照電位線１０との導通を制御
し、信号ＰＤＬ２は、ビット線ＢＬＴと参照電位Ｖref
の参照電位線１０との導通を制御する。
【００３２】なお、センスアンプ回路１０４には、図１
に示されている回路構成に限らず、１個又は複数個のセ
ンスアンプ回路活性化信号を用いて、入力となる２本の
ビット線の間の電位差を増幅し、かつ、この増幅された
電位を２本のビット線に出力する他のセンスアンプ回路
を用いることができる。
に示されている回路構成に限らず、１個又は複数個のセ
ンスアンプ回路活性化信号を用いて、入力となる２本の
ビット線の間の電位差を増幅し、かつ、この増幅された
電位を２本のビット線に出力する他のセンスアンプ回路
を用いることができる。
【００３３】また、プリチャージ回路１０５には、図１
に示されている回路構成に限らず、複数個の制御信号を
用い、ビット線ＢＬＴとビット線ＢＬＮとの導通、ビッ
ト線ＢＬＴと参照電位Ｖref の参照電位線１０との導
通、そして、ビット線ＢＬＮと参照電位Ｖref の参照電
位線１０との導通を個別に制御する他のプリチャージ回
路を用いることができる。例えば、図１に示されている
プリチャージ回路１０５を構成する各トランジスタの極
性を変えて、ＰＭＯＳトランジスタを用いて構成したプ
リチャージ回路を用いることができるのである。
に示されている回路構成に限らず、複数個の制御信号を
用い、ビット線ＢＬＴとビット線ＢＬＮとの導通、ビッ
ト線ＢＬＴと参照電位Ｖref の参照電位線１０との導
通、そして、ビット線ＢＬＮと参照電位Ｖref の参照電
位線１０との導通を個別に制御する他のプリチャージ回
路を用いることができる。例えば、図１に示されている
プリチャージ回路１０５を構成する各トランジスタの極
性を変えて、ＰＭＯＳトランジスタを用いて構成したプ
リチャージ回路を用いることができるのである。
【００３４】図３は本発明による半導体記憶装置の実施
の第２の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路２１０は、ＤＲＡＭ
セル群１０３と、周辺回路２０６とを含んで構成されて
いる。周辺回路２０６は、センスアンプ回路１０４と、
プリチャージ回路２０５とを含んで構成されている。
の第２の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路２１０は、ＤＲＡＭ
セル群１０３と、周辺回路２０６とを含んで構成されて
いる。周辺回路２０６は、センスアンプ回路１０４と、
プリチャージ回路２０５とを含んで構成されている。
【００３５】この図３のＤＲＡＭ回路２１０では、図１
のＤＲＡＭ回路１１０中の周辺回路１０６のビット線対
の導通専用のトランジスタが省略されている。従って、
ＤＲＡＭ回路２１０の入力信号は、図１に示されている
入力信号をＤＲＡＭ回路１１０の場合と同様に与える。
のＤＲＡＭ回路１１０中の周辺回路１０６のビット線対
の導通専用のトランジスタが省略されている。従って、
ＤＲＡＭ回路２１０の入力信号は、図１に示されている
入力信号をＤＲＡＭ回路１１０の場合と同様に与える。
【００３６】なお、本例のプリチャージ回路２０５に
は、図３に示されている回路構成に限らず、トランジス
タの極性を変えて、ＰＭＯＳトランジスタを用いて構成
した他のプリチャージ回路を用いることができる。
は、図３に示されている回路構成に限らず、トランジス
タの極性を変えて、ＰＭＯＳトランジスタを用いて構成
した他のプリチャージ回路を用いることができる。
【００３７】図４は本発明による半導体記憶装置の実施
の第３の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路３１０は、ＤＲＡＭ
セル群１０３と、周辺回路３０６とを含んで構成されて
いる。周辺回路３０６は、センスアンプ回路１０４と、
プリチャージ回路３０５とを含んで構成されている。プ
リチャージ回路３０５は、活性化信号ＰＤＬ、ＰＤＬ１
´及びＰＤＬ２´によって制御される。
の第３の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路３１０は、ＤＲＡＭ
セル群１０３と、周辺回路３０６とを含んで構成されて
いる。周辺回路３０６は、センスアンプ回路１０４と、
プリチャージ回路３０５とを含んで構成されている。プ
リチャージ回路３０５は、活性化信号ＰＤＬ、ＰＤＬ１
´及びＰＤＬ２´によって制御される。
【００３８】この図４のＤＲＡＭ回路３１０は、図１の
ＤＲＡＭ回路１１０と比較してトランジスタを２個削減
した構成である。プリチャージ回路３０６の信号ＰＤＬ
は、ビット線対の導通のみを制御する。入力される活性
化信号ＰＤＬ１´は、信号ＰＤＬ−１と同時に参照ビッ
ト線ＢＬＮと参照電位Ｖref の参照電位線１０との導通
を制御するだけでなく、信号ＰＤＬと同時に参照ビット
線ＢＬＮと参照電位Ｖref の参照電位線１０との導通を
も制御する。
ＤＲＡＭ回路１１０と比較してトランジスタを２個削減
した構成である。プリチャージ回路３０６の信号ＰＤＬ
は、ビット線対の導通のみを制御する。入力される活性
化信号ＰＤＬ１´は、信号ＰＤＬ−１と同時に参照ビッ
ト線ＢＬＮと参照電位Ｖref の参照電位線１０との導通
を制御するだけでなく、信号ＰＤＬと同時に参照ビット
線ＢＬＮと参照電位Ｖref の参照電位線１０との導通を
も制御する。
【００３９】従って、図５に示されているように、信号
ＰＤＬ１´は、図２中の信号ＰＤＬ１と信号ＰＤＬとの
論理和である。同様に、信号ＰＤＬ２´は、図２中の信
号ＰＤＬ２と信号ＰＤＬとの論理和であり、ビット線Ｂ
ＬＴと参照電位Ｖref の参照電位線１０との導通を制御
する。なお、図５は図４の各部の動作を示すタイムチャ
ートであり、信号ＰＤＬ１´及び信号ＰＤＬ２´を除
き、図２と同様の波形になる。
ＰＤＬ１´は、図２中の信号ＰＤＬ１と信号ＰＤＬとの
論理和である。同様に、信号ＰＤＬ２´は、図２中の信
号ＰＤＬ２と信号ＰＤＬとの論理和であり、ビット線Ｂ
ＬＴと参照電位Ｖref の参照電位線１０との導通を制御
する。なお、図５は図４の各部の動作を示すタイムチャ
ートであり、信号ＰＤＬ１´及び信号ＰＤＬ２´を除
き、図２と同様の波形になる。
【００４０】本例のプリチャージ回路３０５には、図４
に示されている回路構成に限らず、複数個の制御信号を
用い、ビット線ＢＬＴとビット線ＢＬＮとの導通、ビッ
ト線ＢＬＴと参照電位Ｖref の参照電位線１０との導
通、そして、ビット線ＢＬＮと参照電位Ｖref 参照電位
線１０との導通を個別に制御する他のプリチャージ回路
を用いることができる。例えば、図４に示されているプ
リチャージ回路３０４を構成するトランジスタの極性を
変えて、Ｐ型ＭＯＳトランジスタを用いて構成したプリ
チャージ回路を用いることができる。
に示されている回路構成に限らず、複数個の制御信号を
用い、ビット線ＢＬＴとビット線ＢＬＮとの導通、ビッ
ト線ＢＬＴと参照電位Ｖref の参照電位線１０との導
通、そして、ビット線ＢＬＮと参照電位Ｖref 参照電位
線１０との導通を個別に制御する他のプリチャージ回路
を用いることができる。例えば、図４に示されているプ
リチャージ回路３０４を構成するトランジスタの極性を
変えて、Ｐ型ＭＯＳトランジスタを用いて構成したプリ
チャージ回路を用いることができる。
【００４１】図６は本発明による半導体記憶装置の実施
の第４の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路４１０は、ＤＲＡＭ
セル群１０３と、周辺回路４０６とを含んで構成されて
いる。周辺回路４０６は、センスアンプ回路１０４と、
プリチャージ回路４０５とを含んで構成されている。
の第４の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路４１０は、ＤＲＡＭ
セル群１０３と、周辺回路４０６とを含んで構成されて
いる。周辺回路４０６は、センスアンプ回路１０４と、
プリチャージ回路４０５とを含んで構成されている。
【００４２】この図６のＤＲＡＭ回路４１０において
は、図４の回路３１０中の回路３０６のビット線対の導
通専用トランジスタが省略された構成になっている。従
って、プリチャージ回路３０６の入力信号ＰＤＬは、図
６の回路４１０には与えず、それ以外の信号は回路３１
０と同様に与える。
は、図４の回路３１０中の回路３０６のビット線対の導
通専用トランジスタが省略された構成になっている。従
って、プリチャージ回路３０６の入力信号ＰＤＬは、図
６の回路４１０には与えず、それ以外の信号は回路３１
０と同様に与える。
【００４３】なお、本例のプリチャージ回路４０５は、
図６に示されている回路構成に限らず、同図に示されて
いるプリチャージ回路４０５を構成するトランジスタの
極性を変えて、ＰＭＯＳトランジスタを用いて構成した
プリチャージ回路を用いることができる。
図６に示されている回路構成に限らず、同図に示されて
いるプリチャージ回路４０５を構成するトランジスタの
極性を変えて、ＰＭＯＳトランジスタを用いて構成した
プリチャージ回路を用いることができる。
【００４４】図７は本発明による半導体記憶装置の実施
の第５の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路５１０は、ＤＲＡＭ
セル群５０３と、周辺回路５０６とを含んで構成されて
いる。周辺回路５０６は上述した各周辺回路１０６、２
０６、３０６及び４０６のいずれかであるものとする。
ＤＲＡＭセル群５０３は、図１中のＤＲＡＭ回路１１０
のビット線を階層１及び階層２の２つに階層化した構成
になっている。
の第５の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路５１０は、ＤＲＡＭ
セル群５０３と、周辺回路５０６とを含んで構成されて
いる。周辺回路５０６は上述した各周辺回路１０６、２
０６、３０６及び４０６のいずれかであるものとする。
ＤＲＡＭセル群５０３は、図１中のＤＲＡＭ回路１１０
のビット線を階層１及び階層２の２つに階層化した構成
になっている。
【００４５】ＤＲＡＭセル群５０３は、ｎ１個の階層２
のビット線ＢＬＴ−２（ｉ）、ＢＬＮ−２（ｉ）を含ん
で構成されている。ただし、１≦ｉ≦ｎ１である。階層
２のビット線対１個には、ｎ２（ｉ）個のＤＲＡＭセル
が接続される。各セルに対応してワード線ＳＷＬ−１
１、ＳＷＬ−１２、…が設けられている。なお、ｎ＝ｎ
２（１）＋ｎ２（２）＋…＋ｎ２（ｉ）＋…＋ｎ２（ｎ
１）であり、ｎ１、ｎ２（ｉ）、ｉは、自然数である。
のビット線ＢＬＴ−２（ｉ）、ＢＬＮ−２（ｉ）を含ん
で構成されている。ただし、１≦ｉ≦ｎ１である。階層
２のビット線対１個には、ｎ２（ｉ）個のＤＲＡＭセル
が接続される。各セルに対応してワード線ＳＷＬ−１
１、ＳＷＬ−１２、…が設けられている。なお、ｎ＝ｎ
２（１）＋ｎ２（２）＋…＋ｎ２（ｉ）＋…＋ｎ２（ｎ
１）であり、ｎ１、ｎ２（ｉ）、ｉは、自然数である。
【００４６】階層２のビット線ＢＬＴ−２（ｉ）、ＢＬ
Ｎ−２（ｉ）には、活性化された場合に階層１のビット
線対ＢＬＴ−１、ＢＬＮ−１と階層２のビット線対とを
導通させる階層ビット線選択回路５０７が、夫々接続さ
れている。また、階層２のビット線ＢＬＴ−２（ｉ）、
ＢＬＮ−２（ｉ）には、プリチャージ回路５０８が夫々
接続されている。
Ｎ−２（ｉ）には、活性化された場合に階層１のビット
線対ＢＬＴ−１、ＢＬＮ−１と階層２のビット線対とを
導通させる階層ビット線選択回路５０７が、夫々接続さ
れている。また、階層２のビット線ＢＬＴ−２（ｉ）、
ＢＬＮ−２（ｉ）には、プリチャージ回路５０８が夫々
接続されている。
【００４７】プリチャージ回路５０８には、図１１に示
されている従来のプリチャージ回路８０５を用いること
ができる。また、これに限らず、１個の制御信号を用い
て、ビット線ＢＬＴ２（ｉ）とビット線ＢＬＮ２（ｉ）
との導通、ビット線ＢＬＴ２（ｉ）と参照電位Ｖref の
参照電位線１０−ｉとの導通、そして、ビット線ＢＬＮ
２（ｉ）と参照電位Ｖref の参照電位線１０−ｉとの導
通のいずれか、もしくは、ビット線ＢＬＴ２（ｉ）と参
照電位Ｖref の参照電位線１０−ｉとの導通とビット線
ＢＬＮ２（ｉ）と参照電位Ｖref の参照電位線１０−ｉ
との導通を制御する他の回路を用いることができる。
されている従来のプリチャージ回路８０５を用いること
ができる。また、これに限らず、１個の制御信号を用い
て、ビット線ＢＬＴ２（ｉ）とビット線ＢＬＮ２（ｉ）
との導通、ビット線ＢＬＴ２（ｉ）と参照電位Ｖref の
参照電位線１０−ｉとの導通、そして、ビット線ＢＬＮ
２（ｉ）と参照電位Ｖref の参照電位線１０−ｉとの導
通のいずれか、もしくは、ビット線ＢＬＴ２（ｉ）と参
照電位Ｖref の参照電位線１０−ｉとの導通とビット線
ＢＬＮ２（ｉ）と参照電位Ｖref の参照電位線１０−ｉ
との導通を制御する他の回路を用いることができる。
【００４８】かかる構成において、ＤＲＡＭセル１００
−１、１００−２やセンスアンプ回路１０４が活性化し
ている間、階層ビット線選択回路５０７を活性化するこ
とにより、階層２のビット線ＢＬＴ２（ｉ）、ＢＬＮ２
（ｉ）と階層１のビット線ＢＬＴ１、ＢＬＴ２との導通
が行われ、それらが１個のビット線対とみなすことがで
きる。従って、周辺回路５０６を複数個に分割し、分割
されたブロックが必ずいずれかの階層に配置されていれ
ば良い。
−１、１００−２やセンスアンプ回路１０４が活性化し
ている間、階層ビット線選択回路５０７を活性化するこ
とにより、階層２のビット線ＢＬＴ２（ｉ）、ＢＬＮ２
（ｉ）と階層１のビット線ＢＬＴ１、ＢＬＴ２との導通
が行われ、それらが１個のビット線対とみなすことがで
きる。従って、周辺回路５０６を複数個に分割し、分割
されたブロックが必ずいずれかの階層に配置されていれ
ば良い。
【００４９】なお、ＤＲＡＭ回路５１０において、ＤＲ
ＡＭセル群５０３は、図１中のＤＲＡＭ回路１１０のビ
ット線を２層に階層化した形態に限られず、それ以上に
階層化しても良い。
ＡＭセル群５０３は、図１中のＤＲＡＭ回路１１０のビ
ット線を２層に階層化した形態に限られず、それ以上に
階層化しても良い。
【００５０】以上説明した各半導体記憶装置において、
周辺回路１０６、２０６、３０６、４０６及び５０６
は、１個所にまとめて配置するとは限らない。これらの
周辺回路１０６、２０６、３０６、４０６及び５０６の
いずれかを複数個に分割し、分割されたブロックの間に
長配線の信号線や、メモリセルアレイが活性化している
間に導通する、１個もしくは複数個のトランジスタを配
置しても良い。
周辺回路１０６、２０６、３０６、４０６及び５０６
は、１個所にまとめて配置するとは限らない。これらの
周辺回路１０６、２０６、３０６、４０６及び５０６の
いずれかを複数個に分割し、分割されたブロックの間に
長配線の信号線や、メモリセルアレイが活性化している
間に導通する、１個もしくは複数個のトランジスタを配
置しても良い。
【００５１】図８は図７の各部の動作を示すタイムチャ
ートである。同図を参照すると、ワード線ＳＷＬ−１１
又はワード線ＳＷＬ−１２を電位Ｖbootにする場合に
は、ワード線ＳＷＬ−２１も電位Ｖbootになる。つま
り、ワード線ＳＷＬ−２１は、ワード線ＳＷＬ−１１と
ワード線ＳＷＬ−１２との論理和をとった信号となる。
ワード線ＳＷＬ−２（ｎ１）はグランドレベルのままで
ある。なお、図８において、その他の各信号の波形は、
図２と同様の波形になる。
ートである。同図を参照すると、ワード線ＳＷＬ−１１
又はワード線ＳＷＬ−１２を電位Ｖbootにする場合に
は、ワード線ＳＷＬ−２１も電位Ｖbootになる。つま
り、ワード線ＳＷＬ−２１は、ワード線ＳＷＬ−１１と
ワード線ＳＷＬ−１２との論理和をとった信号となる。
ワード線ＳＷＬ−２（ｎ１）はグランドレベルのままで
ある。なお、図８において、その他の各信号の波形は、
図２と同様の波形になる。
【００５２】図９は本発明による半導体記憶装置の実施
の第６の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路６１０は、ＤＲＡＭ
セルアレイ６０３と、周辺回路群６０６とを含んで構成
されている。
の第６の形態であるＤＲＡＭ回路の構成を示す回路図で
ある。同図において、ＤＲＡＭ回路６１０は、ＤＲＡＭ
セルアレイ６０３と、周辺回路群６０６とを含んで構成
されている。
【００５３】ＤＲＡＭセルアレイ６０３は、上述したＤ
ＲＡＭセル群１０３、５０３のいずれかをｍ個配置した
構成であり、ｎ×ｍ個のＤＲＡＭセルを有している。周
辺回路群６０６は、上述した周辺回路１０６、２０６、
３０６及び４０６のいずれかをｍ個配置した構成であ
る。なお、ｍは自然数である。
ＲＡＭセル群１０３、５０３のいずれかをｍ個配置した
構成であり、ｎ×ｍ個のＤＲＡＭセルを有している。周
辺回路群６０６は、上述した周辺回路１０６、２０６、
３０６及び４０６のいずれかをｍ個配置した構成であ
る。なお、ｍは自然数である。
【００５４】ＤＲＡＭセルアレイ６０３と周辺回路群６
０６とは、２ｍ本のビット線で接続される。本ＤＲＡＭ
回路６１０においては、同じ周辺回路に入出力が行われ
るビット線対ＢＬＴ、ＢＬＮは、ＤＲＡＭセルアレイ６
０３において、必ずしも隣接して配置されるとは限らな
い。ある１個の周辺回路のビット線ＢＬＴとＢＬＮとの
間に、異なる１個もしくは複数個の周辺回路のビット線
を配置しても良い。
０６とは、２ｍ本のビット線で接続される。本ＤＲＡＭ
回路６１０においては、同じ周辺回路に入出力が行われ
るビット線対ＢＬＴ、ＢＬＮは、ＤＲＡＭセルアレイ６
０３において、必ずしも隣接して配置されるとは限らな
い。ある１個の周辺回路のビット線ＢＬＴとＢＬＮとの
間に、異なる１個もしくは複数個の周辺回路のビット線
を配置しても良い。
【００５５】周辺回路群６０６は、まとめて１個所に配
置されるとは限らない。周辺回路群６０６を２個に分割
し、この分割されたブロックを、ＤＲＡＭセルアレイ６
０３を挟んで夫々反対側に配置しても良い。
置されるとは限らない。周辺回路群６０６を２個に分割
し、この分割されたブロックを、ＤＲＡＭセルアレイ６
０３を挟んで夫々反対側に配置しても良い。
【００５６】図９中のＤＲＡＭ回路６１０は、上述した
ＤＲＡＭ回路１１０、２１０、３１０、４１０、５１０
のいずれかを複数個並べて配置した構成である。従っ
て、回路１１０、２１０、３１０、４１０、５１０のい
ずれかへの入力信号を、回路６１０に与えることにな
る。
ＤＲＡＭ回路１１０、２１０、３１０、４１０、５１０
のいずれかを複数個並べて配置した構成である。従っ
て、回路１１０、２１０、３１０、４１０、５１０のい
ずれかへの入力信号を、回路６１０に与えることにな
る。
【００５７】図１０は本発明による半導体記憶装置の実
施の第７の形態であるＤＲＡＭ回路の構成を示す回路図
である。同図において、ＤＲＡＭ回路７１０は、ＤＲＡ
Ｍセルアレイ６０３と、周辺回路６０６と、サブワード
線ドライバ回路７０１及び７０２と、活性化信号ドライ
バ回路７０３及び７０４とを含んで構成されている。活
性化信号ドライバ回路７０３は、活性化信号ＰＤＬ１
（もしくはＰＤＬ１´）を活性化する。また、活性化信
号ドライバ回路７０４は、活性化信号ＰＤＬ２（もしく
はＰＤＬ２´）を活性化する。
施の第７の形態であるＤＲＡＭ回路の構成を示す回路図
である。同図において、ＤＲＡＭ回路７１０は、ＤＲＡ
Ｍセルアレイ６０３と、周辺回路６０６と、サブワード
線ドライバ回路７０１及び７０２と、活性化信号ドライ
バ回路７０３及び７０４とを含んで構成されている。活
性化信号ドライバ回路７０３は、活性化信号ＰＤＬ１
（もしくはＰＤＬ１´）を活性化する。また、活性化信
号ドライバ回路７０４は、活性化信号ＰＤＬ２（もしく
はＰＤＬ２´）を活性化する。
【００５８】ＤＲＡＭセルアレイ６０３においては、ビ
ット線ＢＬＴに接続されているＤＲＡＭセルを選択する
サブワード線全てをドライバ回路７０１に接続する。こ
のとき、活性化信号ドライバ回路７０３は、ＤＲＡＭセ
ルアレイ６０３を挟んでドライバ回路７０１と同じ側に
配置する。
ット線ＢＬＴに接続されているＤＲＡＭセルを選択する
サブワード線全てをドライバ回路７０１に接続する。こ
のとき、活性化信号ドライバ回路７０３は、ＤＲＡＭセ
ルアレイ６０３を挟んでドライバ回路７０１と同じ側に
配置する。
【００５９】また、ビット線ＢＬＮに接続されているＤ
ＲＡＭセルを選択するサブワード線全てをドライバ回路
７０２に接続する。このとき、活性化信号ドライバ回路
７０４は、ＤＲＡＭセルアレイ６０３を挟んでドライバ
回路７０２と同じ側に配置する。
ＲＡＭセルを選択するサブワード線全てをドライバ回路
７０２に接続する。このとき、活性化信号ドライバ回路
７０４は、ＤＲＡＭセルアレイ６０３を挟んでドライバ
回路７０２と同じ側に配置する。
【００６０】このように、ドライバ回路７０１とドライ
バ回路７０３とが、そして、ドライバ回路７０２とドラ
イバ回路７０４とが同じ側に配置されたことにより、ド
ライバ回路７０１とドライバ回路７０３とを接続する信
号線や、ドライバ回路７０２とドライバ回路７０４とを
接続する信号線を短くすることができる。これにより、
レイアウト設計を行う時の物理的な制約を受けないだけ
でなく、クロック信号間のスキューも小さくなるのであ
る。
バ回路７０３とが、そして、ドライバ回路７０２とドラ
イバ回路７０４とが同じ側に配置されたことにより、ド
ライバ回路７０１とドライバ回路７０３とを接続する信
号線や、ドライバ回路７０２とドライバ回路７０４とを
接続する信号線を短くすることができる。これにより、
レイアウト設計を行う時の物理的な制約を受けないだけ
でなく、クロック信号間のスキューも小さくなるのであ
る。
【００６１】ここで、ＤＲＡＭ回路を図１〜図９のいず
れかの構成にした場合の効果について述べる。例えば、
０．２５μｍ世代のＤＲＡＭで見積もった場合、ビット
線容量に占めるカップリング容量の割合ｘ＝０．２であ
る。また、Ｃｓ／Ｃｂ＝１／８である。この時、ビット
線間の電位差は式（８）より下式（９）で与えられる。 ｜ＶBLT −ＶBLN ｜＝０．０９２２・｜Ｖ１−Ｖref ｜…（９） これに対して、図１〜図９のいずれかのＤＲＡＭ回路で
は、等価的にｘを０とできるため、式（１）より下式
（１０）が与えられる。 ｜ＶBLT −ＶBLN ｜＝０．１１１１・｜Ｖ１−Ｖref ｜…（１０） その結果、上述したＤＲＡＭ回路１１０、２１０、３１
０、４１０、５１０及び６１０は、従来のＤＲＡＭ回路
と比較して、ビット線間の電位差を約１．２倍まで大き
くすることができる。従って、１本のビット線に接続す
るＤＲＡＭセル数をより増やすことができ、集積度をよ
り高くすることができる。
れかの構成にした場合の効果について述べる。例えば、
０．２５μｍ世代のＤＲＡＭで見積もった場合、ビット
線容量に占めるカップリング容量の割合ｘ＝０．２であ
る。また、Ｃｓ／Ｃｂ＝１／８である。この時、ビット
線間の電位差は式（８）より下式（９）で与えられる。 ｜ＶBLT −ＶBLN ｜＝０．０９２２・｜Ｖ１−Ｖref ｜…（９） これに対して、図１〜図９のいずれかのＤＲＡＭ回路で
は、等価的にｘを０とできるため、式（１）より下式
（１０）が与えられる。 ｜ＶBLT −ＶBLN ｜＝０．１１１１・｜Ｖ１−Ｖref ｜…（１０） その結果、上述したＤＲＡＭ回路１１０、２１０、３１
０、４１０、５１０及び６１０は、従来のＤＲＡＭ回路
と比較して、ビット線間の電位差を約１．２倍まで大き
くすることができる。従って、１本のビット線に接続す
るＤＲＡＭセル数をより増やすことができ、集積度をよ
り高くすることができる。
【００６２】また、図１０のようにＤＲＡＭ回路を構成
すれば、ドライバ回路７０１とドライバ回路７０３と
が、そして、ドライバ回路７０２とドライバ回路７０４
とが同じ側に配置されることにより、ドライバ回路７０
１とドライバ回路７０３とを接続する信号線や、ドライ
バ回路７０２とドライバ回路７０４とを接続する信号線
を短くすることができる。
すれば、ドライバ回路７０１とドライバ回路７０３と
が、そして、ドライバ回路７０２とドライバ回路７０４
とが同じ側に配置されることにより、ドライバ回路７０
１とドライバ回路７０３とを接続する信号線や、ドライ
バ回路７０２とドライバ回路７０４とを接続する信号線
を短くすることができる。
【００６３】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００６４】（１）前記メモリセルは、ＤＲＡＭ型メモ
リセルであることを特徴とする請求項１記載の半導体記
憶装置。
リセルであることを特徴とする請求項１記載の半導体記
憶装置。
【００６５】
【発明の効果】以上説明したように本発明は、センスア
ンプ回路が活性化されるまでの間、ビット線と参照電位
線とを導通することにより、カップリング容量増大によ
る読出し動作時のビット線間の電位差の低減を回避する
ことができるという効果がある。
ンプ回路が活性化されるまでの間、ビット線と参照電位
線とを導通することにより、カップリング容量増大によ
る読出し動作時のビット線間の電位差の低減を回避する
ことができるという効果がある。
【図１】本発明の第１の実施の形態の半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図２】図１の各部の動作を示すタイムチャートであ
る。
る。
【図３】本発明の第２の実施の形態の半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図４】本発明の第３の実施の形態の半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図５】図４の各部の動作を示すタイムチャートであ
る。
る。
【図６】本発明の第４の実施の形態の半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図７】本発明の第５の実施の形態の半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図８】図７の各部の動作を示すタイムチャートであ
る。
る。
【図９】本発明の第６の実施の形態の半導体記憶装置の
構成を示す図である。
構成を示す図である。
【図１０】本発明の第７の実施の形態の半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図１１】従来の半導体記憶装置の構成を示す図であ
る。
る。
１０１，１０２ ＤＲＡＭセル １０３ ＤＲＡＭセル群 ５０３ 階層構成ＤＲＡＭセル群 ６０３ ＤＲＡＭセルアレイ １０４ センスアンプ回路 ５０７ 階層ビット線選択回路 １０５，２０５，３０５，４０５ プリチャージ回路 １０６，２０６，３０６，４０６，５０６ 周辺回路 ６０６ 周辺回路群 ７０１，７０２ サブワード線ドライバ回路 ７０３ ＰＤＬ１ドライバ回路 ７０４ ＰＤＬ２ドライバ回路 １１０，２１０，３１０，４１０ ５１０，６１０，７１０ ＤＲＡＭ回路
Claims (7)
- 【請求項１】 第１及び第２のビット線に夫々対応して
設けられデータを記憶する第１及び第２のメモリセル
と、前記第１及び第２のメモリセルのうち選択された選
択メモリセルに記憶されたデータを参照電位と比較した
結果を出力する半導体記憶装置であって、前記前記第１
及び第２のメモリセルのうち選択されなかった非選択メ
モリセルに対応するビット線を前記参照電位に設定する
参照電位設定回路を含むことを特徴とする半導体記憶装
置。 - 【請求項２】 前記参照電位設定回路は、前記メモリセ
ルが選択されてから前記第１及び第２のビット線に共通
に設けられたセンスアンプが活性化されるまでの間に前
記非選択メモリセルに対応するビット線を前記参照電位
に設定することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】 前記参照電位設定回路は、前記ビット線
と前記参照電圧を供給する参照電圧線とを導通すること
によって前記ビット線を前記参照電位に設定することを
特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記参照電位設定回路は、前記第１及び
第２のビット線に夫々対応して設けられ印加される制御
電圧に応じて対応するビット線を前記参照電位線と電気
的に接続する複数のトランジスタを含むことを特徴とす
る請求項３記載の半導体記憶装置。 - 【請求項５】 前記第１及び第２のビット線並びに前記
第１及び第２のメモリセルを複数組含み、これらの組を
外部信号に応じて選択するようにしたことを特徴とする
請求項１〜４のいずれかに記載の半導体記憶装置。 - 【請求項６】 前記メモリセルを選択するために印加す
る信号を生成するドライバ回路を２分割しこの分割され
た回路部分を該メモリセルを挟む位置に夫々配置したこ
とを特徴とする請求項１〜５のいずれかに記載の半導体
記憶装置。 - 【請求項７】 前記参照電位設定回路に印加すべき制御
電圧を生成する他のドライバ回路を２分割しこの分割さ
れた回路部分を該参照電位設定回路を挟む位置に夫々配
置したことを特徴とする請求項１〜６のいずれかに記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201993A JP2000036194A (ja) | 1998-07-16 | 1998-07-16 | 半導体記憶装置 |
| US09/354,599 US6144601A (en) | 1998-07-16 | 1999-07-16 | Semiconductor memory having an improved reading circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201993A JP2000036194A (ja) | 1998-07-16 | 1998-07-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036194A true JP2000036194A (ja) | 2000-02-02 |
Family
ID=16450173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10201993A Pending JP2000036194A (ja) | 1998-07-16 | 1998-07-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6144601A (ja) |
| JP (1) | JP2000036194A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029333A1 (ja) | 2005-09-09 | 2007-03-15 | Fujitsu Limited | 半導体集積回路 |
| JP2007287209A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008217944A (ja) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3327250B2 (ja) * | 1999-05-14 | 2002-09-24 | 日本電気株式会社 | 半導体記憶装置 |
| JP3728194B2 (ja) * | 2000-09-26 | 2005-12-21 | 沖電気工業株式会社 | 読み出し回路 |
| JP4804133B2 (ja) * | 2005-12-06 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR20110100464A (ko) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US10846168B1 (en) * | 2019-05-23 | 2020-11-24 | Winbond Electronics Corp. | Memory with error correction circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108187A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | 半導体記憶装置 |
| JP2963504B2 (ja) * | 1990-07-23 | 1999-10-18 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR0152168B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치 |
| JP3112842B2 (ja) * | 1996-08-29 | 2000-11-27 | 日本電気アイシーマイコンシステム株式会社 | 同期式ｒｏｍ装置 |
| JPH11126498A (ja) * | 1997-10-22 | 1999-05-11 | Toshiba Corp | ダイナミック型半導体記憶装置 |
-
1998
- 1998-07-16 JP JP10201993A patent/JP2000036194A/ja active Pending
-
1999
- 1999-07-16 US US09/354,599 patent/US6144601A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029333A1 (ja) | 2005-09-09 | 2007-03-15 | Fujitsu Limited | 半導体集積回路 |
| US7505346B2 (en) | 2005-09-09 | 2009-03-17 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit |
| JP2007287209A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008217944A (ja) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6144601A (en) | 2000-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100223990B1 (ko) | 반도체 기억장치 | |
| US8009459B2 (en) | Circuit for high speed dynamic memory | |
| KR100621554B1 (ko) | 반도체 메모리 장치 | |
| US20140085997A1 (en) | Semiconductor device having hierarchical bit line structure | |
| JPH01138687A (ja) | 半導体記憶装置 | |
| US20170365308A1 (en) | Memory device including memory cell for generating reference voltage | |
| JP2010182353A (ja) | 半導体記憶装置とその読み出し方法 | |
| JP4583703B2 (ja) | 半導体記憶装置 | |
| JP4118364B2 (ja) | 半導体記憶装置 | |
| JPH1196771A (ja) | ダイナミック型半導体記憶装置 | |
| JP2000036194A (ja) | 半導体記憶装置 | |
| JPH1069775A (ja) | 半導体記憶装置 | |
| JP3179793B2 (ja) | 半導体記憶装置およびその読出方法 | |
| US6570799B1 (en) | Precharge and reference voltage technique for dynamic random access memories | |
| CN101388242B (zh) | 包含反噪声发生器的半导体存储器件及其控制方法 | |
| JP5688870B2 (ja) | 半導体記憶装置 | |
| KR100405925B1 (ko) | 저전원 전압화 가능한 반도체 기억 장치 | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| KR20040014155A (ko) | 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치 | |
| JP2003332532A (ja) | 半導体装置 | |
| JP3293219B2 (ja) | ダイナミック型ｒａｍおよびそのデータ処理システム | |
| KR100546316B1 (ko) | 전하 전송 프리센싱 구조를 이용하는 반도체 장치 | |
| JPH023146A (ja) | 半導体記憶装置 | |
| JPS6226115B2 (ja) | ||
| JPS63894A (ja) | メモリ |