WO2007029333A1 - 半導体集積回路 - Google Patents

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WO2007029333A1
WO2007029333A1 PCT/JP2005/016645 JP2005016645W WO2007029333A1 WO 2007029333 A1 WO2007029333 A1 WO 2007029333A1 JP 2005016645 W JP2005016645 W JP 2005016645W WO 2007029333 A1 WO2007029333 A1 WO 2007029333A1
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data line
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Hiroyuki Kobayashi
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Fujitsu Limited
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    • G11C7/1069—I/O lines read out arrangements

Definitions

  • the present invention relates to a semiconductor integrated circuit having a differential amplifier that amplifies a voltage difference between data line pairs.
  • a semiconductor integrated circuit in a semiconductor memory such as a DRAM, data read from a memory cell is transmitted to one of a bit line pair. At this time, the other of the bit line pair is precharged to the reference voltage. Then, the voltage difference between the bit line pair is amplified by the sense amplifier, and the amplified signal is taken out to read the data.
  • Japanese Patent Application Laid-Open Nos. 2000-36194 and 63-42095 describe circuits for precharging the reference-side bit line until immediately before the sense amplifier operates.
  • the bit lines are connected to the reference voltage line by switch transistors that operate independently of each other. This prevents the voltage on the reference side bit line from changing due to the coupling capacitance between the bit lines during a read operation. That is, the voltage difference between the bit line pair is prevented from becoming small.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-36194
  • Patent Document 2 JP-A 63-42095
  • An object of the present invention is to prevent a data read margin from being reduced by a coupling capacitance.
  • any one of a pair of data output units each having a complementary data line pair outputs data.
  • the data output unit outputs data to any one of the data lines precharged to the reference voltage.
  • the amplifier switch connects the data line to the connection wiring.
  • the switch controller outputs an amplifier switch control signal for controlling the operation of the amplifier switch.
  • the switch control unit is connected to the data line pair of the data output unit that outputs data by an amplifier switch control signal when one of the data output units outputs data to one of the data line pairs. Turn on the pair of amplifier switches. As a result, the data line pair from which data is output is connected to the connection wiring pair.
  • the switch control unit outputs data to the data line from which no data is output in the data output unit that does not output data until one of the data output units outputs data and the force differential amplifier starts an amplification operation.
  • the connection wiring and the data line through which data is not transmitted are connected to the precharged data line of the data output unit that does not output data, and the load amount increases. Therefore, it is possible to prevent the voltage of the data line and connection wiring through which data is not transmitted from changing due to the coupling capacitance at the time of data output. As a result, it is possible to prevent the voltage difference between the data line pair and the connection wiring pair from becoming small when the differential amplifier starts an amplification operation.
  • each data output unit is a memory cell array having a plurality of memory cells.
  • Each data line pair is a complementary bit line pair connected to each memory cell.
  • the present invention can also be applied to a semiconductor memory in which a differential amplifier is shared by a pair of memory cell arrays.
  • the switch control unit is connected to a data line corresponding to a data line in which data is not output in the data output unit that does not output data before the differential amplifier starts an amplification operation. Turn off the connected amplifier switch. Connection wiring that does not output data is set to floating before amplification. Therefore, the differential amplifier can surely differentially amplify the voltage difference between the pair of connection wires.
  • a precharge switch is arranged between each data line and a reference voltage line to which a reference voltage is supplied. Then, the switch control unit receives the data line pair of the data output unit that does not output data until one of the data output units outputs data and the force differential amplifier starts an amplification operation in response to the precharge switch control signal. Turn on the pretage switch connected to. As a result, it is possible to precharge the voltage of the data line and the connection line through which data is not transmitted to the reference voltage until immediately before the amplification operation. As a result, it is possible to reliably prevent the voltage of the data line and the connection wiring through which data is not transmitted from changing due to the influence of the force coupling capacitance at the time of data output.
  • the equalizing switch connects the data lines of the data line pair to each other.
  • the switch control unit outputs an equalize switch control signal for controlling the operation of the equalize switch.
  • the switch control unit turns off the equalization switch connected to the data line pair of the data output unit that outputs data by the equalization switch control signal, and the data output unit outputs the data to output the force differential amplifier. Until the amplifier starts the amplification operation, the equalizing switch connected to the data line pair of the data output section that does not output data is turned on.
  • connection wiring through which data is not transmitted is connected to both data lines of the data output unit that does not output data. Therefore, greatly reduce the load of connection wiring that does not transmit data. Can be increased. As a result, it is possible to reliably prevent the voltage of the data line and the connection wiring through which data is not transmitted from changing due to the coupling capacitance at the time of data output.
  • the data output unit having the complementary data line pair outputs data to any one of the data lines precharged to the reference voltage.
  • the capacity switch and the precharge capacity that can be used as a load are arranged in series between each data line and a reference voltage line to which a reference voltage is supplied.
  • the switch control unit outputs a switch control signal for controlling the operation of each capacitive switch. Specifically, when the data output unit outputs data to one of the data line pairs, the switch control unit selects a capacitance switch that is turned on corresponding to the data line to which data is output by the switch control signal. Turn off. As a result, the amount of load on the data line to which data is output is reduced, so that the amount of voltage change on the data line that changes in response to data output to the data line can be increased.
  • the switch control circuit turns on the capacitance switch corresponding to the data line from which no data is output until the data output unit outputs data and the differential amplifier starts the amplification operation.
  • the switch control unit turns on and turns off the capacitance switch corresponding to the data line from which data is not output.
  • the differential amplifier starts the amplification operation Turn off.
  • the load amount of the data line to which no data is output is reduced before the amplification operation. For this reason, the differential amplifier can reliably amplify the voltage difference between the pair of connection wires.
  • the data output unit is a memory cell array having a plurality of memory cells.
  • the data line pair is a complementary bit line pair connected to each memory cell.
  • the present invention relates to a semiconductor in which a differential amplifier is shared by a pair of memory cell arrays. It can also be applied to memory.
  • each memory cell has a memory cell capacity for holding data and a transfer transistor.
  • the capacity switch and the precharge capacity are formed by using the transfer transistor and the memory cell capacity of the memory cell.
  • the semiconductor integrated circuit has a redundant control circuit.
  • the redundancy control circuit uses a memory cell composed of a precharge capacitor that is not used as a load and a capacitor switch connected to the precharge capacitor as a redundant memory cell for relieving a defect.
  • the data output unit having the complementary data line pair outputs data to any one of the data lines precharged to the reference voltage.
  • the capacity switch and the precharge capacity that can be used as a load are arranged in series between each data line and a reference voltage line to which a reference voltage is supplied.
  • the precharge switch is disposed between each data line and a reference voltage line to which a reference voltage is supplied.
  • the switch control unit outputs a switch control signal for controlling the operations of the capacitive switch and the precharge switch.
  • the differential amplifier is connected to the data line pair and amplifies the voltage difference between the data line pair.
  • the switch control unit when the data output unit outputs data to one of the data line pairs, the switch control unit is turned on corresponding to the data line to which data is output by the switch control signal. Turn off the capacitance switch and precharge switch.
  • the switch control unit turns off the capacitance switch that is on corresponding to the data line to which no data is output. Then, the precharge switch that is on corresponding to the data line where no data is output is turned off. While the precharge capacitor is connected to the data line where no data is output, the data line load increases.
  • the switch control unit turns on the capacitance switch and the precharge switch corresponding to the data line to which data is output, and the data output unit Turn off before outputting data.
  • the data line to which data is output is in a floating state and the load amount is reduced, so that the voltage change amount of the data line that changes in response to the data output to the data line can be increased.
  • the switch control unit includes a timing change circuit for changing the generation timing of the switch control signal.
  • the timing change circuit can evaluate the relationship between the timing of the switch control signal and the effect of coupling noise on the data line. By feeding back the evaluation result to the manufacturing process or design process, a semiconductor integrated circuit having a large data read margin can be configured.
  • Preferable U of the second and third embodiments of the present invention in the example, for example, a plurality of capacitive switches are formed for each data line.
  • the switch selection circuit sets the number of precharge capacitors used as a load. By changing the number of precharge capacitors connected to the data line, it is possible to optimally adjust the voltage change of the data line when data is output and when the data is differentially amplified. As a result, the data read margin can be improved.
  • FIG. 1 is a block diagram showing a first embodiment of the present invention.
  • 2 is a timing chart showing a data output operation of the semiconductor integrated circuit shown in FIG. ⁇ 3] It is a block diagram showing a second embodiment of the present invention.
  • FIG. 4 is a timing chart showing the data output operation of the semiconductor integrated circuit shown in FIG. [5]
  • FIG. 5 is a timing chart showing the data output operation in the third embodiment of the present invention.
  • FIG. 6 is a waveform diagram showing a change in voltage of the data line pair in period P1 in FIG.
  • FIG. 7 is a block diagram showing a fourth embodiment of the present invention.
  • FIG. 8 is a block diagram showing an outline of the memory core unit shown in FIG.
  • FIG. 9 is a circuit diagram showing details of the boundary region shown in FIG.
  • FIG. 10 is a timing chart showing a read operation of the FCRAM according to the fourth embodiment.
  • FIG. 12 A circuit diagram showing a timing change circuit formed in the precharge control circuit shown in FIG.
  • FIG. 13 is a block diagram showing a multichip package on which the FCRAM of the fourth embodiment is mounted.
  • FIG. 14 is a block diagram showing a fifth embodiment of the present invention.
  • 15 is a circuit diagram showing a timing change circuit formed in the precharge control circuit shown in FIG.
  • FIG. 16 is a block diagram showing a silicon-on-chip in which the FCRAM of the fifth embodiment is embedded.
  • ⁇ 17 It is a block diagram showing a sixth embodiment of the present invention.
  • FIG. 18 is a block diagram showing a seventh embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing a timing change circuit formed in the precharge control circuit shown in FIG.
  • 21 is a circuit diagram showing details of the delay circuit shown in FIG.
  • FIG. 22 is a block diagram showing a mode register and a timing change circuit in a ninth embodiment.
  • FIG. 23 is a circuit diagram showing details of the delay circuit shown in FIG.
  • ⁇ 24 It is a block diagram showing a tenth embodiment of the present invention.
  • FIG. 25 is a block diagram showing details of the substrate voltage generation circuit shown in FIG. 24.
  • FIG. 26 is a circuit diagram showing a timing changing circuit formed in the precharge control circuit shown in FIG. 24.
  • FIG. 28 is a circuit diagram showing a timing change circuit formed in the precharge control circuit shown in FIG. 27.
  • FIG. 29 is a block diagram showing a twelfth embodiment of the present invention.
  • FIG. 30 is a circuit diagram showing a timing changing circuit formed in the precharge control circuit shown in FIG. 29.
  • FIG. 31 is a block diagram showing a thirteenth embodiment of the present invention.
  • FIG. 32 is a circuit diagram showing a main part of the memory core shown in FIG. 31.
  • FIG. 33 is a timing diagram showing a read operation of the FCRAM of the thirteenth embodiment. ⁇ 34] An explanatory diagram showing a test command sequence of the thirteenth embodiment.
  • FIG. 35 is a circuit diagram showing a timing changing circuit formed in the precharge control circuit shown in FIG. 31.
  • ⁇ 36 A block diagram showing a fourteenth embodiment of the present invention.
  • FIG. 37 is a circuit diagram showing a main part of the memory core shown in FIG. 36.
  • FIG. 39 is a block diagram showing a fifteenth embodiment of the present invention.
  • FIG. 40 is a circuit diagram showing a main part of the memory core shown in FIG. 39.
  • FIG. 41 is a timing diagram showing a read operation of the FCRAM according to the fifteenth embodiment.
  • FIG. 42 is a block diagram showing a sixteenth embodiment of the present invention.
  • FIG. 43 is a circuit diagram showing a main part of the memory core shown in FIG. 42.
  • FIG. 44 is a block diagram showing the main parts of a memory core in a fourteenth embodiment of the present invention.
  • Double circles (Fig. 7 etc.) The terminal is shown.
  • the signal lines indicated by bold lines are composed of a plurality of lines.
  • a part of the block to which the thick line is connected is composed of a plurality of circuits. Use the same symbol as the signal name for the signal line through which the signal is transmitted.
  • a signal with “Z ⁇ ” at the beginning indicates negative logic.
  • a signal with “z” at the end indicates positive logic.
  • FIG. 1 shows a first embodiment of the present invention.
  • the semiconductor integrated circuit has a pair of data output units 2L and 2R each having a complementary data line pair DL1ZDL2 and DR1ZDR2, a differential amplifier 4 connected to the connection wiring pair CW1 and CW2, and a switch control unit 6A.
  • the data lines DL1-2 and DR1-2 are connected to the connection wiring pair CW1-2 through the amplifier switches ASL1, ASL2, ASR1, and ASR2. That is, the differential amplifier 4 is shared by the data output units 2L and 2R.
  • the data lines DL1-2, DR1-2 are connected to the reference voltage line VREF via precharge switches PSL1, PSL2, PSR1, PSR2, respectively.
  • the data line pair DL1-2 is connected to each other through the equalize and switch ESL1.
  • the pair of data lines DR1-2 are connected to each other via the equalizer and switch ESR1.
  • Each switch ASL1-2, ASR1-2, PSL1-2, PSR1-2, ESL1, ESR1 consists of an nMOS transistor and a pMOS transistor.
  • One of the data output units 2L and 2R operates, and the data is sent to one of the data line pairs DR1-2.
  • the switch control unit 6A includes an amplifier switch control signal for controlling the operations of the amplifier switches ASL1-2 and ASR1-2, a precharge switch control signal for controlling the operations of the precharge switches PSL1-2 and PSR12, Equalize switch control signals that control the operation of the rise switches ESL1 and ESR2 are output to the control signal lines.
  • Each control signal line is connected to the gate of the transistor of each switch ASL1-2, ASR1-2, PSL1-2, PSR1-2, ESL1, ESR1.
  • the switch control unit 6A turns on the amplifier switch ASR1-2.
  • the data line DR1-2 is connected to the differential amplifier 4 via the connection wiring pair CW1-2.
  • Differential amplifier 4 has data The voltage difference between the output data line DR1 and the corresponding data line DR2 precharged to the reference voltage is amplified and the amplified data is output.
  • data line DL1-2, data output units 2L and 2R, and differential amplifier 4 correspond to a complementary bit line pair, a memory cell array, and a sense amplifier.
  • these elements include a complementary data bus line for transferring data amplified by the sense amplifier to the outside, a data bus switch for outputting the data amplified by the sense amplifier to the data bus line, and a data node.
  • a read amplifier that amplifies the amount of data on the wire.
  • the configuration in Figure 1 can also be applied to logic LSIs.
  • FIG. 2 shows a data output operation of the semiconductor integrated circuit shown in FIG.
  • data is output from the data line DR1 of the data output unit 2R.
  • “ON” indicates that the switch is on
  • “OFF” indicates that the switch is off.
  • all the switches ASL 1-2, ASR1-2, PSL1-2, PSR1-2, ESR1, ESL1 are on. Therefore, the data lines DL1-2, DR1-2, and the connection wiring pair CW1-2 are precharged to the reference voltage VREF! /.
  • the switch control unit 6A Before the data output unit 2R outputs data to the data line DR1, the switch control unit 6A turns off the switches PSR1-2 and ESR1 corresponding to the data line pair DR1-2 to which data is output (FIG. 2 (a)). In addition, before the data output unit 2R outputs data to the data line DR1, the switch control unit 6A is connected to the data line DL1 corresponding to the data line DR1 to which data is output in the data output unit 2L to which data is not output. Turn off the ASL1 switch (Fig. 2 (b)). As a result, the amount of load on the data line DR1 is reduced, so that the amount of voltage change on the data line DR1 that changes in response to the data output to the data line DR1 can be increased.
  • connection wiring CW2 and the data line DR2 are connected to the data line DL1 connected only by the data line DL2.
  • the load on connection wiring CW2 and data line DR2 increases when data is output. Therefore, connection wiring C
  • the voltage force of W2 and data line DR2 can be reliably prevented from changing due to the influence of the coupling capacitance during data output.
  • the switch ASR1-2 continues to be turned on during the output operation in order to amplify the voltage difference of the data line pair DR1-2, to which data is output, by the differential amplifier 4 (FIG. 2 (d)).
  • the differential amplifier 4 FIG. 2 (d)
  • the switch ASL2 on the data output section 2L side corresponding to the data line DR2 is on. Therefore, the data line DR2 is connected to the reference voltage line VREF via the switches AS R2, ASL2, and PSL2. Further, the data line DR2 is connected to the reference voltage line VREF via the switches ASR2, ASL2, ESL1, and PSL1.
  • the switch control unit 6A turns off the switch ASL2 on the data output unit 2L side corresponding to the data line DR2 immediately before the differential amplifier 4 starts the amplification operation, when no data is output (FIG. 2 (f )).
  • the data line DR2 and the connection wiring CW2 are disconnected from the reference voltage line VREF before the amplification operation and are in a floating state.
  • the differential amplifier 4 that operates thereafter can surely differentially amplify the voltage difference between the connection wiring pair CW1, CW2 and the data lines DR1, DR2.
  • the differential amplifier 4 can reliably amplify the data output from the data output unit 2R.
  • the switch control unit 6A turns on the switches ASL1-2, PSR1-2, and ESR1 (FIG. 2 (g)).
  • the data line pair DR1-2 and the connection wiring pair CW1-2 are connected to the reference voltage line VREF and precharged to the reference voltage VREF. Then, the data output operation is completed.
  • equalize switches ESL1 and ESL2 for equalizing the data line pairs DL1-2 and DR1-2 shown in FIG. 1 need not be formed.
  • the Equalis switch ESL1-2 the data line DR2 to which no data is output is connected to the reference voltage line VREF not only through the data line DL2 but also through the data line DL1 as described in FIG. Can be connected. For this reason, the data line DR2 is powered until the differential amplifier 4 starts operating after the data is output. It is possible to reliably prevent the voltage from changing due to the voltage change of the data line DR1.
  • control signal lines are independently wired to switches PSL1-2, ESL1 and switches PSR1-2, ESR1.
  • a common control signal line may be wired to switches PSL1-2 and ESL1
  • a common control signal line may be wired to switches PSR1-2 and ESR1.
  • the data line DR2 and the connection wiring CW2 through which data is not transmitted are connected to the reference voltage line VREF until the differential amplifier 4 starts the amplification operation after the data is output. Therefore, it is possible to prevent the voltage of the data line DR2 and the connection wiring CW2 from changing due to the coupling capacitance of the data line pair DR1-2 and the connection wiring pair CW1-2 at the time of data output.
  • the differential amplifier 4 can reliably differentially amplify the voltage difference between the connection wiring pair CW1-2.
  • FIG. 3 shows a second embodiment of the present invention.
  • the same elements as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the semiconductor integrated circuit includes a data output unit 2 having complementary data line pairs Dl and D2, a differential amplifier 4 connected to the data line pair Dl and D2, and a switch control unit 6B.
  • This embodiment is different from the first embodiment in that the differential amplifier 4 is not shared and the data lines Dl and D2 are connected to the ground line VSS via the precharge capacitors Cl and C2. To do.
  • the data line D1-2 is connected to the reference voltage line VREF via the precharge switches PS1 and PS2, respectively.
  • the data line pair D1-2 is connected to each other via the Equalis switch ES1. Further, the data line D1-2 is connected to the ground line VSS via the capacity switch CS1-2 and the precharge capacity C1-2.
  • the circuit configuration of each switch PS 1-2, ES1, CS1-2 is the same as that of the switch PSR1-2 etc. of the first embodiment.
  • the data output unit 2 outputs data to one of the data line pair D1-2.
  • the switch controller 6B is a precharge switch for controlling the operation of the precharge switch PS 1 2 respectively.
  • FIG. 4 shows the data output operation of the semiconductor integrated circuit shown in FIG.
  • the data output unit 2 outputs data to the data line D1.
  • all the switches PS 1-2, ES1, CS 1-2 are turned on.
  • the data line D1-2 is precharged to the reference voltage VREF.
  • the precharge capacitor C1 2 is connected to each of the data lines D1-2. For this reason, the load capacity of the data line D1-2 is increased by the precharge capacity C1-2.
  • the switch control unit 6B turns off the switches PS1-2 and ESl immediately before data is output to the data line D1 (FIG. 4 (a)). In addition, the switch control unit 6B turns off the switch CS1 immediately before data is output to the data line D1 (FIG. 4 (b)).
  • the data line D1 is disconnected from the precharge capacitor C1 by turning off the switch CS1. As a result, the load capacitance value of the data line D1 is reduced, and the amount of change in the voltage of the data line D1 due to data output can be increased.
  • the switch control unit 6B turns off the switch CS2 immediately before the differential amplifier 4 starts an amplification operation (FIG. 4 (d)). For this reason, the precharge capacitor C2 is disconnected from the data line D2 from which no data is output. Decreasing the load capacitance value of the data line D2 prevents the differential amplifier 4 from reducing the amplification speed of the voltage difference between the data line pair DR1-2. In other words, the differential amplifier 4 can reliably amplify the data output from the data output unit 2.
  • the switch control unit 6B turns on the switches PS1-2, ES1, and CSI-2 after the amplification operation of the differential amplifier 4 is completed (FIG. 4 (e)). As a result, the data line pair D1-2 is connected to the reference voltage line VREF and precharged to the reference voltage VREF.
  • the equalize switch ES1 may not be formed.
  • Switch PS 1-2, Control signal line common to ESI may be wired.
  • a precharge switch for example, PS2
  • a data line for example, D2
  • the data line from which no data is output can be connected to the reference voltage line VREF until the differential amplifier 4 starts operating after the data is output. Therefore, during this period, the amount of change in the voltage of the data line D2 due to the change in the voltage of the data line D1 can be minimized.
  • the same effect as that of the above-described embodiment can be obtained. Furthermore, by reducing the load on the data line D1 before data is output, the voltage change amount on the data line D1 that changes according to the data output can be increased. By increasing the load on the data line D2 where data is not output until just before the differential amplifier 4 starts the amplification operation, the voltage of the data line D2 becomes the voltage of the data line pair D1-2 at the time of data output. It is possible to prevent changes due to force coupling capacity. As a result, it is possible to prevent the data reading margin from being reduced by the coupling capacity.
  • FIG. 5 shows a data output operation in the third embodiment of the present invention.
  • the same elements as those in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the operating power of the switches PS2 and CS2 connected to the data line (D2 in this example) from which no data is output is different from that in the second embodiment. For this reason, the switch control unit is different from the second embodiment.
  • Other configurations of the semiconductor integrated circuit are the same as those of the second embodiment (FIG. 3).
  • the switch control unit turns off the switch CS2 before the switch PS2 is turned off (FIG. 5 (a)).
  • Switch PS2 is turned off immediately before differential amplifier 4 starts operation (Fig. 5 (b)).
  • the load capacitance value of the data line D2 increases while the switch CS2 is on.
  • the data line D2 on which no data is output is connected to the reference voltage line VREF by turning on the switch PS2. Therefore, the amount of change in the voltage of the data line D2 due to the change in the voltage of the data line D1 can be minimized.
  • FIG. 6 shows details of the voltage change of the data line pair D1-2 in the period P1 of FIG.
  • the change of the data line D2 when the present invention is applied is shown by a thick curve (d).
  • the data line D2 changes greatly due to the voltage change of the data line D1 (curve a).
  • the data line D2 increases in load capacitance, so the voltage change of the data line D1 (Curve b).
  • the data line D2 When the data line D2 is connected to the reference voltage line VREF in the period PI and connected to the capacitor C2 in the first half of the period P1, the data line D2 has an increased load capacitance value. Insensitive to changes in voltage of D1 (curve d; this embodiment). That is, the voltage change of the data line D2 at the time of data output is slight. Thereafter, the capacitance C2 is disconnected from the data line D2, and the load capacitance value decreases. For this reason, the voltage of the data line D2 quickly returns to the reference voltage VREF by the reference voltage VREF supplied via the switch PS2. As a result, the voltage difference VD of the data line D1-2 when the differential amplifier 4 starts operation can be maximized.
  • the timing for starting the operation of the differential amplifier 4 can be made earlier.
  • the time from when the data output unit 18 starts outputting data until the differential amplifier 4 outputs the amplified data can be shortened.
  • the access time can be shortened.
  • the same effect as that of the above-described embodiment can be obtained. Furthermore, during the period from when the data is output until the differential amplifier 4 starts the amplification operation, By sequentially turning off the switch CS2 and switch PS2 corresponding to the data line D2 to which no data is output, the voltage of the data line D2 is reliably set to the reference voltage line REF before the differential amplifier 4 starts the amplification operation. it can. That is, it is possible to prevent the voltage line of the data line D 2 from which no data is output from changing due to the influence of the coupling capacitance when outputting the data.
  • the data line D1 can be in a floating state and the load on the data line D1 can be reduced. . Therefore, the voltage change amount of the data line D1 that changes in response to the data output to the data line D1 can be increased.
  • FIG. 7 shows a fourth embodiment of the present invention.
  • This semiconductor memory has a DRAM memory cell (dynamic memory cell) using CMOS technology and is formed as an FCRAM (Fast Cycle RAM) having an SRAM interface.
  • FCRAM is a type of pseudo-SRAM that periodically performs a refresh operation inside the chip without receiving a refresh command from the outside, and retains the data written in the memory cells. Note that the present invention can be applied to both a clock synchronous FCRAM and a clock asynchronous FCRAM.
  • the FCRAM has a command input circuit 10, a command decoder 12, an operation control circuit 14, an address input circuit 16, predecoders 18 and 20, a data input / output circuit 22 and a memory core 24.
  • the memory core 24 includes a precharge control circuit 26, a sense amplifier unit SA, a bit line transfer unit BT, a precharge unit PRE, a row decoder unit RDEC, a column switch unit CSW, a column decoder unit CDEC, a read amplifier unit RA, and a write It has an amplifier WA.
  • FCRAM has a refresh timer, a refresh counter, an arbitration circuit that determines the priority order of external access requests and internal refresh requests from the refresh timer, a booster circuit that generates a high-level voltage such as a word line, and the like. And a precharge voltage generation circuit for generating a precharge voltage for the bit lines BL and ZBL.
  • the command input circuit 10 receives the command signal CMD supplied via the command terminal CMD.
  • the received signal Upon receiving (external access request signal, mode register setting signal, test command signal, etc.), the received signal is output as internal command signal ICMD.
  • the command signal CMD can be a chip enable signal ZCE, an output enable signal ZOE, or a write enable signal.
  • the command decoder 12 decodes the internal command signal ICMD and outputs a read signal RDZ for executing a read operation or a write signal WRZ for executing a write operation.
  • the command decoder 12 decodes the test command signal CMD and the mouth address signal RAD, and activates the timing adjustment signal TADJO-4 to a high logic level.
  • the timing adjustment signal TADJO-4 can be selected when the FCRAM status is changed to the normal operation mode force test mode by the test command signal CMD. Note that after FCRAM is powered on, the timing adjustment signal TADJ2 is activated to high logic level by default, and the other signals TADJO, 1, 3, and 4 are deactivated to low logic level.
  • the normal operation mode is an operation mode in which access operations (read operation and write operation) are executed in response to an external access request.
  • the operation control circuit 14 When the operation control circuit 14 receives the read signal RDZ, the write signal WRZ, or a refresh request signal (not shown), the operation control circuit 14 causes the memory core 24 to execute a read operation, a write operation, or a refresh operation. Outputs basic timing signals such as reset signal BRS, bit line transfer signal BTZ, latch enable signal LEZ, and word line activation signal WLZ.
  • the address input circuit 16 receives the address signal AD via the address terminal AD, and outputs the received signal as a row address signal RAD and a column address signal CAD.
  • This FCRAM is an address non-multiplexing type memory that receives the upper address and lower address simultaneously.
  • the predecoder 18 decodes the row address signal RAD and generates a row decoding signal RAZ.
  • the predecoder 20 decodes the column address signal CAD and generates a column decode signal CAZ.
  • the data input / output circuit 22 receives read data from the memory cell MC via the common data bus line CDB, and outputs the received data to the data terminal DQ. Further, the data input / output circuit 28 receives the write data via the data terminal DQ and outputs the received data to the common data nos line CDB.
  • the precharge control circuit 26 includes the bit line reset signal BRS, the bit line transfer signal BT Z, the timing adjustment signal TADJO-4, and the row address information from the row decoder RDEC. In response, a switch control signal is output to the precharge unit PRE and the bit line transfer unit BT.
  • the precharge control circuit 26 has a bit line transfer switch (amplifier switch), precharge switch and equalizer, and an amplifier switch control signal (BLTL1-2, BLTR1 2) and precharge switch control signal to control the operation of the switch. Operates as a switch control unit that outputs (B RS1-2) and equalize switch control signals (BRS 1-2).
  • the memory cell array ARY includes a plurality of volatile dynamic memory cells MC, a plurality of word lines WL connected to the dynamic memory cells MC, and a plurality of complementary bit line pairs BL and ZBL.
  • Each memory cell MC is the same as a general DRAM memory cell, and includes a memory cell capacitor for holding data as a charge, and a transfer transistor disposed between the capacitor and the bit line BL (or ZBL). have. The gate of the transfer transistor is connected to the word line WL. Depending on the selection of the word line WL, any of read operation, write operation, and refresh operation is executed.
  • the triangle mark of the memory cell MC indicates that the memory cell capacity is connected to the cell plate voltage line VCP.
  • bit lines BL and ZBL are set to the precharge voltage VPR (reference voltage) in synchronization with the bit line reset signal BRS.
  • VPR reference voltage
  • the sense amplifier unit SA has a plurality of sense amplifiers (differential amplifiers) connected to the bit line pair BL, / BL, respectively. Each sense amplifier operates in synchronization with the sense amplifier activation signal PSD, NSD activation signal generated from the latch enable signal LEZ, and the bit line pair BL, ZBL (connection wiring pair CW, ZCW in Figure 9) ) Voltage difference.
  • the data amplified by the sense amplifier is transmitted to the local data bus line LDB via the column switch during the read operation, and written to the memory cell MC via the bit lines BL and ZBL during the write operation.
  • the bit line transfer unit BT has a plurality of bit line transfer switches (amplifier switches) for connecting the bit lines BL and ZBL to a sense amplifier. Each bit line transfer switch operates in synchronization with the bit line transfer signal BTZ.
  • the sense amplifier is shared by a plurality of memory cell arrays ARY. Bit line transfer section BT is necessary to selectively connect the bit lines BL and ZBL of each memory cell array ARY to the sense amplifier.
  • the precharge unit PRE has a plurality of precharge circuits connected to the bit line pairs BL and ZBL, respectively. Each precharge circuit operates in synchronization with the activation of the bit line reset signal BRS (high logic level), connects the bit lines BL and ZBL to the precharge voltage line VPR, and connects the bit lines BL and / BL to each other. Connecting.
  • BRS bit line reset signal
  • the row decoder unit RDEC When the row decoder unit RDEC receives a high logic level word line activation signal WLZ, it selects one of the word lines WL according to the row decode signal RAZ, and changes the selected word line WL to a high logic level. Let In response to the column decode signal CAZ, the column decoder unit CDEC outputs a column selection signal CL, which will be described later, to turn on the column switch.
  • the column switch section CSW has a plurality of column switches connected to the bit lines BL and ZBL, respectively. Each column switch connects the bit lines BL and ZBL to the local data bus line LDB shown in FIG. 9 during the activation of the column selection signal CL generated by the column decoder CDEC.
  • the read amplifier RA amplifies the amount of read data on the local data bus line LDB and outputs it to the common data bus line CDB.
  • the write amplifier WA amplifies the amount of write data on the common data bus line CDB and outputs it to the local data bus line LDB.
  • FIG. 8 shows an overview of the memory core unit 24 shown in FIG.
  • the memory core section 24 has memory cell arrays ARY and boundary areas BA arranged alternately.
  • a thick line frame in the boundary area BA indicates a formation area of one sense amplifier.
  • the sense amplifier unit SA, the precharge unit PRE, the bit line transfer unit BT, and the column switch unit CSW are arranged in the boundary area BA.
  • the boundary area BA is commonly used for the bit line pair BL, ZBL (data line) of a pair of adjacent memory cell arrays ARY. More specifically, each boundary area BA is connected to an even-numbered bit line pair BL, ZBL or an odd-numbered bit line pair BL, / BL.
  • the pair of memory cell arrays ARY operate as a pair of data output units that output data to one of the bit lines BL and ZBL.
  • Each memory cell array ARY has, for example, 64 word lines WL (WLO-WL63) and redundant word lines RWL.
  • the redundant word line RWL is used to relieve defective memory cells.
  • a circle at the intersection of the word lines WL and RWL and the bit line BL (or ZBL) indicates the memory cell MC.
  • local data bus lines LD B (LDBO-3, ZLDBO-3) are wired.
  • Local data bus lines LDBO-3 and ZLDBO-3 are connected to bit lines BL and ZBL via column switches indicated by black circles in the figure.
  • the column switch is selected by using a column selection signal transmitted to a column selection line CL (CLO, etc.) wired in parallel on the bit lines BL, / BL.
  • CL column selection line
  • bit line pairs BL and ZBL (BLO, ZBLO, etc.) arranged in the vertical direction in the figure are alternately connected to the boundary areas BA on the left and right sides.
  • FIG. 9 shows details of the boundary area BA shown in FIG.
  • the circuit elements indicated by the broken lines formed in the precharge portion PRE, the bit line transfer portion BT, the column switch portion CSW, and the sense amplifier portion SA are referred to as the precharge circuit PRE, the bit line transfer switch BT. Also referred to as column switch CSW and sense amplifier SA.
  • “L” and “R” are appended to the end of the bit lines BL and ZBL formed in the left and right memory cell arrays ARY of the boundary area BA, respectively.
  • the precharge circuit PRE is arranged on the memory cell array ARY side with respect to the bit line transfer portion BT.
  • the precharge circuit PRE includes a pair of nMOS transistors (precharge switch) for connecting the bit lines BL and ZBL to the precharge voltage line VPR, and an nMOS transistor for connecting the bit lines BL and ZBL to each other ( (Eco-Rice, switch).
  • the gate of the nMOS transistor in the precharge circuit PRE receives one of the bit line reset signals BRS1-2 (precharge switch control signal, equalize switch control signal).
  • the bit line reset signal BRS1-2 is generated by the precharge control circuit 26 shown in FIG. 7 using the bit line reset signal BRS and the row address information.
  • the bit line transfer switch BT is composed of an nMOS transistor (amplifier switch).
  • the bit line transfer switch BT connects the bit lines BL and ZBL to the sense amplifier SA via the connection wiring pair CW and ZCW (CW0, CW2, ZCW0, ZCW2).
  • Bit line transfer switch BT gate is connected to bit line transfer signal BLTL 1 ⁇ 2, BLT In response to Rl-2 (amplifier switch control signal).
  • the bit line transfer signals BLTL1-2 and BLTR1-2 are generated by the precharge control circuit 26 using the bit line transfer signal BLT and the row address information.
  • the high level voltage of the bit line reset signal BRS 1-2 and the bit line transfer signals BLTL1-2, BLTR1-2 is a boost voltage to increase the gate-source voltage of the nMOS transistor and lower the on-resistance. Is used.
  • the column switch CSW is composed of an nMOS transistor that connects the bit line BL and the local data bus line LDB, and an nMOS transistor that connects the bit line / BL and the local data bus line / LDB.
  • the gate of each nMOS transistor of the column switch CSW receives a column selection signal CL (CL0 in Fig. 9).
  • the sense amplifier S A is composed of a latch circuit whose power supply terminals are connected to the sense amplifier activation signal lines NSD and PSD, respectively.
  • the sense amplifier activation signal lines NSD and PSD are respectively connected to the source of the pMOS transistor and the source of the nMOS transistor that constitute the latch circuit.
  • the sense amplifier activation signal lines NSD and PSD are generated by the precharge control circuit 26 shown in FIG. 7 using the latch enable signal LEZ and the row address information.
  • the sense amplifier SA is shared by the memory cell arrays ARY on both the left and right sides of the figure.
  • FIG. 10 shows the read operation of the FCRAM of the fourth embodiment.
  • the word line WL0 of the memory cell array ARY on the right side shown in FIG. 9 is selected, and the data from the memory cells MC connected to the bit lines BL0R, BL1R, and BL2R shown in broken lines in FIG. Is read out.
  • the data read to the bit line BL1R is amplified by a sense amplifier SA (not shown).
  • SA not shown
  • the right memory cell array ARY including the memory cell MC from which data is read is referred to as an active array
  • the left memory cell array ARY including the memory cell MC from which data is not read is referred to as an inactive array.
  • the memory cell MC force of the memory cell array ARY on the right side of the figure is also read to the bit line BL0R by the activation of the word line WL0, and then the voltage difference between the bit line pair BL0R and ZBL0R is sensed Amplified by amplifier SA.
  • pre-charge circuit PRE nMOS transistor and bit line transfer switch BT are all on. is doing. As a result, all bit lines BL and / BL are precharged to the precharge voltage VPR.
  • bit lines BLOR and ZBLOR correspond to the data lines DR1 and DR2 in FIG.
  • Bit lines BLO L and ZBLOL correspond to data lines DL1 and DL2 in FIG.
  • Bit line reset signal BRS1 corresponds to the switch control signal that controls the operation of switches PSL1-2 and ESL1 in Fig. 2.
  • Bit line reset signal BRS2 corresponds to the switch control signal that controls the operation of switches PSR1-2 and ESR1 in Figure 2.
  • Bit line transfer signals BLTL1 and BLTL2 correspond to the switch control signals that control the operation of switches ASL1 and ASL2 in Fig. 2.
  • Bit line transfer signals BLTR1 and BLTR2 correspond to the switch control signals that control the operation of switches ASR1 and ASR2 in Figure 2.
  • bit line reset signal BRS2 is deactivated to the low logic level, and the bit lines BL and / BL on the active array side are precharged. The connection with the voltage line VPR is released.
  • bit line transfer signal BLTL1 is deactivated to a low logic level, and the connection between the bit line BLOL on the non-active array side corresponding to the bit line BLOR from which data is output and the sense amplifier SA is released ( Fig. 10 (a)
  • bit line reset signal BRS1 and the bit line transfer signal BLTR1-2 are maintained at the high level voltage VPP during the read operation (FIG. 10 (b)).
  • the bit line transfer signal BLT L2 is maintained at the high level voltage VPP until the sense amplifier activation signal PSD, NSD is activated after the word line WLO is activated (FIG. 10 (c)). ).
  • bit line ZBLOR is a bit line transfer switch BT and a precharge circuit PRE on the inactive array side.
  • the bit line / BLOR is also connected to the bit line BLOL charged to the precharge voltage VPR by the pre-charge circuit PRE on the inactive array side.
  • the sense amplifier activation signal PSD, NSD is activated from the deactivation level (VPR), respectively.
  • the sense amplifier SA starts an amplification operation, and the voltage difference between the bit line pair BLOR and / BLOR is amplified (Fig. 10 (e)).
  • a column selection signal CLO (not shown) is activated to a high logic level, and read data is output to the local data bus lines LDB and ZLDB.
  • the word line WLO and the sense amplifier activation signal PSD, NSD are sequentially deactivated (FIG. 10 (f)).
  • the amplification operation of the sense amplifier SA is stopped by the deactivation of the sense amplifier activation signal PSD, NSD.
  • the bit line reset signal BRS2 and the bit line transfer signal BLTL1-2 change to the high level voltage VPP, the bit line pair BLOR and ZBLOR on the active array side are precharged to the precharge voltage VPR, and the read operation is performed. Completion ( Figure 10 (g)).
  • Figure 10 (g) it is possible to prevent a change in the voltage of the bit line due to the influence of the coupling capacitance without adding a special element to the current sense amplifier SA.
  • FIG. 11 shows a test command sequence when changing the off timing of the bit line transfer switch BT on the inactive array side corresponding to the bit line from which data is output.
  • the test command is accepted by asserting the chip enable signal ZCE, output enable signal Z OE, write enable signal ZWE, upper byte signal ZUB and lower byte signal ZLB four times in succession to a low logic level. At this time, the FCRAM status also shifts to normal mode.
  • the off timing of the bit line transfer signal BLTL2 is changed by the test code CODE supplied to the address terminal AD (RAD4-0) together with the test command. That is, the timing changing circuit 26 shown in FIG. 12 can adjust the off timing of the bit line transfer signal BLTL 2 only during the test mode.
  • Command input circuit 10 and address input The circuit 16 operates as a command input circuit that receives a timing change command for changing the OFF timing of the bit line transfer switch BT.
  • the output enable signal ZOE is set to a low logic level when executing a read operation, and the write enable signal ZWE is set to a low logic level when executing a write operation. For this reason, the test command in which the signals ZOE and ZWE simultaneously change to a low logic level is an illegal command that is not used in normal read and write operations.
  • the command decoder 12 shown in FIG. 7 when the command decoder 12 shown in FIG. 7 receives an address signal RAD2-0 of “000” in binary together with the test command, the command decoder 12 sets the off timing of the bit line transfer switch BT. Set to minimum value DLYO and activate only timing adjustment signal TADJO to high logic level. Similarly, the command decoder 12 selects one of the timing adjustment signals TADJO-4 to set the bit line transfer switch BT off timing DLY1-4 according to the address signal RAD2-0 supplied with the test command. Is activated to a high logic level.
  • the command decoder 12 when the command decoder 12 receives the address signal RAD2-0 “111” in binary, it exits the test mode and returns to the normal operation mode (exit command).
  • the address terminal AD to receive the test code CODE, you can easily change the timing of multiple switches. For example, the off timing can be adjusted for each switch by selecting the switch using the reserved address signal RAD4-3. The off timing adjusted during the test mode is maintained until the FCRAM power is turned off or the off timing is adjusted again by the test command.
  • the deactivation timing (off timing) of the bit line transfer signal BLTL2 is evaluated using a test command. If the evaluation determines that the default timing (TAD J2) is not optimal, for example, a photomask for manufacturing FCRAM is used to optimally set the deactivation timing of the bit line transfer signal BLTL2. Be changed.
  • TAD J2 the default timing
  • a photomask for manufacturing FCRAM is used to optimally set the deactivation timing of the bit line transfer signal BLTL2. Be changed.
  • this embodiment is combined with a seventh embodiment (fuse circuit 34) described later to thereby deactivate the bit line transfer signal BLTL2 without changing the photomask. Imming can be set optimally. Specifically, first, the deactivation timing of the optimum bit line transfer signal BLTL2 is evaluated using a test command. Then program the fuses according to the evaluation results! ,.
  • FIG. 12 shows a timing change circuit 26a that generates a timing signal BLTF1 that determines the OFF timing of the bit line transfer switch BT in the precharge control circuit 26 shown in FIG.
  • the timing changing circuit 26a includes a nother circuit 26b, four delay circuits 26c connected in cascade, and a selection circuit 26d for selecting one of the outputs of the buffer circuit 26b and the delay circuit 26c.
  • the notfer circuit 26b delays the bit line transfer signal BT from the operation control circuit 14 and generates the timing signal BLTFO.
  • the timing signal BLTFO sets the off timing (bit line transfer signal BLTL1 in Fig. 10 (a)) of the bit line transfer switch BT on the inactive array side corresponding to the bit line to which data is output.
  • the delay circuit 26c has a pair of inverters and a capacitor connected between the inverters.
  • the selection circuit 26d has a CMOS transmission gate for selectively outputting the output signal from each delay circuit 26c and the output signal from the buffer circuit 26b as a timing signal BLTF1 through an inverter.
  • Timing signal BLTF1 sets the bit line transfer switch BT on the inactive array side corresponding to the bit line to which no data is output (bit line transfer signal BLTL2 in Fig. 10 (c)).
  • the deactivation timing of the bit line transfer signal BLTL2 is set by the timing signal BLTFO, and the deactivation timing of the bit line transfer signal BLTL1 is set by the timing signal BLTF1. Timing is set.
  • the timing signal BLTFO sets one inactive timing of the bit line transfer signal BLTR1-2.
  • Timing signal BLTF1 sets the other inactive timing of bit line transfer signal BLTR1-2.
  • the selection circuit 26d Upon receiving the activation signal of the timing adjustment signal TADJ1-4, the selection circuit 26d selects the output of the delay circuit 26c in the first to fourth stages, inverts the level of the selected output, and Output as BLTF1. In other words, the selection circuit 26d performs bit line transfer.
  • the timing of deactivation of the bit line transfer signal BLTL2 is changed by changing the load existing on the signal path for generating the signal BLTL2.
  • the selection circuit 26d When receiving the activation signal of the timing adjustment signal TADJO, the selection circuit 26d inverts the output of the buffer circuit 26b and outputs it as the timing signal BLTF1. For this reason, when the timing adjustment signal TADJO is activated, the off timing of the pair of bit line transfer switches BT on the inactive array side is the same. That is, the off timing of the bit line transfer switch BT on the inactive array side corresponding to the bit line to which no data is output is set before the word line WL is activated.
  • the switch control signals such as the other bit line transfer signal BLTL1 and the bit line reset signal BRS1-2 are deactivated. It is also possible to adjust the timing (off timing). Alternatively, it is possible to adjust the activation timing (ON timing) of the switch control signal. At this time, the timing of the switch control signal can be easily adjusted by increasing the bits of the address signal RAD used for the test CODE supplied with the test command.
  • FIG. 13 shows a multi-chip package MCP (system) on which the above-described FCRAM is mounted.
  • the multi-chip package MCP is equipped with flash memory (hereinafter referred to as FLASH) and a memory controller for accessing FCRAM and FLASH.
  • FLASH flash memory
  • the present invention can also be applied to a semiconductor integrated circuit such as FCRAM mounted on a multichip package MCP.
  • the timing change circuit 26a can evaluate the optimum deactivation timing of the bit line transfer signal (BLTL2 or the like). By feeding back the evaluation results to the manufacturing process or design process, an FCRAM with a large data read margin can be configured. In other words, the yield of FCRAM can be improved.
  • FIG. 14 shows a fifth embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a command decoder 12A and a precharge control circuit 28 are formed instead of the command decoder 12 and the precharge control circuit 26 of the fourth embodiment (FIG. 7).
  • a mode register 30 is newly formed.
  • Other configurations are the same as those of the fourth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the command decoder 12A has a function of activating the mode register setting signal MRSZ when the mode register setting command is decoded in addition to the function of the fourth embodiment.
  • the mode register 30 receives the address signal RAD in synchronization with the activation of the mode register setting signal MRSZ, and activates one of the timing adjustment signals TA DJ0-4 according to the received address signal RAD. That is, in this embodiment, the deactivation timing of the bit line transfer signal BLTL2 is changed according to the value set in the mode register 30.
  • the relationship between the address signal RAD and the activated timing adjustment signal TADJ0-4 is the same as in FIG.
  • the precharge control circuit 28 turns off the bit line transfer switch BT on the inactive array side corresponding to the bit line to which no data is output in response to the timing adjustment signal TADJO —4. Adjust timing.
  • FIG. 15 shows a timing changing circuit 28a for generating a timing signal BLTF1 for determining the OFF timing of the bit line transfer switch BT in the precharge control circuit 28 shown in FIG.
  • the timing changing circuit 28a includes a buffer circuit 28b, four delay circuits 28c, a selection circuit 28d for selecting one of the outputs of the buffer circuit 28b and the delay circuit 28c.
  • the nother circuit 28b and the selection circuit 28d are the same as the buffer circuit 26b and the selection circuit 26d of the fourth embodiment.
  • the delay circuit 28c has a pair of inverters, and a resistor and a capacitor connected between the inverters.
  • the delay circuit 28c commonly receives the bit line transfer signal BTZ and outputs the delayed signal to the selection circuit 28d.
  • the delay time of the delay circuit 28c is set according to a time constant determined by resistance and capacitance. For this reason The delay time of the delay circuit 28c increases as the product of the resistance value and the capacitance value increases.
  • Resistors RZ2 and 2R have resistance values 1Z2 and 2 times that of resistor R.
  • capacitance 2C has a capacitance value twice that of capacitance C.
  • the selection circuit 28d selects either the output of the delay circuit 28c or the output of the buffer circuit 28b according to the activated timing adjustment signal TAD JO-4. That is, the selection circuit 28d changes the inactive timing of the bit line transfer signal BLTL2 by changing the load amount existing on the signal path for generating the bit line transfer signal BLTL2.
  • FIG. 16 shows a silicon-on-chip SOC (system) in which the above-described FCRAM is embedded.
  • SOC has CPU, memory controller, peripheral circuit, FLASH and power supply unit in addition to FCRAM.
  • the memory controller operates to access FCRAM and FLASH by the CPU.
  • Peripheral circuits are timers and communication interfaces.
  • the power supply unit generates multiple types of power supply voltages for use in the SOC.
  • the present invention can also be applied to a semiconductor integrated circuit such as FCRAM embedded in a silicon-on-chip SOC.
  • the same effect as that of the above-described embodiment can be obtained. Further, the timing of deactivation of the bit line transfer signal (for example, BLTL2) can be adjusted by the mode register 30.
  • FIG. 17 shows a sixth embodiment of the present invention.
  • a command decoder 12B is formed instead of the command decoder 12 of the fourth embodiment (FIG. 7).
  • a timing decoder 32 is newly formed.
  • Other configurations are the same as those of the fourth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as an FCRAM.
  • the command decoder 12B is the same as the command decoder in FIG. 7 except that it does not have a function of outputting the timing adjustment signals TADJ0-4.
  • the timing decoder 32 decodes the logic level of the external test signal EXT2-0 supplied from the outside of the FC RAM via the test pad —2-0 and activates one of the timing adjustment signals TADJ0-4
  • the relationship between the external test signal EXT2-0 and the timing adjustment signal TADJO-4 activated is the same as the relationship between the address signal RAD2-0 and the timing adjustment signal TADJO-4 in FIG.
  • a timing changing circuit 26a (not shown) in the precharge control circuit 26 changes the inactive timing (off timing) of the bit line transfer signal BLTL2 according to the timing adjustment signal TADJO-4. That is, in this embodiment, the deactivation timing of the bit line transfer signal BLTL2 is changed according to the logic level of the signal supplied to the test pad EXT2-0.
  • the test pads EXT2-0 are pulled up to the power supply line inside the FCRAM. Therefore, when the external test signal EXT2-0 is not supplied (default state), the timing decoder 32 receives the external test signal EXT2-0 having a high logic level. At this time, the timing decoder 32 activates only the timing adjustment signal TADJ2 to a high logic level.
  • test pad EXT2-0 is bonded to the power supply line or the ground line, so that the deactivation timing of the bit line transfer signal BLTL2 is optimized for each FCRAM chip. Can be set and shipped in this state.
  • the deactivation timing of the bit line transfer signal BLTL2 can be adjusted according to the external test signal EXT2-0 supplied from outside the FCRAM. Therefore, the read margin can be adjusted for each FCRAM chip in the FCRAM manufacturing process (for example, the test process).
  • FIG. 18 shows a seventh embodiment of the present invention.
  • a command decoder 12B is formed instead of the command decoder 12 of the fourth embodiment (FIG. 7).
  • a fuse circuit 34 and a timing decoder 32 are newly formed.
  • Other configurations are the same as those of the fourth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the fuse circuit 34 has fuses FS2-0.
  • the fuse circuit 34 has each fuse When FS2-0 is S-cut (programmed), a low logic level fuse signal F2-0 is output, and when each fuse FS2-0 is not cut, a high logic level fuse signal F2-0 is output. Output. That is, the fuse signal F2-0 indicates the program state of the fuse FS2-0.
  • the timing decoder 32 decodes the logic level of the fuse signal F2-0 output from the fuse circuit 34 and activates one of the timing adjustment signals TADJO-4! To do.
  • the relationship between the fuse signal F2-0 and the activated timing adjustment signal TADJ0-4 is the same as the relationship between the address signal RAD2-0 and the timing adjustment signal TADJO-4 in FIG.
  • a timing changing circuit 26a (not shown) in the precharge control circuit 26 changes the inactivity timing (off timing) of the bit line transfer signal BLTL2 according to the timing adjustment signal TADJO-4. That is, in this embodiment, the inactive timing of the bit line transfer signal (for example, BLTL2) is changed according to the logic level of the fuse signal F2-0 indicating the program state of the fuse F S2-0.
  • the inactive timing of the bit line transfer signal (for example, BLTL2) can be adjusted according to the program state of fuse FS2-0.
  • FIG. 19 shows an eighth embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a command decoder 12A and a precharge control circuit 36 are formed instead of the command decoder 12 and the precharge control circuit 26 of the fourth embodiment (FIG. 7).
  • a mode register 30 is newly formed.
  • Other configurations are the same as those of the fourth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the precharge control circuit 36 is similar to the fourth embodiment in that the timing adjustment signal TADJ1 Adjust the OFF timing of the bit line transfer switch BT on the inactive array side corresponding to the bit line to which no data is output according to —4.
  • FIG. 20 shows a timing change circuit 36a that generates a timing signal BLTF1 that determines the OFF timing of the bit line transfer switch BT in the precharge control circuit 36 shown in FIG.
  • the timing changing circuit 36a includes a buffer circuit 28b, a delay circuit 36b, and a selection circuit 36c for selecting a deviation of the delay signal ZBLTF1 4 from the delay circuit 36b in response to the timing adjustment signal TADJ 1-4.
  • FIG. 21 shows details of the delay circuit 36b of FIG.
  • the delay circuit 36b has delay stages 36d, 36e, 36f, and 36g that are also cascade-connected two-stage inverters.
  • the delay time of the delay stage is 36d ⁇ 36e ⁇ 36f ⁇ 36g.
  • a pMOS transistor connected to the internal power supply line VII is formed at the output of the preceding CMOS inverter, and the output of the subsequent CMOS inverter is connected to the ground line VSS.
  • An nM OS transistor is formed.
  • the delay time of the delay signal ZBLTF0 to the falling edge of the delay signal ZBLTF1 is shortened.
  • the internal power supply voltage VII supplied from the internal power supply line VII is generated using the external power supply voltage supplied from the external cable of the FCRA M through the external power supply terminal.
  • the internal power supply voltage VII is a constant voltage that does not depend on the external power supply voltage or the chip temperature.
  • the delay stage 36e is composed of a normal CMOS inverter.
  • a pMOS transistor PSZnMOS transistor NS having a channel length L shorter than other transistors is arranged between the pMOS transistor and the nMOS transistor in order to increase the delay time.
  • Each CMOS inverter in the delay stage 36g has a channel length L longer than the other transistors between the pMOS transistor and the nMOS transistor, and a pMOS transistor PL / nMOS transistor NL is arranged in order to maximize the delay time! /,
  • the channel length L of the transistors other than the transistors PSZNS and PLZNL is a standard size.
  • the channel length L of the pMOS transistors PS and PL is set to the standard size, the gate width W of the pMOS transistor PS is made longer than the standard size, and the gate width W of the pMOS transistor PL is made shorter than the standard size.
  • Delay time can be obtained. That is, in this embodiment, the transistor channel length L or By selecting one of the delay stages 36d, 36e, 36f, and 36g having transistors with different gate widths W, the inactive timing of the bit line transfer signal (for example, BLTL2) is changed.
  • the delay time of the pMOS transistors PS and PL can be decreased by increasing the ratio WZL of the gate width W and the channel length L, and can be increased by decreasing the ratio WZL. Therefore, the same delay time can be obtained by increasing the ratio WZL of the pMOS transistor PS and decreasing the ratio WZL of the pMOS transistor PL. That is, by forming transistors with different gate width W and / or channel length L in the timing change circuit 36, the generation timing of the falling edge of the bit line transfer signal BLTL2 shown in FIG. 10 can be changed.
  • the deactivation timing of the bit line transfer signal (for example, BLTL2) can be easily selected by selecting one of the delay circuits 36d, 36e, 36f, 36g with different transistor sizes. Can change.
  • FIG. 22 shows a mode register 30a and a timing change circuit 37a in the ninth embodiment of the present invention.
  • the same elements as those described in the embodiment described above are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a mode register 30a and a timing change circuit 37a are formed instead of the mode register 30 and the timing change circuit 36a of the eighth embodiment.
  • Other configurations are the same as those of the eighth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCR AM.
  • the mode register 30a has a function of outputting a timing adjustment signal ZTADJ1-4 in which the logic levels of the timing adjustment signal TADJ1-4 and the timing adjustment signal TADJ1-4 are inverted. Other functions of the mode register 30a are the same as those of the mode register 30.
  • the timing changing circuit 37a includes a nother circuit 28b and a delay circuit 37b that delays the delay signal ZBLTF0 in response to the timing adjustment signals TADJ1-4 and ZTADJ1-4 to generate the timing signal BLTF1. .
  • FIG. 23 shows details of the delay circuit 37b.
  • Delay circuit 37b consists of two cascaded stages Delay stages 37d, 37e, 37f, and 37g comprising inverters.
  • the delay time of the delay stage is 37d, 37e, 37f, 37g.
  • the delay stages 37d, 37e, 37f, and 37g are configured by adding pMOS transistors and nMOS transistors to the power supply lines VII and VSS of the subsequent CMOS inverter.
  • the other configurations of the delay stages 37d, 37e, 37f, and 37g are the same as those of the delay stages 36d, 36e, 36f, and 36g shown in FIG.
  • the gates of newly added pMOS and nMOS transistors receive timing adjustment signals TADJl-4 and ZTADJ1-4.
  • the delayed signal ZBLT F0 is delayed from any one of the delay stages 37d, 37e, 37f, and 37g selected according to the timing adjustment signals TADJ1-4 and ZTADJ1-4.
  • the delay circuit 37b can adjust the delay time of the timing signal BLTF1 according to the timing adjustment signals TADJ1-4 and ZTADJ1-4.
  • the same effect as that of the above-described embodiment can be obtained.
  • Fig. 24 shows ten embodiments of the present invention.
  • the same elements as those described in the embodiment described above are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a command decoder 12A and a precharge control circuit 40 are formed instead of the command decoder 12 and the precharge control circuit 26 of the fourth embodiment (FIG. 7).
  • a mode register 30 and a substrate voltage generation circuit 38 for generating a plurality of types of substrate voltages BP and BN are newly formed.
  • Other configurations are the same as those in the fourth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as an FCRAM.
  • the substrate voltage generation circuit 38 changes the voltage values of the substrate voltages BP and BN according to the timing adjustment signal TADJ1-4.
  • the substrate voltage BP is supplied to the substrate of the p MOS transistor that constitutes the delay circuit 40b shown in FIG.
  • the substrate voltage BN is supplied to the substrate of the n MOS transistor constituting the delay circuit 40b.
  • the precharge control circuit 40 generates the timing of the falling edge of the bit line transfer signal BLTL2 using the substrate voltages BP and BN.
  • FIG. 25 shows details of the substrate voltage generation circuit 38 shown in FIG.
  • the substrate voltage generation circuit 38 includes resistor strings Rl and R2 and selection circuits 38a and 38b.
  • the resistor string R1 has a plurality of resistors arranged in series between the boosted voltage line VPP and the internal power supply line VII.
  • the selection circuit 38a receives the timing adjustment signal TADJ1—4 at the high logic level, the selection circuit 38a selects the voltage VP1-4 (VP1 ⁇ VP2 ⁇ VP3 ⁇ VP4) output from the resistor string R1, and the substrate voltage BP Output as.
  • the resistor string R2 has a plurality of resistors arranged in series between the ground line VSS and the negative voltage line VNG.
  • the selection circuit 38b selects the voltage VN1-4 (VN1> VN2> VN3> VN4) output from the resistor string R2 when receiving the high logic level timing adjustment signal TADJ1-4, and the substrate voltage BN Output as.
  • the smaller the number at the end of the timing adjustment signal TADJ1-4 the lower the substrate voltage BP and the higher the substrate voltage BN.
  • FIG. 26 shows a timing change circuit 40a that generates a timing signal BLTF1 that determines the OFF timing of the bit line transfer switch BT in the precharge control circuit 40 shown in FIG.
  • the timing changing circuit 40a has a buffer circuit 28b and a delay circuit 40b.
  • the delay circuit 40b is composed of a pair of cascaded CMOS inverters.
  • the substrate of the pMOS transistor and nMOS transistor of each CMOS inverter receives the substrate voltages BP and BN, respectively.
  • the threshold voltage (absolute value) of the pMOS transistor becomes lower as the substrate voltage BP is lower, and the pMOS transistor becomes easier to turn on.
  • the threshold voltage of the nMOS transistor becomes lower as the substrate voltage BN (negative voltage) becomes higher, and the nMOS transistor becomes easier to turn on.
  • the timing changing circuit 40a adjusts the delay time of the timing signal BLTF 1 according to the timing adjustment signal TADJ 1 -4 by using the variable substrate voltage.
  • the same effect as that of the above-described embodiment can be obtained.
  • the generation timing of the falling edge of the bit line transfer signal (for example, BL TL2) can be easily changed by changing the substrate voltages BP and BN.
  • FIG. 27 shows an eleventh embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a substrate voltage generation circuit 39 and a precharge control circuit 41 are formed instead of the substrate voltage generation circuit 38 and the precharge control circuit 40 of the tenth embodiment.
  • Other configurations are the same as those of the tenth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the substrate voltage generation circuit 39 generates substrate voltages BP1-4 and BN1-4 having different voltages.
  • the substrate voltage BP 1-4 is set to BPK BP2 BP3 BP4.
  • the value of board voltage BN 1-4 is set to BN1> BN2> BN3> BN4.
  • the precharge control circuit 41 uses either the substrate voltage BP1-4 or the substrate voltage BN1-4 to shift the bit line transfer signal (for example, BLTL2). Generate falling edge timing.
  • FIG. 28 shows a timing change circuit 41a that generates a timing signal BLTF1 that determines the OFF timing of the bit line transfer switch BT in the precharge control circuit 41 shown in FIG.
  • the timing change circuit 41a includes a buffer circuit 28b, delay circuits 41b, 41c, 41d, 41e, and the same selection circuit 36c as FIG.
  • the delay circuits 41b, 41c, 41d and 41e are each composed of a pair of cascaded CMOS inverters.
  • the substrate of the pMOS transistor and nMOS transistor of each CMOS inverter receives the substrate voltages BP1-4 and BN1-4, respectively. Due to the relationship between the substrate voltages B P1-4 and BN1-4, the delay times of the delay circuits 41b, 41c, 41d, 41e are set to 41b ⁇ 41c ⁇ 41d ⁇ 41e.
  • the delay circuits 41b, 41c, 41d, and 41e delay the delay signal / BLTF0 and generate the timing signals ZBLTF1-4.
  • the selection circuit 36c selects one of the timing signals ZBLTF1-4 according to the timing adjustment signal TADJ1-4 and outputs it as the timing signal BLTF1. From this, the falling edge generation timing of the bit line transfer signal BLTL2 shown in Figure 10 can be changed. As described above, also in the eleventh embodiment, the same effect as in the above-described embodiments can be obtained. Further, the selection circuit 36c selects any one of the delay circuits 41b, 41c, 41d, and 41e to which different substrate voltages BP1-4 and BN1-4 are supplied, so that the bit line transfer signal (for example, BLTL2) rises. The generation timing of the falling edge can be easily changed.
  • FIG. 29 shows a twelfth embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • an internal voltage generation circuit 42 and a precharge control circuit 44 are formed instead of the substrate voltage changing circuit 38 and the precharge control circuit 40 of the tenth embodiment.
  • Other configurations are the same as those of the tenth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • Internal voltage generation circuit 42 generates internal power supply voltage VII using external power supply voltage VDD and also generates internal power supply voltage VIII.
  • the internal power supply voltage VII is a fixed voltage
  • the internal power supply voltage VIII is a variable voltage.
  • the internal voltage generation circuit 42 changes the value of the internal power supply voltage VIII according to the timing adjustment signal TADJ 1-4. Specifically, the smaller the number at the end of the timing adjustment signal TADJ1-4, the higher the internal power supply voltage VIII.
  • the precharge control circuit 44 generates the timing of the falling edge of the bit line transfer signal BLTL2 using the internal power supply voltage VIII.
  • FIG. 30 shows a timing change circuit 44a that generates a timing signal BLTF1 that determines the OFF timing of the bit line transfer switch BT in the precharge control circuit 44 shown in FIG.
  • the timing changing circuit 44a has a buffer circuit 28b and a delay circuit 44b.
  • the delay circuit 44b is composed of a pair of cascaded CMOS inverters. The source of the pMOS transistor of each CMOS inverter is connected to the internal power line VIII.
  • the timing changing circuit 44a adjusts the delay time of the timing signal BLTF1 according to the timing adjustment signal TADJ1-4 by using the variable internal power supply voltage VIII. As a result, the bit line transfer signal BLTL2 shown in FIG. The generation timing of the trailing edge can be changed.
  • the generation timing of the falling edge of the bit line transfer signal (for example, BLTL2) can be easily changed by changing the internal power supply line VIII.
  • FIG. 31 shows a thirteenth embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a command decoder 12B and a memory core 24A are formed instead of the command decoder 12 and the memory core 24 of the fourth embodiment (FIG. 7).
  • Other configurations are the same as those of the fourth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as an FCRAM.
  • the FCRAM can be configured as an MCP or SOP as in the fourth or fifth embodiment (FIGS. 13 and 16).
  • the command decoder 12B activates one of the timing adjustment signals TADJ0-6 to a high logic level according to the test code (row address signal RAD) supplied together with the test command. After FCRAM is powered on, the timing adjustment signal TADJ2 is activated to a high logic level as a default.
  • the memory core 24A has a precharge control circuit 46 instead of the precharge control circuit 26 of the fourth embodiment.
  • each sense amplifier SA is connected only to a pair of bit lines BL and / BL. For this reason, the memory core 24A does not have the bit line transfer portion BT of FIG. Further, the memory core 24A has a precharge capacity unit PC shown in FIG. 32 to be described later.
  • the precharge control circuit 46 has a function of controlling the precharge capacitor unit PC in place of the function of controlling the bit line transfer unit BT. That is, the precharge control circuit 46 operates as a switch control unit that outputs switch control signals CNT1-2 and BRS in order to control operations of a capacity switch PSW, a precharge switch, and an equalize switch, which will be described later. In addition, the precharge control circuit 46 deactivates a switch control signal (one of CNT1 and 2) that controls the operation of the capacitor switch PSW connected to a bit line (one of BL and ZBL) to which data described later is not output. It has a function to change the timing according to the timing adjustment signal T ADJ0-6. Precharge control circuit 46 other The function is the same as that of the precharge control circuit 26.
  • FIG. 32 shows a main part of the memory core 24A shown in FIG.
  • the precharge capacitor part PC, the precharge part PRE, the column switch part CSW, and the sense amplifier part SA are arranged in the boundary area BA1.
  • the complementary bit line pairs BLO-1 and / BL0-1 in the memory cell array ARY are connected to the sense amplifier SA, respectively.
  • the memory cell MC closest to the boundary area BA1 is a redundant memory cell and is connected to the redundant word line RWL.
  • the other basic configuration is the same as in Fig. 9 except for the precharge capacitor PC.
  • the precharge capacitor unit PC includes a capacitor switch PSW composed of nMOS transistors corresponding to the bit lines BL and ZBL, and a precharge capacitor PCA arranged between the capacitor switch PSW and the precharge voltage line VPR. have.
  • the precharge capacitor PCA is used as a load connected to the bit lines BL and ZBL.
  • Capacitance switch PSW gates connected to bit lines BL and ZBL receive switch control signals CNT1 and CNT2, respectively.
  • the switch control signal CNT1-2 is generated by the precharge control circuit 46.
  • Capacitance switch PSW and precharge capacity PCA are formed in boundary area BA1 located outside memory cell array ARY. Therefore, the precharge capacitor PCA can be formed regardless of the arrangement pitch of the memory cells MC. That is, the capacitance value of the precharge capacitor PCA can be set arbitrarily.
  • FIG. 33 shows the read operation of the FCRAM of this embodiment.
  • the word line WL62 shown in FIG. 32 is selected, and the memory cell MC force data connected to the bit lines BLO and BL1 indicated by the thick broken line frame is read out.
  • the basic operation is the same as in Figure 4 above.
  • the bit lines BLO and ZBLO will be described.
  • the bit lines BLO and ZBLO correspond to the data lines Dl and D2 in FIG.
  • the switch control signal CNT1-2 corresponds to a switch control signal for turning off the switch CS1-2 in FIG.
  • Bit line reset signal BRS2 corresponds to the switch control signal for turning off switches PS1, PS2 and ESI in Fig. 4.
  • the bit line reset signal BRS is deactivated to a low logic level, and the connection between the bit lines BLO, / BLO and the precharge voltage line VPR is established. Solution Removed.
  • the switch control signal CNT1 corresponding to the bit line BLO from which data is output is deactivated to a low logic level (FIG. 33 (a)).
  • Capacitance switch PSW connected to bit line BLO is turned off by switch control signal CNT1.
  • the connection between the bit line BLO and the precharge capacitor PCA is released. Since the load capacitance value of the bit line BLO from which data is output decreases, the amount of change in the voltage of the bit line BLO due to data output increases.
  • the word line WL62 is activated and data is output to the bit line BLO (FIG. 33 (b)).
  • the capacitive switch PSW connected to the bit line ZBLO from which no data is output is on.
  • the bit line / BLO is connected to the precharge capacitor PCA, increasing the load capacitance value. Therefore, when data is output to the bit line BLO and the voltage changes, the change due to the influence of the voltage force coupling capacitance of the bit line ZBLO is suppressed (Fig. 33 (c)). That is, the voltage difference between the bit line pair BLO and ZBLO is prevented from becoming small.
  • the switch control signal CNT2 corresponding to the bit line ZBLO from which data is not output is deactivated to the low logic level (FIG. 33 (d)).
  • the precharge capacitor PCA corresponding to the bit line / BLO from which no data is output is disconnected from the bit line / BLO.
  • the sense amplifier SA operates to amplify the voltage difference between the bit line pair BLO and ZBLO (FIG. 33 (e)).
  • the word line WL62 is deactivated, the amplification operation of the sense amplifier SA is completed (FIG. 33 (f)).
  • bit line reset signal BRS and switch control signal CNT1-2 are activated (Fig. 33 (g)).
  • bit line pair BLO, ZBLO is precharged to the precharge voltage line VPR (Fig. 33 (h)). Then, the read operation is completed.
  • FIG. 34 shows a test command sequence when changing the off timing of the switch control signal corresponding to the bit line to which no data is output. This is the same as Figure 11 except that the address signal RAD assignment is different.
  • the command decoder 12B uses one of the timing adjustment signals TADJO-6 according to the test code CODE supplied with the test command. Activate one of them at a high logic level.
  • the deactivation timing (off timing) of the switch control signal CN corresponding to the bit line to which no data is output is changed by the test code CODE.
  • the timing changing circuit 46a shown in FIG. 35 can adjust the OFF timing of the switch control signal CNT only in the test mode.
  • the command input circuit 10 and the address input circuit 16 operate as a command input circuit that receives a timing change command for changing the OFF timing of the switch control signal CNT (CNT1 or CNT2).
  • the reserved address signal RAD4-3 can be used to change the timing of other signals that control the precharge operation such as the bit line reset signal BRS.
  • the off timing adjusted during the test mode is maintained until the FCRAM power is turned off or the off timing is adjusted again by the test command.
  • FIG. 35 shows a timing change circuit 46a that generates a timing signal CNTF1 that determines the OFF timing of the switch control signal CNT in the precharge control circuit 46 shown in FIG.
  • the timing changing circuit 46a includes a nother circuit 26b, four delay circuits 26c connected in cascade, a buffer circuit 26b, a selection circuit 26d, and a signal generation circuit 46b.
  • the nother circuit 26b, the delay circuit 26c, and the selection circuit 26d are the same as those in the fourth embodiment (FIG. 12).
  • the signal generation circuit 46b receives the timing signal BLTF0-1 to generate the switch control signal CNT1-2. However, when the timing adjustment signal TA DJ5 is activated, the signal generation circuit 46b generates a switch control signal (one of CNT1-2) corresponding to the bit line (one of BL, / BL) from which no data is output. Fix to ground voltage VSS. At this time, the corresponding capacitance switch PSW is always off, and the corresponding bit line is not connected to the precharge voltage line VPR. That is, the corresponding bit line is maintained in a state where the load capacitance is not connected.
  • the signal generation circuit 46b switches the switch control signal (C) corresponding to the bit line (one of BL and ZBL) from which data is not output. Fix NT1—2) to the internal power supply voltage VII.
  • the corresponding capacitance switch ⁇ SW is always turned on, and the corresponding bit line is always connected to the precharge voltage line VPR. That is, the corresponding bit line is maintained in a state where the load capacitance is always connected.
  • FIG. 36 shows a fourteenth embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a command decoder 12C and a memory core 24 ⁇ are formed instead of the command decoder 12 ⁇ and the memory core 24 ⁇ of the thirteenth embodiment (Fig. 31).
  • a fuse circuit 34 ⁇ is newly formed.
  • Other configurations are the same as those in the thirteenth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the command decoder 12C activates one of the timing adjustment signals TADJO-4 to a high logic level according to the test code (row address signal RAD) supplied with the test command (default is TADJ2 ), Output redundant word enable signal RWLEN.
  • the redundant word enable signal RWLEN is a signal that determines whether or not the precharge capacitor PC shown in FIG. 37, which will be described later, is used as a redundant memory cell.
  • the fuse circuit 34A has a fuse FS.
  • the fuse circuit 34A outputs a low logic level fuse signal FSO when the fuse FS is cut (programmed), and outputs a high logic level fuse signal FSO when the fuse FS is not cut. That is, the fuse signal FSO indicates the program state of the fuse FS.
  • the fuse signal FSO is a signal that determines whether or not the precharge capacitor PC shown in FIG. 37 is used as a redundant memory cell.
  • the fuse signal FS0 takes precedence over the redundant word enable signal RWLEN.
  • the memory core 24B includes a precharge control circuit 48 and a row decoder RDEC2 instead of the precharge control circuit 46 and the row decoder RDEC of the thirteenth embodiment.
  • a plurality of precharge capacitor units PC memory cell array ARY are formed for each bit line BL, / BL.
  • the memory core 24B includes a precharge control circuit 48 and a port. This is the same as the memory core 24A of the thirteenth embodiment except for the function of the decoder RDEC2. That is, each sense amplifier SA is connected only to a pair of bit lines BL and ZBL.
  • the row decoder RDEC2 When the row decoder RDEC2 receives the activation of the redundant word enable signal RWLEN, the row decoder RDEC2 switches the decoding function in order to use a part of the precharge capacitor unit PC as a redundant memory cell. When the row decoder RDEC2 receives a low logic level fuse signal FS0, the row decoder RDEC2 uses a part of the precharge capacitor PC as a redundant memory cell regardless of the logic level of the redundancy word enable signal RWLEN. Switch the decoding function.
  • the precharge control circuit 48 has a function of controlling a plurality of precharge capacitance units PC. In addition, the precharge control circuit 48 has a function of changing the inactive timing of the switch control signal CNT1-2 in accordance with the timing adjustment signal TADJO-6, as in the thirteenth embodiment. .
  • the precharge control circuit 48 receives the activation of the redundant word enable signal RWLEN, the precharge control circuit 48 stops supplying the switch control signal CNT1-2 to a part of the precharge capacitor PC. That is, the precharge control circuit 48 also functions as a switch selection circuit that sets the number of precharge capacitors PCA (FIG. 37) used as a load in accordance with the redundant word enable signal RWLEN.
  • the precharge control circuit 48 When the precharge control circuit 48 receives the low logic level fuse signal FSO, the precharge control circuit 48 controls the switch to a part of the precharge capacitor PC regardless of the logic level of the redundant word enable signal RWLEN. Stop supplying signal CNT1-2.
  • the other functions of the precharge control circuit 48 are the same as those of the precharge control circuit 46. That is, the precharge control circuit 48 has the same timing changing circuit 46a as in FIG.
  • FIG. 37 shows a main part of the memory core 24B shown in FIG.
  • Each precharge capacitor portion PC is formed using a memory cell MC.
  • the capacity switch PSW is configured using the transfer transistor of the memory cell MC
  • the precharge capacity PCA is configured using the capacity of the memory cell MC. Therefore, for example, an already designed memory cell array ARY can be used.
  • a pair of capacitance switch PSW and precharge capacitance PCA are formed for each bit line BL, ZBL.
  • high logic level from command decoder 12C When the redundant word enable signal RWLEN is output, or when the fuse circuit 34A force is also output a low logic level fuse signal FSO, one of the capacitance switches PSW and one of the precharge capacitors PCA are redundant. Used as a memory cell. At this time, the gate of the capacitive switch PSW used as the redundant memory cell is disconnected from the signal line of the switch control signal CNT1-2 and connected to the redundant word line RWL1-2.
  • FIG. 38 shows a test command sequence when changing the off timing of the switch control signal corresponding to the bit line to which no data is output.
  • the command decoder 12C activates the redundant word enable signal RWLEN to a high logic level when the address signal RAD4-3 is "00".
  • the other assignments of the address signal RAD are the same as in Figure 34.
  • the reserved address signal RAD4-3 can be used to change the timing of other signals that control the precharge operation such as the bit line reset signal BRS.
  • the off timing adjusted during the test mode is maintained until the FCRAM power is turned off or the off timing is adjusted again by the test command.
  • the layout design of the memory core 24B can be facilitated by forming the capacitor switch PSW and the precharge capacitor PCA using the memory cell MC. Since the number of precharge capacitors PCA connected to each bit line BL, / BL can be changed, optimum read operation characteristics can be obtained for each manufactured FCRAM. In other words, since the layout data of the already designed memory cell array ARY can be used, the design efficiency of FCRAM can be improved. Since the unused precharge capacitor PCA can be used as a redundant memory cell, the defective relief efficiency can be improved and the yield of FCRAM can be improved.
  • FIG. 39 shows a fifteenth embodiment of the present invention.
  • a memory core 24C is formed instead of the memory core 24A of the thirteenth embodiment (FIG. 31).
  • Other configurations are the same as those in the thirteenth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the command input circuit 10 and the address input circuit 16 operate as a command input circuit that receives a timing change command for changing an OFF timing of a switch control signal CNT (CNT1 or CNT2) described later.
  • the test command sequence is the same as in Figure 34 above.
  • the memory core 24C has a precharge control circuit 50 instead of the precharge control circuit 46 of the thirteenth embodiment.
  • each sense amplifier SA is connected only to a pair of bit lines BL and ZBL.
  • the precharge control circuit 50 is different from the precharge control circuit 46 in the function of controlling the precharge capacitor unit PC and the precharge unit PRE. Other functions of the precharge control circuit 50 are the same as those of the precharge control circuit 46.
  • FIG. 40 shows a main part of the memory core 24C shown in FIG.
  • the memory core 24C is the same as the memory core 24A (FIG. 32) of the thirteenth embodiment except that the circuit configuration of the precharge unit PRE is different.
  • the gates of nMOS transistors precharge switches
  • the gates of the equalizing nMOS transistors that connect the bit line pair BL and ZBL to each other receive the bit line reset signal BRS12 having the AND logic of the bit line reset signal BRS1-2.
  • the precharge capacitor PCA is used as a load connected to the bit lines BL and ZBL.
  • FIG. 41 shows the read operation of the FCRAM of this embodiment.
  • the node line WL62 force is selected, and the memory cell MC force data connected to the bit lines BL0 and BL1 indicated by the thick dashed frame in FIG. 40 is read.
  • the basic operation is the same as in Fig. 5 above.
  • description will be given focusing on the bit lines BL0 and ZBL0.
  • the details of the waveforms of the bit lines BL0 and ZBL0 from the activation of the word line WL62 to the start of the amplification operation of the sense amplifier SA are the same as in FIG. 6 (d).
  • the bit lines BL0 and ZBL0 correspond to the data lines Dl and D2 in FIG.
  • Switch control signal CNT2 and bit line reset signal BRS2 Corresponds to the switch control signal for turning off switch CS2 and switch PS2 in Fig. 6.
  • bit line reset signal BRS1 is deactivated to a low logic level, and the connection between the bit line BLO for outputting data and the precharge voltage line VPR is established. Canceled.
  • bit line reset signal BRS1 is deactivated to a low logic level, and the equalization operation of the bit line pair BLO and ZBLO is stopped.
  • the switch control signal CNT1 corresponding to the bit line BLO from which data is output is deactivated to the low logic level (Fig. 41 (a)).
  • Capacitance switch PSW connected to bit line BLO is turned off by switch control signal CNT1. As a result, the connection between the bit line BLO and the precharge capacitor PCA is released. This release reduces the load capacitance value of the bit line BLO from which data is output, so that the amount of change in the voltage of the bit line BLO due to data output increases.
  • the word line WL62 is activated and data is output to the bit line BLO (FIG. 41 (b)).
  • the capacitive switch PSW connected to the bit line ZBLO from which no data is output is on.
  • the bit line / BLO is connected to the precharge capacitor PCA, increasing the load capacitance value. Therefore, when data is output to the bit line BLO and the voltage changes, the change due to the influence of the voltage force coupling capacitance of the bit line ZBLO can be suppressed (Fig. 41 (c)). That is, the voltage difference between the bit line pair BLO and ZBLO is prevented from becoming small.
  • the switch control signal CNT2 is deactivated to a low logic level before the sense amplifier SA starts an amplification operation (FIG. 41 (d)).
  • Capacitance switch PSW connected to bit line ZBLO where no data is output is turned off by the deactivation of switch control signal CNT2. Since the connection between the bit line ZBLO and the precharge capacitor PCA is released, the load capacitance value of the bit line ZBLO decreases.
  • the bit line ZBLO is connected to the precharge voltage line VPR by the high logic level of the bit line reset signal BRS2.
  • bit line ZBLO Since the load capacitance value of the bit line ZBLO is small, the voltage of the bit line ZBLO quickly decreases to the precharge voltage VPR (corresponding to the reference voltage VREF) as shown in Fig. 6 (d).
  • the bit line reset signal BRS2 corresponding to the bit line ZBLO from which no data is output is deactivated to a low logic level (FIG. 41 (e) ).
  • the bit line ZBLO charged to the precharge voltage VPR is set to the floating state.
  • the sense amplifier SA operates to amplify the voltage difference between the bit line pair BLO and ZBLO (FIG. 41 (f)). Since the subsequent operation is the same as that in FIG. 33 described above, the description thereof is omitted. As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained. In particular, the same effects as those of the third embodiment can be obtained.
  • FIG. 42 shows a sixteenth embodiment of the present invention.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a memory core 24D is formed instead of the memory core 24B of the fourteenth embodiment (FIG. 36).
  • Other configurations are the same as those in the fourteenth embodiment. That is, the semiconductor integrated circuit of this embodiment is formed as FCRAM.
  • the memory core 24D has a precharge control circuit 52 instead of the precharge control circuit 48 of the fourteenth embodiment.
  • the memory core 24D is the same as the memory core 24B of the fourteenth embodiment except for the precharge control circuit 50 and the precharge circuit PRE shown in FIG. 43 described later. That is, each sense amplifier SA is connected only to a pair of bit lines BL and / BL.
  • the precharge control circuit 52 has a function of generating the bit line reset signals BRS11-2 and BRS12. Other functions are the same as those of the precharge control circuit 48 of the fourteenth embodiment.
  • FIG. 43 shows a main part of the memory core 24D shown in FIG.
  • the memory core 24D is different from the fourteenth embodiment (FIG. 37) only in the configuration of the precharge circuit PRE. That is, a plurality of precharge capacitor portions PC are formed for each of the bit lines BL and ZBL.
  • the capacity switch PSW is configured using the transfer transistor of the memory cell MC
  • the precharge capacity PC A is configured using the capacity of the memory cell MC.
  • the precharge circuit PRE is the same as that in the fifteenth embodiment (FIG. 40).
  • the operation of the precharge circuit PRE is the same as that of the fifteenth embodiment (FIG. 41).
  • a part of the precharge capacitor PC can be used as a redundant memory cell. As described above, also in this embodiment, the same effect as that of the above-described embodiment can be obtained.
  • FIG. 44 shows the main parts of the memory core in the seventeenth embodiment of the present invention.
  • the memory cell array ARY of the thirteenth embodiment (FIG. 31) is replaced with a memory cell array ARY having a bit line twist structure.
  • the bit line twist structure has an intersection CRS where the bit lines BL and ZBL intersect each other.
  • the precharge capacitor portion PC is arranged on both sides of the intersection CRS. Note that the memory cell array ARY having the bit line twist structure can also be applied to the fourteenth to sixteenth embodiments.
  • the same effects as those of the above-described embodiment can be obtained. Furthermore, by disposing the precharge capacitor part PC on both sides of the intersection CRS, the operation of each precharge capacitor part PC can be easily controlled. In addition, even when the bit lines BL and ZBL are long, the precharge control of the bit lines BL and ZBL can be reliably performed.
  • the method of the mode register of the fifth embodiment is applied to the thirteenth to seventeenth embodiments, and the deactivation timing of the switch control signal CNT2 is set according to the value set in the mode register. It may be changed. Similarly, in the fourteenth and sixteenth embodiments, the number of precharge capacitors PCA used as loads may be set by a mode register.
  • Pads and timing decoders similar to those in the sixth embodiment (Fig. 17) are formed in the thirteenth to seventeenth embodiments, and the deactivation timing of the switch control signal CNT2 is set in the mode register. You may change according to the value to be done. Similarly, in the fourteenth and sixteenth embodiments, the number of precharge capacitors PCA used as a load may be set by a pad and a timing decoder.
  • the same fuse circuit and timing decoder as in the seventh embodiment are formed, and the deactivation timing of the switch control signal CNT2 is set in the mode register. You can change it according to the value.
  • the timing variations of the fourth and fifth embodiments are changed. Additional circuits 26a, 28a may be applied. Alternatively, the timing change circuits 36a, 37a, 40a, 41a, 44a of the eighth and twelfth embodiments may be applied. That is, in the fourteenth and seventeenth embodiments, the deactivation timing of the switch control signal CNT is selectively used for a plurality of delay stages in which at least one of the channel length L and the gate width W is different. You may adjust it. The deactivation timing of the switch control signal CNT may be adjusted by changing the substrate voltage supplied to the substrate of the transistor of the delay circuit. Alternatively, adjust the deactivation timing of the switch control signal CNT by changing the power supply voltage supplied to the delay circuit.
  • the MCP (FIG. 13) of the fourth embodiment may be configured using the semiconductor integrated circuit chips of the first to third, fifth, and seventeenth embodiments.
  • the SOC (FIG. 16) of the fifth embodiment may be configured using the semiconductor integrated circuits of the first, fourth, sixth, and seventeenth embodiments.
  • the present invention is applicable not only to precharge control of the bit lines BL and / BL connected to the sense amplifier SA, but also to precharge control of the local data bus line LDB connected to the read amplifier RA. Alternatively, it can be applied to a logic chip having a differential amplifier and a complementary data line connected to the differential amplifier.
  • the present invention can be applied to general DRAM, SDRAM, or pseudo-SRAM that is not limited to FCRAM.
  • the present invention can be applied to a semiconductor integrated circuit having a differential amplifier and a complementary data line connected to the differential amplifier.

Landscapes

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Abstract

　一対のデータ出力部の一方が、基準電圧にプリチャージされたデータ線対の一方にデータを出力する。スイッチ制御部は、データ線対の一方にデータが出力されてから差動アンプが増幅動作を開始するまでの間、このデータ線対の一方を、データを出力しないデータ出力部におけるデータが出力されないデータ線に対応するデータ線に接続する。これにより、データ線対の一方は、その負荷量が増加する。したがって、データ線対の他方の電圧が、データ出力時のカップリング容量の影響で変化することを防止できる。この結果、差動アンプが増幅動作を開始するときに、データ線対および接続線対の電圧差が小さくなることを防止できる。すなわち、データの読み出しマージンがカップリング容量により低下することを防止できる。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は、データ線対の電圧差を増幅する差動アンプを有する半導体集積回路 に関する。
背景技術
[0002] 半導体集積回路において、 DRAM等の半導体メモリでは、メモリセル力 読み出さ れるデータは、ビット線対の一方に伝達される。このとき、ビット線対の他方は、基準 電圧にプリチャージされている。そして、ビット線対の電圧差をセンスアンプにより増 幅し、増幅された信号を取り出すことで、データが読み出される。
特開 2000— 36194号公報および特開昭 63— 42095号公報には、センスアンプ が動作する直前まで基準側のビット線をプリチャージする回路が記載されている。具 体的には、ビット線は、互いに独立に動作するスィッチトランジスタにより基準電圧線 に接続されている。これにより、読み出し動作時に基準側のビット線の電圧がビット線 間のカップリング容量により変化することが防止される。すなわち、ビット線対の電圧 差が小さくなることが防止される。
特許文献 1：特開 2000— 36194号公報
特許文献 2：特開昭 63—42095号公報
発明の開示
発明が解決しょうとする課題
[0003] 近年、素子構造の微細化により、メモリセルの面積は小さくなり、ビット線の間隔は 狭くなる傾向にある。これに伴い、ビット線間のカップリング容量は、大きくなる傾向に ある。また、ビット線の間隔が狭くなると、メモリセルアレイに配置されるプリチャージト ランジスタのサイズを大きくすることが困難になる。これは、プリチャージトランジスタの 駆動力を大きくすることを妨げる。さらに、トランジスタとビット線 ·基準電圧線との間に は、コンタクト抵抗等の抵抗成分や拡散容量等の容量成分が存在する。以上より、読 み出しデータが一方のビット線に伝達されたときに、カップリング容量の作用を打ち消 して他方のビット線をプリチャージ電圧と一致させることは、微細化によりますます困 難になりつつある。
[0004] また、チップサイズを削減するために、センスアンプの両側にメモリセルアレイを配 置し、これらメモリセルアレイによりセンスアンプを共有する半導体メモリが提案されて いる。し力しながら、この種の半導体メモリにおいて、ビット線間のカップリング容量の 影響を低減する技術は提案されて ヽな ヽ。
本発明の目的は、データの読み出しマージンがカップリング容量により低下すること を防止することにある。
課題を解決するための手段
[0005] 本発明の第 1の形態では、相補のデータ線対をそれぞれ有する一対のデータ出力 部のいずれか一方がデータを出力する。この際、データ出力部は、基準電圧にプリ チャージされたデータ線のいずれか一つにデータを出力する。アンプスィッチは、デ 一タ線を接続配線にそれぞれ接続する。スィッチ制御部は、アンプスィッチの動作を それぞれ制御するアンプスィッチ制御信号を出力する。具体的には、スィッチ制御部 は、データ出力部の一方がデータ線対の一方にデータを出力するときに、アンプスィ ツチ制御信号により、データを出力するデータ出力部のデータ線対に接続された一 対のアンプスィッチをオンする。これにより、データが出力されるデータ線対は、接続 配線対に接続される。
[0006] また、スィッチ制御部は、データ出力部の一方がデータを出力して力 差動アンプ が増幅動作を開始するまでの間、データを出力しないデータ出力部におけるデータ が出力されないデータ線に対応するデータ線に接続されたアンプスィッチをオンする 。これにより、データが伝達されない接続配線およびデータ線は、データを出力しな いデータ出力部のプリチャージされたデータ線に接続され、負荷量が増加する。した がって、データが伝達されないデータ線および接続配線の電圧が、データ出力時の カップリング容量の影響で変化することを防止できる。この結果、差動アンプが増幅 動作を開始するときに、データ線対および接続配線対の電圧差が小さくなることを防 止できる。すなわち、データの読み出しマージンがデータ線対および接続配線対カツ プリング容量により低下することを防止できる。差動アンプにより十分な増幅動作が可 能なため、例えば、データの出力要求力 増幅されたデータを外部に出力するまで の時間であるアクセス時間を短縮できる。
[0007] 例えば、各データ出力部は、複数のメモリセルを有するメモリセルアレイである。各 データ線対は、メモリセルにそれぞれ接続された相補のビット線対である。このよう〖こ 、本発明は、差動アンプが一対のメモリセルアレイに共有される半導体メモリにも適用 できる。
本発明の第 1の形態の好ましい例では、スィッチ制御部は、差動アンプが増幅動作 を開始する前に、データを出力しないデータ出力部におけるデータが出力されない データ線に対応するデータ線に接続されたアンプスィッチをオフする。データが出力 されない接続配線は、増幅動作前にフローティングに設定される。このため、差動ァ ンプにより、接続配線対の電圧差を確実に差動増幅できる。
[0008] 例えば、プリチャージスィッチが、各データ線と基準電圧が供給される基準電圧線 との間に配置されている。そして、スィッチ制御部は、プリチャージスィッチ制御信号 により、データ出力部の一方がデータを出力して力 差動アンプが増幅動作を開始 するまでの間、データを出力しないデータ出力部のデータ線対に接続されたプリチヤ 一ジスイッチをオンをする。これにより、データが伝達されないデータ線および接続配 線の電圧を、増幅動作の直前まで基準電圧にプリチャージしておくことができる。この 結果、データが伝達されないデータ線および接続配線の電圧が、データ出力時の力 ップリング容量の影響で変化することを確実に防止できる。
[0009] 本発明の第 1の形態の好ま 、例では、ィコライズスィッチは、データ線対のデータ 線を互いに接続する。スィッチ制御部は、ィコライズスィッチの動作をそれぞれ制御 するィコライズスィッチ制御信号を出力する。また、スィッチ制御部は、ィコライズスィ ツチ制御信号により、データを出力するデータ出力部のデータ線対に接続されたィコ ライズスィッチをオフし、このデータ出力部がデータを出力して力 差動アンプが増幅 動作を開始するまでの間、データを出力しないデータ出力部のデータ線対に接続さ れたィコライズスィッチをオンする。
[0010] データが伝達されない接続配線は、データを出力しないデータ出力部の両方のデ ータ線に接続される。したがって、データが伝達されない接続配線の負荷量を、大幅 に増加できる。この結果、データが伝達されないデータ線および接続配線の電圧が 、データ出力時のカップリング容量の影響で変化することを確実に防止できる。
本発明の第 2の形態では、相補のデータ線対を有するデータ出力部は、基準電圧 にプリチャージされたデータ線のいずれか一つにデータを出力する。容量スィッチと 、負荷として使用可能なプリチャージ容量とは、各データ線と基準電圧が供給される 基準電圧線との間に直列に配置されている。スィッチ制御部は、容量スィッチの動作 をそれぞれ制御するスィッチ制御信号を出力する。具体的には、スィッチ制御部は、 データ出力部がデータ線対の一方にデータを出力するときに、スィッチ制御信号に より、データが出力されるデータ線に対応するオンしている容量スィッチをオフする。 これにより、データが出力されるデータ線の負荷量が減少するため、データ線に出力 されるデータに応答して変化するデータ線の電圧変化量を大きくできる。
[0011] また、スィッチ制御回路は、データ出力部がデータを出力して力も差動アンプが増 幅動作を開始するまでの間、データが出力されないデータ線に対応する容量スイツ チをオンする。これにより、データ出力部がデータ線対の一方にデータを出力すると きに、データが出力されないデータ線は、プリチャージ容量に接続され、データ線の 負荷量は増加している。このため、データが出力されないデータ線の電圧力 データ 出力時のカップリング容量の影響で変化することを防止できる。この結果、差動アン プが増幅動作を開始するときに、データ線対の電圧差が小さくなることを防止できる。 すなわち、データの読み出しマージンがデータ線対のカップリング容量により低下す ることを防止できる。
[0012] 本発明の第 2の形態の好ましい例では、スィッチ制御部は、データが出力されない データ線に対応するオンして!/、る容量スィッチを、差動アンプが増幅動作を開始する 前にオフする。これにより、データが出力されないデータ線は、増幅動作前に負荷量 が減少する。このため、差動アンプにより、接続配線対の電圧差を確実に差動増幅 できる。
本発明の第 2の形態の好ましい例では、データ出力部は、複数のメモリセルを有す るメモリセルアレイである。データ線対は、メモリセルにそれぞれ接続された相補のビ ット線対である。本発明は、差動アンプが一対のメモリセルアレイに共有される半導体 メモリにも適用できる。
[0013] 本発明の第 2の形態の好ましい例では、各メモリセルは、データを保持するメモリセ ル容量と転送トランジスタとを有している。容量スィッチおよびプリチャージ容量は、メ モリセルの転送トランジスタおよびメモリセル容量を用いて形成されて ヽる。容量スィ ツチおよびプリチャージ容量を、メモリセルを利用して形成することで、半導体集積回 路のレイアウト設計を容易にできる。換言すれば、既に設計されたメモリセルアレイの レイアウトデータを流用できるため、設計効率を向上できる。
[0014] 例えば、半導体集積回路は、冗長制御回路を有している。冗長制御回路は、負荷 として使用されないプリチャージ容量と、このプリチャージ容量に接続された容量スィ ツチで構成されるメモリセルを、不良を救済するための冗長メモリセルとして使用する
。これにより、不良の救済効率を向上でき、半導体集積回路の歩留を向上できる。 本発明の第 3の形態では、相補のデータ線対を有するデータ出力部は、基準電圧 にプリチャージされたデータ線のいずれか一つにデータを出力する。容量スィッチと 負荷として使用可能なプリチャージ容量とは、各データ線と基準電圧が供給される基 準電圧線との間に直列に配置されている。プリチャージスィッチは、各データ線と基 準電圧が供給される基準電圧線との間にそれぞれ配置されている。スィッチ制御部 は、容量スィッチおよびプリチャージスィッチの動作をそれぞれ制御するスィッチ制御 信号を出力する。差動アンプは、データ線対に接続され、データ線対の電圧差を増 幅する。
[0015] 具体的には、スィッチ制御部は、データ出力部がデータ線対の一方にデータを出 力するときに、スィッチ制御信号により、データが出力されるデータ線に対応するオン している容量スィッチおよびプリチャージスィッチをオフする。また、スィッチ制御部は 、データ出力部がデータを出力して力 差動アンプが増幅動作を開始するまでの間 に、データが出力されないデータ線に対応するオンしている容量スィッチをオフした 後、データが出力されないデータ線に対応するオンしているプリチャージスィッチを オフする。データが出力されないデータ線にプリチャージ容量が接続されている間、 データ線の負荷量が増加する。このため、データが出力されないデータ線の電圧が 、データ出力時のデータ線のカップリング容量の影響で変化することを防止できる。 [0016] データが出力されないデータ線とプリチャージ容量との接続が解除された後、デー タ線の負荷量は減少する。このため、データが出力されないデータ線の電圧力 デ ータ出力時のカップリング容量の影響で変化した場合にも、オンしているプリチヤ一 ジスイッチを介して、データ線を短時間で基準電圧にプリチャージできる。この結果、 差動アンプが増幅動作を開始するときに、データ線対の電圧差が小さくなることを防 止できる。すなわち、データの読み出しマージンがデータ線のカップリング容量により 低下することを防止できる。
[0017] 本発明の第 3の形態の好ましい例では、スィッチ制御部は、データが出力されるデ ータ線に対応するオンして 、る容量スィッチおよびプリチャージスィッチを、データ出 力部がデータを出力する前にオフする。これにより、データが出力されるデータ線は 、フローティング状態になり、かつその負荷量が減少するため、データ線に出力され るデータに応答して変化するデータ線の電圧変化量を大きくできる。
[0018] 本発明の第 1—第 3の形態の好ましい例では、スィッチ制御部は、スィッチ制御信 号の生成タイミングを変更するためのタイミング変更回路を有して 、る。タイミング変 更回路により、スィッチ制御信号のタイミングと、データ線のカップリングノイズの影響 との関係を評価できる。評価結果を製造工程あるいは設計工程にフィードバックする ことにより、データの読み出しマージンが大きい半導体集積回路を構成できる。
[0019] 本発明の第 2および第 3の形態の好ま U、例では、例えば、複数の容量スィッチが 、各データ線毎に形成される。スィッチ選択回路は、負荷として使用するプリチャージ 容量の数を設定する。データ線に接続されるプリチャージ容量の数を変えることで、 データが出力されるとき、およびデータが差動増幅されるときのデータ線の電圧変化 を最適に調整できる。この結果、データの読み出しマージンを向上できる。
発明の効果
[0020] 差動アンプが増幅動作を開始するときに、データ線対の電圧差が小さくなることを 防止できる。すなわち、データの読み出しマージンがカップリング容量により低下する ことを防止できる。
図面の簡単な説明
[0021] [図 1]本発明の第 1の実施形態を示すブロック図である。 [図 2]図 1に示した半導体集積回路のデータの出力動作を示すタイミング図である。 圆 3]本発明の第 2の実施形態を示すブロック図である。
圆 4]図 3に示した半導体集積回路のデータの出力動作を示すタイミング図である。 圆 5]本発明の第 3の実施形態におけるデータの出力動作を示すタイミング図である
[図 6]図 5の期間 P1におけるデータ線対の電圧変化を示す波形図である。
圆 7]本発明の第 4の実施形態を示すブロック図である。
[図 8]図 7に示したメモリコア部の概要を示すブロック図である。
圆 9]図 8に示した境界領域の詳細を示す回路図である。
[図 10]第 4の実施形態の FCRAMの読み出し動作を示すタイミング図である。
圆 11]第 4の実施形態の試験コマンドシーケンスを示す説明図である。
圆 12]図 7に示したプリチャージ制御回路内に形成されるタイミング変更回路を示す 回路図である。
[図 13]第 4の実施形態の FCRAMが搭載されるマルチチップパッケージを示すブロ ック図である。
圆 14]本発明の第 5の実施形態を示すブロック図である。
[図 15]図 14に示したプリチャージ制御回路内に形成されるタイミング変更回路を示 す回路図である。
[図 16]第 5の実施形態の FCRAMが埋め込まれたシリコンオンチップを示すブロック 図である。
圆 17]本発明の第 6の実施形態を示すブロック図である。
圆 18]本発明の第 7の実施形態を示すブロック図である。
圆 19]本発明の第 8の実施形態を示すブロック図である。
[図 20]図 19に示したプリチャージ制御回路内に形成されるタイミング変更回路を示 す回路図である。
[図 21]図 20に示した遅延回路の詳細を示す回路図である。
[図 22]第 9の実施形態におけるモードレジスタおよびタイミング変更回路を示すブロッ ク図である。 [図 23]図 22に示した遅延回路の詳細を示す回路図である。
圆 24]本発明の第 10の実施形態を示すブロック図である。
[図 25]図 24に示した基板電圧生成回路の詳細を示すブロック図である。
[図 26]図 24に示したプリチャージ制御回路内に形成されるタイミング変更回路を示 す回路図である。
圆 27]本発明の第 11の実施形態を示すブロック図である。
[図 28]図 27に示したプリチャージ制御回路内に形成されるタイミング変更回路を示 す回路図である。
圆 29]本発明の第 12の実施形態を示すブロック図である。
[図 30]図 29に示したプリチャージ制御回路内に形成されるタイミング変更回路を示 す回路図である。
圆 31]本発明の第 13の実施形態を示すブロック図である。
[図 32]図 31に示したメモリコアの要部を示す回路図である。
[図 33]第 13の実施形態の FCRAMの読み出し動作を示すタイミング図である。 圆 34]第 13の実施形態の試験コマンドシーケンスを示す説明図である。
[図 35]図 31に示したプリチャージ制御回路内に形成されるタイミング変更回路を示 す回路図である。
圆 36]本発明の第 14の実施形態を示すブロック図である。
[図 37]図 36に示したメモリコアの要部を示す回路図である。
圆 38]第 14の実施形態の試験コマンドシーケンスを示す説明図である。
圆 39]本発明の第 15の実施形態を示すブロック図である。
[図 40]図 39に示したメモリコアの要部を示す回路図である。
[図 41]第 15の実施形態の FCRAMの読み出し動作を示すタイミング図である。 圆 42]本発明の第 16の実施形態を示すブロック図である。
[図 43]図 42に示したメモリコアの要部を示す回路図である。
[図 44]本発明の第 14の実施形態におけるメモリコアの要部を示すブロック図である。 発明を実施するための最良の形態
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸（図 7等）は、外 部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また 、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝 達される信号線には、信号名と同じ符号を使用する。先頭に" Z〃の付いている信号 は、負論理を示している。末尾に〃 z"の付いている信号は、正論理を示している。
[0023] 図 1は、本発明の第 1の実施形態を示している。半導体集積回路は、相補のデータ 線対 DL1ZDL2、 DR1ZDR2をそれぞれ有する一対のデータ出力部 2L、 2R、接 続配線対 CW1、 CW2に接続された差動アンプ 4およびスィッチ制御部 6Aを有して いる。データ線 DL1— 2、 DR1— 2は、アンプスィッチ ASL1、 ASL2、 ASR1、 ASR 2を介して接続配線対 CW1— 2に接続されている。すなわち、差動アンプ 4は、デー タ出力部 2L、 2Rに共有されている。
[0024] また、データ線 DL1— 2、 DR1— 2は、プリチャージスィッチ PSL1、 PSL2、 PSR1 、 PSR2を介して基準電圧線 VREFにそれぞれ接続されている。データ線対 DL1— 2は、ィコライス、スィッチ ESL1を介して互いに接続される。データ線対 DR1— 2は、ィ コライス、スィッチ ESR1を介して互いに接続される。各スィッチ ASL1— 2、 ASR1— 2 、 PSL1— 2、 PSR1— 2、 ESL1、 ESR1は、 nMOSトランジスタ、 pMOSトランジスタ トで構成されている。
[0025] データ出力部 2L、 2Rは、その一方が動作し、データをデータ線対 DR1— 2の一方
(または DL1— 2の一方）に出力する。スィッチ制御部 6Aは、アンプスィッチ ASL1— 2、 ASR1— 2の動作をそれぞれ制御するアンプスィッチ制御信号、プリチャージスィ ツチ PSL1— 2、 PSR1 2の動作をそれぞれ制御するプリチャージスィッチ制御信号 、ィコライズスィッチ ESL1、 ESR2の動作をそれぞれ制御するィコライズスィッチ制御 信号を、制御信号線にそれぞれ出力する。各制御信号線は、各スィッチ ASL1— 2、 ASR1— 2、 PSL1— 2、 PSR1— 2、 ESL1、 ESR1のトランジスタのゲートに接続さ れている。
[0026] 例えば、データ出力部 2Rのデータ線 DR1からデータが出力されるとき、スィッチ制 御部 6Aは、アンプスィッチ ASR1— 2をオンする。これにより、データ線 DR1— 2は、 接続配線対 CW1— 2を介して差動アンプ 4に接続される。差動アンプ 4は、データが 出力されるデータ線 DR1と、基準電圧にプリチャージされた対応するデータ線 DR2 の電圧差を増幅し、増幅したデータを出力する。
[0027] 半導体集積回路が半導体メモリの場合、データ線 DL1— 2、データ出力部 2L、 2R および差動アンプ 4は、相補のビット線対、メモリセルアレイおよびセンスアンプに対 応する。あるいは、これら要素は、センスアンプで増幅されたデータを外部に向けて 転送するための相補のデータバス線、センスアンプで増幅されたデータをデータバス 線に出力するためのデータバススィッチ、およびデータノ ス線上のデータの信号量 を増幅するリードアンプに対応する。図 1の構成は、ロジック LSIにも適用可能である
[0028] 図 2は、図 1に示した半導体集積回路のデータの出力動作を示している。この例で は、データ出力部 2Rのデータ線 DR1からデータが出力される。図中の" ON"は、ス イッチのオンを示し、 "OFF"は、スィッチのオフを示している。データの出力動作が 開始される前、全てのスィッチ ASL 1— 2、 ASR1 - 2, PSL1— 2、 PSR1— 2、 ESR 1、 ESL1はオンしている。このため、データ線 DLl— 2、 DR1— 2および接続配線対 CW1 - 2は、基準電圧 VREFにプリチャージされて!/、る。
[0029] スィッチ制御部 6Aは、データ出力部 2Rがデータ線 DR1にデータを出力する前に 、データが出力されるデータ線対 DR1— 2に対応するスィッチ PSR1— 2、 ESR1を オフする（図 2 (a) )。また、スィッチ制御部 6Aは、データ出力部 2Rがデータ線 DR1 にデータを出力する前に、データが出力されないデータ出力部 2Lにおいて、データ が出力されるデータ線 DR1に対応するデータ線 DL1に接続されたスィッチ ASL1を オフする（図 2 (b) )。これにより、データ線 DR1の負荷量が減少するため、データ線 DR1に出力されるデータに応答して変化するデータ線 DR1の電圧変化量を大きく できる。データを出力しな 、データ出力部 2Lのデータ線 DL 1 - 2に対応するスイツ チ PSL1— 2は、データ出力部 2Rからのデータの出力動作中にオンし続ける（図 2 (c ) )。このため、データ線 DL1— 2〖こは、出力動作中に常に基準電圧 VREFが供給さ れる。また、スィッチ ESL1、 ASL2のオンにより、接続配線 CW2およびデータ線 DR 2は、データ線 DL2だけでなぐデータ線 DL1に接続される。接続配線 CW2および データ線 DR2の負荷量は、データの出力時に増加している。このため、接続配線 C W2およびデータ線 DR2の電圧力 データ出力時のカップリング容量の影響で変化 することを確実に防止できる。
[0030] スィッチ ASR1— 2は、データが出力されるデータ線対 DR1— 2の電圧差を差動ァ ンプ 4で増幅するために、出力動作中にオンし続ける（図 2 (d) )。データがデータ線 DR1に出力されたときに、データが出力されな 、データ線 DR2に対応するデータ出 力部 2L側のスィッチ ASL2はオンしている。このため、データ線 DR2は、スィッチ AS R2、 ASL2、 PSL2を介して基準電圧線 VREFに接続されている。さらに、データ線 DR2は、スィッチ ASR2、 ASL2、 ESL1、 PSL1を介して基準電圧線 VREFに接続 されている。これにより、データ線対の一方のデータ線 DR1にデータが出力されて電 圧が変化したときに、データ線対の他方のデータ線 DR2の電圧が、カップリング容量 の影響で変化することを確実に防止できる（図 2 (e) )。すなわち、差動アンプ 4が動 作を開始するときにデータ線対 DR1— 2の電圧差が小さくなることを防止できる。
[0031] スィッチ制御部 6Aは、差動アンプ 4が増幅動作を開始する直前に、データが出力 されな 、データ線 DR2に対応するデータ出力部 2L側のスィッチ ASL2をオフする（ 図 2 (f) )。これにより、データ線 DR2および接続配線 CW2は、増幅動作前に基準電 圧線 VREFに非接続され、フローティング状態になる。このため、この後動作する差 動アンプ 4により、接続配線対 CW1、 CW2およびデータ線 DR1、 DR2の電圧差を 確実に差動増幅できる。また、上述したように、データ線対 DR1— 2の電圧差が小さ くなることが防止されるため、差動アンプ 4は、データ出力部 2Rから出力されるデータ を確実に増幅できる。スィッチ制御部 6Aは、差動アンプ 4の増幅動作が完了した後、 スィッチ ASL1— 2、 PSR1— 2、 ESRlをォンする（図2 (g) )。これにより、データ線 対 DR1— 2および接続配線対 CW1— 2は、基準電圧線 VREFに接続され、基準電 圧 VREFにプリチャージされる。そして、データの出力動作が完了する。
[0032] なお、図 1に示したデータ線対 DL1— 2、 DR1— 2をィコライズするィコライズスイツ チ ESL1、 ESL2は、形成しなくてもよい。し力し、ィコライス、スィッチ ESL 1—2を形成 することで、図 2で説明したように、データが出力されないデータ線 DR2をデータ線 D L2だけでなくデータ線 DL1を介して基準電圧線 VREFに接続できる。このため、デ ータが出力されて力も差動アンプ 4が動作を開始するまでの間、データ線 DR2の電 圧が、データ線 DR1の電圧変化の影響を受けて変化することを確実に防止できる。
[0033] また、図 1では、スィッチ PSL1— 2、 ESL1およびスィッチ PSRl— 2、 ESR1に独 立に制御信号線を配線している。しかし、スィッチ PSL1— 2、 ESL1に共通の制御信 号線を配線し、スィッチ PSR1— 2、 ESR1に共通の制御信号線を配線してもよい。 以上、第 1の実施形態では、データが伝達されないデータ線 DR2および接続配線 CW2を、データが出力された後から差動アンプ 4が増幅動作を開始する直前まで基 準電圧線 VREFに接続することで、データ線 DR2および接続配線 CW2の電圧が、 データ出力時のデータ線対 DR1— 2および接続配線対 CW1— 2のカップリング容量 の影響で変化することを防止できる。この結果、差動アンプ 4が増幅動作を開始する ときに、データ線対 DR1 - 2および接続線対 CW1 - 2の電圧差が小さくなることを防 止できる。すなわち、データの読み出しマージンがカップリング容量により低下するこ とを防止できる。差動アンプ 4が増幅動作を開始する直前に、スィッチ制御信号 ASL 2をオフすることで、データ線 DR2および接続配線 CW2を増幅動作前にフローティ ングに設定できる。このため、差動アンプ 4により、接続配線対 CW1— 2の電圧差を 確実に差動増幅できる。
[0034] 図 3は、本発明の第 2の実施形態を示している。第 1の実施形態と同じ要素には同 じ符号を付し、詳細な説明を省略する。半導体集積回路は、相補のデータ線対 Dl、 D2を有するデータ出力部 2、データ線対 Dl、 D2に接続された差動アンプ 4および スィッチ制御部 6Bを有している。この実施形態は、差動アンプ 4が共有されていない 点、およびデータ線 Dl、 D2がプリチャージ容量 Cl、 C2を介して接地線 VSSに接 続されている点で第 1の実施形態と相違する。
[0035] データ線 D1— 2は、プリチャージスィッチ PS1、 PS 2を介して基準電圧線 VREFに それぞれ接続される。データ線対 D1— 2は、ィコライス、スィッチ ES1を介して互いに 接続される。さらに、データ線 D1— 2は、容量スィッチ CS 1—2およびプリチャージ容 量 C 1—2を介して接地線 VSSに接続される。各スィッチ PS 1— 2、 ES1、 CS1— 2の 回路構成は、第 1の実施形態のスィッチ PSR1— 2等と同じである。
[0036] データ出力部 2は、データをデータ線対 D1— 2の一方に出力する。スィッチ制御部 6Bは、プリチャージスィッチ PS 1 2の動作をそれぞれ制御するプリチャージスイツ チ制御信号、ィコライズスィッチ ES 1の動作を制御するィコライズスィッチ制御信号、 および容量スィッチ CS1— 2の動作を制御する容量スィッチ制御信号を出力する。 図 4は、図 3に示した半導体集積回路のデータの出力動作を示している。この例で は、データ出力部 2は、データ線 D1にデータを出力する。データの出力動作が開始 される前、全てのスィッチ PS 1— 2、 ES1、 CS 1—2はオンしている。このため、データ 線 D1— 2は、基準電圧 VREFにプリチャージされている。プリチャージ容量 C1 2 は、データ線 D 1—2にそれぞれ接続されている。このため、データ線 D1— 2の負荷 容量は、プリチャージ容量 C1— 2により増加する。
[0037] スィッチ制御部 6Bは、データ線 D1にデータが出力される直前にスィッチ PS1— 2、 ESlをォフする（図4 (a) )。また、スィッチ制御部 6Bは、データ線 D1にデータが出力 される直前にスィッチ CS1をオフする（図 4 (b) )。データ線 D1は、スィッチ CS1のォ フによりプリチャージ容量 C1から切り離される。これにより、データ線 D1の負荷容量 値が減るため、データの出力によるデータ線 D1の電圧の変化量を大きくできる。
[0038] データがデータ線 D1に出力されたときに、データが出力されないデータ線 D2は、 データ線 D2に接続されたプリチャージ容量 C2により負荷容量値が増加している。こ れにより、データ線対の一方のデータ線 D1にデータが出力されて電圧が変化したと きに、データ線対の他方のデータ線 D2の電圧が、カップリング容量の影響で変化す ることが抑えられる（図 4 (c) )。すなわち、データ線対 D1— 2の電圧差が小さくなるこ とが防止される。
[0039] スィッチ制御部 6Bは、差動アンプ 4が増幅動作を開始する直前にスィッチ CS2をォ フする（図 4 (d) )。このため、プリチャージ容量 C2は、データが出力されないデータ 線 D2から切り離される。データ線 D2の負荷容量値が減ることで、差動アンプ 4による データ線対 DR1— 2の電圧差の増幅速度が低下することが防止される。換言すれば 、差動アンプ 4は、データ出力部 2から出力されるデータを確実に増幅できる。スイツ チ制御部 6Bは、差動アンプ 4の増幅動作が完了した後、スィッチ PS1— 2、 ES1、 C SI— 2をオンする（図 4 (e) )。これにより、データ線対 D1— 2は、基準電圧線 VREF に接続され、基準電圧 VREFにプリチャージされる。
[0040] なお、第 1の実施形態と同様に、ィコライズスィッチ ES1は形成しなくてもよい。また 、スィッチ PS 1— 2、 ESIに共通の制御信号線を配線してもよい。スィッチ PS 1— 2、 ES 1に独立の制御信号線をそれぞれ配線する場合には、データが出力されないデ ータ線 (例えば、 D2)に接続されたプリチャージスィッチ（例えば、 PS2)を、差動アン プ 4が動作を開始する直前にオフすることができる。この場合、データが出力されて 力も差動アンプ 4が動作を開始するまでの間、データが出力されないデータ線を基 準電圧線 VREFに接続できる。したがって、この期間において、データ線 D1の電圧 変化によるデータ線 D2の電圧の変化量を最小限にできる。
[0041] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、データが出力される前にデータ線 D1の負荷量を減少させることで、デー タの出力に応じて変化するデータ線 D1の電圧変化量を大きくできる。差動アンプ 4 が増幅動作を開始する直前まで、データが出力されないデータ線 D2の負荷量を増 カロさせておくことで、データ線 D2の電圧が、データ出力時のデータ線対 D1— 2の力 ップリング容量の影響で変化することを防止できる。この結果、データの読み出しマ 一ジンがカップリング容量により低下することを防止できる。
[0042] 図 5は、本発明の第 3の実施形態におけるデータの出力動作を示している。第 1お よび第 2の実施形態と同じ要素には同じ符号を付し、詳細な説明を省略する。この実 施形態では、データが出力されないデータ線 (この例では、 D2)に接続されたスイツ チ PS2、 CS2の動作力 第 2の実施形態に比べて相違している。このため、スィッチ 制御部が第 2の実施形態と相違する。半導体集積回路のその他の構成は、第 2の実 施形態（図 3)と同じである。
[0043] スィッチ制御部は、データが出力された後、スィッチ PS2がオフされる前にスィッチ CS2をオフする（図 5 (a) )。スィッチ PS2は、差動アンプ 4が動作を開始する直前に オフされる（図 5 (b) )。データが出力されて力 差動アンプ 4が動作を開始するまでの 期間 P1において、データ線 D2の負荷容量値は、スィッチ CS2がオンしている間増 加する。また、期間 P1では、データが出力されないデータ線 D2は、スィッチ PS2の オンにより基準電圧線 VREFに接続される。このため、データ線 D1の電圧変化によ るデータ線 D2の電圧の変化量を最小限にできる。
[0044] また、期間 P1において、スィッチ CS2のオフにより、プリチャージ容量 C2とデータ 線 D2との接続が解除される。データ線 D2の負荷容量値が減るため、データ線 D1の 電圧変化の影響を受けて変化したデータ線 D2の電圧を、迅速に基準電圧 VREFに 戻すことができる。
図 6は、図 5の期間 P1におけるデータ線対 D1— 2の電圧変化の詳細を示している 。本発明が適用されたときのデータ線 D2の変化は、太い曲線 (d)で示している。デ ータ線 D2が期間 P1に基準電圧線 VREFおよび容量 C2に接続されな 、場合、デー タ線 D2は、データ線 D1の電圧変化の影響を受けて大きく変化する（曲線 a)。データ 線 D2が期間 P1に基準電圧線 VREFに接続されず、かつ期間 P1の前半に容量 C2 に接続される場合、データ線 D2は、負荷容量値が増加するため、データ線 D1の電 圧変化の影響を受け難くなる（曲線 b)。
[0045] データ線 D2が期間 PIに基準電圧線 VREFに接続され、かつ容量 C2に接続され ない場合、データ線 D2の負荷容量値は小さい。このため、データ線 D2の電圧は、 データ線 D1の電圧変化の影響を一時的に受けて上昇する。しかし、その後、スイツ チ PS 2を介して供給される基準電圧 VREFにより、基準電圧 VREFに向けて低下す る (曲線 c)。
[0046] データ線 D2が期間 PIに基準電圧線 VREFに接続され、かつ期間 P1の前半に容 量 C2に接続される場合、データ線 D2は、負荷容量値が増加しているため、データ 線 D1の電圧変化の影響を受け難い（曲線 d;本実施形態)。すなわち、データの出力 時のデータ線 D2の電圧変化は僅かである。その後、容量 C2は、データ線 D2から切 り離され、負荷容量値は減少する。このため、データ線 D2の電圧は、スィッチ PS2を 介して供給される基準電圧 VREFにより迅速に基準電圧 VREFに戻る。この結果、 差動アンプ 4が動作を開始するときのデータ線 D1— 2の電圧差 VDを最も大きくでき る。電圧差 VDを従来と同程度とする場合、差動アンプ 4の動作を開始するタイミング を早くできる。この場合、データ出力部 18がデータの出力を開始して力も差動アンプ 4が増幅したデータを出力するまでの時間を短縮できる。例えば、アクセス時間を短 縮できる。
[0047] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、データが出力されて力も差動アンプ 4が増幅動作を開始するまでの間に、 データが出力されないデータ線 D2に対応するスィッチ CS2およびスィッチ PS2を順 次にオフすることで、差動アンプ 4が増幅動作を開始する前にデータ線 D2の電圧を 基準電圧線 REFに確実に設定できる。すなわち、データが出力されないデータ線 D 2の電圧力 データ出力時のカップリング容量の影響で変化することを防止できる。
[0048] データ線 D1に対応するスィッチ CS1、 PS1を、データがデータ線 D1に出力される 前にオフすることで、データ線 D1をフローティング状態にでき、かつデータ線 D1の 負荷量を減少できる。ため、データ線 D1に出力されるデータに応答して変化するデ ータ線 D1の電圧変化量を大きくできる。
図 7は、本発明の第 4の実施形態を示している。この半導体メモリは、 CMOS技術 を用いて、 DRAMのメモリセル（ダイナミックメモリセル）を有し、 SRAMのインタフエ ースを有する FCRAM (Fast Cycle RAM)として形成されている。 FCRAMは、 擬似 SRAMの一種であり、外部からリフレッシュコマンドを受けることなぐチップ内部 で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。 なお、本発明は、クロック同期式の FCRAMおよびクロック非同期式の FCRAMに両 方適用可能である。
[0049] FCRAMは、コマンド入力回路 10、コマンドデコーダ 12、動作制御回路 14、ァドレ ス入力回路 16、プリデコーダ 18、 20、データ入出力回路 22およびメモリコア 24を有 している。メモリコア 24は、プリチャージ制御回路 26、センスアンプ部 SA、ビット線ト ランスファ部 BT、プリチャージ部 PRE、ロウデコーダ部 RDEC、コラムスィッチ部 CS W、コラムデコーダ部 CDEC、リードアンプ部 RAおよびライトアンプ部 WAを有してい る。 FCRAMは、図示した以外にも、リフレッシュタイマ、リフレッシュカウンタ、および 外部アクセス要求とリフレッシュタイマからの内部リフレッシュ要求の優先順を決める 裁定回路と、ワード線等の高レベル電圧を生成する昇圧回路、後述するビット線 BL 、 ZBLのプリチャージ電圧を生成するプリチャージ電圧生成回路等を有して 、る。
[0050] コマンド入力回路 10は、コマンド端子 CMDを介して供給されるコマンド信号 CMD
(外部アクセス要求信号、モードレジスタ設定信号および試験コマンド信号等)を受け 、受けた信号を内部コマンド信号 ICMDとして出力する。コマンド信号 CMDは、例え ば、チップィネーブル信号 ZCE、アウトプットィネーブル信号 ZOE、ライトイネーブ ル信号 ZWE、アッパーノ イト信号 ZUBおよびロウアーバイト信号 ZLBを含む。
[0051] コマンドデコーダ 12は、内部コマンド信号 ICMDをデコードし、読み出し動作を実 行するための読み出し信号 RDZまたは書き込み動作を実行するための書き込み信 号 WRZを出力する。また、コマンドデコーダ 12は、試験コマンド信号 CMDおよび口 ゥアドレス信号 RADをデコードし、タイミング調整信号 TADJO— 4の 、ずれかを高論 理レベルに活性ィ匕する。タイミング調整信号 TADJO— 4の選択は、試験コマンド信号 CMDにより FCRAMの状態が通常動作モード力 試験モードに移行されたときに可 能になる。なお、 FCRAMがパワーオンされた後、デフォルトとしてタイミング調整信 号 TADJ2が高論理レベルに活性ィ匕され、他の信号 TADJO、 1、 3、 4は低論理レべ ルに非活性ィ匕される。通常動作モードは、外部アクセス要求に応じてアクセス動作（ 読み出し動作および書き込み動作)が実行される動作モードである。
[0052] 動作制御回路 14は、読み出し信号 RDZ、書き込み信号 WRZまたは図示しないリ フレッシュ要求信号を受けたときに、メモリコア 24に読み出し動作、書き込み動作また はリフレッシュ動作を実行させるために、ビット線リセット信号 BRS、ビット線トランスフ ァ信号 BTZ、ラッチィネーブル信号 LEZ、ワード線活性ィ匕信号 WLZ等の基本タイミ ング信号を出力する。
[0053] アドレス入力回路 16は、アドレス端子 ADを介してアドレス信号 ADを受信し、受信 した信号をロウアドレス信号 RADおよびコラムアドレス信号 CADとして出力する。な お、この FCRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重 式のメモリである。プリデコーダ 18は、ロウアドレス信号 RADをデコードし、ロウデコー ド信号 RAZを生成する。プリデコーダ 20は、コラムアドレス信号 CADをデコードし、 コラムデコード信号 CAZを生成する。
[0054] データ入出力回路 22は、メモリセル MCからの読み出しデータをコモンデータバス 線 CDBを介して受信し、受信したデータをデータ端子 DQに出力する。また、データ 入出力回路 28は、書き込みデータをデータ端子 DQを介して受信し、受信したデー タをコモンデータノ ス線 CDBに出力する。
プリチャージ制御回路 26は、ビット線リセット信号 BRS、ビット線トランスファ信号 BT Z、タイミング調整信号 TADJO— 4およびロウデコーダ RDECからのロウアドレス情報 を受け、プリチャージ部 PREおよびビット線トランスファ部 BTにスィッチ制御信号を出 力する。プリチャージ制御回路 26は、後述するビット線トランスファスィッチ（アンプス イッチ）、プリチャージスィッチおよびィコライス、スィッチの動作を制御するためにアン プスィッチ制御信号 (BLTL1— 2、 BLTR1 2)、プリチャージスィッチ制御信号 (B RS1 - 2)およびィコライズスィッチ制御信号 (BRS 1 - 2)を出力するスィッチ制御部 として動作する。
[0055] メモリセルアレイ ARYは、複数の揮発性のダイナミックメモリセル MCと、ダイナミック メモリセル MCに接続された複数のワード線 WLおよび複数の相補のビット線対 BL、 ZBLとを有している。各メモリセル MCは、一般の DRAMのメモリセルと同じであり、 データを電荷として保持するためのメモリセル容量と、この容量とビット線 BL (または ZBL)との間に配置された転送トランジスタとを有している。転送トランジスタのゲート は、ワード線 WLに接続されている。ワード線 WLの選択により、読み出し動作、書き 込み動作およびリフレッシュ動作の 、ずれかが実行される。メモリセル MCの三角印 は、メモリセル容量がセルプレート電圧線 VCPに接続されていることを示している。メ モリセルアレイ ARYは、読み出し動作、書き込み動作およびリフレッシュ動作のいず れかを実行した後、ビット線リセット信号 BRSに同期してビット線 BL、 ZBLをプリチヤ ージ電圧 VPR (基準電圧）に設定するプリチャージ動作を実行する。
[0056] センスアンプ部 SAは、ビット線対 BL、 /BLにそれぞれ接続された複数のセンスァ ンプ（差動アンプ）を有している。各センスアンプは、ラッチィネーブル信号 LEZから 生成されるセンスアンプ活性ィ匕信号 PSD、 NSDの活性ィ匕に同期して動作し、ビット 線対 BL、 ZBL (図 9の接続配線対 CW、 ZCW)の電圧差を増幅する。センスアンプ で増幅されたデータは、読み出し動作時にコラムスィッチを介してローカルデータバ ス線 LDBに伝達され、書き込み動作時にビット線 BL、 ZBLを介してメモリセル MC に書き込まれる。
[0057] ビット線トランスファ部 BTは、ビット線 BL、 ZBLをセンスアンプに接続するための複 数のビット線トランスファスィッチ (アンプスィッチ）を有して 、る。各ビット線トランスファ スィッチは、ビット線トランスファ信号 BTZに同期して動作する。本実施形態では、セ ンスアンプは、複数のメモリセルアレイ ARYで共有されている。ビット線トランスファ部 BTは、各メモリセルアレイ ARYのビット線 BL、 ZBLをセンスアンプに選択的に接続 するために必要である。
[0058] プリチャージ部 PREは、ビット線対 BL、 ZBLにそれぞれ接続された複数のプリチヤ ージ回路を有している。各プリチャージ回路は、ビット線リセット信号 BRSの活性化（ 高論理レベル）に同期して動作し、ビット線 BL、 ZBLをプリチャージ電圧線 VPRに 接続するとともに、ビット線 BL、 /BLを互いに接続する。
ロウデコーダ部 RDECは、高論理レベルのワード線活性ィ匕信号 WLZを受けたとき 、ロウデコード信号 RAZに応じてワード線 WLのいずれかを選択し、選択したワード 線 WLを高論理レベルに変化させる。コラムデコーダ部 CDECは、コラムデコード信 号 CAZに応じて、コラムスィッチをオンさせるために後述するコラム選択信号 CLを出 力する。
[0059] コラムスィッチ部 CSWは、ビット線 BL、 ZBLにそれぞれ接続された複数のコラムス イッチを有している。各コラムスィッチは、コラムデコーダ CDECにより生成されるコラ ム選択信号 CLの活性ィ匕中にビット線 BL、 ZBLを図 9に示すローカルデータバス線 LDBに接続する。
リードアンプ RAは、ローカルデータバス線 LDB上の読み出しデータの信号量を増 幅し、コモンデータバス線 CDBに出力する。ライトアンプ WAは、コモンデータバス線 CDB上の書き込みデータの信号量を増幅し、ローカルデータバス線 LDBに出力す る。
[0060] 図 8は、図 7に示したメモリコア部 24の概要を示している。メモリコア部 24は、交互に 配置されたメモリセルアレイ ARYおよび境界領域 BAを有して ヽる。境界領域 BA内 の太線枠は、一つのセンスアンプの形成領域を示している。センスアンプ部 SA、プリ チャージ部 PRE、ビット線トランスファ部 BTおよびコラムスィッチ部 CSWは、境界領 域 BAに配置されている。境界領域 BAは、隣接する一対のメモリセルアレイ ARYの ビット線対 BL、 ZBL (データ線）に共通に使用される。より詳細には、各境界領域 B Aは、末尾の数字が偶数のビット線対 BL、 ZBLまたは奇数のビット線対 BL、 /BL に接続されている。一対のメモリセルアレイ ARYは、ビット線 BL、 ZBLの一方にデ ータを出力する一対のデータ出力部として動作する。 [0061] 各メモリセルアレイ ARYは、例えば、 64本のワード線 WL (WLO-WL63)と、冗長 ワード線 RWLを有している。冗長ワード線 RWLは、不良のメモリセル等を救済する ために使用される。ワード線 WL、 RWLとビット線 BL (または ZBL)の交差部分の丸 印は、メモリセル MCを示している。境界領域 BA上には、ローカルデータバス線 LD B (LDBO— 3、 ZLDBO— 3)が配線されている。ローカルデータバス線 LDBO— 3、 ZLDBO— 3は、図中に黒丸で示したコラムスィッチを介してビット線 BL、 ZBLに接 続されている。コラムスィッチは、ビット線 BL、 /BL上に平行して配線されるコラム選 択線 CL (CLO等）に伝達されるコラム選択信号を用いて選択される。各メモリセルァ レイ ARYにおいて、図の上下方向に並ぶビット線対 BL、 ZBL (BLO、 ZBLO等）は 、左右両側の境界領域 BAに交互に接続されている。
[0062] 図 9は、図 8に示した境界領域 BAの詳細を示している。以降の説明では、プリチヤ ージ部 PRE、ビット線トランスファ部 BT、コラムスィッチ部 CSWおよびセンスアンプ部 SAに形成される破線枠で示した回路要素を、プリチャージ回路 PRE、ビット線トラン スファスィッチ BT、コラムスィッチ CSWおよびセンスアンプ SAとも称する。図 9にお V、て、境界領域 BAの左側および右側のメモリセルアレイ ARYに形成されるビット線 BL、 ZBLの末尾にそれぞれ" L"および" R"を付して!/、る。
[0063] プリチャージ回路 PREは、ビット線トランスファ部 BTに対してメモリセルアレイ ARY 側に配置されている。プリチャージ回路 PREは、ビット線 BL、 ZBLをプリチャージ電 圧線 VPRに接続するための一対の nMOSトランジスタ（プリチャージスィッチ）と、ビ ット線 BL、 ZBLを互いに接続するための nMOSトランジスタ（ィコライス、スィッチ）とを 有している。プリチャージ回路 PREの nMOSトランジスタのゲートは、ビット線リセット 信号 BRS1— 2 (プリチャージスィッチ制御信号、ィコライズスィッチ制御信号)の ヽず れかを受けている。ビット線リセット信号 BRS1— 2は、ビット線リセット信号 BRSとロウ アドレス情報とを用いて図 7に示したプリチャージ制御回路 26により生成される。
[0064] ビット線トランスファスィッチ BTは、 nMOSトランジスタ（アンプスィッチ）により構成さ れている。ビット線トランスファスィッチ BTは、ビット線 BL、 ZBLを、接続配線対 CW 、 ZCW(CW0、 CW2、 ZCW0、 ZCW2)を介してセンスアンプ SAに接続する。ビ ット線トランスファスィッチ BTのゲートは、ビット線トランスファ信号 BLTL 1— 2、 BLT Rl - 2 (アンプスィッチ制御信号）を受けて 、る。ビット線トランスファ信号 BLTL1 - 2 、 BLTR1— 2は、ビット線トランスファ信号 BLTとロウアドレス情報とを用いてプリチヤ ージ制御回路 26により生成される。ビット線リセット信号 BRS 1—2およびビット線トラ ンスファ信号 BLTL1— 2、 BLTR1— 2の高レベル電圧は、 nMOSトランジスタのゲ ート'ソース間電圧を高くし、オン抵抗を下げるために、昇圧電圧が使用される。
[0065] コラムスィッチ CSWは、ビット線 BLとローカルデータバス線 LDBとを接続する nMO Sトランジスタと、ビット線/ BLとローカルデータバス線/ LDBとを接続する nMOSト ランジスタとで構成されて 、る。コラムスィッチ CSWの各 nMOSトランジスタのゲート は、コラム選択信号 CL (図 9では、 CL0)を受けている。
センスアンプ S Aは、電源端子がセンスアンプ活性化信号線 NSD、 PSDにそれぞ れ接続されたラッチ回路で構成されている。センスアンプ活性ィ匕信号線 NSD、 PSD は、ラッチ回路を構成する pMOSトランジスタのソースおよび nMOSトランジスタのソ ースにそれぞれ接続されている。センスアンプ活性ィ匕信号線 NSD、 PSDは、ラッチ ィネーブル信号 LEZとロウアドレス情報とを用いて図 7に示したプリチャージ制御回 路 26により生成される。センスアンプ SAは、図の左右両側のメモリセルアレイ ARY に共有されている。
[0066] 図 10は、第 4の実施形態の FCRAMの読み出し動作を示している。この例では、 図 9に示した右側のメモリセルアレイ ARYのワード線 WL0が選択され、図 9に太!、破 線枠で示したビット線 BL0R、 BL1R、 BL2Rに接続されたメモリセル MCからデータ が読み出される。なお、ビット線 BL1Rに読み出されたデータは、図示しないセンスァ ンプ SAにより増幅される。上述した図 2と同様の動作については、詳細な説明を省 略する。以降の説明では、データが読み出されるメモリセル MCを含む右側のメモリ セルアレイ ARYをアクティブアレイと称し、データが読み出されな 、メモリセル MCを 含む左側のメモリセルアレイ ARYを非アクティブアレイと称する。
[0067] 読み出し動作では、ワード線 WL0の活性ィ匕により図の右側のメモリセルアレイ ARY のメモリセル MC力もビット線 BL0Rにデータが読み出された後、ビット線対 BL0R、 ZBL0Rの電圧差がセンスアンプ SAにより増幅される。読み出し動作前、プリチヤ一 ジ回路 PREの nMOSトランジスタおよびビット線トランスファスィッチ BTは、全てオン している。これにより、全てのビット線 BL、 /BLは、プリチャージ電圧 VPRにプリチヤ ージされている。
[0068] ビット線 BLOR、 ZBLORは、図 2のデータ線 DR1、 DR2に対応する。ビット線 BLO L、 ZBLOLは、図 2のデータ線 DL1、 DL2に対応する。ビット線リセット信号 BRS1 は、図 2のスィッチ PSL1— 2、 ESL1の動作を制御するスィッチ制御信号に対応する 。ビット線リセット信号 BRS2は、図 2のスィッチ PSR1— 2、 ESR1の動作を制御する スィッチ制御信号に対応する。ビット線トランスファ信号 BLTL1、 BLTL2は、図 2の スィッチ ASL1、 ASL2の動作を制御するスィッチ制御信号に対応する。ビット線トラ ンスファ信号 BLTR1、 BLTR2は、図 2のスィッチ ASR1、 ASR2の動作を制御する スィッチ制御信号に対応する。
[0069] ワード線 WLOが高レベル電圧 VPPに活性ィ匕される直前に、ビット線リセット信号 BR S2が低論理レベルに非活性ィ匕され、アクティブアレイ側のビット線 BL、 /BLとプリチ ヤージ電圧線 VPRとの接続が解除される。同時に、ビット線トランスファ信号 BLTL1 が低論理レベルに非活性ィ匕され、データが出力されるビット線 BLORに対応する非ァ クティブアレイ側のビット線 BLOLとセンスアンプ SAとの接続が解除される（図 10 (a)
) o
[0070] ビット線リセット信号 BRS1およびビット線トランスファ信号 BLTR1— 2は、読み出し 動作中に高レベル電圧 VPPに維持される（図 10 (b) )。ビット線トランスファ信号 BLT L2は、ワード線 WLOが活性ィ匕された後、センスアンプ活性ィ匕信号 PSD、 NSDが活 性化される直前まで高レベル電圧 VPPに維持される（図 10 (c) )。
なお、この実施形態では、試験モード中に、データが出力されないビット線/ BLO Rに対応する非アクティブアレイ側のビット線トランスファスィッチ BTのオフタイミング を調整可能である。この実施形態では、ビット線トランスファ信号 BLTL2の非活性ィ匕 タイミングを調整可能である。調整のために必要な回路および調整方法は、後述する 図 11および図 12で説明する。
[0071] ビット線トランスファ信号 BLTL2の高論理レベル期間（VPP)、アクティブアレイ側 にお 、てデータが出力されな 、ビット線 ZBLORは、非アクティブアレイ側のビット線 トランスファスィッチ BTおよびプリチャージ回路 PREを介してプリチャージ電圧線 VP Rに接続される。さらに、ビット線/ BLORは、非アクティブアレイ側のプリチャージ回 路 PREのィコライス、スィッチにより、プリチャージ電圧 VPRに充電されているビット線 BLOLにも接続される。これにより、ワード線 WLOの活性ィ匕によりビット線 BLORにデ ータが読み出されたときに、ビット線/ BLORの電圧がビット線 BLORとのカップリング 容量の影響で変化することが確実に防止される（図 10 (d) )。すなわち、ビット線対 B LOR、 ZBLORの電圧差が小さくなることが防止される。
[0072] 次に、センスアンプ活性ィ匕信号 PSD、 NSDが非活性ィ匕レベル (VPR)からそれぞ れ活性ィ匕される。センスアンプ SAは増幅動作を開始し、ビット線対 BLOR、 /BLOR の電圧差が増幅される（図 10 (e) )。この後、図示しないコラム選択信号 CLOが高論 理レベルに活性ィ匕され、読み出しデータは、ローカルデータバス線 LDB、 ZLDBに 出力される。
[0073] 次に、ワード線 WLOおよびセンスアンプ活性ィ匕信号 PSD、 NSDが順次に非活性 化される（図 10 (f) )。センスアンプ活性ィ匕信号 PSD、 NSDの非活性ィ匕によりセンス アンプ SAの増幅動作は停止する。次に、ビット線リセット信号 BRS2およびビット線ト ランスファ信号 BLTL1— 2が高レベル電圧 VPPに変化し、アクティブアレイ側のビッ ト線対 BLOR、 ZBLORがプリチャージ電圧 VPRにプリチャージされ、読み出し動作 が完了する（図 10 (g) )。これにより、現状のセンスアンプ部 SAに特別な素子を追カロ することなぐカップリング容量の影響によるビット線の電圧の変化を防止できる。
[0074] 図 11は、データが出力されるビット線に対応する非アクティブアレイ側のビット線トラ ンスファスィッチ BTのオフタイミングを変更するときの試験コマンドシーケンスを示し ている。試験コマンドは、チップィネーブル信号 ZCE、アウトプットィネーブル信号 Z OE、ライトイネーブル信号 ZWE、アッパーバイト信号 ZUBおよびロウアーバイト信 号 ZLBを 4回連続して低論理レベルにアサートすることにより受け付けられる。このと き、 FCRAMの状態は、通常動作モード力も試験モードに移行する。
[0075] ビット線トランスファ信号 BLTL2のオフタイミングは、試験コマンドとともにアドレス端 子 AD (RAD4— 0)に供給される試験コード CODEにより変更される。すなわち、図 1 2に示すタイミング変更回路 26は、試験モード中のみビット線トランスファ信号 BLTL 2のオフタイミングを調整可能である。また、コマンド入力回路 10およびアドレス入力 回路 16は、ビット線トランスファスィッチ BTのオフタイミングを変更するためのタイミン グ変更コマンドを受けるコマンド入力回路として動作する。
[0076] アウトプットイネ一ブル信号 ZOEは読み出し動作を実行するときに低論理レベル に設定され、ライトイネーブル信号 ZWEは書き込み動作を実行するときに低論理レ ベルに設定される。このため、信号 ZOE、 ZWEが同時に低論理レベルに変化する 試験コマンドは、通常の読み出し動作および書き込み動作では使用されないイリ一 ガルコマンドである。
[0077] この実施形態では、図 7に示したコマンドデコーダ 12は、試験コマンドとともに、 2進 数で" 000"のアドレス信号 RAD2— 0を受けたときに、ビット線トランスファスィッチ BT のオフタイミングを最小値 DLYOに設定し、タイミング調整信号 TADJOのみを高論理 レベルに活性ィ匕する。同様に、コマンドデコーダ 12は、試験コマンドとともに供給され るアドレス信号 RAD2— 0に応じて、ビット線トランスファスィッチ BTのオフタイミング D LY1— 4に設定するために、タイミング調整信号 TADJO— 4のいずれかを高論理レ ベルに活性化する。
[0078] また、コマンドデコーダ 12は、 2進数で" 111"のアドレス信号 RAD2— 0を受けたと きに、試験モードをイクジットし、通常動作モードに復帰する (イクジットコマンド)。アド レス端子 ADを使用して試験コード CODEを受けることで、複数のスィッチのタイミン グを容易に変更できる。例えば、リザーブされているアドレス信号 RAD4— 3によって スィッチを選択することで、スィッチ毎にオフタイミングを調整できる。試験モード中に 調整されたオフタイミングは、 FCRAMの電源がオフされるまで、あるいは、試験コマ ンドによりオフタイミングが再び調整されるまで維持される。
[0079] 本実施形態では、試験コマンドを用いてビット線トランスファ信号 BLTL2の非活性 化タイミング (オフタイミング）が評価される。評価により、デフォルトのタイミング (TAD J2)が最適でないと判定された場合、ビット線トランスファ信号 BLTL2の非活性ィ匕タイ ミングを最適に設定するために、例えば、 FCRAMを製造するためのフォトマスクが 変更される。
[0080] なお、本実施形態を、後述する第 7の実施形態 (ヒューズ回路 34)と組み合わせるこ とで、フォトマスクを変更することなぐビット線トランスファ信号 BLTL2の非活性ィ匕タ イミングを最適に設定できる。具体的には、まず、試験コマンドを用いて、最適なビット 線トランスファ信号 BLTL2の非活性ィ匕タイミングが評価される。次に、評価結果に応 じてヒューズをプログラムすればよ！、。
[0081] 図 12は、図 7に示したプリチャージ制御回路 26においてビット線トランスファスイツ チ BTのオフタイミングを決めるタイミング信号 BLTF1を生成するタイミング変更回路 26aを示している。タイミング変更回路 26aは、ノッファ回路 26b、縦続接続された 4 個の遅延回路 26c、バッファ回路 26bおよび遅延回路 26cの出力のいずれかを選択 する選択回路 26dを有して 、る。
[0082] ノ ッファ回路 26bは、動作制御回路 14からのビット線トランスファ信号 BTを遅延さ せてタイミング信号 BLTFOを生成する。タイミング信号 BLTFOは、データが出力さ れるビット線に対応する非アクティブアレイ側のビット線トランスファスィッチ BTのオフ タイミング（図 10の（a)のビット線トランスファ信号 BLTL1)を設定する。遅延回路 26c は、一対のインバータと、インバータの間に接続された容量とを有している。
[0083] 選択回路 26dは、各遅延回路 26cからの出力信号およびバッファ回路 26bからの 出力信号をインバータを介してタイミング信号 BLTF1として選択的に出力するため の CMOS伝達ゲートを有している。タイミング信号 BLTF1は、データが出力されな いビット線に対応する非アクティブアレイ側のビット線トランスファスィッチ BTのォフタ イミング（図 10の（c)のビット線トランスファ信号 BLTL2)を設定する。
[0084] なお、ワード線 WL1が選択される場合、タイミング信号 BLTFOによりビット線トラン スファ信号 BLTL2の非活性ィ匕タイミングが設定され、タイミング信号 BLTF1によりビ ット線トランスファ信号 BLTL1の非活性ィ匕タイミングが設定される。また、図 9の左側 のメモリセルアレイ ARYがアクセスされる場合、タイミング信号 BLTFOによりビット線ト ランスファ信号 BLTR1 - 2の一方の非活性ィ匕タイミングが設定される。タイミング信 号 BLTF1によりビット線トランスファ信号 BLTR1 - 2の他方の非活性ィ匕タイミングが 設定される。
[0085] 選択回路 26dは、タイミング調整信号 TADJ1—4の活性ィ匕をそれぞれ受けたとき、 1—4段目の遅延回路 26cの出力を選択し、選択した出力のレベルを反転して、タイ ミング信号 BLTF1として出力する。すなわち、選択回路 26dは、ビット線トランスファ 信号 BLTL2を生成するための信号経路上に存在する負荷量を変更することにより、 ビット線トランスファ信号 BLTL2の非活性ィ匕タイミングを変更する。
[0086] 選択回路 26dは、タイミング調整信号 TADJOの活性ィ匕を受けたとき、バッファ回路 26bの出力を反転して、タイミング信号 BLTF1として出力する。このため、タイミング 調整信号 TADJOが活性ィ匕されるとき、非アクティブアレイ側の一対のビット線トランス ファスィッチ BTのオフタイミングは同じになる。すなわち、データが出力されないビット 線に対応する非アクティブアレイ側のビット線トランスファスィッチ BTのオフタイミング は、ワード線 WLが活性ィ匕される前に設定される。
[0087] なお、プリチャージ制御回路 26内に複数のタイミング変更回路 26aを形成すること で、他のビット線トランスファ信号 BLTL1やビット線リセット信号 BRS1— 2等のスイツ チ制御信号の非活性ィ匕タイミング (オフタイミング)を調整することも可能である。ある いは、スィッチ制御信号の活性ィ匕タイミング (オンタイミング)を調整することも可能で ある。この際、試験コマンドとともに供給される試験 CODEに使用するアドレス信号 R ADのビットを増やすことで、スィッチ制御信号のタイミングを容易に調整できる。
[0088] 図 13は、上述した FCRAMが搭載されるマルチチップパッケージ MCP (システム） を示している。マルチチップパッケージ MCPは、 FCRAM以外に、フラッシュメモリ（ 以下、 FLASHを称する）と、 FCRAMおよび FLASHをアクセスするためのメモリコ ントローラとを搭載している。本発明は、マルチチップパッケージ MCPに搭載される F CRAM等の半導体集積回路にも適用できる。
[0089] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、タイミング変更回路 26aにより、ビット線トランスファ信号 (BLTL2等）の最 適な非活性ィ匕タイミングを評価できる。評価結果を製造工程あるいは設計工程にフィ ードバックすることにより、データの読み出しマージンが大きい FCRAMを構成できる 。換言すれば、 FCRAMの歩留を向上できる。
[0090] ビット線トランスファ信号 BLTL2の非活性ィ匕タイミングは、選択回路 26dによりビット 線トランスファ信号 BLTL2を生成するための信号経路上に存在する負荷量を変更 することにより容易に変更できる。ビット線トランスファ信号 BLTL2の非活性ィ匕タイミン グについても同様である。 図 14は、本発明の第 5の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 4の実施形態（図 7)のコマンドデコーダ 12およびプ リチャージ制御回路 26の代わりにコマンドデコーダ 12Aおよびプリチャージ制御回 路 28が形成されている。また、モードレジスタ 30が新たに形成されている。その他の 構成は、第 4の実施形態と同じである。すなわち、この実施形態の半導体集積回路 は、 FCRAMとして形成されている。
[0091] コマンドデコーダ 12Aは、第 4の実施形態の機能に加えてモードレジスタ設定コマ ンドをデコードしたときに、モードレジスタ設定信号 MRSZを活性ィ匕する機能を有して いる。モードレジスタ 30は、モードレジスタ設定信号 MRSZの活性化に同期してアド レス信号 RADを受信し、受信したアドレス信号 RADに応じてタイミング調整信号 TA DJ0— 4のいずれかを活性ィ匕する。すなわち、この実施形態では、モードレジスタ 30 に設定された値に応じて、ビット線トランスファ信号 BLTL2の非活性ィ匕タイミングが変 更される。アドレス信号 RADと活性ィ匕されるタイミング調整信号 TADJ0— 4の関係は 、図 11と同じである。
[0092] プリチャージ制御回路 28は、第 4の実施形態と同様に、タイミング調整信号 TADJO —4に応じて、データが出力されないビット線に対応する非アクティブアレイ側のビット 線トランスファスィッチ BTのオフタイミングを調整する。
図 15は、図 14に示したプリチャージ制御回路 28においてビット線トランスファスイツ チ BTのオフタイミングを決めるタイミング信号 BLTF1を生成するタイミング変更回路 28aを示している。タイミング変更回路 28aは、バッファ回路 28b、 4個の遅延回路 28 c、バッファ回路 28bおよび遅延回路 28cの出力のいずれかを選択する選択回路 28 dを有している。
[0093] ノッファ回路 28bおよび選択回路 28dは、第 4の実施形態のバッファ回路 26bおよ び選択回路 26dと同じである。遅延回路 28cは、一対のインバータと、インバータの 間に接続された抵抗および容量とを有している。遅延回路 28cは、ビット線トランスフ ァ信号 BTZを共通に受け、遅延させた信号を選択回路 28dに出力する。遅延回路 2 8cの遅延時間は、抵抗および容量により決まる時定数に応じて設定される。このため 、遅延回路 28cの遅延時間は、抵抗値および容量値の積が大きいほど長くなる。抵 抗 RZ2、 2Rは、抵抗 Rの 1Z2倍および 2倍の抵抗値を有することを示している。同 様に、容量 2Cは、容量 Cの 2倍の容量値を有することを示している。
[0094] 選択回路 28dは、第 4の実施形態と同様に、活性化されるタイミング調整信号 TAD JO— 4に応じて、遅延回路 28cのいずれかの出力またはバッファ回路 28bの出力を 選択する。すなわち、選択回路 28dは、ビット線トランスファ信号 BLTL2を生成する ための信号経路上に存在する負荷量を変更することにより、ビット線トランスファ信号 BLTL2の非活性ィ匕タイミングを変更する。
[0095] 図 16は、上述した FCRAMが埋め込まれたシリコンオンチップ SOC (システム）を 示している。 SOCは、 FCRAM以外に CPU、メモリコントローラ、周辺回路、 FLASH および電源ユニットを有している。メモリコントローラは、 CPUにより FCRAMおよび F LASHをアクセスするために動作する。周辺回路は、タイマ、通信インタフェース等で ある。電源ユニットは、 SOC内で使用する複数種の電源電圧を生成する。本発明は 、シリコンオンチップ SOCに埋め込まれる FCRAM等の半導体集積回路にも適用で きる。
[0096] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、ビット線トランスファ信号 (例えば、 BLTL2)の非活性ィ匕タイミングをモード レジスタ 30により調整できる。
図 17は、本発明の第 6の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 4の実施形態（図 7)のコマンドデコーダ 12の代わり にコマンドデコーダ 12Bが形成されている。また、タイミングデコーダ 32が新たに形成 されている。その他の構成は、第 4の実施形態と同じである。すなわち、この実施形態 の半導体集積回路は、 FCRAMとして形成されている。
[0097] コマンドデコーダ 12Bは、タイミング調整信号 TADJ0— 4を出力する機能を有して いないことを除き、図 7のコマンドデコーダと同じである。タイミングデコーダ 32は、 FC RAMの外部から試験パッド ΈΧΤ2— 0を介して供給される外部試験信号 EXT2— 0 の論理レベルをデコードし、タイミング調整信号 TADJ0— 4の 、ずれかを活性化する [0098] 外部試験信号 EXT2— 0と活性ィ匕されるタイミング調整信号 TADJO— 4の関係は、 図 11のアドレス信号 RAD2— 0とタイミング調整信号 TADJO - 4の関係と同じである 。プリチャージ制御回路 26内の図示しないタイミング変更回路 26aは、タイミング調整 信号 TADJO— 4に応じてビット線トランスファ信号 BLTL2の非活性ィ匕タイミング (オフ タイミング)を変更する。すなわち、この実施形態では、試験パッド EXT2— 0に供給さ れる信号の論理レベルに応じて、ビット線トランスファ信号 BLTL2の非活性ィ匕タイミ ングが変更される。
[0099] この実施形態では、試験パッド EXT2— 0は、 FCRAM内部で電源線にプルアップ されている。このため、外部試験信号 EXT2— 0が供給されないとき（デフォルト状態） 、タイミングデコーダ 32は、高論理レベルの外部試験信号 EXT2— 0を受ける。このと き、タイミングデコーダ 32は、タイミング調整信号 TADJ2のみを高論理レベルに活性 化する。
[0100] なお、 FCRAMをパッケージングする前に、試験パッド EXT2— 0を電源線または 接地線にボンディングすることで、ビット線トランスファ信号 BLTL2の非活性ィ匕タイミ ングを、 FCRAMチップ毎に最適に設定でき、この状態で出荷できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さら〖こ、ビット線トランスファ信号 BLTL2の非活性ィ匕タイミングを、 FCRAMの外 部から供給される外部試験信号 EXT2— 0に応じて調整できる。このため、 FCRAM の製造工程 (例えば、試験工程）において、 FCRAMチップ毎に読み出しマージンを 調整できる。
[0101] 図 18は、本発明の第 7の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 4の実施形態（図 7)のコマンドデコーダ 12の代わり にコマンドデコーダ 12Bが形成されている。また、ヒューズ回路 34およびタイミングデ コーダ 32が新たに形成されている。その他の構成は、第 4の実施形態と同じである。 すなわち、この実施形態の半導体集積回路は、 FCRAMとして形成されている。
[0102] ヒューズ回路 34は、ヒューズ FS2— 0を有している。ヒューズ回路 34は、各ヒューズ FS2— 0力 Sカット（プログラム）されて 、るときに低論理レベルのヒューズ信号 F2— 0を 出力し、各ヒューズ FS2— 0がカットされていないときに高論理レベルのヒューズ信号 F2— 0を出力する。すなわち、ヒューズ信号 F2— 0は、ヒューズ FS2— 0のプログラム 状態をそれぞれ示す。
[0103] タイミングデコーダ 32は、第 6の実施形態と同様に、ヒューズ回路 34から出力される ヒューズ信号 F2— 0の論理レベルをデコードし、タイミング調整信号 TADJO— 4の!ヽ ずれかを活性化する。ヒューズ信号 F2— 0と活性化されるタイミング調整信号 TADJ 0— 4との関係は、図 11のアドレス信号 RAD2— 0とタイミング調整信号 TADJO - 4 の関係と同じである。プリチャージ制御回路 26内の図示しないタイミング変更回路 26 aは、タイミング調整信号 TADJO— 4に応じてビット線トランスファ信号 BLTL2の非活 性ィ匕タイミング (オフタイミング)を変更する。すなわち、この実施形態では、ヒューズ F S2- 0のプログラム状態を示すヒューズ信号 F2 - 0の論理レベルに応じて、ビット線 トランスファ信号 (例えば、 BLTL2)の非活性ィ匕タイミングが変更される。
[0104] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、ビット線トランスファ信号 (例えば、 BLTL2)の非活性ィ匕タイミングを、ヒュ ーズ FS2— 0のプログラム状態に応じて調整できる。
図 19は、本発明の第 8の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 4の実施形態（図 7)のコマンドデコーダ 12およびプ リチャージ制御回路 26の代わりにコマンドデコーダ 12Aおよびプリチャージ制御回 路 36が形成されている。また、モードレジスタ 30が新たに形成されている。その他の 構成は、第 4の実施形態と同じである。すなわち、この実施形態の半導体集積回路 は、 FCRAMとして形成されている。
[0105] コマンドデコーダ 12Aおよびモードレジスタ 30は、第 5の実施形態と同じである。伹 し、モードレジスタ 30は、タイミング調整信号 TADJOを除いたタイミング調整信号 TA DJ1— 4を出力する。このため、図 11に示した試験コード CODEのうち RAD2— 0 = "000"は使用禁止（リザーブ）に設定されている。
プリチャージ制御回路 36は、第 4の実施形態と同様に、タイミング調整信号 TADJ1 —4に応じて、データが出力されないビット線に対応する非アクティブアレイ側のビット 線トランスファスィッチ BTのオフタイミングを調整する。
[0106] 図 20は、図 19に示したプリチャージ制御回路 36においてビット線トランスファスイツ チ BTのオフタイミングを決めるタイミング信号 BLTF1を生成するタイミング変更回路 36aを示している。タイミング変更回路 36aは、バッファ回路 28b、遅延回路 36bおよ びタイミング調整信号 TADJ 1— 4に応じて遅延回路 36bからの遅延信号 ZBLTF1 4の 、ずれかを選択する選択回路 36cを有して 、る。
[0107] 図 21は、図 20の遅延回路 36bの詳細を示している。遅延回路 36bは、縦続接続さ れた 2段のインバータカもなる遅延段 36d、 36e、 36f、 36gを有している。遅延段の 遅延時間は、 36d< 36e< 36f< 36gである。遅延段 36dは、遅延時間を短くするた めに、前段の CMOSインバータの出力に内部電源線 VIIに接続された pMOSトラン ジスタが形成され、後段の CMOSインバータの出力に接地線 VSSに接続された nM OSトランジスタが形成されている。これにより、遅延信号 ZBLTF0の立ち下がりエツ ジカも遅延信号 ZBLTF1の立ち下がりエッジまでの遅延時間は短くなる。
[0108] 内部電源線 VII〖こ供給される内部電源電圧 VIIは、外部電源端子を介して FCRA Mの外部カゝら供給される外部電源電圧を用いて生成される。内部電源電圧 VIIは、 外部電源電圧やチップ温度に依存しない一定電圧である。
遅延段 36eは、通常の CMOSインバータで構成されている。遅延段 36fの各 CMO Sインバータは、遅延時間を長くするために、 pMOSトランジスタと nMOSトランジスタ の間に、チャネル長 Lが他のトランジスタより短い pMOSトランジスタ PSZnMOSトラ ンジスタ NSを配置している。遅延段 36gの各 CMOSインバータは、遅延時間を最も 長くするために、 pMOSトランジスタと nMOSトランジスタの間にチャネル長 Lが他の トランジスタより長 、pMOSトランジスタ PL/nMOSトランジスタ NLを配置して!/、る。
[0109] 遅延回路 36bにおいて、トランジスタ PSZNS、 PLZNL以外のトランジスタのチヤ ネル長 Lは、標準サイズである。なお、例えば、 pMOSトランジスタ PS、 PLのチヤネ ル長 Lを標準サイズとし、 pMOSトランジスタ PSのゲート幅 Wを標準サイズより長くし、 pMOSトランジスタ PLのゲート幅 Wを標準サイズより短くしても同様の遅延時間を得 ることができる。すなわち、この実施形態では、トランジスタのチャネル長 Lあるいはゲ ート幅 Wが異なるトランジスタを有する遅延段 36d、 36e、 36f、 36gのいずれ力を選 択することにより、ビット線トランスファ信号 (例えば、 BLTL2)の非活性ィ匕タイミングが 変更される。
[0110] 一般的には、 pMOSトランジスタ PS、 PLの遅延時間は、ゲート幅 Wとチャネル長 L の比 WZLを大きくすることで減少でき、比 WZLを小さくすることで増加する。このた め、 pMOSトランジスタ PSの比 WZLを大きくし、 pMOSトランジスタ PLの比 WZLを 小さくすることでも、同様の遅延時間を得ることができる。すなわち、ゲート幅 Wおよび チャネル長 Lの少なくともいずれかが異なるトランジスタをタイミング変更回路 36に形 成することで、図 10に示したビット線トランスファ信号 BLTL2の立ち下がりエッジの生 成タイミングを変更できる。
[0111] 以上、第 8の実施形態においても、上述した実施形態と同様の効果を得ることがで きる。さらに、ビット線トランスファ信号 (例えば、 BLTL2)の非活性ィ匕タイミングを、選 択回路 36c【こよりトランジスタサイズの異なる遅延段 36d、 36e、 36f、 36gの!ヽずれ かを選択することにより容易に変更できる。
図 22は、本発明の第 9の実施形態におけるモードレジスタ 30aおよびタイミング変 更回路 37aを示している。上述した実施形態で説明した要素と同一の要素について は、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態で は、第 8の実施形態のモードレジスタ 30およびタイミング変更回路 36aの代わりにモ ードレジスタ 30aおよびタイミング変更回路 37aが形成されて 、る。その他の構成は、 第 8の実施形態と同じである。すなわち、この実施形態の半導体集積回路は、 FCR AMとして形成されて!、る。
[0112] モードレジスタ 30aは、タイミング調整信号 TADJ1— 4とタイミング調整信号 TADJ1 —4の論理レベルを反転したタイミング調整信号 ZTADJ1— 4を出力する機能を有 する。モードレジスタ 30aのその他の機能は、モードレジスタ 30と同じである。
タイミング変更回路 37aは、ノ ッファ回路 28bと、タイミング調整信号 TADJ 1—4、 ZTADJ1—4に応じて遅延信号 ZBLTF0を遅延させ、タイミング信号 BLTF1を生 成する遅延回路 37bとを有して ヽる。
[0113] 図 23は、遅延回路 37bの詳細を示している。遅延回路 37bは、縦続接続された 2段 のインバータからなる遅延段 37d、 37e、 37f、 37gを有している。遅延段の遅延時間 は、 37dく 37eく 37fく 37gである。遅延段 37d、 37e、 37f、 37gは、後段の CMOS インバータの電源線 VII、 VSS側に pMOSトランジスタおよび nMOSトランジスタを付 加して構成されている。遅延段 37d、 37e、 37f、 37gのその他の構成は、図 21に示 した遅延段 36d、 36e、 36f、 36gと同じである。
[0114] 新たに付カ卩された pMOSトランジスタおよび nMOSトランジスタのゲートは、タイミン グ調整信号 TADJl—4、 ZTADJ1—4を受けている。これにより、遅延信号 ZBLT F0を遅延させた信号は、タイミング調整信号 TADJ 1—4、 ZTADJ1—4に応じて選 択される遅延段 37d、 37e、 37f、 37gのいずれか一つから遅延信号 ZBLTF1— 4 のいずれかとして出力される。図 22に示したように、遅延信号 ZBLTF1— 4の信号 線は互いに接続されている（ワイヤード OR)。このため、第 8の実施形態と同様に、遅 延回路 37bは、タイミング調整信号 TADJ 1—4、 ZTADJ 1—4に応じてタイミング信 号 BLTF1の遅延時間を調整できる。以上、この実施形態においても、上述した実施 形態と同様の効果を得ることができる。
[0115] 図 24は、本発明の 10の実施形態を示している。上述した実施形態で説明した要素 と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省 略する。この実施形態では、第 4の実施形態（図 7)のコマンドデコーダ 12およびプリ チャージ制御回路 26の代わりにコマンドデコーダ 12Aおよびプリチャージ制御回路 40が形成されている。また、モードレジスタ 30および複数種の基板電圧 BP、 BNを 生成する基板電圧生成回路 38が新たに形成されている。その他の構成は、第 4の実 施形態と同じである。すなわち、この実施形態の半導体集積回路は、 FCRAMとして 形成されている。
[0116] 基板電圧生成回路 38は、タイミング調整信号 TADJ1— 4に応じて、基板電圧 BP、 BNの電圧値を変更する。基板電圧 BPは、図 26に示す遅延回路 40bを構成する p MOSトランジスタの基板に供給される。基板電圧 BNは、遅延回路 40bを構成する n MOSトランジスタの基板に供給される。プリチャージ制御回路 40は、基板電圧 BP、 BNを用いてビット線トランスファ信号 BLTL2の立ち下がりエッジのタイミングを生成 する。 [0117] 図 25は、図 24に示した基板電圧生成回路 38の詳細を示している。基板電圧生成 回路 38は、抵抗列 Rl、 R2および選択回路 38a、 38bを有している。抵抗列 R1は、 昇圧電圧線 VPPと内部電源線 VIIとの間に直列に配置された複数の抵抗を有してい る。選択回路 38aは、高論理レベルのタイミング調整信号 TADJ1— 4を受けたときに 、抵抗列 R1から出力される電圧 VP1— 4 (VP1 <VP2く VP3く VP4)をそれぞれ選 択し、基板電圧 BPとして出力する。
[0118] 抵抗列 R2は、接地線 VSSと負電圧線 VNGとの間に直列に配置された複数の抵 抗を有している。選択回路 38bは、高論理レベルのタイミング調整信号 TADJ 1—4を 受けたときに、抵抗列 R2から出力される電圧 VN1— 4 (VN1 >VN2>VN3 >VN4 )をそれぞれ選択し、基板電圧 BNとして出力する。換言すれば、タイミング調整信号 TADJ1— 4の末尾の数字が小さいほど、基板電圧 BPは低くなり、基板電圧 BNは高 くなる。
[0119] 図 26は、図 25に示したプリチャージ制御回路 40においてビット線トランスファスイツ チ BTのオフタイミングを決めるタイミング信号 BLTF1を生成するタイミング変更回路 40aを示している。タイミング変更回路 40aは、バッファ回路 28bおよび遅延回路 40b を有している。
遅延回路 40bは、縦続接続された一対の CMOSインバータで構成されている。各 CMOSインバータの pMOSトランジスタおよび nMOSトランジスタの基板は、基板電 圧 BP、 BNをそれぞれ受けている。 pMOSトランジスタの閾値電圧 (絶対値）は、基板 電圧 BPが低いほど低くなり、 pMOSトランジスタはオンしやすくなる。 nMOSトランジ スタの閾値電圧は、基板電圧 BN (負電圧）が高いほど低くなり、 nMOSトランジスタ はオンしやすくなる。
[0120] 図 25で説明したように、タイミング調整信号 TADJ1— 4の末尾の数字が小さいほど 、基板電圧 BPは低くなり、基板電圧 BNは高くなる。この場合、 pMOSトランジスタお よび nMOSトランジスタの閾値電圧が下がるため、遅延回路 40bの遅延時間は短く なる。このように、タイミング変更回路 40aは、可変な基板電圧を利用して、タイミング 調整信号 TADJ 1 -4に応じてタイミング信号 BLTF 1の遅延時間を調整する。
[0121] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、基板電圧 BP、 BNを変更することでビット線トランスファ信号 (例えば、 BL TL2)の立ち下がりエッジの生成タイミングを容易に変更できる。
図 27は、本発明の第 11の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 10の実施形態の基板電圧生成回路 38およびプリ チャージ制御回路 40の代わりに基板電圧生成回路 39およびプリチャージ制御回路 41が形成されている。その他の構成は、第 10の実施形態と同じである。すなわち、こ の実施形態の半導体集積回路は、 FCRAMとして形成されて 、る。
[0122] 基板電圧生成回路 39は、電圧が互いに異なる基板電圧 BP 1—4、 BN1— 4を生 成する。基板電圧 BP 1—4の値は、 BPK BP2く BP3く BP4に設定されている。基 板電圧 BN 1—4の値は、 BN1 >BN2>BN3 >BN4に設定されている。プリチヤ一 ジ制御回路 41は、タイミング調整信号 TADJ1— 4に応じて、基板電圧 BP1— 4のい ずれかおよび基板電圧 BN1—4の 、ずれかを用いてビット線トランスファ信号 (例え ば、 BLTL2)の立ち下がりエッジのタイミングを生成する。
[0123] 図 28は、図 27に示したプリチャージ制御回路 41においてビット線トランスファスイツ チ BTのオフタイミングを決めるタイミング信号 BLTF1を生成するタイミング変更回路 41aを示している。タイミング変更回路 41aは、バッファ回路 28b、遅延回路 41b、 41 c、 41d、 41eおよび図 20と同じ選択回路 36cを有している。
遅延回路 41b、 41c、 41d、 41eは、縦続接続された一対の CMOSインバータでそ れぞれ構成されて 、る。各 CMOSインバータの pMOSトランジスタおよび nMOSトラ ンジスタの基板は、基板電圧 BP1— 4、 BN1— 4をそれぞれ受けている。基板電圧 B P1— 4、 BN1— 4の関係により、遅延回路 41b、 41c、 41d、 41eの遅延時間は、 41b <41c<41d<41eに設定される。遅延回路 41b、 41c、 41d、 41eは、遅延信号/ BLTF0を遅延させ、タイミング信号 ZBLTF1— 4をそれぞれ生成する。
[0124] 選択回路 36cは、タイミング調整信号 TADJ1— 4に応じてタイミング信号 ZBLTF1 —4のいずれかを選択し、タイミング信号 BLTF1として出力する。これ〖こより、図 10に 示したビット線トランスファ信号 BLTL2の立ち下がりエッジの生成タイミングを変更で きる。 以上、第 11の実施形態においても、上述した実施形態と同様の効果を得ることが できる。さらに、異なる基板電圧 BP1— 4、 BN1— 4が供給される遅延回路 41b、 41c 、 41d、 41eのいずれかを選択回路 36cにより選択することで、ビット線トランスファ信 号 (例えば、 BLTL2)の立ち下がりエッジの生成タイミングを容易に変更できる。
[0125] 図 29は、本発明の第 12の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 10の実施形態の基板電圧変更回路 38およびプリ チャージ制御回路 40の代わりに内部電圧生成回路 42およびプリチャージ制御回路 44が形成されている。その他の構成は、第 10の実施形態と同じである。すなわち、こ の実施形態の半導体集積回路は、 FCRAMとして形成されて 、る。
[0126] 内部電圧生成回路 42は、外部電源電圧 VDDを用いて内部電源電圧 VIIを生成 するとともに内部電源電圧 VIIIを生成する。内部電源電圧 VIIは固定の電圧であり、 内部電源電圧 VIIIは可変の電圧である。内部電圧生成回路 42は、タイミング調整 信号 TADJ 1—4に応じて内部電源電圧 VIIIの値を変更する。具体的には、タイミン グ調整信号 TADJ1— 4の末尾の数字が小さいほど、内部電源電圧 VIIIは高くなる。 プリチャージ制御回路 44は、プリチャージ制御回路 41は、内部電源電圧 VIII用い てビット線トランスファ信号 BLTL2の立ち下がりエッジのタイミングを生成する。
[0127] 図 30は、図 29に示したプリチャージ制御回路 44においてビット線トランスファスイツ チ BTのオフタイミングを決めるタイミング信号 BLTF1を生成するタイミング変更回路 44aを示している。タイミング変更回路 44aは、バッファ回路 28bおよび遅延回路 44b を有している。遅延回路 44bは、縦続接続された一対の CMOSインバータで構成さ れている。各 CMOSインバータの pMOSトランジスタのソースは、内部電源線 VIIIに 接続されている。
[0128] 図 29で説明したように、タイミング調整信号 TADJ1— 4の末尾の数字が小さいほど 、内部電源電圧 VIIIは高くなる。内部電源電圧 VIIIは高いほど、遅延回路 44bの 遅延時間は短くなる。このように、タイミング変更回路 44aは、可変な内部電源電圧 V IIIを利用して、タイミング調整信号 TADJ1— 4に応じてタイミング信号 BLTF1の遅 延時間を調整する。これにより、図 10に示したビット線トランスファ信号 BLTL2の立 ち下がりエッジの生成タイミングを変更できる。
[0129] 以上、第 12の実施形態においても、上述した実施形態と同様の効果を得ることが できる。さらに、さらに、内部電源線 VIIIを変更することでビット線トランスファ信号 (例 えば、 BLTL2)の立ち下がりエッジの生成タイミングを容易に変更できる。
図 31は、本発明の第 13の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 4の実施形態（図 7)のコマンドデコーダ 12およびメ モリコア 24の代わりにコマンドデコーダ 12Bおよびメモリコア 24Aが形成されている。 その他の構成は、第 4の実施形態と同じである。すなわち、この実施形態の半導体集 積回路は、 FCRAMとして形成されている。 FCRAMは、第 4または第 5の実施形態 (図 13、図 16)と同様に、 MCPまたは SOPとして構成可能である。
[0130] コマンドデコーダ 12Bは、試験コマンドとともに供給される試験コード（ロウアドレス 信号 RAD)に応じて、タイミング調整信号 TADJ0— 6のいずれか一つを高論理レべ ルに活性化する。なお、 FCRAMがパワーオンされた後、デフォルトとしてタイミング 調整信号 TADJ2が高論理レベルに活性ィ匕される。
メモリコア 24Aは、第 4の実施形態のプリチャージ制御回路 26の代わりにプリチヤ ージ制御回路 46を有している。この実施形態では、各センスアンプ SAは、一対のビ ット線 BL、 /BLのみに接続される。このため、メモリコア 24Aは、図 7のビット線トラン スファ部 BTは有していない。また、メモリコア 24Aは、後述する図 32に示すプリチヤ ージ容量部 PCを有して 、る。
[0131] プリチャージ制御回路 46は、ビット線トランスファ部 BTを制御する機能の代わりに プリチャージ容量部 PCを制御する機能を有している。すなわち、プリチャージ制御回 路 46は、後述する容量スィッチ PSW、プリチャージスィッチおよびィコライズスィッチ の動作を制御するためにスィッチ制御信号 CNT1— 2、 BRSを出力するスィッチ制 御部として動作する。また、プリチャージ制御回路 46は、後述するデータが出力され ないビット線 (BL、 ZBLの一方）に接続された容量スィッチ PSWの動作を制御する スィッチ制御信号 (CNT1 - 2の一方)の非活性ィ匕タイミングを、タイミング調整信号 T ADJ0— 6に応じて変更する機能を有している。プリチャージ制御回路 46のその他の 機能は、プリチャージ制御回路 26と同じである。
[0132] 図 32は、図 31に示したメモリコア 24Aの要部を示している。プリチャージ容量部 PC 、プリチャージ部 PRE、コラムスィッチ部 CSWおよびセンスアンプ部 SAは、境界領 域 BA1に配置されている。メモリセルアレイ ARYの相補のビット線対 BLO— 1、 /BL 0— 1は、センスアンプ SAにそれぞれ接続されている。境界領域 BA1に最も近いメモ リセル MCは、冗長メモリセルであり、冗長ワード線 RWLに接続されている。その他の 基本的な構成は、プリチャージ容量部 PCを除き図 9と同じである。
[0133] プリチャージ容量部 PCは、ビット線 BL、 ZBLにそれぞれ対応して nMOSトランジ スタからなる容量スィッチ PSWと、容量スィッチ PSWおよびプリチャージ電圧線 VPR の間に配置されたプリチャージ容量 PCAとを有している。プリチャージ容量 PCAは、 ビット線 BL、 ZBLに接続される負荷として使用される。ビット線 BL、 ZBLに接続さ れた容量スィッチ PSWのゲートは、スィッチ制御信号 CNT1、 CNT2をそれぞれ受 けている。スィッチ制御信号 CNT1— 2は、プリチャージ制御回路 46により生成され る。
[0134] 容量スィッチ PSWおよびプリチャージ容量 PCAは、メモリセルアレイ ARYの外側 に位置する境界領域 BA1に形成される。このため、プリチャージ容量 PCAをメモリセ ル MCの配列ピッチと無関係に形成できる。すなわち、プリチャージ容量 PCAの容量 値を任意に設定できる。
図 33は、この実施形態の FCRAMの読み出し動作を示している。この例では、図 3 2に示したワード線 WL62が選択され、太い破線枠で示したビット線 BLO、 BL1に接 続されたメモリセル MC力 データが読み出される。基本的な動作は上述した図 4と 同じである。以下では、ビット線 BLO、 ZBLOに着目して説明する。ここで、ビット線 B LO、 ZBLOは、図 4のデータ線 Dl、 D2に対応する。スィッチ制御信号 CNT1— 2は 、図 4のスィッチ CS1— 2をオフさせるためのスィッチ制御信号に対応する。ビット線リ セット信号 BRS2は、図 4のスィッチ PS1、 PS2、 ESIをオフさせるためのスィッチ制 御信号に対応する。
[0135] まず、ワード線 WL62が活性ィ匕される直前に、ビット線リセット信号 BRSが低論理レ ベルに非活性ィ匕され、ビット線 BLO、 /BLOとプリチャージ電圧線 VPRとの接続が解 除される。同時に、データが出力されるビット線 BLOに対応するスィッチ制御信号 CN T1が低論理レベルに非活性ィ匕される（図 33 (a) )。ビット線 BLOに接続された容量ス イッチ PSWは、スィッチ制御信号 CNT1によりオフする。これにより、ビット線 BLOとプ リチャージ容量 PCAとの接続が解除される。データが出力されるビット線 BLOの負荷 容量値が減るため、データの出力によるビット線 BLOの電圧の変化量は大きくなる。
[0136] この後、ワード線 WL62が活性ィ匕され、データがビット線 BLOに出力される（図 33 ( b) )。このとき、データが出力されないビット線 ZBLOに接続された容量スィッチ PSW はオンしている。このため、ビット線/ BLOは、プリチャージ容量 PCAに接続され負 荷容量値が増加している。したがって、ビット線 BLOにデータが出力されて電圧が変 化したときに、ビット線 ZBLOの電圧力 カップリング容量の影響で変化することが抑 えられる（図 33 (c) )。すなわち、ビット線対 BLO、 ZBLOの電圧差が小さくなることが 防止される。
[0137] 次に、センスアンプ SAが増幅動作を開始する直前に、データが出力されないビット 線 ZBLOに対応するスィッチ制御信号 CNT2が低論理レベルに非活性ィ匕される（図 33 (d) )。データが出力されないビット線/ BLOに対応するプリチャージ容量 PCAは 、ビット線/ BLOから切り離される。ビット線/ BLOの負荷容量値が減ることで、センス アンプ SAによるビット線対 BLO、 ZBLOの電圧差の増幅速度が低下することが防止 される。
[0138] 次に、センスアンプ SAが動作し、ビット線対 BLO、 ZBLOの電圧差が増幅される（ 図 33 (e) )。ワード線 WL62が非活性ィ匕された後、センスアンプ SAの増幅動作が完 了する（図 33 (f) )。
この後、ビット線リセット信号 BRSおよびスィッチ制御信号 CNT1— 2は活性化され る（図 33 (g) )。これにより、ビット線対 BLO、 ZBLOは、プリチャージ電圧線 VPRにプ リチャージされる（図 33 (h) )。そして、読み出し動作が完了する。
[0139] 図 34は、データが出力されないビット線に対応するスィッチ制御信号のオフタイミン グを変更するときの試験コマンドシーケンスを示して 、る。アドレス信号 RADの割り当 てが異なることを除き、図 11と同じである。コマンドデコーダ 12Bは、試験コマンドとと もに供給される試験コード CODEに応じて、タイミング調整信号 TADJO— 6のいずれ か一つを高論理レベルに活性ィ匕する。
[0140] この実施形態では、データが出力されないビット線に対応するスィッチ制御信号 C NTの非活性ィ匕タイミング (オフタイミング）は、試験コード CODEにより変更される。こ れにより、図 35に示すタイミング変更回路 46aは、試験モード中のみスィッチ制御信 号 CNTのオフタイミングを調整可能である。また、コマンド入力回路 10およびァドレ ス入力回路 16は、スィッチ制御信号 CNT(CNT1または CNT2)のオフタイミングを 変更するためのタイミング変更コマンドを受けるコマンド入力回路として動作する。
[0141] リザーブされているアドレス信号 RAD4— 3は、ビット線リセット信号 BRS等のプリチ ヤージ動作を制御する他の信号のタイミングを変更するために使用できる。試験モー ド中に調整されたオフタイミングは、 FCRAMの電源がオフされるまで、あるいは、試 験コマンドによりオフタイミングが再び調整されるまで維持される。なお、本実施形態 を、第 7の実施形態 (ヒューズ回路 34)と組み合わせることで、フォトマスクを変更する ことなく、スィッチ制御信号 CNTの非活性ィ匕タイミングを最適に設定できる。
[0142] 図 35は、図 31に示したプリチャージ制御回路 46においてスィッチ制御信号 CNT のオフタイミングを決めるタイミング信号 CNTF1を生成するタイミング変更回路 46a を示している。タイミング変更回路 46aは、ノ ッファ回路 26b、縦続接続された 4個の 遅延回路 26c、バッファ回路 26b、選択回路 26dおよび信号生成回路 46bを有して いる。
[0143] ノ ッファ回路 26b、遅延回路 26cおよび選択回路 26dは、第 4の実施形態（図 12) と同じである。信号生成回路 46bは、タイミング信号 BLTF0— 1を受けてスィッチ制 御信号 CNT1— 2を生成する。但し、信号生成回路 46bは、タイミング調整信号 TA DJ5が活性ィ匕されているとき、データが出力されないビット線 (BL、 /BLの一方）に 対応するスィッチ制御信号 (CNT1— 2の一方）を接地電圧 VSSに固定する。このと き、対応する容量スィッチ PSWは常にオフし、対応するビット線は、プリチャージ電圧 線 VPRに接続されない。すなわち、対応するビット線は、負荷容量が接続されない状 態に維持される。
[0144] また、信号生成回路 46bは、タイミング調整信号 TADJ6が活性化されて ヽるとき、 データが出力されないビット線 (BL、 ZBLの一方）に対応するスィッチ制御信号 (C NT1— 2の一方）を内部電源電圧 VII〖こ固定する。このとき、対応する容量スィッチ Ρ SWは常にオンし、対応するビット線は、プリチャージ電圧線 VPRに常に接続される。 すなわち、対応するビット線は、負荷容量が常に接続される状態に維持される。
[0145] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。特に、第 2の実施形態と同様の効果を得ることができる。
図 36は、本発明の第 14の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 13の実施形態（図 31)のコマンドデコーダ 12Β、メ モリコア 24Αの代わりにコマンドデコーダ 12Cおよびメモリコア 24Βが形成されている 。また、ヒューズ回路 34Αが新たに形成されている。その他の構成は、第 13の実施形 態と同じである。すなわち、この実施形態の半導体集積回路は、 FCRAMとして形成 されている。
[0146] コマンドデコーダ 12Cは、試験コマンドとともに供給される試験コード（ロウアドレス 信号 RAD)に応じて、タイミング調整信号 TADJO— 4のいずれか一つを高論理レべ ルに活性化し（デフォルトは TADJ2)、冗長ワードィネーブル信号 RWLENを出力す る。冗長ワードィネーブル信号 RWLENは、後述する図 37に示すプリチャージ容量 部 PCを冗長メモリセルとして使用する力否かを決める信号である。
[0147] ヒューズ回路 34Aは、ヒューズ FSを有している。ヒューズ回路 34Aは、ヒューズ FS がカット（プログラム）されているときに低論理レベルのヒューズ信号 FSOを出力し、ヒ ユーズ FSがカットされていないときに高論理レベルのヒューズ信号 FSOを出力する。 すなわち、ヒューズ信号 FSOは、ヒューズ FSのプログラム状態を示す。ヒューズ信号 F SOは、図 37に示すプリチャージ容量部 PCを冗長メモリセルとして使用する力否かを 決める信号である。ヒューズ信号 FS0は、冗長ワードィネーブル信号 RWLENより優 先される。
[0148] メモリコア 24Bは、第 13の実施形態のプリチャージ制御回路 46およびロウデコーダ RDECの代わりにプリチャージ制御回路 48およびロウデコーダ RDEC2を有している 。この実施形態では、ビット線 BL、 /BL毎に複数のプリチャージ容量部 PCカ モリ セルアレイ ARYに形成される。メモリコア 24Bは、プリチャージ制御回路 48および口 ゥデコーダ RDEC2の機能を除いて、第 13の実施形態のメモリコア 24Aと同じである 。すなわち、各センスアンプ SAは、一対のビット線 BL、 ZBLのみに接続される。
[0149] ロウデコーダ RDEC2は、冗長ワードィネーブル信号 RWLENの活性化を受けたと きに、プリチャージ容量部 PCの一部を冗長メモリセルとして使用するために、デコー ド機能を切り替える。ロウデコーダ RDEC2は、低論理レベルのヒューズ信号 FS0を 受けたときに、冗長ワードィネーブル信号 RWLENの論理レベルとは無関係に、プリ チャージ容量部 PCの一部を冗長メモリセルとして使用するために、デコード機能を 切り替える。
[0150] プリチャージ制御回路 48は、複数のプリチャージ容量部 PCを制御する機能を有し ている。また、プリチャージ制御回路 48は、第 13の実施形態と同様に、スィッチ制御 信号 CNT1 - 2の非活性ィ匕タイミングを、タイミング調整信号 TADJO - 6に応じて変 更する機能を有している。プリチャージ制御回路 48は、冗長ワードィネーブル信号 R WLENの活性ィ匕を受けたときに、プリチャージ容量部 PCの一部へのスィッチ制御信 号 CNT1— 2の供給を停止する。すなわち、プリチャージ制御回路 48は、冗長ワード ィネーブル信号 RWLENに応じて、負荷として使用するプリチャージ容量 PCA (図 3 7)の数を設定するスィッチ選択回路としても機能する。
[0151] プリチャージ制御回路 48は、低論理レベルのヒューズ信号 FSOを受けたときに、冗 長ワードィネーブル信号 RWLENの論理レベルとは無関係に、プリチャージ容量部 PCの一部へのスィッチ制御信号 CNT1— 2の供給を停止する。プリチャージ制御回 路 48のその他の機能は、プリチャージ制御回路 46と同じである。すなわち、プリチヤ ージ制御回路 48は、図 35と同じタイミング変更回路 46aを有している。
[0152] 図 37は、図 36に示したメモリコア 24Bの要部を示している。各プリチャージ容量部 PCは、メモリセル MCを利用して形成されている。具体的には、容量スィッチ PSWは 、メモリセル MCの転送トランジスタを利用して構成され、プリチャージ容量 PCAは、メ モリセル MCの容量を利用して構成されている。このため、例えば、既に設計されたメ モリセルアレイ ARYを利用できる。
[0153] この実施形態では、各ビット線 BL、 ZBL毎に一対の容量スィッチ PSWおよびプリ チャージ容量 PCAが形成されている。但し、コマンドデコーダ 12Cから高論理レベル の冗長ワードィネーブル信号 RWLENが出力されるとき、あるいは、ヒューズ回路 34 A力も低論理レベルのヒューズ信号 FSOが出力されるとき、容量スィッチ PSWの一つ およびプリチャージ容量 PCAの一つは、冗長メモリセルとして使用される。このとき、 冗長メモリセルとして使用される容量スィッチ PSWのゲートは、スィッチ制御信号 CN T1 - 2の信号線から切り離され、冗長ワード線 RWL1— 2に接続される。
[0154] 図 38は、データが出力されないビット線に対応するスィッチ制御信号のオフタイミン グを変更するときの試験コマンドシーケンスを示している。コマンドデコーダ 12Cは、 アドレス信号 RAD4— 3が" 00"のときに、冗長ワードィネーブル信号 RWLENを高 論理レベルに活性ィ匕する。アドレス信号 RADのその他の割り当ては、図 34と同じで ある。
[0155] リザーブされているアドレス信号 RAD4— 3は、ビット線リセット信号 BRS等のプリチ ヤージ動作を制御する他の信号のタイミングを変更するために使用できる。試験モー ド中に調整されたオフタイミングは、 FCRAMの電源がオフされるまで、あるいは、試 験コマンドによりオフタイミングが再び調整されるまで維持される。なお、本実施形態 を、第 7の実施形態 (ヒューズ回路 34)と組み合わせることで、フォトマスクを変更する ことなく、スィッチ制御信号 CNTの非活性ィ匕タイミングを最適に設定できる。
[0156] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、メモリセル MCを利用して容量スィッチ PSWおよびプリチャージ容量 PCA を形成することで、メモリコア 24Bのレイアウト設計を容易にできる。各ビット線 BL、 / BLに接続されるプリチャージ容量 PCAの数を変更できるため、製造された FCRAM 毎に最適な読み出し動作特性を得ることができる。換言すれば、既に設計されたメモ リセルアレイ ARYのレイアウトデータを流用できるため、 FCRAMの設計効率を向上 できる。使用しないプリチャージ容量 PCAを冗長メモリセルとして使用できるため、不 良の救済効率を向上でき、 FCRAMの歩留を向上できる。
[0157] 図 39は、本発明の第 15の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 13の実施形態（図 31)のメモリコア 24Aの代わりに メモリコア 24Cが形成されている。その他の構成は、第 13の実施形態と同じである。 すなわち、この実施形態の半導体集積回路は、 FCRAMとして形成されている。また 、コマンド入力回路 10およびアドレス入力回路 16は、後述するスィッチ制御信号 CN T(CNT1または CNT2)のオフタイミングを変更するためのタイミング変更コマンドを 受けるコマンド入力回路として動作する。試験コマンドシーケンスは、上述した図 34と 同じである。
[0158] メモリコア 24Cは、第 13の実施形態のプリチャージ制御回路 46の代わりにプリチヤ ージ制御回路 50を有している。この実施形態では、各センスアンプ SAは、一対のビ ット線 BL、 ZBLのみに接続される。プリチャージ制御回路 50は、プリチャージ容量 部 PCおよびプリチャージ部 PREを制御する機能がプリチャージ制御回路 46と相違 している。プリチャージ制御回路 50のその他の機能は、プリチャージ制御回路 46と 同じである。
[0159] 図 40は、図 39に示したメモリコア 24Cの要部を示している。メモリコア 24Cは、プリ チャージ部 PREの回路構成が異なることを除き、第 13の実施形態のメモリコア 24A ( 図 32)と同じである。プリチャージ部 PREの各プリチャージ回路では、ビット線 BL、 / BLをプリチャージ電圧線 VPRに接続する nMOSトランジスタ（プリチャージスィッチ） のゲートは、互いに異なるビット線リセット信号 BRS1— 2を受けている。また、ビット線 対 BL、 ZBLを互いに接続するィコライズ用の nMOSトランジスタ (ィコライス、スィッチ )のゲートは、ビット線リセット信号 BRS1— 2の AND論理を有するビット線リセット信 号 BRS12を受けている。これにより、ビット線対 BL、 /BLの各ビット線は、互いに独 立してプリチャージ電圧 VPRを受けることが可能である。プリチャージ容量 PCAは、 ビット線 BL、 ZBLに接続される負荷として使用される。
[0160] 図 41は、この実施形態の FCRAMの読み出し動作を示している。この例では、ヮー ド線 WL62力選択され、図 40に太い破線枠で示したビット線 BL0、 BL1に接続され たメモリセル MC力 データが読み出される。基本的な動作は上述した図 5と同じであ る。以下では、ビット線 BL0、 ZBL0に着目して説明する。ワード線 WL62が活性ィ匕 されてからセンスアンプ SAが増幅動作を開始するまでのビット線 BL0、 ZBL0の波 形の詳細は、図 6 (d)と同じである。ここで、ビット線 BL0、 ZBL0は、図 6のデータ線 Dl、 D2に対応する。スィッチ制御信号 CNT2およびビット線リセット信号 BRS2は、 図 6のスィッチ CS2およびスィッチ PS2をオフさせるためのスィッチ制御信号に対応 する。
[0161] まず、ワード線 WL62が活性ィ匕される直前に、ビット線リセット信号 BRS1が低論理 レベルに非活性ィ匕され、データ出力されるビット線 BLOとプリチャージ電圧線 VPRと の接続が解除される。ビット線リセット信号 BRS1の変化に応答してビット線リセット信 号 BRS 12が低論理レベルに非活性ィ匕され、ビット線対 BLO、 ZBLOのィコライズ動 作が停止する。同時に、データが出力されるビット線 BLOに対応するスィッチ制御信 号 CNT1が低論理レベルに非活性ィ匕される（図 41 (a) )。
[0162] ビット線 BLOに接続された容量スィッチ PSWは、スィッチ制御信号 CNT1によりォ フする。これにより、ビット線 BLOとプリチャージ容量 PCAとの接続が解除される。この 解除によりデータが出力されるビット線 BLOの負荷容量値が減るため、データの出力 によるビット線 BLOの電圧の変化量は大きくなる。
この後、ワード線 WL62が活性ィ匕され、データがビット線 BLOに出力される（図 41 ( b) )。このとき、データが出力されないビット線 ZBLOに接続された容量スィッチ PSW はオンしている。このため、ビット線/ BLOは、プリチャージ容量 PCAに接続され負 荷容量値が増加している。したがって、ビット線 BLOにデータが出力されて電圧が変 化したときに、ビット線 ZBLOの電圧力 カップリング容量の影響で変化することが抑 えられる（図 41 (c) )。すなわち、ビット線対 BLO、 ZBLOの電圧差が小さくなることが 防止される。
[0163] ワード線 WL62が活性ィ匕された後、センスアンプ SAが増幅動作を開始する前に、 スィッチ制御信号 CNT2が低論理レベルに非活性ィ匕される（図 41 (d) )。スィッチ制 御信号 CNT2の非活性ィ匕により、データが出力されないビット線 ZBLOに接続され た容量スィッチ PSWはオフする。ビット線 ZBLOとプリチャージ容量 PCAとの接続が 解除されるため、ビット線 ZBLOの負荷容量値は減少する。ビット線リセット信号 BRS 2の高論理レベルにより、ビット線 ZBLOは、プリチャージ電圧線 VPRに接続されて いる。ビット線 ZBLOの負荷容量値は小さいため、ビット線 ZBLOの電圧は、図 6 (d) に示したように、迅速にプリチャージ電圧 VPR (基準電圧 VREFに対応)まで低下す る。 [0164] 次に、センスアンプ SAが増幅動作を開始する直前に、データが出力されないビット 線 ZBLOに対応するビット線リセット信号 BRS2が低論理レベルに非活性ィ匕される（ 図 41 (e) )。これにより、プリチャージ電圧 VPRに充電されたビット線 ZBLOは、フロ 一ティング状態に設定される。
次に、センスアンプ SAが動作し、ビット線対 BLO、 ZBLOの電圧差が増幅される（ 図 41 (f) )。この後の動作は、上述した図 33と同じであるため、説明を省略する。以上 、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特 に、第 3の実施形態と同様の効果を得ることができる。
[0165] 図 42は、本発明の第 16の実施形態を示している。上述した実施形態で説明した要 素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を 省略する。この実施形態では、第 14の実施形態（図 36)のメモリコア 24Bの代わりに メモリコア 24Dが形成されている。その他の構成は、第 14の実施形態と同じである。 すなわち、この実施形態の半導体集積回路は、 FCRAMとして形成されている。
[0166] メモリコア 24Dは、第 14の実施形態のプリチャージ制御回路 48の代わりにプリチヤ ージ制御回路 52を有している。メモリコア 24Dは、プリチャージ制御回路 50および後 述する図 43に示すプリチャージ回路 PREを除いて、第 14の実施形態のメモリコア 2 4Bと同じである。すなわち、各センスアンプ SAは、一対のビット線 BL、 /BLのみに 接続される。
[0167] プリチャージ制御回路 52は、第 15の実施形態のプリチャージ制御回路 50と同様 に、ビット線リセット信号 BRS11— 2、 BRS 12を生成する機能を有している。その他 の機能は、第 14の実施形態のプリチャージ制御回路 48と同じである。
図 43は、図 42に示したメモリコア 24Dの要部を示している。メモリコア 24Dは、プリ チャージ回路 PREの構成のみが第 14の実施形態（図 37)と異なる。すなわち、複数 のプリチャージ容量部 PCが、ビット線 BL、 ZBL毎に形成されている。容量スィッチ P SWは、メモリセル MCの転送トランジスタを利用して構成され、プリチャージ容量 PC Aは、メモリセル MCの容量を利用して構成されている。
[0168] プリチャージ回路 PREは、第 15の実施形態（図 40)と同じである。プリチャージ回 路 PREの動作は、第 15の実施形態（図 41)と同じである。また、この実施形態では、 第 14の実施形態と同様に、プリチャージ容量部 PCの一部を、冗長メモリセルとして 利用可能である。以上、この実施形態においても、上述した実施形態と同様の効果 を得ることができる。
[0169] 図 44は、本発明の第 17の実施形態におけるメモリコアの要部を示している。上述し た実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等に ついては、詳細な説明を省略する。この実施形態では、第 13の実施形態（図 31)の メモリセルアレイ ARY力 ビット線ツイスト構造を有するメモリセルアレイ ARYに置き 換えている。ビット線ツイスト構造は、ビット線 BL、 ZBLが互いに交差する交差部 CR Sを有している。各ビット線対 BL、 ZBL毎に、プリチャージ容量部 PCは、交差部 CR Sの両側に配置されている。なお、ビット線ツイスト構造を有するメモリセルアレイ AR Yを、第 14—第 16の実施形態に適用することもできる。
[0170] 以上、この実施形態においても、上述した実施形態と同様の効果を得ることができ る。さらに、プリチャージ容量部 PCを交差部 CRSの両側に配置することで、各プリチ ヤージ容量部 PCの動作を容易に制御できる。また、ビット線 BL、 ZBLが長い場合に も、ビット線 BL、 ZBLのプリチャージ制御を確実に実施できる。
なお、第 13— 17の実施形態に、第 5の実施形態（図 14)のモードレジスタの手法を 適用し、スィッチ制御信号 CNT2の非活性ィ匕タイミングをモードレジスタに設定される 値に応じて変更してもよい。同様に、第 14および第 16の実施形態において、負荷と して使用されるプリチャージ容量 PCAの数をモードレジスタにより設定してもよい。
[0171] 第 13— 17の実施形態に、第 6の実施形態（図 17)と同様のパッドとタイミングデコ ーダを形成し、スィッチ制御信号 CNT2の非活性ィ匕タイミングをモードレジスタに設 定される値に応じて変更してもよい。同様に、第 14および第 16の実施形態において 、負荷として使用されるプリチャージ容量 PCAの数をパッドおよびタイミングデコーダ により設定してもよい。
[0172] 第 13— 17の実施形態に、第 7の実施形態（図 18)と同様のヒューズ回路とタイミン グデコーダを形成し、スィッチ制御信号 CNT2の非活性ィ匕タイミングをモードレジスタ に設定される値に応じて変更してもよ 、。
第 14— 17の実施形態に、第 4および第 5の実施形態（図 12、図 15)のタイミング変 更回路 26a、 28aを適用してもよい。あるいは、第 8 第 12の実施形態のタイミング変 更回路 36a、 37a, 40a, 41a、 44aを適用してもよい。すなわち、第 14 第 17の実 施形態において、スィッチ制御信号 CNTの非活性ィ匕タイミングを、チャネル長 Lおよ びゲート幅 Wの少なくといずれかが異なる複数の遅延段を選択的に使用することで 調整してもよい。スィッチ制御信号 CNTの非活性ィ匕タイミングを、遅延回路のトランジ スタの基板に供給される基板電圧を変更することで調整してもよい。あるいは、スイツ チ制御信号 CNTの非活性化タイミングを、遅延回路に供給される電源電圧を変更 することで調整してちょい。
[0173] 第 4の実施形態の MCP (図 13)は、第 1—第 3、第 5 第 17の実施形態の半導体 集積回路チップを用いて構成してもよい。同様に、第 5の実施形態の SOC (図 16)は 、第 1 第 4、第 6 第 17の実施形態の半導体集積回路を用いて構成してもよい。 本発明は、センスアンプ SAに接続されるビット線 BL、 /BLのプリチャージ制御だ けでなく、リードアンプ RAに接続されるローカルデータバス線 LDBのプリチャージ制 御に適用可能である。あるいは、差動アンプとこの差動アンプに接続された相補のデ 一タ線を有するロジックチップ等にも適用可能である。
[0174] 本発明は、 FCRAMだけでなぐ一般的な DRAM、 SDRAM,あるいは擬似 SRA Mに適用可能である。
産業上の利用可能性
[0175] 本発明は、差動アンプとこの差動アンプに接続された相補のデータ線を有する半 導体集積回路に適用できる。

Claims

請求の範囲
[1] 相補のデータ線対をそれぞれ有し、基準電圧にプリチャージされた前記データ線 のいずれか一つにデータを出力する一対のデータ出力部と、
相補の接続配線対と、
前記接続配線対に接続され、前記接続配線対の電圧差を増幅する差動アンプと、 前記接続配線を前記データ線にそれぞれ接続するアンプスィッチと、
前記アンプスィッチの動作をそれぞれ制御するアンプスィッチ制御信号を出力する スィッチ制御部とを備え、
前記スィッチ制御部は、前記データ出力部の一方が前記データ線対の一方にデー タを出力するときに、前記アンプスィッチ制御信号により、データを出力するデータ出 力部のデータ線対に接続された一対のアンプスィッチをオンするとともに、前記デー タ出力部の一方がデータを出力して力 前記差動アンプが増幅動作を開始するまで の間、データを出力しないデータ出力部におけるデータが出力されないデータ線に 対応するデータ線に接続されたアンプスィッチをオンすることを特徴とする半導体集 積回路。
[2] 請求項 1記載の半導体集積回路において、
前記スィッチ制御部は、前記データ出力部の一方がデータを出力する前に、デー タを出力しないデータ出力部におけるデータが出力されるデータ線に対応するデー タ線に接続されたアンプスィッチをオフすることを特徴とする半導体集積回路。
[3] 請求項 1記載の半導体集積回路において、
前記スィッチ制御部は、前記差動アンプが増幅動作を開始する前に、データを出 力しないデータ出力部におけるデータが出力されないデータ線に対応するデータ線 に接続されたアンプスィッチをオフすることを特徴とする半導体集積回路。
[4] 請求項 3記載の半導体集積回路において、
前記データ線と前記基準電圧が供給される基準電圧線との間にそれぞれ配置され たプリチャージスィッチを備え、
前記スィッチ制御部は、前記プリチャージスィッチの動作をそれぞれ制御するプリ チャージスィッチ制御信号を出力するとともに、前記プリチャージスィッチ制御信号に より、前記データ出力部の一方がデータを出力してから前記差動アンプが増幅動作 を開始するまでの間、データを出力しないデータ出力部のデータ線対に接続された プリチャージスィッチをオンをすることを特徴とする半導体集積回路。
[5] 請求項 1記載の半導体集積回路において、
前記データ線対のデータ線を互いに接続するィコライズスィッチを備え、 前記スィッチ制御部は、前記ィコライズスィッチの動作をそれぞれ制御するィコライ ズスィッチ制御信号を出力するとともに、前記ィコライズスィッチ制御信号により、デ ータを出力するデータ出力部のデータ線対に接続されたィコライズスィッチをオフし、 このデータ出力部がデータを出力して力 前記差動アンプが増幅動作を開始するま での間、データを出力しないデータ出力部のデータ線対に接続されたィコライズスィ ツチをオンすることを特徴とする半導体集積回路。
[6] 請求項 1記載の半導体集積回路において、
前記各データ出力部は、複数のメモリセルを有するメモリセルアレイであり、 前記各データ線対は、前記メモリセルにそれぞれ接続された相補のビット線対であ ることを特徴とする半導体集積回路。
[7] 請求項 1記載の半導体集積回路において、
前記スィッチ制御部は、前記アンプスィッチ制御信号の生成タイミングを変更する ためのタイミング変更回路を備えていることを特徴とする半導体集積回路。
[8] 相補のデータ線対を有し、基準電圧にプリチャージされた前記データ線のいずれ か一つにデータを出力するデータ出力部と、
前記データ線対に接続され、前記データ線対の電圧差を増幅する差動アンプと、 前記各データ線と前記基準電圧が供給される基準電圧線との間に直列に配置され た容量スィッチおよび負荷として使用可能なプリチャージ容量と、
前記容量スィッチの動作をそれぞれ制御するスィッチ制御信号を出力するスィッチ 制御部とを備え、
前記スィッチ制御部は、前記データ出力部が前記データ線対の一方にデータを出 力するときに、スィッチ制御信号により、データが出力されるデータ線に対応するオン している容量スィッチをオフし、前記データ出力部がデータを出力してから前記差動 アンプが増幅動作を開始するまでの間、データが出力されないデータ線に対応する オンしている容量スィッチをオンすることを特徴とする半導体集積回路。
[9] 請求項 8記載のシステムにおいて、
前記スィッチ制御部は、データが出力されないデータ線に対応するオンしている容 量スィッチを、前記差動アンプが増幅動作を開始する前にオフすることを特徴とする 半導体集積回路。
[10] 請求項 8記載の半導体集積回路において、
前記各データ出力部は、複数のメモリセルを有するメモリセルアレイであり、 前記各データ線対は、前記メモリセルにそれぞれ接続された相補のビット線対であ ることを特徴とする半導体集積回路。
[11] 請求項 10記載の半導体集積回路において、
前記各メモリセルは、データを保持するメモリセル容量と転送トランジスタとを備え、 前記容量スィッチおよび前記プリチャージ容量は、前記メモリセルの転送トランジス タおよびメモリセル容量を用いて形成されていることを特徴とする半導体集積回路。
[12] 請求項 11記載の半導体集積回路において、
前記各データ線に接続された複数の前記容量スィッチおよび複数の前記プリチヤ ージ容量と、
負荷として使用するプリチャージ容量の数を設定するスィッチ選択回路と、 負荷として使用されないプリチャージ容量と、このプリチャージ容量に接続された容 量スィッチで構成されるメモリセルを、不良を救済するための冗長メモリセルとして使 用する冗長制御回路とを備えていることを特徴とする半導体集積回路。
[13] 請求項 8記載の半導体集積回路において、
前記各データ線に接続された複数の前記容量スィッチおよび複数の前記プリチヤ ージ容量と、
負荷として使用するプリチャージ容量の数を設定するスィッチ選択回路とを備えて Vヽることを特徴とする半導体集積回路。
[14] 請求項 8記載の半導体集積回路において、
前記スィッチ制御部は、前記スィッチ制御信号の生成タイミングを変更するための タイミング変更回路を備えていることを特徴とする半導体集積回路。
[15] 相補のデータ線対を有し、基準電圧にプリチャージされた前記データ線のいずれ か一つにデータを出力するデータ出力部と、
前記データ線対に接続され、前記データ線対の電圧差を増幅する差動アンプと、 前記各データ線と前記基準電圧が供給される基準電圧線との間に直列に配置され た容量スィッチおよび負荷として使用可能なプリチャージ容量と、
前記各データ線と前記基準電圧が供給される基準電圧線との間に配置されたプリ チャージスィッチと、
前記容量スィッチおよび前記プリチャージスィッチの動作をそれぞれ制御するスィ ツチ制御信号を出力するスィッチ制御部とを備え、
前記スィッチ制御部は、前記データ出力部が前記データ線対の一方にデータを出 力するときに、前記スィッチ制御信号により、データが出力されるデータ線に対応す るオンして 、る容量スィッチおよびプリチャージスィッチをオフし、前記データ出力部 がデータを出力して力 前記差動アンプが増幅動作を開始するまでの間に、データ が出力されないデータ線に対応するオンしている容量スィッチをオフした後、データ が出力されないデータ線に対応するオンしているプリチャージスィッチをオフすること を特徴とする半導体集積回路。
[16] 請求項 15記載のシステムにおいて、
前記スィッチ制御部は、データが出力されるデータ線に対応するオンしている容量 スィッチおよびプリチャージスィッチを、前記データ出力部がデータを出力する前に オフすることを特徴とする半導体集積回路。
[17] 請求項 15記載の半導体集積回路において、
前記各データ出力部は、複数のメモリセルを有するメモリセルアレイであり、 前記各データ線対は、前記メモリセルにそれぞれ接続された相補のビット線対であ ることを特徴とする半導体集積回路。
[18] 請求項 17記載の半導体集積回路において、
前記各メモリセルは、データを保持するメモリセル容量と転送トランジスタとを備え、 前記容量スィッチおよび前記プリチャージ容量は、前記メモリセルの転送トランジス タおよびメモリセル容量を用いて形成され、
前記プリチャージスィッチは、前記メモリセルの転送トランジスタを用いて形成されて Vヽることを特徴とする半導体集積回路。
[19] 請求項 15記載の半導体集積回路において、
前記各データ線に接続された複数の前記容量スィッチおよび複数の前記プリチヤ ージ容量と、
負荷として使用するプリチャージ容量の数を設定するスィッチ選択回路とを備えて Vヽることを特徴とする半導体集積回路。
[20] 請求項 15記載の半導体集積回路において、
前記スィッチ制御部は、前記スィッチ制御信号の生成タイミングを変更するための タイミング変更回路を備えていることを特徴とする半導体集積回路。
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