JPH1186529A - 半導体記憶装置の駆動方法及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号生成回路を削減しチップ面積の縮小化を
図ることができる半導体記憶装置を提供することにあ
る。 【解決手段】 第１制御信号生成回路２１はスタンバイ
状態のとき及び第１セルアレイＣＡ１が選択されたと
き、Ｈレベルの第１制御信号ＢＴ１１を第１ゲート回路
１と第２プリチャージ回路６に出力する。第１制御信号
生成回路２１は第２セルアレイＣＡ２が選択されたとき
にはＬレベルの第１制御信号ＢＴ１１を第１ゲート回路
１と第２プリチャージ回路６に出力する。第２制御信号
生成回路２２はスタンバイ状態のとき及び第２セルアレ
イＣＡ２が選択されたときにはＨレベルの第２制御信号
ＢＴ１２を第２ゲート回路２及び第１プリチャージ回路
５に出力する。第２制御信号生成回路２２は第１セルア
レイＣＡ１が選択されたときにはＬレベルの第２制御信
号ＢＴ１２を第２ゲート回路２及び第１プリチャージ回
路５に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の駆
動方法及び半導体記憶装置に係り、詳しくはセンスアン
プの制御に関するものである。

【０００２】近年、電子機器はさらなる小型化が図ら
れ、該機器に搭載される各半導体集積回路装置について
チップ面積の縮小化が要求されている。従って、半導体
記憶装置についても同様にメモリ容量を損なわずチップ
面積の縮小化を図ることが要求されている。又、半導体
記憶装置においては、メモリ容量の増大が望まれ、しか
も、チップ面積を拡大させないでメモリ容量を増大させ
ることが要求されている。

【０００３】

【従来の技術】従来、半導体記憶装置のチップ面積の縮
小化を図るために、種々提案されている。その一つとし
てセンスアンプの構成を工夫することによって縮小化が
図られている。つまり、２つのセルアレイで１つのセン
スアンプを共有するようにしたシェアード・センスアン
プや、１つのセルアレイの左右両側にそのセルアレイの
ビット線対列に対して交互に配設されたセンスアンプで
あってそのセルアレイとそのセルアレイに隣接された他
のセルアレイとの間で該センスアンプを共有するように
したリラックスド・センスアンプや、又、セルアレイ内
の１つのビット線につながるメモリセル数を増加させる
方法等が提案されている。

【０００４】図４は、従来のシェアード・センスアンプ
で構成したＤＲＡＭよりなる半導体記憶装置であって各
セルアレイＣＡ１，ＣＡ２の１つのビット線対ＢＬ１
ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂに対して形成された
センスアンプの電気回路を示す。

【０００５】一方のセルアレイ（以下、第１セルアレイ
という）ＣＡ１のビット線ＢＬ１ａ，ＢＬ１ｂ間には多
数（図では１つ）のメモリセルＣＥ１が接続されてい
る。そのビット線ＢＬ１ａ，ＢＬ１ｂは、第１ゲート回
路１を介して基幹ビット線ＢＬ０ａ，ＢＬ０ｂの一方に
接続されている。第１ゲート回路１はＮチャネルＭＯＳ
トランジスタよりなるトランスファーゲートトランジス
タＱ１ａ，Ｑ１ｂにて構成されている。その両トランジ
スタＱ１ａ，Ｑ１ｂのゲートは第１制御線ＣＬ１に接続
され、その第１制御線ＣＬ１から第１制御信号ＢＴ１が
入力される。

【０００６】他方のセルアレイ（以下、第２セルアレイ
という）ＣＡ２のビット線ＢＬ２ａ，ＢＬ２ｂ間には、
多数（図では１つ）のメモリセルＣＥ２が接続されてい
る。そのビット線ＢＬ２ａ，ＢＬ２ｂは、第２ゲート回
路２を介してに基幹ビット線ＢＬ０ａ，ＢＬ０ｂの他方
に接続されている。第２ゲート回路２はＮチャネルＭＯ
Ｓトランジスタよりなるトランスファーゲートトランジ
スタＱ２ａ，Ｑ２ｂにて構成されている。トランスファ
ーゲートトランジスタＱ２ａ，Ｑ２ｂのゲートは第２制
御線ＣＬ２に接続され、その第２制御線ＣＬ２から第２
制御信号ＢＴ２が入力される。

【０００７】基幹ビット線ＢＬ０ａ，ＢＬ０ｂ間には、
センスアンプ３が接続されている。センスアンプ３は、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタよりなる第１、第２ＣＭＯＳインバータＩＮＶ
１，ＩＮＶ２とから構成されれている。第１、第２ＣＭ
ＯＳインバータＩＮＶ１，ＩＮＶ２のＰチャネルＭＯＳ
トランジスタのソースは第１電源電圧ＰＳＡが印加され
ている第１電源線ＳＬ１に接続されている。第１、第２
ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２のＮチャネルＭ
ＯＳトランジスタのソースは第２電源電圧ＮＳＡが印加
されている第２電源線ＳＬ２に接続されている。

【０００８】第１ＣＭＯＳインバータＩＮＶ１の出力端
子は、一方の基幹ビット線ＢＬ０ａに接続されていると
ともに、第２ＣＭＯＳインバータＩＮＶ２の入力端子に
接続されている。一方、第２ＣＭＯＳインバータＩＮＶ
２の出力端子は、他方の基幹ビット線ＢＬ０ｂに接続さ
れているとともに、第１ＣＭＯＳインバータＩＮＶ１の
入力端子に接続されている。

【０００９】基幹ビット線ＢＬ０ａ，ＢＬ０ｂとデータ
ビット線ＤＢＬａ，ＤＢＬｂとの間には、コラムゲート
回路４が接続されている。コラムゲーム回路４は、一対
のＮチャネルＭＯＳトランジスタよりなるコラムゲート
トランジスタＱ４ａ，Ｑ４ｂとから構成されている。一
方のコラムゲートトランジスタＱ４ａは基幹ビット線Ｂ
Ｌ０ａとデータビット線ＤＢＬａとの間に接続されてい
る。他方のコラムゲートトランジスタＱ４ｂは基幹ビッ
ト線ＢＬ０ｂとデータビット線ＤＢＬｂとの間に接続さ
れている。コラムゲートトランジスタＱ４ａ，Ｑ４ｂの
ゲートにはコラムゲート信号ＣＧＳが入力される。

【００１０】又、第１セルアレイＣＡ１側のビット線Ｂ
Ｌ１ａ，ＢＬ１ｂ間には第１ショート回路としての第１
プリチャージ回路５が接続されている。第１プリチャー
ジ回路５はＮチャネルＭＯＳトランジスタよりなるショ
ートトランジスタＱ５ａと２個のプリチャージトランジ
スタＱ５ｂ，Ｑ５ｃより構成されている。ショートトラ
ンジスタＱ５ａはビット線ＢＬ１ａ，ＢＬ１ｂ間に接続
されている。第１ショートトランジスタＱ５ａのゲート
は第１プリチャージ信号線ＰＬ１に接続され、その第１
プリチャージ信号線ＰＬ１から第１プリチャージ信号Ｂ
ＲＳ１が入力される。第１プリチャージトランジスタＱ
５ｂはそのドレインがプリチャージ電圧ＶＰＲが印加さ
れている第１プリチャージ電源線ＰＲＬ１に接続され、
ソースが前記ビット線ＢＬ１ａに接続されている。第２
プリチャージトランジスタＱ５ｃはそのドレインが前記
第１プリチャージ電源線ＰＲＬ１に接続され、ソースが
前記ビット線ＢＬ１ｂに接続されている。第１及び第２
プリチャージトランジスタＱ５ｂ，Ｑ５ｃのゲートは第
１プリチャージ信号線ＰＬ１に接続され、その第１プリ
チャージ信号線ＰＬ１から第１プリチャージ信号ＢＲＳ
１が入力される。

【００１１】第２セルアレイＣＡ２側のビット線ＢＬ２
ａ，ＢＬ２ｂ間には第２ショート回路としての第２プリ
チャージ回路６が接続されている。第２プリチャージ回
路６はＮチャネルＭＯＳトランジスタよりなるショート
トランジスタＱ６ａと２個のプリチャージトランジスタ
Ｑ６ｂ，Ｑ６ｃより構成されている。

【００１２】ショートトランジスタＱ６ａはビット線Ｂ
Ｌ２ａ，ＢＬ２ｂ間に接続されている。第２ショートト
ランジスタＱ６ａのゲートは第２プリチャージ信号線Ｐ
Ｌ２に接続され、この第２プリチャージ信号線ＰＬ２か
ら第２プリチャージ信号ＢＲＳ２が入力される。第１プ
リチャージトランジスタＱ６ｂはそのドレインがプリチ
ャージ電圧ＶＰＲが印加されている第２プリチャージ電
源線ＰＲＬ２に接続され、ソースがビット線ＢＬ２ａに
接続されている。第２プリチャージトランジスタＱ６ｃ
はそのドレインが第２プリチャージ電源線ＰＲＬ２に接
続され、ソースがビット線ＢＬ２ｂに接続されている。
第１及び第２プリチャージトランジスタＱ６ｂ，Ｑ６ｃ
のゲートは第２プリチャージ信号線ＰＬ２に接続され、
その第２プリチャージ信号線ＰＬ２から第２プリチャー
ジ信号ＢＲＳ２が入力される。

【００１３】このように構成された半導体記憶装置にお
いて、第１セルアレイＣＡ１側のビット線ＢＬ１ａ，Ｂ
Ｌ１ｂのデータを読み出す場合、ＨレベルからＬレベル
に立ち下がる第２制御信号ＢＴ２を第２ゲート回路２に
出力してトランスファーゲートトランジスタＱ２ａ，Ｑ
２ｂをオフ状態にする。一方、Ｈレベルの第１制御信号
ＢＴ１を第１ゲート回路１に出力し続けてトランスファ
ーゲートトランジスタＱ１ａ，Ｑ１ｂのオン状態を保
つ。従って、第１セルアレイＣＡ１側のビット線ＢＬ１
ａ，ＢＬ１ｂと基幹ビット線ＢＬ０ａ，ＢＬ０ｂが接続
され、第２セルアレイＣＡ２側のビット線ＢＬ２ａ，Ｂ
Ｌ２ｂは基幹ビット線ＢＬ０ａ，ＢＬ０ｂと遮断され
る。

【００１４】その結果、第１セルアレイＣＡ１側のビッ
ト線ＢＬ１ａ，ＢＬ１ｂに出力されたデータは、基幹ビ
ット線ＢＬ０ａ，ＢＬ０ｂに出力される。基幹ビット線
ＢＬ０ａ，ＢＬ０ｂに出力されたデータは、センスアン
プ３にて増幅されてコラムゲートトランジスタＱ４ａ，
Ｑ４ｂを介してデータビット線ＤＢＬａ，ＤＢＬｂに出
力される。この時、第１プリチャージ回路５の各トラン
ジスタＱ５ａ〜Ｑ５ｃはＬレベルの第１プリチャージ信
号ＢＲＳ１にてオフ状態となっている。一方、第２プリ
チャージ回路６の各トランジスタＱ６ａ〜Ｑ６ｃはＨレ
ベルの第２プリチャージ信号ＢＲＳ２にてオン状態とな
っている。

【００１５】反対に、第２セルアレイＣＡ２側のビット
線ＢＬ２ａ，ＢＬ２ｂのデータを読み出す場合、Ｈレベ
ルからＬレベルに立ち下がる第１制御信号ＢＴ１を第１
ゲート回路１に出力してトランスファーゲートトランジ
スタＱ１ａ，Ｑ１ｂをオフ状態にする。一方、Ｈレベル
の第２制御信号ＢＴ２を第２ゲート回路２に出力し続け
てトランスファーゲートトランジスタＱ２ａ，Ｑ２ｂの
オン状態を保つ。従って、第２セルアレイＣＡ２側のビ
ット線ＢＬ２ａ，ＢＬ２ｂと基幹ビット線ＢＬ０ａ，Ｂ
Ｌ０ｂが接続され、第１セルアレイＣＡ１側のビット線
ＢＬ１ａ，ＢＬ１ｂは基幹ビット線ＢＬ０ａ，ＢＬ０ｂ
と遮断される。

【００１６】その結果、第２セルアレイＣＡ２側のビッ
ト線ＢＬ２ａ，ＢＬ２ｂに出力されたデータは、基幹ビ
ット線ＢＬ０ａ，ＢＬ０ｂに出力される。基幹ビット線
ＢＬ０ａ，ＢＬ０ｂに出力されたデータは、センスアン
プ３にて増幅されてコラムゲートトランジスタＱ４ａ，
Ｑ４ｂを介してデータビット線ＤＢＬａ，ＤＢＬｂに出
力される。この時、第２プリチャージ回路６の各トラン
ジスタＱ６ａ〜Ｑ６ｃはＬレベルの第２プリチャージ信
号ＢＲＳ２にてオフ状態となっている。一方、第１プリ
チャージ回路５の各トランジスタＱ５ａ〜Ｑ５ｃはＨレ
ベルの第１プリチャージ信号ＢＲＳ１にてオン状態とな
っている。

【００１７】このように、センスアンプ３は第１及び第
２セルアレイのビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２
ａ，ＢＬ２ｂから出力されるデータをそれぞれ増幅する
シェアード・センスアンプを構成している。

【００１８】

【発明が解決しようとする課題】ところで、半導体記憶
装置においては、各セルアレイのビット線対に対してプ
リチャージ回路が設けられている。そして、このプリチ
ャージ回路をプリチャージ信号にて制御している。即
ち、図４において、第１及び第２プリチャージ回路５，
６はそれぞれ第１及び第２プリチャージ信号ＢＲＳ１，
ＢＲＳ２にて制御されている。この第１及び第２プリチ
ャージ信号ＢＲＳ１，ＢＲＳ２はそれぞれ第１及び第２
プリチャージ信号線ＰＬ１，ＰＬ２を介して対応する第
１、第２プリチャージ信号生成回路１１，１２から出力
されている。

【００１９】又、同様に、第１及び第２ゲート回路１、
２は第１及び第２制御信号ＢＴ１，ＢＴ２にて制御され
ている。この第１及び第２制御信号ＢＴ１，ＢＴ２はそ
れぞれ第１及び第２制御線ＣＬ１，ＣＬ２を介して第１
及び第２ゲート制御信号生成回路１３，１４から出力さ
れている。

【００２０】このように、半導体記憶装置は各種信号生
成回路１１〜１４が設けられることからチップ面積の縮
小化を図る上で問題であった。本発明の目的は、信号生
成回路を削減しチップ面積の縮小化を図ることができる
半導体記憶装置の駆動方法及び半導体記憶装置を提供す
ることにある。

【００２１】

【課題を解決するための手段】請求項１に記載の発明
は、一側に第１ゲート回路を介して第１セルアレイのビ
ット線対を接続するとともに、他側に第２ゲート回路を
介して第２セルアレイのビット線対を接続するセンスア
ンプと、前記第１セルアレイ側ビット線対をショート制
御する第１ショート回路と、前記第２セルアレイ側ビッ
ト線対をショート制御する第２ショート回路とを備えた
半導体記憶装置の駆動方法において、前記第１ゲート回
路と前記第２ショート回路を同一の第１制御信号にて駆
動制御させるとともに、前記第２ゲート回路と前記第１
ショート回路を同一の第２制御信号にて駆動制御させる
ようにした。

【００２２】請求項２に記載の発明は、請求項１に記載
の半導体記憶装置の駆動方法において、前記第１セルア
レイ側ビット線対からのデータを前記センスアンプが取
り込む場合、前記第１制御信号にて前記第１セルアレイ
側ビット線対と前記センスアンプを前記第１ゲート回路
を介して接続させるとともに前記第２セルアレイ側ビッ
ト線対を前記第２ショート回路を介して互いにショート
させ、前記第２制御信号にて前記第２セルアレイ側ビッ
ト線対と前記センスアンプを前記第２ゲート回路を介し
て遮断させるとともに、前記第１セルアレイ側ビット線
対を前記第１ショート回路を介して互いに遮断させ、前
記第２セルアレイ側ビット線対からのデータを前記セン
スアンプが取り込む場合、前記第２制御信号にて前記第
２セルアレイ側ビット線対と前記センスアンプを前記第
２ゲート回路を介して接続させるとともに前記第１セル
アレイ側ビット線対を前記第１ショート回路を介して互
いにショートさせ、前記第１制御信号にて前記第１セル
アレイ側ビット線対と前記センスアンプを前記第１ゲー
ト回路を介して遮断させるとともに、前記第２セルアレ
イ側ビット線対を前記第２ショート回路を介して互いに
遮断させるようにした。

【００２３】請求項３に記載の発明は、一側に第１ゲー
ト回路を介して第１セルアレイのビット線対を接続する
とともに、他側に第２ゲート回路を介して第２セルアレ
イのビット線対を接続するセンスアンプと、前記第１セ
ルアレイ側ビット線対をショート制御する第１ショート
回路と、前記第２セルアレイ側ビット線対をショート制
御する第２ショート回路とを備えた半導体記憶装置にお
いて、前記第１ゲート回路と前記第２ショート回路に出
力され両回路を同時に制御する第１制御信号を生成し出
力する第１制御信号生成回路と、前記第２ゲート回路と
前記第１ショート回路に出力され両回路を同一に制御す
る第２制御信号を生成し出力する第２制御信号生成回路
とを設けた。

【００２４】請求項４に記載の発明は、第１セルアレイ
の一側に設けられた第１センスアンプと、前記第１セル
アレイの他側に設けられた第２センスアンプと、前記第
１センスアンプと前記第１セルアレイの第１センスアン
プ側ビット線対とを接続する第１センスアンプ側第１ゲ
ート回路と、前記第２センスアンプと前記第１セルアレ
イの第２センスアンプ側ビット線対とを接続する第２セ
ンスアンプ側第１ゲート回路と、前記第１センスアンプ
側ビット線対をショート制御する第１センスアンプ側第
１ショート回路と、前記第２センスアンプ側ビット線対
をショート制御する第２センスアンプ側第１ショート回
路と、第１セルアレイに対して前記第１センスアンプを
挟んで設けられた第２セルアレイと、第１セルアレイに
対して前記第２センスアンプを挟んで設けられた第３セ
ルアレイと、前記第１センスアンプと前記第２セルアレ
イの第１センスアンプ側ビット線対とを接続する第１セ
ンスアンプ側第２ゲート回路と、前記第２センスアンプ
と前記第３セルアレイの第２センスアンプ側ビット線対
とを接続する第２センスアンプ側第２ゲート回路と、前
記第２セルアレイの第１センスアンプ側ビット線対をシ
ョート制御する第１センスアンプ側第２ショート回路
と、前記第３セルアレイの第２センスアンプ側ビット線
対をショート制御する第２センスアンプ側第２ショート
回路とを備えた半導体記憶装置の駆動方法において、前
記第１センスアンプ側第１ゲート回路及び第２ショート
回路とを同一の第１制御信号にて制御させ、前記第１セ
ンスアンプ側第２ゲート回路及び第１ショート回路とを
同一の第２制御信号にて制御させ、前記第２センスアン
プ側第１ゲート回路及び第２ショート回路とを同一の第
３制御信号にて制御させ、前記第２センスアンプ側第２
ゲート回路及び第１ショート回路とを同一の第４制御信
号にて駆動制御されるようにした。

【００２５】請求項５に記載の発明は、第１セルアレイ
の一側に設けられた第１センスアンプと、前記第１セル
アレイの他側に設けられた第２センスアンプと、前記第
１センスアンプと前記第１セルアレイの第１センスアン
プ側ビット線対とを接続する第１センスアンプ側第１ゲ
ート回路と、前記第２センスアンプと前記第１セルアレ
イの第２センスアンプ側ビット線対とを接続する第２セ
ンスアンプ側第１ゲート回路と、前記第１センスアンプ
側ビット線対をショート制御する第１センスアンプ側第
１ショート回路と、前記第２センスアンプ側ビット線対
をショート制御する第２センスアンプ側第１ショート回
路と、第１セルアレイに対して前記第１センスアンプを
挟んで設けられた第２セルアレイと、第１セルアレイに
対して前記第２センスアンプを挟んで設けられた第３セ
ルアレイと、前記第１センスアンプと前記第２セルアレ
イの第１センスアンプ側ビット線対とを接続する第１セ
ンスアンプ側第２ゲート回路と、前記第２センスアンプ
と前記第３セルアレイの第２センスアンプ側ビット線対
とを接続する第２センスアンプ側第２ゲート回路と、前
記第２セルアレイの第１センスアンプ側ビット線対をシ
ョート制御する第１センスアンプ側第２ショート回路
と、前記第３セルアレイの第２センスアンプ側ビット線
対をショート制御する第２センスアンプ側第２ショート
回路とを備えた半導体記憶装置において、前記第１セン
スアンプ側第１ゲート回路及び第２ショート回路とに出
力されその各回路を同時に制御する第１制御信号を生成
し出力する第１制御信号生成回路と、前記第１センスア
ンプ側第２ゲート回路及び第１ショート回路とに出力さ
れその各回路を同時に制御する第２制御信号を生成し出
力する第２制御信号生成回路と、前記第２センスアンプ
側第１ゲート回路及び第２ショート回路とに出力されそ
の各回路を同時に制御する第３制御信号を生成し出力す
る第３制御信号生成回路と、前記第２センスアンプ側第
２ゲート回路及び第１ショート回路とに出力されその各
回路を同時に制御する第４制御信号を生成し出力する第
４制御信号生成回路とを設けた。

【００２６】（作用）請求項１の発明によれば、第１ゲ
ート回路と第２ショート回路を同一の第１制御信号にて
駆動制御させることができることから、第１ゲート回路
と第２ショート回路をそれぞれ制御する信号生成回路は
１つで賄える。又、第２ゲート回路と第１ショート回路
を同一の第２制御信号にて駆動制御させることができる
ことから、第２ゲート回路と第１ショート回路をそれぞ
れ制御する信号生成回路は１つで賄える。従って、半導
体記憶装置のチップ面積の縮小化を図ることができる。

【００２７】請求項２の発明によれば、第１ゲート回路
と第２ショート回路を同一の第１制御信号にて駆動制御
するとともに、第２ゲート回路と第１ショート回路を同
一の第２制御信号にて駆動制御することにより、第１セ
ルアレイ側又は第２セルアレイ側ビット線対からのデー
タを前記センスアンプが取り込むことができることか
ら、第１ゲート回路と第２ショート回路を制御する信号
生成回路、及び、第２ゲート回路と第１ショート回路を
制御信号生成回路はそれぞれ１つで賄えることになる。
従って、半導体記憶装置のチップ面積の縮小化を図るこ
とができる。

【００２８】請求項３の発明によれば、第１ゲート回路
と前記第２ショート回路は第１制御信号生成回路の第１
制御信号にて駆動制御される。又、第２ゲート回路と第
１ショート回路は第２制御信号生成回路の第２制御信号
にて駆動制御される。従って、半導体記憶装置のチップ
面積の縮小化を図ることができる。

【００２９】請求項４の発明によれば、第１センスアン
プ側第１ゲート回路及び第２ショート回路とを同一の第
１制御信号にて制御させることができることから、それ
らの各回路を制御する信号生成回路は１つで賄える。第
１センスアンプ側第２ゲート回路及び第１ショート回路
とを同一の第２制御信号にて制御させることができるこ
とから、それらの各回路を制御する信号生成回路は１つ
で賄える。第２センスアンプ側第１ゲート回路及び第２
ショート回路とを同一の第３制御信号にて制御させるこ
とができることから、それらの各回路を制御する信号生
成回路は１つで賄える。第２センスアンプ側第２ゲート
回路及び第１ショート回路とを同一の第４制御信号にて
制御させることができることから、それらの各回路を制
御する信号生成回路は１つで賄える。従って、半導体記
憶装置のチップ面積の縮小化を図ることができる。

【００３０】請求項５の発明によれば、第１センスアン
プ側第１ゲート回路及び第２ショート回路は、第１制御
信号生成回路の第１制御信号にて駆動制御される。第１
センスアンプ側第２ゲート回路及び第１ショート回路
は、第２制御信号生成回路の第２制御信号にて駆動制御
される。第２センスアンプ側第１ゲート回路及び第２シ
ョート回路は、第３制御信号生成回路の第３制御信号に
て駆動制御される。第２センスアンプ側第２ゲート回路
及び第１ショート回路は、第４制御信号生成回路の第４
制御信号にて駆動制御される。従って、半導体記憶装置
のチップ面積の縮小化を図ることができる。

【００３１】

【発明の実施の形態】

（第１実施形態）図１は本発明を具体化した第１実施形
態の半導体記憶装置を示す。本実施形態は、図４に示す
前記従来例のシェアード・センスアンプで構成したＤＲ
ＡＭよりなる半導体記憶装置に応用した。従って、従来
例と同一構成部分は、同一符号を付してその説明を省略
する。

【００３２】本実施形態の特徴は、図４に示す第１、第
２プリチャージ信号生成回路１１，１２及び第１、第２
ゲート制御信号生成回路１３，１４を省略し、図１に示
すように、これら信号生成回路１１〜１４に代えて第１
及び第２制御信号生成回路２１，２２を設けた。

【００３３】第１制御信号生成回路２１は、その出力端
子が第１ゲート回路１の第１制御線ＣＬ１と第２プリチ
ャージ回路６の第２プリチャージ信号線ＰＬ２と接続さ
れている。第１制御信号生成回路２１は、スタンバイ状
態のとき、及び、ロウアドレスにて第１セルアレイＣＡ
１が選択されたときにはＨレベル（動作電圧ＶDDよりも
高い電圧ＶPP）の第１制御信号ＢＴ１１を生成する。
又、第１制御信号生成回路２１は、ロウアドレスにて第
２セルアレイＣＡ２が選択されたときにはＬレベル（０
ボルト）の第１制御信号ＢＴ１１を生成する。第１制御
信号生成回路２１はこの第１制御信号ＢＴ１１をそれぞ
れ第１制御線ＣＬ１及び第２プリチャージ信号線ＰＬ２
を介してそれぞれ第１ゲート回路１及び第２プリチャー
ジ回路６に出力する。

【００３４】第２制御信号生成回路２２は、その出力端
子が第２ゲート回路２の第２制御線ＣＬ２と第１プリチ
ャージ回路５の第１プリチャージ信号線ＰＬ１と接続さ
れている。第２制御信号生成回路２２は、スタンバイ状
態のとき、及び、ロウアドレスにて第２セルアレイＣＡ
２が選択されたときにはＨレベル（動作電圧ＶDDよりも
高い電圧ＶPP）の第２制御信号ＢＴ１２を生成する。
又、第２制御信号生成回路２２は、ロウアドレスにて第
１セルアレイＣＡ１が選択されたときにはＬレベル（０
ボルト）の第２制御信号ＢＴ１２を生成する。第２制御
信号生成回路２２はこの第２制御信号ＢＴ１２をそれぞ
れ第２制御線ＣＬ２及び第１プリチャージ信号線ＰＬ１
を介してそれぞれ第２ゲート回路２及び第１プリチャー
ジ回路５に出力する。

【００３５】センスアンプ制御回路２３は、２つの出力
端子を備えている。そして、一方の出力端子はセンスア
ンプ３の第１電源線ＳＬ１に接続され、他方の出力端子
はセンスアンプ３の第２電源線ＳＬ２に接続されてい
る。センスアンプ制御回路２３は、スタンバイ状態、第
１又は第２セルアレイＣＡ１，ＣＡ２の図示しないワー
ド線がＨレベルに立ち上がって一定期間経過前までは、
両出力端子から動作電圧ＶDDの半分の電圧（＝ＶDD／
２）をそれぞれ第１及び第２電源電圧ＰＳＡ，ＮＳＡと
して出力する。又、センスアンプ制御回路２３は、第１
又は第２セルアレイＣＡ１，ＣＡ２のワード線がＨレベ
ルに立ち上がって一定期間経過した後は、一方の出力端
子から動作電圧ＶDDを第１電源電圧ＰＳＡとして、他方
の出力端子からグランド電圧（０ボルト）を第２電源電
圧ＮＳＡとして出力する。

【００３６】プリチャージ電圧発生回路２４は、その出
力端子が第１及び第２プリチャージ回路５，６の第１及
び第２プリチャージ電源線ＰＲＬ１，ＰＲＬ２と接続さ
れている。プリチャージ電圧生成回路２４は、前記動作
電圧ＶDDの半分の電圧（＝ＶDD／２）をプリチャージ電
圧ＶＰＲとして出力する。

【００３７】次に、上記のように構成した半導体記憶装
置の作用について図２を参照して説明する。今、スタン
バイ状態において、プリチャージ電圧発生回路２４は、
プリチャージ電圧ＶＰＲ（＝ＶDD／２）を第１及び第２
プリチャージ電源線ＰＲＬ１，ＰＲＬ２に印加してい
る。又、センスアンプ制御回路２３は第１及び第２電源
線ＳＬ１，ＳＬ２にＶDD／２の電圧をそれぞれ電源電圧
ＰＳＡ，ＮＳＡとして印加している。

【００３８】さらに、第１制御信号生成回路２１は、Ｈ
レベルの第１制御信号ＢＴ１１を第１制御線ＣＬ１に印
加しているとともに、第２プリチャージ信号線ＰＬ２に
印加している。又、第２制御信号生成回路２２は、Ｈレ
ベルの第２制御信号ＢＴ１２を第２制御線ＣＬ２に印加
しているとともに、第１プリチャージ信号線ＰＬ１に印
加している。

【００３９】従って、第１及び第２プリチャージ回路
５，６の各トランジスタＱ５ａ〜Ｑ５ｃ，Ｑ６ａ〜Ｑ６
ｃがオン状態にあるため、各セルアレイＣＡ１，ＣＡ２
の各ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ
の電圧は共にプリチャージ電圧ＶＰＲ（＝ＶDD／２）、
即ち同電位となっている。又、第１及び第２ゲート回路
１，２の各トランジスタＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２
ｂもオン状態にあるため、基幹ビット線ＢＬ０ａ，ＢＬ
０ｂの電圧も共にプリチャージ電圧ＶＰＲ（＝ＶDD／
２）、即ち同電位となっている。

【００４０】この状態から、ロウアドレスデータによっ
て第２セルアレイＣＡ２内のワード線が選択されると、
第１制御信号生成回路２１は、第１制御信号ＢＴ１１を
ＨレベルからＬレベルに立ち下げる。Ｌレベルの第１制
御信号ＢＴ１１は、第１ゲート回路１の第１制御線ＣＬ
１及び第２プリチャージ回路６のプリチャージ信号線Ｐ
Ｌ２に印加される。従って、第１ゲート回路１の各トラ
ンジスタＱ１ａ，Ｑ１ｂはオフ状態になるため、基幹ビ
ット線ＢＬ０ａ，ＢＬ０ｂと第１セルアレイＣＡ１のビ
ット線ＢＬ１ａ，ＢＬ１ｂとが遮断される。又、第２プ
リチャージ回路６のトランジスタＱ６ａ〜Ｑ６ｃがオフ
状態になるため、第２セルアレイＣＡ２のビット線ＢＬ
２ａ，ＢＬ２ｂは互いに遮断される。

【００４１】一方、第２制御信号生成回路２２は、第２
制御信号ＢＴ１２をＨレベルのままに保持し、そのＨレ
ベルの第２制御信号ＢＴ１２を第２ゲート回路２の第２
制御線ＣＬ２及び第１プリチャージ回路５の第１プリチ
ャージ信号線ＰＬ１に印加している。従って、第２ゲー
ト回路２の各トランジスタＱ２ａ，Ｑ２ｂはオン状態の
ままとなるため、基幹ビット線ＢＬ０ａ，ＢＬ０ｂと第
２セルアレイＣＡ２のビット線ＢＬ２ａ，ＢＬ２ｂは接
続されたままとなっている。又、第１プリチャージ回路
５のトランジスタＱ５ａ〜Ｑ５ｃがオン状態になるた
め、第１セルアレイＣＡ１のビット線ＢＬ１ａ，ＢＬ１
ｂは互いに接続されたままで同電位（＝ＶDD／２）に保
持されている。

【００４２】やがて、選択された第２セルアレイＣＡ２
の選択されたワード線にＨレベル（＝ＶPP）のワード信
号ＷＬが出力されると、選択されたメモリセルＣＥ２の
データＤａ，Ｄｂがビット線ＢＬ２ａ，ＢＬ２ｂに読み
出される。読み出されたデータＤａ，Ｄｂが基幹ビット
線ＢＬ０ａ，ＢＬ０ａを介してセンスアンプ３に取り込
まれると、一定期間後センスアンプ制御回路２３は、第
１電源線ＳＬ１に印加する第１電源電圧ＰＳＡをＶDD／
２からＶDDに上昇させるとともに、第２電源線ＳＬ２に
印加する第２電源電圧ＮＳＡをＶDD／２からグランド電
圧（０ボルト）まで下げる。その結果、センスアンプ３
は前記データＤａ，Ｄｂを増幅する。

【００４３】増幅されたビット線ＢＬ２ａ，ＢＬ２ｂの
データＤａ，Ｄｂは、コラムゲート回路４を介してデー
タビット線ＤＢＬａ，ＤＢＬｂに出力されるとともに、
選択されたメモリセルＣＥ２に再度書き込まれる。読み
出し動作が終了すると、選択されていたワード線が立ち
下がり、そのメモリセルＣＥ２とビット線ＢＬ２ａ，Ｂ
Ｌ２ｂと切り離される。

【００４４】その後、第１制御信号生成回路２１は、第
１制御信号ＢＴ１１をＬレベルからＨレベルに立ち上げ
る。Ｈレベルの第１制御信号ＢＴ１１は、第１ゲート回
路１の第１制御線ＣＬ１及び第２プリチャージ回路６の
プリチャージ信号線ＰＬ２に印加される。従って、第１
ゲート回路１の各トランジスタＱ１ａ，Ｑ１ｂはオン状
態になるため、基幹ビット線ＢＬ０ａ，ＢＬ０ｂと第１
セルアレイＣＡ１のビット線ＢＬ１ａ，ＢＬ１ｂとが再
び接続される。又、第２プリチャージ回路６のトランジ
スタＱ６ａ〜Ｑ６ｃがオン状態になるため、第２セルア
レイＣＡ２のビット線ＢＬ２ａ，ＢＬ２ｂは再び互いに
接続される。そして、スタンバイ状態に復帰する。

【００４５】又、スタンバイ状態から、ロウアドレスデ
ータによって第１セルアレイＣＡ１内のワード線が選択
されると、第２制御信号生成回路２２は、第２制御信号
ＢＴ１２をＨレベルからＬレベルに立ち下げる。従っ
て、第２ゲート回路２の各トランジスタＱ２ａ，Ｑ２ｂ
はオフ状態になるため、基幹ビット線ＢＬ０ａ，ＢＬ０
ｂと第２セルアレイＣＡ２のビット線ＢＬ２ａ，ＢＬ２
ｂとが遮断される。又、第１プリチャージ回路５のトラ
ンジスタＱ５ａ〜Ｑ５ｃがオフ状態になるため、第１セ
ルアレイＣＡ１のビット線ＢＬ１ａ，ＢＬ１ｂは互いに
遮断される。

【００４６】一方、第１制御信号生成回路２１は、第１
制御信号ＢＴ１１をＨレベルのまま保持する。従って、
第１ゲート回路１の各トランジスタＱ１ａ，Ｑ１ｂはオ
ン状態のままとなるため、基幹ビット線ＢＬ０ａ，ＢＬ
０ｂと第１セルアレイＣＡ１のビット線ＢＬ１ａ，ＢＬ
１ｂは接続されたままとなっている。又、第２プリチャ
ージ回路６のトランジスタＱ６ａ〜Ｑ６ｃがオン状態に
なるため、第２セルアレイＣＡ２のビット線ＢＬ２ａ，
ＢＬ２ｂは互いに接続されたままで同電位（＝ＶDD／
２）に保持されている。

【００４７】やがて、選択された第１セルアレイＣＡ１
の選択されたワード線が立ち上がると、選択されたメモ
リセルＣＥ１のデータＤａ，Ｄｂがビット線ＢＬ１ａ，
ＢＬ１ｂに読み出されてセンスアンプ３に取り込まれ
る。そして、その取り込まれた一定期間後センスアンプ
制御回路２３は電源電圧ＰＳＡの電圧をＶDD／２からＶ
DDに上昇させるとともに、電源電圧ＮＳＡの電圧をＶDD
／２からグランド電圧（０ボルト）まで下げる。その結
果、センスアンプ３は前記データＤａ，Ｄｂを増幅す
る。

【００４８】増幅されたビット線ＢＬ１ａ，ＢＬ１ｂの
データＤａ，Ｄｂは、コラムゲート回路４を介してデー
タビット線ＤＢＬａ，ＤＢＬｂに出力されるとともに、
選択されたメモリセルＣＥ１に再度書き込まれる。読み
出し動作が終了すると、選択されていたワード線が立ち
下がり、そのメモリセルＣＥ１とビット線ＢＬ１ａ，Ｂ
Ｌ１ｂと切り離される。その後、第１制御信号生成回路
２１は、第１制御信号ＢＴ１１をＬレベルからＨレベル
に立ち上げる。Ｈレベルの第１制御信号ＢＴ１１は、第
１ゲート回路１の第１制御線ＣＬ１及び第２プリチャー
ジ回路６のプリチャージ信号線ＰＬ２に印加される。従
って、第１ゲート回路１の各トランジスタＱ１ａ，Ｑ１
ｂはオン状態になり、基幹ビット線ＢＬ０ａ，ＢＬ０ｂ
と第１セルアレイＣＡ１のビット線ＢＬ１ａ，ＢＬ１ｂ
とが再び接続される。又、第２プリチャージ回路６のト
ランジスタＱ６ａ〜Ｑ６ｃがオン状態になり、第２セル
アレイＣＡ２のビット線ＢＬ２ａ，ＢＬ２ｂは再び互い
に接続される。そして、スタンバイ状態に復帰する。

【００４９】次に、上記のように構成した半導体記憶装
置の特徴を以下に記載する。 （１）本実施形態では、第１制御信号生成回路２１にて
第１ゲート回路１及び第２プリチャージ回路６を制御
し、第２制御信号生成回路２２にて第２ゲート回路２及
び第１プリチャージ回路５を制御するようにした。言い
換えれば、第１ゲート回路１及び第２プリチャージ回路
６は第１制御信号生成回路２１を共有することができ、
第２ゲート回路２及び第１プリチャージ回路５は第２制
御信号生成回路２２を共有化できるように構成した。

【００５０】従って、従来のシェアード・センスアンプ
で構成したＤＲＡＭよりなる半導体記憶装置のように、
それぞれ第１及び第２ゲート回路１、２に対する専用の
第１及び第２プリチャージ信号生成回路１１，１２と、
第１及び第２プリチャージ回路５、６に対する専用の第
１及び第２ゲート制御信号生成回路１３，１４をそれぞ
れ設ける必要がないので、その分だけシェアード・セン
スアンプで構成したＤＲＡＭよりなる半導体記憶装置は
チップ面積の縮小化を図ることができる。

【００５１】（第２実施形態）図３は本発明を具体化し
た第２実施形態のリラックスド・センスアンプで構成し
たＤＲＡＭよりなる半導体記憶装置を示す。尚、説明の
便宜状、第１実施形態と同一構成部分は、同一符号を付
してその詳細な説明を省略する。

【００５２】図３において、第１セルアレイＣＡ１の右
側には第１センスアンプ部３１が配置され、第１セルア
レイＣＡ１の左側には第２センスアンプ部３２が配置さ
れいる。第１セルアレイＣＡ１の各ビット線対（図３で
は２つの第１１、第１２ビット線対ＢＬ１１ａ，ＢＬ１
１ｂ，ＢＬ１２ａ，ＢＬ１２ｂのみ図示）は交互に第１
及び第２センスアンプ部３１，３２の各センスアンプ３
に接続されている。

【００５３】詳述すると、第１１ビット線ＢＬ１１ａ，
ＢＬ１１ｂは第１ゲート回路１を介し第１の基幹ビット
線ＢＬ０１ａ，ＢＬ０１ｂに接続されている。その第１
１ビット線ＢＬ１１ａ，ＢＬ１１ｂと隣接する第１２ビ
ット線ＢＬ１２ａ，ＢＬ１２ｂは、第２の基幹ビット線
ＢＬ０２ａ，ＢＬ０２ｂに接続されている。

【００５４】第１センスアンプ部３１の右側は第２セル
アレイＣＡ２が配置されている。そして、第２セルアレ
イＣＡ２の各ビット線対（図３では２つのビット線対Ｂ
Ｌ２１ａ，ＢＬ２１ｂ，ＢＬ２２ａ，ＢＬ２２ｂのみ図
示）が、第１センスアンプ部３１のセンスアンプ３と、
図示しない第２セルアレイＣＡ２の右側に配置されたセ
ンスアンプ部のセンスアンプと交互に接続されている。
即ち、第２１ビット線ＢＬ２１ａ，ＢＬ２１ｂは第２ゲ
ート回路２を介し第１の基幹ビット線ＢＬ０１ａ，ＢＬ
０１ｂに接続されている。その第２１ビット線ＢＬ２１
ａ，ＢＬ２１ｂと隣接する第２２ビット線ＢＬ１２ａ，
ＢＬ２２ｂは、図示しない第２セルアレイＣＡ２の右側
に配置されたセンスアンプ部の基幹ビット線に接続され
ている。

【００５５】前記第２センスアンプ部３２の左側は第３
セルアレイＣＡ３が配置されている。そして、第３セル
アレイＣＡ３の各ビット線対（図３では２つのビット線
対ＢＬ３１ａ，ＢＬ３１ｂ，ＢＬ３２ａ，ＢＬ３２ｂの
み図示）が、第２センスアンプ部３２のセンスアンプ３
と、図示しない第３セルアレイＣＡ３の左側に配置され
たセンスアンプ部のセンスアンプと交互に接続されてい
る。即ち、第３２ビット線ＢＬ３２ａ，ＢＬ３２ｂは第
２ゲート回路２を介し第２基幹ビット線ＢＬ０２ａ，Ｂ
Ｌ０２ｂに接続されている。その第３２ビット線ＢＬ３
２ａ，ＢＬ３２ｂと隣接する第３１ビット線ＢＬ３１
ａ，ＢＬ３１ｂは、図示しない第３セルアレイＣＡ３の
左側に配置されたセンスアンプ部の基幹ビット線に接続
されている。

【００５６】前記第１、第２基幹ビット線ＢＬ０１ａ、
ＢＬ０１ｂ，ＢＬ０２ａ，ＢＬ０２ｂはそれぞれコラム
ゲート回路４を介してそれぞれデータビット線ＤＢＬ１
ａ，ＤＢＬ１ｂ，ＤＢＬ２ａ，ＤＢＬ２ｂに接続されて
いる。

【００５７】又、本実施形態では、前記第１実施形態と
相違して、各セルアレイＣＡ１，ＣＡ２，ＣＡ３の各ビ
ット線対にはプリチャージ回路が省略されていて、第
１、第２センスアンプ部３１，３２の基幹ビット線対Ｂ
Ｌ０１ａ，ＢＬ０１ｂ，ＢＬ０２ａ，ＢＬ０２ｂ間にプ
リチャージ回路３３が形成されている。プリチャージ回
路３３は、第１実施形態と同様にショートトランジスタ
と２個のプリチャージトランジスタより構成されてい
る。又、本実施形態では、各セルアレイＣＡ１，ＣＡ
２，ＣＡ３の各ビット線対において、センスアンプが接
続されていない反対側にはショート回路を構成するそれ
ぞれＮチャネルＭＯＳトランジスタよりなるショート用
トランジスタＱ１１，Ｑ１２，Ｑ２２，Ｑ３１がそれぞ
れ接続されている。

【００５８】第１制御信号生成回路３５は、その出力端
子が第１センスアンプ部３１の第１ゲート回路１の第１
制御線ＣＬ１に接続されている。又、第１制御信号生成
回路３５の出力端子は、第２セルアレイＣＡ２のショー
ト用トランジスタＱ２２のゲートに接続されている。第
１制御信号生成回路３５は、スタンバイ状態のとき、及
び、ロウアドレスにて第１セルアレイＣＡ１が選択され
たときにはＨレベル（動作電圧ＶDDよりも高い電圧ＶP
P）の第１制御信号ＢＴ１１を生成する。又、第１制御
信号生成回路３５は、ロウアドレスにて第２セルアレイ
ＣＡ２が選択されたときにはＬレベル（０ボルト）の第
１制御信号ＢＴ１１を生成する。第１制御信号生成回路
３５は、この第１制御信号ＢＴ１１を第１センスアンプ
部３１の第１制御線ＣＬ１及びショート用トランジスタ
Ｑ２２に出力する。

【００５９】第２制御信号生成回路３６は、その出力端
子が第１センスアンプ部３１の第２ゲート回路２の第２
制御線ＣＬ２に接続されている。又、第２制御信号生成
回路３６の出力端子は、第１セルアレイＣＡ１のショー
ト用トランジスタＱ１２のゲートに接続されている。第
２制御信号生成回路３６は、スタンバイ状態のとき、及
び、ロウアドレスにて第２セルアレイＣＡ２が選択され
たときにはＨレベル（動作電圧ＶDDよりも高い電圧ＶP
P）の第２制御信号ＢＴ１２を生成する。又、第２制御
信号生成回路３６は、ロウアドレスにて第１セルアレイ
ＣＡ１が選択されたときにはＬレベル（０ボルト）の第
２制御信号ＢＴ１２を生成する。第２制御信号生成回路
３６は、この第２制御信号ＢＴ１２を第１センスアンプ
部３１の第２制御線ＣＬ２及びショート用トランジスタ
Ｑ１２に出力する。

【００６０】第３制御信号生成回路３７は、その出力端
子が第２センスアンプ部３２の第１ゲート回路１の第１
制御線ＣＬ１に接続されている。又、第３制御信号生成
回路３７の出力端子は、第３セルアレイＣＡ３のショー
ト用トランジスタＱ３１のゲートに接続されている。第
３制御信号生成回路３７は、スタンバイ状態のとき、及
び、ロウアドレスにて第１セルアレイＣＡ１が選択され
たときにはＨレベル（動作電圧ＶDDよりも高い電圧ＶP
P）の第３制御信号ＢＴ２１を生成する。又、第３制御
信号生成回路３７は、ロウアドレスにて第３セルアレイ
ＣＡ３が選択されたときにはＬレベル（０ボルト）の第
３制御信号ＢＴ２１を生成する。第３制御信号生成回路
３７は、この第３制御信号ＢＴ２１を第２センスアンプ
部３２の第１制御線ＣＬ１及びショート用トランジスタ
Ｑ３１に出力する。

【００６１】第４制御信号生成回路３８は、その出力端
子が第２センスアンプ部３２の第２ゲート回路２の第２
制御線ＣＬ２に接続されている。又、第４制御信号生成
回路３８の出力端子は、第１セルアレイＣＡ１のショー
ト用トランジスタＱ１１のゲートに接続されている。第
４制御信号生成回路３８は、スタンバイ状態のとき、及
び、ロウアドレスにて第３セルアレイＣＡ３が選択され
たときにはＨレベル（動作電圧ＶDDよりも高い電圧ＶP
P）の第４制御信号ＢＴ２２を生成する。又、第４制御
信号生成回路３８は、ロウアドレスにて第１セルアレイ
ＣＡ１が選択されたときにはＬレベル（０ボルト）の第
４制御信号ＢＴ２２を生成する。第４制御信号生成回路
３８は、この第４制御信号ＢＴ２２を第２センスアンプ
部３２の第２制御線ＣＬ２及びショート用トランジスタ
Ｑ１１に出力する。

【００６２】次に、上記のように構成した半導体記憶装
置の作用について説明する。今、スタンバイ状態におい
て、第１制御信号生成回路３５はＨレベルの第１制御信
号ＢＴ１１を出力しており、第２制御信号生成回路３６
はＨレベルの第２制御信号ＢＴ１２を出力しており、第
３制御信号生成回路３７はＨレベルの第３制御信号ＢＴ
２１を出力しており、第４制御信号生成回路３８はＨレ
ベルの第４制御信号ＢＴ２２を出力している。

【００６３】従って、各ショート用トランジスタＱ１
１，Ｑ１２，Ｑ２２，Ｑ３１はオン状態にある。又、各
ゲート回路１，２はオン状態にあることから、第１１ビ
ット線ＢＬ１１ａ，ＢＬ１１ｂ、第１基幹ビット線ＢＬ
０１ａ，ＢＬ０１ｂ及び第２１ビット線ＢＬ２１ａ，Ｂ
Ｌ２１ｂは互いに接続された状態にあるとともに、第１
２ビット線ＢＬ１２ａ，ＢＬ１２ｂ、第２基幹ビット線
ＢＬ０２ａ，ＢＬ０２ｂ、及び第３２ビット線ＢＬ３２
ａ，ＢＬ３２ｂは互いに接続された状態にある。

【００６４】又、プリチャージ回路３３も図示しないプ
リチャージ信号生成回路からのＨレベルのプリチャージ
信号ＢＲＳによりオン状態にあるため、各ビット線はプ
リチャージ電圧ＶＰＲ（＝ＶDD／２）、即ち同電位とな
っている。

【００６５】この状態から、ロウアドレスデータによっ
て第１セルアレイＣＡ１内のワード線が選択されると、
第２及び第４制御信号生成回路３６，３８は、第２及び
第４制御信号ＢＴ１２，ＢＴ２２をＨレベルからＬレベ
ルに立ち下げる。Ｌレベルの第２及び第４制御信号ＢＴ
１２，ＢＴ２２は、第１、第２センスアンプ部３１、３
２の各第２ゲート回路２の第２制御線ＣＬ２に印加され
る。

【００６６】従って、各第２ゲート回路２はオフ状態に
なるため、第１基幹ビット線ＢＬ０１ａ，ＢＬ０１ｂと
第２セルアレイＣＡ２の第２１ビット線ＢＬ２１ａ，Ｂ
Ｌ２１ｂとが遮断されるとともに、２基幹ビット線ＢＬ
０２ａ，ＢＬ０２ｂと第３セルアレイＣＡ３の第３２ビ
ット線ＢＬ３２ａ，ＢＬ３２ｂとが遮断される。

【００６７】第１１ビット線ＢＬ１１ａ，ＢＬ１１ｂの
ショート用トランジスタＱ１１がオフ状態になり、第１
１ビット線ＢＬ１１ａ，ＢＬ１１ｂは互いに遮断され
る。又、第１２ビット線ＢＬ１２ａ，ＢＬ１２ｂのショ
ート用トランジスタＱ１２がオフ状態になり、第１２ビ
ット線ＢＬ１２ａ，ＢＬ１２ｂは互いに遮断される。

【００６８】一方、第１及び第３制御信号生成回路３
５，３７は、第１及び第３制御信号ＢＴ１１，ＢＴ２１
をＨレベルのままに保持し、そのＨレベルの第１及び第
３制御信号ＢＴ１１，ＢＴ２１を第１、第２センスアン
プ部３１、３２の各第１ゲート回路１の第１制御線ＣＬ
１に印加される。

【００６９】従って、第２ゲート回路２の各トランジス
タＱ２ａ，Ｑ２ｂはオン状態のままとなるため、第１基
幹ビット線ＢＬ０１ａ，ＢＬ０１ｂと第１セルアレイＣ
Ａ１のビット線ＢＬ１１ａ，ＢＬ１１ｂ、及び、第２基
幹ビット線ＢＬ０２ａ，ＢＬ０２ｂと第１セルアレイＣ
Ａ１のビット線ＢＬ１２ａ，ＢＬ１２ｂは接続されたま
まとなっている。

【００７０】第２２ビット線ＢＬ２２ａ，ＢＬ２２ｂの
ショート用トランジスタＱ２２はオン状態に保持されて
いるため、第２セルアレイＣＡ２のビット線ＢＬ２２
ａ，ＢＬ２２ｂはプリチャージ電圧ＶＰＲ（＝ＶDD／
２）、即ち同電位となっている。同様に、第３１ビット
線ＢＬ３１ａ，ＢＬ３１ｂのショート用トランジスタＱ
３１はオン状態に保持されているため、第３セルアレイ
ＣＡ３のビット線ＢＬ３１ａ，ＢＬ３１ｂはプリチャー
ジ電圧ＶＰＲ（＝ＶDD／２）、即ち同電位となってい
る。

【００７１】やがて、選択された第１セルアレイＣＡ１
の選択されたワード線にＨレベル（＝ＶPP）のワード信
号ＷＬが出力されると、選択された各メモリセルＣＥ１
のデータＤａ，Ｄｂが第１１、第１２ビット線ＢＬ１１
ａ，ＢＬ１１ｂ，ＢＬ１２ａ，ＢＬ１２ｂに読み出され
る。読み出されたデータＤａ，Ｄｂが第１、第２基幹ビ
ット線ＢＬ０１ａ，ＢＬ０１ｂ，ＢＬ０２ａ，ＢＬ０２
ｂを介してそれぞれのセンスアンプ３に取り込まれる
と、一定期間後図示しないセンスアンプ制御回路は、第
１電源線ＳＬ１に印加する第１電源電圧ＰＳＡをＶDD／
２からＶDDに上昇させるとともに、第２電源線ＳＬ２に
印加する第２電源電圧ＮＳＡをＶDD／２からグランド電
圧（０ボルト）まで下げる。その結果、各センスアンプ
３は前記データＤａ，Ｄｂを増幅する。

【００７２】増幅された各ビット線ＢＬ１１ａ，ＢＬ１
１ｂ，ＢＬ１２ａ，ＢＬ１２ｂのデータＤａ，Ｄｂは、
それぞれのコラムゲート回路４を介してそれぞれのデー
タビット線ＤＢＬ１ａ，ＤＢＬ１ｂ，ＤＢＬ２ａ，ＤＢ
Ｌ２ｂに出力されるとともに、選択されたメモリセルＣ
Ｅ１に再度書き込まれる。読み出し動作が終了すると、
選択されていたワード線が立ち下がり、そのメモリセル
ＣＥ１とビット線ＢＬ１１ａ，ＢＬ１１ｂ，ＢＬ１２
ａ，ＢＬ１２ｂとが切り離される。

【００７３】その後、第２及び第４制御信号生成回路３
６，３８は、第２及び第４制御信号ＢＴ１２，ＢＴ２２
をＬレベルからＨレベルに立ち上げる。Ｈレベルの第２
及び第４制御信号ＢＴ１２，ＢＴ２２は、第２ゲート回
路２の第２制御線ＣＬ２に印加される。従って、第１１
ビット線ＢＬ１１ａ，ＢＬ１１ｂ、第１基幹ビット線Ｂ
Ｌ０１ａ，ＢＬ０１ｂ及び第２１ビット線ＢＬ２１ａ，
ＢＬ２１ｂは互いに接続された状態になるとともに、第
１２ビット線ＢＬ１２ａ，ＢＬ１２ｂ、第２基幹ビット
線ＢＬ０２ａ，ＢＬ０２ｂ、及び第３２ビット線ＢＬ３
２ａ，ＢＬ３２ｂは互いに接続された状態になる。

【００７４】又、ショート用トランジスタＱ１１がオン
して第１１ビット線ＢＬ１１ａ，ＢＬ１１ｂが互いに接
続されるとともにもに、ショート用トランジスタＱ１２
がオンして第１２ビット線ＢＬ１２ａ，ＢＬ１２ｂとが
互いに接続される。そして、スタンバイ状態に復帰す
る。

【００７５】又、スタンバイ状態から、ロウアドレスデ
ータによって第２セルアレイＣＡ２のワード線が選択さ
れると、第１制御信号生成回路３５は、第１制御信号Ｂ
Ｔ１１をＨレベルからＬレベルに立ち下げる。従って、
第１ゲート回路１はオフ状態になるため、第１基幹ビッ
ト線ＢＬ０１ａ，ＢＬ０１ｂと第１セルアレイＣＡ１の
第１１ビット線ＢＬ１１ａ，ＢＬ１１ｂとが遮断され
る。又、第２セルアレイＣＡ２のショート用トランジス
タＱ２２がオフ状態になるため、第２セルアレイＣＡ２
のビット線対は互いに遮断される。

【００７６】一方、第２制御信号生成回路３６は、第２
制御信号ＢＴ１２をＨレベルのまま保持する。従って、
各第２ゲート回路２はオン状態のままとなるため、第１
基幹ビット線ＢＬ０１ａ，ＢＬ０１ｂと第２セルアレイ
ＣＡ２の第２１ビット線ＢＬ２１ａ，ＢＬ２１ｂは接続
されたままとなっている。

【００７７】又、第１セルアレイＣＡ１のショート用ト
ランジスタＱ１１，Ｑ１２がオン状態になるため、第１
セルアレイＣＡ１の各ビット線対は互いに接続されたま
まで同電位（＝ＶDD／２）に保持されている。

【００７８】やがて、選択された第２セルアレイＣＡ２
の選択されたワード線が立ち上がると、選択されたメモ
リセルのデータがそれぞれ対応するビット線ＢＬ２１
ａ，ＢＬ２１ｂに読み出される。そして、各データがそ
れぞれ対応するセンスアンプ３に取り込まれると、一定
期間後センスアンプ制御回路は第１電源電圧ＰＳＡをＶ
DD／２からＶDDに上昇させるとともに、第２電源電圧Ｎ
ＳＡをＶDD／２からグランド電圧（０ボルト）まで下げ
る。その結果、各センスアンプ３は前記データを増幅す
る。

【００７９】増幅された各データは、それぞれのコラム
ゲート回路４を介してデータビット線ＤＢＬ１ａ，ＤＢ
Ｌ１ｂに出力されるとともに、選択されたメモリセルに
再度書き込まれる。読み出し動作が終了すると、選択さ
れていたワード線が立ち下がり、そのメモリセルとビッ
ト線対とが切り離される。

【００８０】その後、第１制御信号生成回路３５は、第
１制御信号ＢＴ１１をＬレベルからＨレベルに立ち上げ
る。Ｈレベルの第１制御信号ＢＴ１１は、第１ゲート回
路１の第１制御線ＣＬ１に印加される。

【００８１】従って、第１１ビット線ＢＬ１１ａ，ＢＬ
１１ｂ、第１基幹ビット線ＢＬ０１ａ，ＢＬ０１ｂ及び
第２１ビット線ＢＬ２１ａ，ＢＬ２１ｂは互いに接続さ
れた状態になる。又、ショート用トランジスタＱ２２が
オンして第２２ビット線ＢＬ２２ａ，ＢＬ２２ｂが互い
に接続される。そして、スタンバイ状態に復帰する。

【００８２】次に、上記のように構成した半導体記憶装
置の特徴を以下に記載する。 （１）本実施形態では、第１制御信号生成回路３５にて
第１センスアンプ部３１の第１ゲート回路１及び第２セ
ルアレイＣＡ２のショート用トランジスタＱ２２を制御
し、第２制御信号生成回路３６にて第１センスアンプ部
３１の第２ゲート回路２及び第１セルアレイＣＡ１のシ
ョート用トランジスタＱ１２を制御し、第３制御信号生
成回路３７にて第２センスアンプ部３２の第１ゲート回
路１及び第３セルアレイＣＡ３のショート用トランジス
タＱ３１を制御し、第４制御信号生成回路３８にて第２
センスアンプ部３１の第２ゲート回路２及び第１セルア
レイＣＡ１のショート用トランジスタＱ１１を制御する
ようにした。

【００８３】言い換えれば、第１センスアンプ部３１の
第１ゲート回路１及び第２セルアレイＣＡ２のショート
用トランジスタＱ２２は第１制御信号生成回路３５を共
有することができるとともに、第１センスアンプ部３１
の第２ゲート回路２及び第１セルアレイＣＡ１のショー
ト用トランジスタＱ１２は第２制御信号生成回路３６を
共有化することができる。又、第２センスアンプ部３２
の第１ゲート回路１及び第３セルアレイＣＡ３のショー
ト用トランジスタＱ３１は第３制御信号生成回路３７を
共有することができるとともに、第２センスアンプ部３
２の第２ゲート回路２及び第１セルアレイＣＡ１のショ
ート用トランジスタＱ１１は第４制御信号生成回路３８
を共有化することができる。

【００８４】従って、リラックスド・センスアンプで構
成したＤＲＡＭよりなる半導体記憶装置についても第１
実施形態と同様にように、チップ面積の縮小化を図るこ
とができる。

【００８５】尚、発明の実施の形態は、上記各実施形態
に限定されるものではなく、以下のように実施してもよ
い。 ○上記各実施形態ではＤＲＡＭよりなる半導体記憶装置
について具体化したが、ＳＲＡＭ、ＲＯＭ等その他半導
体記憶装置に応用してもよい。

【００８６】○上記実施形態では、データの読み出しの
動作に基づいて説明したが、リフレッシュ動作、データ
の書き込みも同様に同様に実施できることは勿論であ
る。 ○上記第２実施形態において、第１〜第４制御信号生成
回路３５〜３８を設けたが、このうち第２制御信号生成
回路３６と第４制御信号生成回路３８をまとめて１つの
制御信号生成回路としてもよい。即ち、第２制御信号Ｂ
Ｔ１２と第４制御信号ＢＴ２２とを同一の制御信号とし
１つの制御信号生成回路で駆動するようにしてもよい。
このとき、第１制御信号ＢＴ１１は、第２セルアレイＣ
Ａ２の他端にある図示しないセンスアンプ部の制御信号
と同一の信号として１つの制御信号生成回路で生成され
る。又、第３制御信号ＢＴ２１は、第３セルアレイＣＡ
３の他端にある図示しないセンスアンプ部の制御信号と
同一の信号として１つの制御信号生成回路で生成され
る。このように構成すれば、更にチップ面積の縮小化を
図ることができる。

【００８７】

【発明の効果】請求項１、２、４の発明によれば、信号
生成回路を削減しチップ面積の縮小化を図ることができ
半導体記憶装置の駆動方法として優れた効果を有する。

【００８８】請求項３、５の発明によれば、信号生成回
路を削減しチップ面積の縮小化を図ることができ半導体
記憶装置として優れた効果を有する。

【図面の簡単な説明】

【図１】第１実施形態の半導体記憶装置のセンスアンプ
部の電気回路図

【図２】同じく半導体記憶装置の動作波形図

【図３】第２実施形態の半導体記憶装置のセンスアンプ
部の電気回路図

【図４】従来の半導体記憶装置におけるセンスアンプ部
の電気回路図

【符号の説明】

１ 第１ゲート回路 ２ 第２ゲート回路 ３ センスアンプ ４ コラムゲート回路 ５ 第１プリチャージ回路 ６ 第２プリチャージ回路 ２１，３５ 第１制御信号生成回路 ２２，３６ 第２制御信号生成回路 ３７ 第３制御信号生成回路 ３８ 第４制御信号生成回路 ２３ センスアンプ制御回路 ２４ プリチャージ電圧発生回路 ３１ 第１センスアンプ部 ３２ 第２センスアンプ部 ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ ビット線 ＢＬ０ａ，ＢＬ０ｂ 基幹ビット線 ＢＬ０１ａ，ＢＬ０１ｂ 第１基幹ビット線 ＢＬ０２ａ，ＢＬ０２ｂ 第２基幹ビット線 ＢＴ１，ＢＴ１１ 第１制御信号 ＢＴ２，ＢＴ１２ 第２制御信号 ＢＴ２１ 第３制御信号 ＢＴ２２ 第４制御信号 ＣＡ１ 第１セルアレイ ＣＡ２ 第２セルアレイ ＣＡ３ 第３セルアレイ ＣＥ１，ＣＥ２ メモリセル Ｑ１１，Ｑ１２，Ｑ２２，Ｑ３１ ショート用トランジ
スタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一側に第１ゲート回路を介して第１セル
   アレイのビット線対を接続するとともに、他側に第２ゲ
   ート回路を介して第２セルアレイのビット線対を接続す
   るセンスアンプと、 前記第１セルアレイ側ビット線対をショート制御する第
   １ショート回路と、 前記第２セルアレイ側ビット線対をショート制御する第
   ２ショート回路とを備えた半導体記憶装置の駆動方法に
   おいて、 前記第１ゲート回路と前記第２ショート回路を同一の第
   １制御信号にて駆動制御させるとともに、前記第２ゲー
   ト回路と前記第１ショート回路を同一の第２制御信号に
   て駆動制御させるようにした半導体記憶装置の駆動方
   法。
2. 【請求項２】 請求項１に記載の半導体記憶装置の駆動
   方法において、 前記第１セルアレイ側ビット線対からのデータを前記セ
   ンスアンプが取り込む場合、前記第１制御信号にて前記
   第１セルアレイ側ビット線対と前記センスアンプを前記
   第１ゲート回路を介して接続させるとともに前記第２セ
   ルアレイ側ビット線対を前記第２ショート回路を介して
   互いにショートさせ、前記第２制御信号にて前記第２セ
   ルアレイ側ビット線対と前記センスアンプを前記第２ゲ
   ート回路を介して遮断させるとともに、前記第１セルア
   レイ側ビット線対を前記第１ショート回路を介して互い
   に遮断させ、 前記第２セルアレイ側ビット線対からのデータを前記セ
   ンスアンプが取り込む場合、前記第２制御信号にて前記
   第２セルアレイ側ビット線対と前記センスアンプを前記
   第２ゲート回路を介して接続させるとともに前記第１セ
   ルアレイ側ビット線対を前記第１ショート回路を介して
   互いにショートさせ、前記第１制御信号にて前記第１セ
   ルアレイ側ビット線対と前記センスアンプを前記第１ゲ
   ート回路を介して遮断させるとともに、前記第２セルア
   レイ側ビット線対を前記第２ショート回路を介して互い
   に遮断させるようにした。
3. 【請求項３】 一側に第１ゲート回路を介して第１セル
   アレイのビット線対を接続するとともに、他側に第２ゲ
   ート回路を介して第２セルアレイのビット線対を接続す
   るセンスアンプと、 前記第１セルアレイ側ビット線対をショート制御する第
   １ショート回路と、 前記第２セルアレイ側ビット線対をショート制御する第
   ２ショート回路とを備えた半導体記憶装置において、 前記第１ゲート回路と前記第２ショート回路に出力され
   両回路を同時に制御する第１制御信号を生成し出力する
   第１制御信号生成回路と、 前記第２ゲート回路と前記第１ショート回路に出力され
   両回路を同一に制御する第２制御信号を生成し出力する
   第２制御信号生成回路とを設けた半導体記憶装置。
4. 【請求項４】 第１セルアレイの一側に設けられた第１
   センスアンプと、 前記第１セルアレイの他側に設けられた第２センスアン
   プと、 前記第１センスアンプと前記第１セルアレイの第１セン
   スアンプ側ビット線対とを接続する第１センスアンプ側
   第１ゲート回路と、 前記第２センスアンプと前記第１セルアレイの第２セン
   スアンプ側ビット線対とを接続する第２センスアンプ側
   第１ゲート回路と、 前記第１センスアンプ側ビット線対をショート制御する
   第１センスアンプ側第１ショート回路と、 前記第２センスアンプ側ビット線対をショート制御する
   第２センスアンプ側第１ショート回路と、 第１セルアレイに対して前記第１センスアンプを挟んで
   設けられた第２セルアレイと、 第１セルアレイに対して前記第２センスアンプを挟んで
   設けられた第３セルアレイと、 前記第１センスアンプと前記第２セルアレイの第１セン
   スアンプ側ビット線対とを接続する第１センスアンプ側
   第２ゲート回路と、 前記第２センスアンプと前記第３セルアレイの第２セン
   スアンプ側ビット線対とを接続する第２センスアンプ側
   第２ゲート回路と、 前記第２セルアレイの第１センスアンプ側ビット線対を
   ショート制御する第１センスアンプ側第２ショート回路
   と、 前記第３セルアレイの第２センスアンプ側ビット線対を
   ショート制御する第２センスアンプ側第２ショート回路
   とを備えた半導体記憶装置の駆動方法において、 前記第１センスアンプ側第１ゲート回路及び第２ショー
   ト回路とを同一の第１制御信号にて制御させ、前記第１
   センスアンプ側第２ゲート回路及び第１ショート回路と
   を同一の第２制御信号にて制御させ、前記第２センスア
   ンプ側第１ゲート回路及び第２ショート回路とを同一の
   第３制御信号にて制御させ、前記第２センスアンプ側第
   ２ゲート回路及び第１ショート回路とを同一の第４制御
   信号にて駆動制御されるようにした半導体記憶装置の駆
   動方法。
5. 【請求項５】 第１セルアレイの一側に設けられた第１
   センスアンプと、 前記第１セルアレイの他側に設けられた第２センスアン
   プと、 前記第１センスアンプと前記第１セルアレイの第１セン
   スアンプ側ビット線対とを接続する第１センスアンプ側
   第１ゲート回路と、 前記第２センスアンプと前記第１セルアレイの第２セン
   スアンプ側ビット線対とを接続する第２センスアンプ側
   第１ゲート回路と、 前記第１センスアンプ側ビット線対をショート制御する
   第１センスアンプ側第１ショート回路と、 前記第２センスアンプ側ビット線対をショート制御する
   第２センスアンプ側第１ショート回路と、 第１セルアレイに対して前記第１センスアンプを挟んで
   設けられた第２セルアレイと、 第１セルアレイに対して前記第２センスアンプを挟んで
   設けられた第３セルアレイと、 前記第１センスアンプと前記第２セルアレイの第１セン
   スアンプ側ビット線対とを接続する第１センスアンプ側
   第２ゲート回路と、 前記第２センスアンプと前記第３セルアレイの第２セン
   スアンプ側ビット線対とを接続する第２センスアンプ側
   第２ゲート回路と、 前記第２セルアレイの第１センスアンプ側ビット線対を
   ショート制御する第１センスアンプ側第２ショート回路
   と、 前記第３セルアレイの第２センスアンプ側ビット線対を
   ショート制御する第２センスアンプ側第２ショート回路
   とを備えた半導体記憶装置において、 前記第１センスアンプ側第１ゲート回路及び第２ショー
   ト回路とに出力されその各回路を同時に制御する第１制
   御信号を生成し出力する第１制御信号生成回路と、 前記第１センスアンプ側第２ゲート回路及び第１ショー
   ト回路とに出力されその各回路を同時に制御する第２制
   御信号を生成し出力する第２制御信号生成回路と、 前記第２センスアンプ側第１ゲート回路及び第２ショー
   ト回路とに出力されその各回路を同時に制御する第３制
   御信号を生成し出力する第３制御信号生成回路と、 前記第２センスアンプ側第２ゲート回路及び第１ショー
   ト回路とに出力されその各回路を同時に制御する第４制
   御信号を生成し出力する第４制御信号生成回路とを設け
   た半導体記憶装置。