JP2672529B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらにはシェアードセンス方
式の半導体記憶装置に関し、例えばDRAM（ダイナミック
・ランダム・アクセス・メモリ）に適用して有効な技術
に関するものである。 〔従来の技術〕 DRAMは、信号電荷を蓄積容量に保持する形式のメモリ
セルを有し、データの読み出しに際して蓄積容量からビ
ット線に現れる信号電荷はセンスアンプで所定の到達レ
ベルに増幅され、また、データの書き込みではセンスア
ンプを介してビット線に与えられる電圧に従って蓄積容
量に電荷が畜えられる。特にシェアードセンス方式のDR
AMは、ビット線の中間部にセンスアンプを配置し、その
ビット線の両側に夫々メモリマットを構成してあり、メ
モリマットの選択は、センスアンプの両側のビット線に
介在させたMOSFETによって構成されるようなシェアリン
グスイッチを相補スイッチ制御することによって行われ
る。 ここで、メモリセルの蓄積容量をCs、ビット線容量を
Cb、書き込み電圧をVsとすると、メモリセルの書き込み
電荷量（Cs×Vs）に対するビット線容量Cbとの電荷再配
分でメモリセルから読み出される信号量Vsigは、（１）
式で与えられるように、ビット線容量が大きい程小さく
される。尚、下記式においてαは読み出し方式によって
決定される定数である。 Vsig＝Vs×α×Cs/（Cs＋Cb） ……（１） したがって、シェアードセンス方式のDRAMにおいて、
メモリセルの選択動作即ちワード線の選択レベルへの駆
動動作によってメモリセルからビット線に読み出される
信号量が規定量に満たす為には、少なくとも、所定のワ
ード線が選択レベルに駆動されるときにビット線はセン
スアンプの両側で相互に電気的に非導通にされている必
要がある。 このため、従来は、チップ非選択状態において両側の
シェアリングスイッチをオン状態に初期化しておき、チ
ップ選択状態において外部から供給されるアドレス信号
に基づき非選択マット側のシェアリングスイッチをター
ン・オフし、これが確定される以降のタイミングをもっ
てワード線の選択駆動タイミングとしていた。 尚、シェアードセンス方式について記載された文献の
例としては、「IEEE JORNAL CF SOLID−STAGE CIRC
UITS」Vol・SC−77・No5（1972年10月）P336〜P340があ
る。 〔発明が解決しようとする問題点〕 しかしながら、シェアリングスイッチは各ビット線に
設けられ、非選択マット側の全てのシェアリングスイッ
チをターン・オフさせるには少なからず時間を要し、さ
らに当該スイッチ動作確定に対する動作マージンを採る
必要があるため、チップ選択状態からワード線選択動作
に至るまでに時間を要し、これによりアクセスタイムが
長くなるという問題点があった。 本発明の目的は、アクセスタイムを短縮することがで
きるシェアードセンス方式の半導体記憶装置を提供する
ことにある。更に詳しくは、ワード線の選択駆動動作に
際してシェアリングスイッチ素子の最終的なスイッチ状
態の確定を待つ必要がないようにすることを目的とす
る。 本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。 すなわち、メモリセルが結合されるビット線の到達レ
ベルを決定するセンスアンプと、上記センスアンプの入
出力端子が結合されてこの結合ノードの両側に夫々シェ
アリングスイッチ素子例えばシェアリングMOSFETを介し
て延在されるビット線と、このビット線のレベルを所定
のレベルに強制するプリチャージ回路と、このメモリセ
ルの選択動作前の適宜のタイミングで上記シェアリング
MOSFETのゲート電極を与めビット線のプリチャージレベ
ルと同一にすると共に、それに引き続いてセンスアンプ
の動作開始前にビット線を共有する上記シェアリングMO
SFETを相補的にスイッチ動作させる制御手段とを備えて
成るものである。詳しくは、電源電圧と接地電圧を動作
電源とする差動形式のセンスアンプ（SA）と、前記セン
スアンプのデータ入出力端子を前記電源電圧のほぼ半分
のレベルにプリチャージするセンスアンプ用プリチャー
ジ回路（PCs）と、前記センスアンプのデータ入出力端
子に第１のシェアリングスイッチMOSFET（Q1a）を介し
て結合された第１の相補ビット線（BLa1/BLa1）と、前
記電源電圧のほぼ半分のレベルに前記第１の相補ビット
線をプリチャージする第１のビット線用プリチャージ回
路（PCa）と、前記センスアンプのデータ入出力端子に
第２のシェアリングスイッチMOSFET（Q1b）を介して結
合された第２の相補ビット線（BLa1,BLa1/）と、前記電
源電圧のほぼ半分のレベルに前記第２の相補ビット線を
プリチャージする第２のビット線用プリチャージ回路
（PCa）と、選択端子が第１のワード線（WLa1〜WLan）
に結合されデータ入出力端子が前記第１の相補ビット線
に結合された複数個のメモリセル（MC）と、選択端子が
第２のワード線（WLb1〜WLbn）に結合されたデータ入出
力端子が前記第２の相補ビット線に結合された複数個の
メモリセル（MC）の、前記第１と第２のワード線の中か
らアドレス信号に従ったワード線を選択するアドレスデ
コーダ（RADEC）と、前記センスアンプ用プリチャージ
回路と第１及び第２のビット線用プリチャージ回路との
並列的なプリチャージ動作に呼応して前記第１及び第２
のシェアリングスイッチMOSFETの選択端子を前記電源電
圧のほぼ半分のレベルに制御することによって前記第１
及び第２のシェアリングスイッチMOSFETをオフ状態に制
御し、前記アドレスデコーダにワード線の選択動作が指
示されるのに同期して前記センスアンプ用プリチャージ
回路と第１及び第２のビット線用プリチャージ回路とに
プリチャージ動作を停止させ且つアドレス信号に従って
前記第１と第２のシェアリングスイッチMOSFETの内の一
方のトランジスタの選択端子に電源電圧を供給すると共
に他方のトランジスタの選択端子に接地電圧を供給し、
供給開始後に前記センスアンプを活性化する制御手段
（CONT,MATS）とを含んで半導体記憶装置を構成する。 〔作 用〕 上記した手段によれば、メモリセルの選択動作前即ち
ワード線の選択駆動動作前にビット線のシェアリングMO
SFETのゲート電極はビット線のプリチャージレベルと同
一レベルに制御されることにより、センスアンプをはさ
む上記シェアリングMOSFETは共にオフ状態とされ、ワー
ド線の選択駆動に際してビット線はセンスアンプをはさ
んで相互に電気的に非導通とされ、これにより、シェア
リングMOSFETのアドレス信号に従った相補的なスイッチ
状態の確定を待たずにワード線の選択駆動動作が行われ
ても、選択メモリマット側のビット線は非選択マット側
のビット線容量の影響を受けず、また、シェアリングMO
SFETのアドレス信号に従った相補的なスイッチ状態はセ
ンスアンプによる増幅動作確定にまにあえばよく、この
結果として、アクセスタイムの短縮を達成するものであ
る。 〔実 施 例〕 第２図は本発明に係る半導体記憶装置の一実施例であ
るシェアードセンス方式のDRAM全体を示すブロック図で
ある。同図に示されるDRAMは特に限定されてないが公知
の半導体集積回路製造技術によって１つの半導体基盤に
形成される。 先ず、本実施例のDRAMの概略を第２図に基づいて説明
する。 本実施例のDRAMは、複数個のダイナミック型メモリセ
ル（第１図におけるMC参照）をマトリクス配置して成る
メモリマットMMATa,MATbを、センスアンプ列SAAの左右
に有する。センスアンプ列SAAは両側のメモリマットMMA
Ta,MATbに共有される。即ち、メモリマットMMATaにおい
てメモリセルのデータ入出力端子が行毎に結合された下
り返し交点方式のビット線対BLa₁,▲▼〜BLan,
▲▼は、シェアリングスイッチ列SSAaに含まれ
るシェアリングMOSFET（第１図におけるMOSFETQ1a参
照）を介してセンスアンプ列SAAに含まれるセンスアン
プ（第１図におけるSA参照）の入出力端子に結合され
る。また、メモリマットMMATbにおいてメモリセルのデ
ータ入出力端子が行毎に結合された折り返し交点方式の
ビット線対BLb₁,▲▼〜BLbn,▲▼はシ
ェアリングスイッチ列SSAbに含まれるシェアリングMOSF
ET（第１図におけるMOSFETQ1b参照）を介してセンスア
ンプ列SAAに含まれるセンスアンプの入出力端子に結合
される。 上記シェアリングスイッチ列SSAaに含まれる各シェア
リングMOSFETのゲート電極はシェアリング信号線SLaに
共通接続され、同様にシェアリングスイッチ列SSAbに含
まれる各シェアリングMOSFETのゲート電極はシェアリン
グ信号線SLbに共通接続される。シェアリング信号線SL
a,SLbは、特に制限されないが、ローアドレス信号RADDR
の所定ビットに基づいてメモリマットの選択状態を解読
するマット選択回路MATSの出力選択信号に基づいて最終
的に相補レベルに確定される。尚、シェアリング信号線
SLa,SLbのレベル制御に関してはその詳細を詳述する。 上記メモリマットMMATaにおいてメモリセルの選択端
子は列毎にワード線WLa₁〜WLanに結合される。同様に上
記モリマットMMATbにおいてメモリセルの選択端子は列
毎にワード線WLb₁〜WLbnに結合される。上記ワード線WL
a₁〜WLan,WLb₁〜WLbnは、特に制限されないが、ロード
アドレス信号RADDRを解読するロードアドレスデコーダR
ADECの出力選択信号に基づいて所定の１本が選択レベル
にされる。ワード線の選択レベルは特に制限されないが
電源電圧Vdd以上にブートストラップされたレベルとさ
れる。 ここで、第１図に基づいてビット線対BLa₁,▲
▼、BLb₁,▲▼に係る、１つのセンスアンプ
駆動系の一例を詳細に説明する。 ビット線対BLa₁,▲▼、BLb₁,▲▼
は、上記シェアリングスイッチ列SSAa,SSAbに含まれる
Ｎチャンネル型シェアリングMOSFETQ1a,Q1bに介して相
互に結合され、これらシェアリングMOSFETQ1aとQ1bとの
間には、センスアンプSA及びプリチャージ回路PCsが結
合される。上記メモリマットMMTaに含まれるビット線対
BLa₁,▲▼には、シェアリングMOSFETQ1aの左側
に位置してプリチャージ回路PCaさらに複数個のメモリ
セルMCが規則的に結合される。同様に、上記メモリマッ
トMMATbに含まれるビット線対BLb₁,▲▼には、
シェアリングMOSFETQ1bの右側に位置してプリチャージ
回路PCbさらに複数個のメモリセルMCが規則的に結合さ
れる。 上記メモリセルMCは、特に制限されないが、Ｎチャン
ネル型選択MOSFETQ2と蓄積容量Csが直列接続されて成る
１トランジスタ型とされ、そのデータ入出力端子が所定
のビット線に結合され、その選択端子が所定のワード線
に結合される。各メモリセルMCの蓄積容量Csには、特に
制限されないが、回路の一方の電源電圧Vddの半分に相
当するプレート電位Vp1が与えられる。 上記センスアンプSAは、特に制限されないが、Ｐチャ
ンネル型センスアンプ部SApとＮチャンネル型センスア
ンプ部SAnによって構成されたスタティック型とされ
る。上記Ｎチャンネル型センスアンプ部SAnは、ソース
電極が共通接続されたＮチャンネル型MOSFETQ3,Q4を含
み、当該MOSFETQ3のドレイン電極とMOSFETQ4のゲート電
極をビット線BLa₁,BLb₁に結合すると共に、当該MOSFETQ
4のドレイン電極とMOSFETQ3ゲート電極をビット線▲
▼，▲▼側に結合して成る。同様に、Ｐ
チャンネル型センスアンプ部SApは、ソース電極が共通
接続されたＰチャンネル型MOSFETQ5,Q6を含み、当該MOS
FETQ5のドレイン電極とMOSFETQ6のゲート電極をビット
線BLa₁,BLb₁に結合すると共に、当該MOSFETQ6のドレイ
ン電極とMOSFETQ5ゲート電極をビット線▲▼，
▲▼側に結合して成る。 上記Ｎチャンネル型センスアンプ部SAnのコモンソー
ス電極には、Ｎチャンネル型パワースイッチMOSFETQ7を
介して回路の接地電位のような一方の電源電圧Vssが印
加可能とされ、また、上記Ｐチャンネル型センスアンプ
部SApのコモンソース電極には、Ｐチャンネル型パワー
スイッチMOSFETQ8を介して回路の他方の電源電圧Vddが
印加可能とされる。上記パワースイッチMOSFETQ7,Q8は
センスアンプ駆動信号φsaによってスイッチ制御され
る。 上記プリチャージ回路PCs,PCa,PCbは相互に同一の回
路構成とされ、特に制限されないが、チップ非選択期間
の所定タイミングにオン動作されることによってビット
線対をリークさせて電源電圧Vddの中間レベルVdd/2の平
衡化されるＮチャンネル型イコライザMOSFETQ9,Q10を含
み、さらにイコライザMOSFETQ9,Q10の結合ノードにはビ
ット線のリーク電流などに対してプリチャージレベルを
補償するための電圧Vdd/2が印加される。上記各イコラ
イザMOSFETQ9及びQ10は、チップ非選択期間においてハ
イレベルに制御されるようなプリチャージ信号φpcによ
ってスイッチ制御され、ワード線選択タイミングまでに
は全てオフ状態に制御される。プリチャージ回路PCs,PC
a,PCbは、メモリアクセス開始前にビット線対やセンス
アンプSAのノードを予めその動作上望ましいレベルにプ
リチャージする共に、メモリセルデータの読み出しに当
たっては、判定レベルを与える。 その他のビット線対に対するセンスアンプ駆動系も第
１図に示されるセンスアンプ駆動系と同様に構成され
る。 センスアンプ駆動系を構成する上記各ビット線BLa₁,
▲▼〜BLan,▲▼は、第２図に示され
るように、カラムスイッチ回路CSaに含まれるカラム選
択MOSFET（第１図におけるMOSFETQ12a参照）を介して共
通データ線（第１図におけるCDa,▲▼参照）に共
通接続され、当該共通データ線はデータ入出力回路DI/O
に接続される。また、上記ビット線対BLb₁,▲
▼〜BLan,▲▼はカラムスイッチ回路SCbに含ま
れるカラム選択MOSFET（第１図におけるMOSFETQ12b参
照）を介して共通データ線（第１図におけるCDa,▲
▼参照）に共通接続され、当該共通データ線はデータ
入出力回路DI/Oに接続される。データ入出力回路DI/Oは
メインアンプやデータ入出力バッファを含む。 上記カラムスイッチ回路CSa,CSbは、特に制限されな
いが、夫々カラムアドレス信号CADDRを解読するカラム
アドレスデコーダCADECa,CADECbの出力選択信号に基づ
いてスイッチ動作され、それに応じて１組のみのビット
線対が共通データ線対に導通にされる。 上記ローアドレス信号RADDR及びカラムアドレス信号C
ADDRは、特に制限されないが、外部から時分割で供給さ
れ、夫々所定のタイミングをもってローアドレスバッフ
ァ及びローアドレスラッチRABUF・RALAT,カラムアドレ
スバッファ及びカラムアドレスラッチCABUF・CALATに取
り込まれて各部に供給される。 DRAMの内部制御を司るタイミングコントローラCONT
は、特に制限されないが、外部から▲▼（ロー・
アドレス・ストローブ）信号、▲▼（カラム・ア
ドレス・ストローブ）信号、及び▲▼（ライト・イ
ネーブル）信号が供給される。▲▼信号はそのロ
ーレベルによってチップ選択状態を指示すると共に、ロ
ーアドレス信号RADDRの取り込みを指示する。▲
▼信号はそのローレベルによってカラムアドレス信号CA
DDRの取り込みを指示する。▲▼はそのローレベル
によってそのデータの書き込みを動作する指示すると共
にそのハイレベルによってデータの読み出し動作を指示
する。このタイミングコントローラCONTは、チップ非選
択状態においてアドレスデコーダなど必要な回路ブロッ
クに対するリセットやビット線対のプリチャージさらに
はシェアリング信号線SLa,SLbのプリチャージなどを行
い、チップ選択状態においてはアドレスラッチやセンス
アンプなどの各回路ブロックを所定の手順に従って活性
化すると共にローアドレスデコーダRADECやマット選択
回路MATSによる選択タイミング制御などを行う。特に第
２図には、センスアンプを活性化する駆動信号φsa,ビ
ット線に対するプリチャージ信号φpc、及びマット選択
回路MATSに対する制御信号φmsが代表的に示されてい
る。 次にプリチャージ回路PCs,PCa,PCb、マット選択回路M
ATS及びセンスアンプSAなどに対する制御手順を上記シ
ェアリング信号線SLa,SLbのレベル制御を中心に説明す
る。 ▲▼信号がハイレベルにされているチップ非選
択状態において上記制御信号φmsはハイレベルに制御さ
れ、これにより、マット選択回路MATSを介して上記一対
のシェアリング信号線SLa,SLbはビット線のプリチャー
ジレベルに等しい電圧Vdd/2にプリチャージされる。斬
るチップ非選択状態において、プリチャージ信号φpcを
ハイレベルに制御されており、これにより、各ビット線
対は、各プリチャージ回路PCs,PCa,PCbの作用により、
シェアリングMOSFETQ1a,Q1bのスイッチ状態とは無関係
に必要なノードが所定の電圧Vdd/2にプリチャージされ
る。ビット線及びプリチャージ信号線SLa,SLbが電圧Vdd
/2にプリチャージされた状態において、シェアリングMO
SFETQ1a,Q1bはそのゲート・ソース電圧が所定のしきい
値電圧に達しないため、オフ状態を採る。即ち、メモリ
マットMMATa側のビット線対とメモリマットMMATb側のビ
ット線対とは相互に電気的に非導通される。 ▲▼信号がロウレベルに変化されてチップ選択
状態にされると、これに同期して上記プリチャージ信号
φpcがロウレベルに変化され、これにより、イラコイズ
MOSFETQ9,Q10によりビット線対の導通状態が断たれる。
この状態で所定の１本のワード線が選択レベルに駆動さ
れると、既述したようにメモリマットMMATa側のビット
線対とメモリマットMMATb側のビット線対とは既にオフ
状態を採るシェアリングMOSFETQ1a,Q1bの作用により電
気的に非導通に保たれている結果、当該選択ワード線が
属するメモリマット側のビット線には、メモリセルから
の読み出し信号量に従って判定レベル（Vdd/2のプリチ
ャージレベル）との間に比較的微小な規定の電位差を生
ずる。 この微小電位差をセンスアンプSAで増幅可能にするた
めには、上記MOSFETQ7,Q8がハイレベルのセンスアンプ
駆動信号φsaによりオン動作されてセンスアンプSAの増
幅動作が開始される前に、当該微小電位差はセンスアン
プSAの入出力ノードに伝達されなければならない。この
ため、シェアリングMOSFETQ1a,Q1bは、少なくともセン
スアンプ部SAの増幅動作開始前に、選択されるべきメモ
リマット側がオン動作傾向採り、非選択マット側がオフ
状態を維持するように相補的なスイッチ動作が開始され
る。 センスアンプSAの増幅動作が開始されると、ロウレベ
ル側とされるビット線の到達レベルはＮチャンネル型セ
ンスアンプ部SAnのコモンソース電圧とされる一方の電
源電圧Vddに概ね等しくされ、ハイレベル側とされるビ
ット線の到達レベルはＰチャンネル型のセンスアンプSA
pのコモンソース電圧とされる他方の電源電圧Vddに概ね
等しくされる。したがって、オフ状態を維持すべきシェ
アリングMOSFETのゲート電圧は、少なくとも逐次増幅さ
れるロウレベル側のビット線電位に対し当該シェアリン
グMOSFETのしきい値電圧よりも高くされないことが必要
とされ、且つ、オン状態とされるべきシェアリングMOSF
ETのゲート電圧は、少なくとも逐次増幅されるハイレベ
ル側のビット線電位に対してそのしきい値電圧よりも高
くされることが必要とされる。 このように、タイミングコントローラCONTは、所定の
ワード線を選択レベルに駆動する前の適宜のタイミング
で上記シェアリング信号線SLa,SLbを予めビット線のプ
リチャージレベルと同一レベルに強制し、更に、それに
引き続くセンスアンプSAの増幅動作開始前にシェアリン
グMOSFETQ1a,Q1bの相補的スイッチ動作を開始すると共
に、センスアンプSAの増幅動作確定前に、選択メモリマ
ット側のシェアリングMOSFETのオン状態及び非選択メモ
リマット側のシェアリングMOSFETのオフ状態を確定させ
る内部タイミング制御動作を行う。 このタイミング制御動作の一例は第３図のタイムチャ
ートに示される。 即ち、▲▼信号がハイレベルになされているチ
ップ非選択状態において、上記制御信号φms及びシェア
リング信号φpcは夫々ハイレベルにされる。これに呼応
して、上記一対のプリチャージ信号線SLa,SLbはマット
選択回路MATSを介してビット線のプリチャージレベルに
等しい電圧Vdd/2にプリチャージされ、且つ全てのビッ
ト線対はプリチャージ回路PCs,PCa,PCbの作用により必
要なノードが所定の電圧Vdd/2にプリチャージされる。 特に制限されないが、本実施例では、第１図に示され
るように各メモリマットMMATa,MMATb側及びセンスアン
プ列SAA側に夫々プリチャージ回路PCs,PCa,PCbが配置さ
れているから、個々のセンスアンプ駆動系を構成するビ
ット線対は、シェアリングMOSFETQ1a,Q1bのスイッチ状
態とは無関係に言い換えるならビット線プリチャージ動
作時に一旦シェアリングMOSFETQ1a,Q1bをオン動作させ
なくても、所定レベルにプリチャージ可能とされる。 このように、各ビット線及びプリチャージ信号線SLa,
SLbが電圧Vdd/2にプリチャージされた状態において、シ
ェアリングMOSFETQ1a,Q1bはそのゲート・ソース電圧が
所定のしきい値電圧に達しないため、オフ状態を採り、
メモリマットMMATa側のビット線対とメモリマットMMATb
側のビット線対とは相互に電気的に非導通に保される。 時刻t₀に、▲▼信号がロウレベルに変化されて
チップ選択状態状態にされると、先ずこれに同期して上
記プリチャージ信号φpcが時刻t₁にロウレベルに変化さ
れ、これにより、イコライズMOSFETQ9,Q10によるビット
線対の導通状態が断たれる。 次いで、▲▼信号のロウレベルの変化に同期し
て内部に取り込まれたローアドレス信号RADDRに従って
所定のワード線例えばワード線WLbnが選択レベルに駆動
されると、当該選択ワード線を含むメモリマットMMATb
側のビット線対には、時刻t₂以降においてメモリセルか
らの読み出し信号量に従って判定レベル（Vdd/2のプリ
チャージレベル）との間に比較的微小な電位差を生ず
る。第３図には代表的にビット線対BLb₁,▲▼
のレベル変化が示され、ワード線WLbnの選択によってビ
ット線BLb₁に読み出されるメモリセルデータはロウレベ
ルデータとされている。 斬る所定のワード線が選択レベルに駆動されるとき、
既述したようにメモリマットMMATa側のビット線対とメ
モリマットMMATb側のビット線対とは既にオフ状態を採
るシェアリングMOSFETQ1a,Q1bの作用により電気的に非
導通に保たれているから、メモリセルデータが読み出さ
れるべき選択メモリマットMMATb側のビット線容量は非
選択側メモリマットMMATaのビット線容量の影響を受け
ず、これにより、当該選択ワード線が属するメモリマッ
ト側のビット線に現れる微小電位差は規定の動作マージ
ンを満足する値とされる。 第３図において、シェアリング信号線SLa,SLbによる
シェアリングMOSFETQ1a,Q1bの相補スイッチ動作の開始
タイミングは、特に制限されないが、比較的遅れたタイ
ミングで示されており、センスアンプ駆動信号φsaが時
刻t₄にローレベルにされてセンスアンプSAが増幅動作を
開始すると直前とされる。即ち、時刻t₃に制御信号φms
がローレベルに変化されると、マット選択回路MATSは、
これに供給されるローアドレス信号RADDRに呼応して選
択すべきメモリマットMMATb側のシェアリング信号線SLb
を電源電圧Vdd以上にブートストラップしたハイレベル
に駆動し、且つ、非選択とすべきメモリマットMMATa側
のシェアリング信号線SLaを電源電圧Vddに駆動する。 このようなシェアリング信号線SLa,SLbのレベル制御
によって、選択されるべきメモリマット側のシェアリン
グMOSFETQ1bがオン動作傾向採り、非選択マット側のシ
ェアリングMOSFETQ1aがオフ状態を維持するように相補
的スイッチ動作が開始されて、上記ビット線対BLb₁,▲
▼の微小電位差がセンスアンプSAの入出力ノー
ドに伝達された以降のタイミグにおいてセンスアンプSA
の増幅動作が時刻t₄に開始される。 このとき、オフ状態を維持すべきシェアリングMOSFET
Q1aのゲート電圧即ちシェアリング信号線SLa,SLbのレベ
ルは、センスアンプSAによって増幅されるロウレベル側
のビット線BLb₁線の電位に対し当該シェアリングMOSFET
Q1aのしきい値電圧よりも高くならないように変化さ
れ、且つ、オン状態とされるべきシェアリングMOSFETQ1
bのゲート電圧即ちシェアリング信号線SLbのレベルは、
センスアンプSAによって増幅されるハイレベル側のビッ
ト線▲▼の電位に対して当該シェアリングMOSF
ETQ1bのしきい値電圧よりも高くされて変化される。 これにより、選択されるべきメモリマットMMATb側の
ビット線対はメモリセルデータに応じて夫々相補レベル
に駆動され、上記カラムスイッチ回路CSbの選択動作に
従って所定のデータが外部に読み出される。尚、データ
の書き込みに際してもシェアリング信号線SLa,SLbのレ
ベル制御は同様に行われる。 上記実施例によれば以下の作用効果が得るものであ
る。 （１）タイミングコントローラCONTは、所定のワード線
を選択レベルに駆動する前の適宜のタイミング例えばス
タンバイ状態においてシェアリング信号線SLa,SLbを予
めビット線のプリチャージレベルと同一し、更に、それ
に引き続くセンスアンプSAの増幅動作開始前にシェアリ
ングMOSFETQ1a,Q1bの相補的スイッチ動作を開始すると
共に、センスアンプSAの増幅動作確定前に、選択メモリ
マット側のシェアリングMOSFETのオン状態及び非選択メ
モリマット側のシェアリングMOSFETのオフ状態を確定さ
せる内部タイミング制御動作を行うことにより、シェア
リングMOSFETQ1a,Q1bの最終的なスイッチ状態の確定を
待つことなくワード線の選択駆動動作を行っても、非選
択メモリマット側のビット線容量の影響を受けずに選択
メモリマット側のビット線に規定の電位差を得ることが
でき、もってシェアードセンス方式のDRAMにおけるアク
セスタイムの収縮を達成することができる。 （２）特に、各メモリマットMMATa,MMATb側及びセンス
アンプ列SAA側に夫々プリチャージ回路PC,PCa,PCbを配
置することにより、シェアリングMOSFETQ1a,Q1bのスイ
ッチ状態とは無関係に、言い換えるならビット線プリチ
ャージ動作時に一旦シェアリングMOSFETQ1a,Q1bをオン
動作させなくても、個々のセンスアンプ駆動系を構成す
るビット線対を所定レベルにプリチャージすることがで
き、これにより、シェアリング信号線SLa,SLbのレベル
制御を簡素化することができる。 以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。 例えば、上記実施例においてシェアリング信号線をビ
ット線のプリチャージレベルの同一レベルに強制する動
作タイミングをDRAMのスタンバイ状態として説明した
が、チップ選択状態の後のタイミングで速やかにレベル
強制するようにしてもよい。 また、上記実施例ではシェアリング信号線の最終レベ
ル確定タイミングを第３図に示されるような比較的遅い
タイミングとして説明したが、本発明はそれに限定され
ず、シェアリング信号線のレベルを強制する回路構成な
どに従って上記実施例よりもはやいタイミングとするこ
とができる。 更に、上記実施例ではシェアリング信号線をビット線
のプリチャージレベルと同一レベルに強制する場合につ
いて説明したが、シェアリング信号線のプリチャージレ
ベルはビット線のプリチャージレベルと完全同一である
必要はなく、少なくとも、ワード線の選択によってビッ
ト線対に生ずる微小電位差によっても各シェアリングMO
SFETがオフ状態を維持することができるという意味で概
ねビット線のプリチャージレベルと同一にされていれば
よい。 また、上記実施例では、プリチャージ回路を双方のメ
モリマット側及びセンスアンブアレイ側の夫々に設け、
シェアリングMOSFETのスイッチ状態とは無関係にビット
線の各部をプリチャージすることができるようにした
が、本発明はこれに限定されず、１つのセンスアンプ駆
動系に対して１つのプリチャージ回路を設けるようにし
てもよい。但しその場合には、シェアリングMOSFETのゲ
ート電極をビット線プリチャージレベルにする前に、一
旦シェアリングMOSFETをオン動作させてビット線の各部
にプリチャージ電荷を与え得るようにしなければならな
い。 尚、本発明をDRAMに適用する場合、ビット線は折り返
し交点方式に限定されず、さらにメモリセルは１トラン
ジスタ型に限定されない。 以上の説明では本発明をその背景となつた利用分野で
あるDRAMに適用した場合について説明したが、本発明は
それに限定されるものではなく、ビデオDRAMなどその他
の半導体記憶装置に広く適用することができる。本発明
は、少なくともワード線の選択駆動前にシェアリング信
号線をビット線のプリチャージレベルと概ね同一レベル
に強制する条件のものに適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。 すなわち、メモリセルの選択動作前の適宜のタイミン
グでビット線のシェアリングスイッチ素子の選択端子を
予めビット線のプリチャージレベルと概ね同一にすると
共に、それに引き続いてセンスアンプの動作開始前に上
記シェアリングスイッチ素子を相補的にスイッチ動作さ
せるようにされて成るから、シェアリングスイッチ素子
の作用により、ワード線の選択駆動に際してビット線は
センスアンプをはさんで相互に電気的に非道通とされる
ことにより、ワード線の選択駆動動作に際してシェアリ
ングスイッチ素子のアドレス信号に従った相補的なスイ
ッチ状態の確定を待つ必要はなく、この結果として、ア
クセスタイムを短縮することができるという効果があ
る。

【図面の簡単な説明】 第１図は本発明に係る半導体記憶装置の一実施例である
シェアードセンス方式のDRAMにおける１つのセンスアン
プ駆動系を示す回路図、 第２図はシェアードセンス方式のDRAMの一例を全体的に
示すブロック図、 第３図は本実施例のDRAMにおけるシェアリングMOSFETの
スイッチ制御動作を説明するためのタイムチャートであ
る。 SA……センスアンプ、Q1a,Q1b……シェアリングMOSFE
T、SLa,SLb……シェアリング信号線、PCs,PCa,PCb……
プリチャージ回路、φsa……センスアンプ駆動信号、φ
pc……プリチャージ信号、φms……制御信号、MC……メ
モリセル、WLa₁〜WLan,WLb₁〜WLbn……ワード線、BLa₁,
▲▼〜BLan,▲▼……ビット線対、BLb
₁,▲▼〜BLbn,▲▼……ビット線対、R
ADEC……ローアドレスデコーダ、MATS……マット選択回
路、MMATa,MMATb……メモリマット、CONT……タイミン
グコントローラ、SAA……センスアンプ列、SSAa,SSAb…
…シェアリングスイッチ列。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚田 啓視 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (56)参考文献 特開 昭62−223885（ＪＰ，Ａ) 特開 昭61−50284（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．電源電圧と接地電圧を動作電源とする差動形式のセ
   ンスアンプと、 前記センスアンプのデータ入出力端子を前記電源電圧の
   ほぼ半分のレベルにプリチャージするセンスアンプ用プ
   リチャージ回路と、 前記センスアンプのデータ入出力端子に第１のシェアリ
   ングスイッチMOSFETを介して結合された第１の相補ビッ
   ト線と、 前記電源電圧のほぼ半分のレベルに前記第１の相補ビッ
   ト線をプリチャージする第１のビット線用プリチャージ
   回路と、 前記センスアンプのデータ入出力端子に第２のシェアリ
   ングスイッチMOSFETを介して結合された第２の相補ビッ
   ト線と、 前記電源電圧のほぼ半分のレベルに前記第２の相補ビッ
   ト線をプリチャージする第２のビット線用プリチャージ
   回路と、 選択端子が第１のワード線に結合されデータ入出力端子
   が前記第１の相補ビット線に結合された複数個のメモリ
   セルと、 選択端子が第２のワード線に結合されデータ入出力端子
   が前記第２の相補ビット線に結合された複数個のメモリ
   セルと、 前記第１と第２のワード線の中からアドレス信号に従っ
   たワード線を選択するアドレスデコーダと、 前記センスアンプ用プリチャージ回路と第１及び第２の
   ビット線用プリチャージ回路との並列的なプリチャージ
   動作に呼応して前記第１及び第２のシェアリングスイッ
   チMOSFETの選択端子を前記電源電圧のほぼ半分のレベル
   に制御することによって前記第１及び第２のシェアリン
   グスイッチMOSFETをオフ状態に制御し、前記アドレスデ
   コーダにワード線の選択動作が指示されるのに同期して
   前記センスアンプ用プリチャージ回路と第１及び第２の
   ビット線用プリチャージ回路とにプリチャージ動作を停
   止させ且つアドレス信号に従って前記第１と第２のシェ
   アリングスイッチMOSFETの内の一方のトランジスタの選
   択端子に電源電圧を供給すると共に他方のトランジスタ
   の選択端子に接地電圧を供給し、供給開始後に前記セン
   スアンプを活性化する制御手段と、を含んで成るもので
   あることを特徴とする半導体記憶装置。