JP2004206787A - 強誘電体メモリ及びそのデータ読み出し方法 - Google Patents
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Abstract
【解決手段】セルトランジスタと前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルMCと、第1、第2の端子間に接続された前記ユニットセルMCを含み、前記第1の端子がビット線BLに接続され、前記第2の端子がプレート線PLに接続されたメモリセルブロックBLK0と、前記ユニットセルMCから読み出したデータに応じて第1の電位Vssまたは前記第1の電位Vssより高い第2の電位Vaaを生成するセンスアンプ30と、前記ビット線BLを前記第1の電位Vssより高く前記第2の電位Vaaより低い第3の電位Vblpにプリチャージするプリチャージ回路とを具備することを特徴としている。
【選択図】 図7
Description
【発明の属する技術分野】
この発明は、強誘電体メモリ及びそのデータ読み出し方法に関する。
【0002】
【従来の技術】
近年、半導体メモリの1つとして、強誘電体材料をキャパシタ絶縁膜に用いた強誘電体キャパシタ(Ferroelectric capacitor)を備えた強誘電体メモリ(Ferroelectric Random Access Memory)が注目されている。
【0003】
強誘電体メモリの中では、例えばセルトランジスタ(T)のソース・ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「TC並列ユニット直列接続型強誘電体メモリ」が知られている(例えば特許文献1参照)。TC並列ユニット直列接続型強誘電体メモリでは、複数個のユニットセルがプレート線駆動回路を共有する。従って、従来型の強誘電体メモリに比べてメモリセルアレイを高集積化することが出来る。
【0004】
従来のTC並列ユニット直列接続型強誘電体メモリのデータ読み出し方法について図19を用いて簡単に説明する。図19は、ワード線WL電位、ブロック選択信号BS、プレート線PL電位、ビット線対BL、/BL電位のタイミングチャートである。
【0005】
まずスタンバイ時において、全てのワード線WLが“H”レベル(セルトランジスタがオン状態)、ブロック選択信号BSが“L”レベル(ブロック選択トランジスタがオフ状態)とされる。またプレート線PL及びビット線対BL、/BLは電位Vss(例えば接地電位)にプリチャージされる。
【0006】
次にアクティブ時において、選択ワード線が“L”レベル、ブロック選択信号BSが“H”レベルとされる(時刻t1、t2)。その結果、選択メモリセルからデータが読み出され、ビット線BLの電位が上昇する(t2〜t3)。同時に、ビット線/BLの電位は、“0”データと“1”データの判断基準となる基準電位Vrefだけ上昇される。そして時刻t3において、センスアンプはビット線BLに読み出したデータを増幅する。すなわち、データを読み出した結果、ビット線BLの電位がビット線/BLよりも低ければ、読み出しデータは“0”データと判断される。そして、ビット線BLの電位はVssまで増幅される。逆に高ければ“1”データと判断され、ビット線BLの電位はVaa(例えば内部電源電位)まで増幅される。
【0007】
その後は再びスタンバイ状態に戻り、ビット線対BL、/BLの電位はそれぞれVssにプリチャージされる。
以上のようにして、TC並列ユニット直列接続型強誘電体メモリにおいてデータの読み出しが行われる。
【0008】
【特許文献1】
特開平10−255483号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上記従来のTC並列ユニット直列接続型強誘電体メモリのデータ読み出し方法であると、消費電力が大きいという問題があった。
【0010】
特にアクティブ時において、ビット線/BLの電位を基準電位Vrefだけ上昇させる必要があり、この点に起因する消費電力の上昇が顕著であった。
【0011】
この発明は、上記事情に鑑みてなされたもので、その目的は、消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る強誘電体メモリは、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、第1の端子と第2の端子との間に直列接続された複数個の前記ユニットセルを含み、前記第1の端子がブロック選択トランジスタを介してビット線に接続され、前記第2の端子がプレート線に接続され、且つ前記セルトランジスタのゲートがワード線に接続されたメモリセルブロックと、前記ユニットセルから前記ビット線に読み出したデータを増幅し、読み出しデータに応じて第1の電位と前記第1の電位より高い第2の電位のいずれかを生成するセンスアンプと、前記ビット線を前記第1の電位より高く且つ前記第2の電位より低い第3の電位にプリチャージするプリチャージ回路と、前記プリチャージ回路によってプリチャージされた前記ビット線を第4の電位に設定するビット線駆動回路と、前記プレート線に電位を供給するプレート線駆動回路とを具備することを特徴としている。
【0013】
また、本発明に係る強誘電体メモリのデータ読み出し方法は、セルトランジスタのソース・ドレイン間に強誘電体キャパシタの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのデータ読み出し方法であって、直列接続された前記ユニットセルを含むメモリセルブロックの一端がブロック選択トランジスタを介して接続された第1ビット線を第1の電位にプリチャージし、前記メモリセルブロックの他端が接続されたプレート線を第2の電位にプリチャージするステップと、前記ユニットセルから前記第1ビット線にデータを読み出すステップと、前記ユニットセルから読み出したデータに応じて、前記第1ビット線の電位を前記第1の電位より低い第3の電位と第1の電位の電位より高い第4の電位とのいずれかに増幅するステップとを具備することを特徴としている。
【0014】
上記のように、この発明に係る強誘電体メモリ及びそのデータ読み出し方法によれば、ビット線プリチャージレベルを、センスアンプによって増幅した“0”データ電位と“1”データ電位との間の電位に設定している。従って、データの読み出し後、高電位のビット線の電荷を、低電位のビット線のプリチャージに使用することが出来る。その結果、強誘電体メモリの消費電力を低減できる。
【0015】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0016】
この発明の第1の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、図1を用いて説明する。本実施形態では、セルトランジスタ(T)のソース・ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「TC並列ユニット直列接続型強誘電体メモリ」を例に挙げて説明する。図1は強誘電体メモリの要部の構成例を示すブロック図である。
【0017】
図示するように、強誘電体メモリ10は、メモリセルアレイ20、センスアンプ30、ビット線駆動回路40、プリチャージ回路50、及びプレート線駆動回路60を備えている。
【0018】
メモリセルアレイ20は、(m+1)個のメモリセルブロックBLK0、BLK1、…、BLKm(mは自然数、図1ではBLK0、BLK1のみ示す)、及び(m+1)個のブロック選択トランジスタBST0、BST1、…BSTm(図1ではBST0、BST1のみ示す)を備えている。メモリセルブロックBLK0、BLK1、…BLKmは、直列接続された複数個のメモリセルMCを含んでいる。図1では1つのメモリセルブロックあたりに含まれるメモリセルMCの数は8個であるが、勿論、この数に限定されるものではなく、16個や32個の場合であっても良い。メモリセルMCは、MOSトランジスタT及び強誘電体キャパシタCを含んでいる。強誘電体キャパシタCは、キャパシタ絶縁膜に強誘電体材料を用いたキャパシタ素子である。強誘電体材料としては、例えばジルコン酸チタン酸鉛(Pb−Zr−Ti−O:PZT)、タンタル酸ストロンチウム−ビスマス(Sr−Bi−Ta−O:SBT)等を用いることができる。強誘電体キャパシタCの一方電極はセルトランジスタTのソースに接続され、他方電極はセルトランジスタTのドレインに接続されている。そして、セルトランジスタTのソースは、一方で隣接するメモリセルMCのセルトランジスタTのドレインに接続され、ドレインは、他方で隣接するメモリセルMCのセルトランジスタのソースに接続されている。各メモリセルMCに含まれるセルトランジスタTのゲート電極は、それぞれワード線WL0〜WL7に接続されている。また、最もソース寄りに位置し、ワード線WL7に接続されるメモリセルMCのセルトランジスタTのソースは、プレート線対PL、/PLに接続されている。更に、最もドレイン寄りに位置し、ワード線WL0に接続されるメモリセルMCのセルトランジスタTのドレインは、ブロック選択トランジスタBST0、BST1、…、BSTmを介して、ビット線対BL、/BLに接続されている。すなわち、ブロック選択トランジスタBST0、BST1、…、BSTmのソースは、ワード線WL0に接続されるセルトランジスタTのドレインに接続され、ドレインは、ビット線BLまたは/BLに接続されている。またブロック選択トランジスタBST0、BST1、…、BSTmのゲートには、ブロック選択信号BS0、BS1、…、BSm(図1ではBS0、BS1のみ示す)が供給される。
【0019】
センスアンプ30は、ビット線BL、/BLに読み出されたデータを増幅する。センスアンプ30の構成について、図2を用いて説明する。図2はセンスアンプ30の回路図である。
【0020】
図示するようにセンスアンプ30は、pチャネルMOSトランジスタ31、32及びnチャネルMOSトランジスタ33、34を備えている。2つのpチャネルMOSトランジスタ31、32の電流経路(ソース・ドレイン間)は、ビット線対BL、/BL間に直列接続されている。そしてpチャネルMOSトランジスタ31、32のそれぞれのゲートは、それぞれビット線/BL、BLに接続されている。また、両トランジスタ31、32の接続ノードには、制御信号SAPが供給される。2つのnチャネルMOSトランジスタ33、34の電流経路は、ビット線対BL、/BL間に直列接続されている。そしてnチャネルMOSトランジスタ33、34のそれぞれのゲートは、それぞれビット線/BL、BLに接続されている。また、両トランジスタ33、34の接続ノードには、制御信号/SANが供給される。
【0021】
ビット線駆動回路40は、アクティブ時において、選択メモリセルが接続されるビット線BL、/BLのいずれかの電位を制御する。より具体的には、ビット線BLにデータを読み出す際には、選択メモリセルから“1”データを読み出した場合のビット線BL電位と、“0”データを読み出した場合のビット線BL電位との中間の電位Vdrだけ、ビット線BLの電位をプリチャージ電位から低下させる。以後、この電位Vdrを基準電位と呼ぶことにする。逆にビット線/BLにデータを読み出す際には、ビット線/BLの電位を、プリチャージレベルから基準電位Vdrだけ低下させる。ビット線駆動回路40の構成について、図3を用いて説明する。図3はビット線駆動回路40の回路図である。
【0022】
図示するようにビット線駆動回路40は、nチャネルMOSトランジスタ41〜43、キャパシタ素子44を備えている。2つのnチャネルMOSトランジスタ41、42の電流経路は、ビット線対BL、/BL間に直列接続されている。そして、nチャネルMOSトランジスタ41、42のゲートには、それぞれ制御信号DBS0、DBS1が供給される。nチャネルMOSトランジスタ43の電流経路は、2つのnチャネルMOSトランジスタ41、42の接続ノードと、電位Vdcノードとの間に接続されている。そしてnチャネルMOSトランジスタ43のゲートには制御信号DRSTが供給される。キャパシタ素子44は、2つのnチャネルMOSトランジスタ41、42の接続ノードと、電位Vssノードとの間に接続されている。
【0023】
プリチャージ回路50は、スタンバイ時において、ビット線対BL、/BLをプリチャージすると共に、各ビット線BL、/BL間の電位差を無くすように、電位の平衡化を行う。プリチャージ回路50の構成について、図4を用いて説明する。図4はプリチャージ回路50の回路図である。
【0024】
図示するようにプリチャージ回路50は、3つのnチャネルMOSトランジスタ51〜53を備えている。2つのnチャネルMOSトランジスタ51、52の電流経路は、ビット線対BL、/BL間に直列接続されている。そして、2つのnチャネルMOSトランジスタ51、52の接続ノードは、電位Vblpノードに接続されている。またnチャネルMOSトランジスタ53の電流経路は、ビット線対BL、/BL間に接続されている。そして、3つのnチャネルMOSトランジスタ51〜53のゲートには、制御信号BLEQが供給される。スタンバイ時において、ビット線対BL、/BLは、電位Vblpにプリチャージされる。なお、プリチャージレベルVblpは、センスアンプ30によって増幅された“0”データ(電位Vss)と“1”データ(電位Vaa)との間の電位である。
【0025】
プレート線駆動回路60は、スタンバイ時において、プレート線PL、/PLをプリチャージする。また、アクティブ時におけるデータの読み出し時、選択メモリセルMCが接続されるプレート線PL、/PLのいずれかの電位を所定の電位に設定する。プレート線駆動回路60の構成は従来と同様であるので図示を省略する。
【0026】
次に、上記構成の強誘電体メモリのデータ読み出し方法について、図5、図6及び図7を用いて説明する。図5、図6は、本実施形態に係るTC並列ユニット直列接続型強誘電体メモリのデータ読み出し方法の、特にビット線対BL、/BLの電位に着目したフローチャートであり、図7は各種信号のタイミングチャートである。なお、ここでは図1に示すように、メモリセルアレイ20において2つのメモリセルブロックBLK0、BLK1にのみ着目して説明する。そして、ワード線WL3に接続されたメモリセルMCからデータを読み出す場合を例に挙げて説明する。
【0027】
まずスタンバイ状態において、ビット線対BL、/BL及びプレート線PLがプリチャージされる(ステップS1)。すなわち、制御信号BLEQが“H”レベルとされ、プリチャージ回路50が活性化される。これにより、プリチャージ回路50のnチャネルMOSトランジスタ51〜53がオン状態とされ(図4参照)、ビット線対BL、/BLの電位はVblpにプリチャージされる。プレート線PLは、電位Vssにプリチャージされる。ビット線のプリチャージレベルVblpは、例えば(Vaa+Vss)/2である。また、電位Vaaは例えば内部電源電位であり、電位Vssは接地電位である。なお、プリチャージレベルVblpは、電位VaaとVssとの間の電位であれば良い。
【0028】
スタンバイ状態においては、ブロック選択信号BS0、BS1はロウデコーダによって“L”レベルにされている。従って、ブロック選択トランジスタBST0、BST1はオフ状態である。また全てのワード線WL0〜WL7には、ロウデコーダによって正の電位が供給されており、セルトランジスタTはオン状態とされている。
【0029】
更に、ビット線駆動回路40において、制御信号DRSTが“H”、制御信号DBS0、DBS1が“L”レベルとされている。従って、ノードN1はビット線対BL、/BLから切り離された状態であり、且つ電位はVdcとされている。
【0030】
またセンスアンプ30において、センスアンプ制御信号SAP、/SANの電位は、それぞれプリチャージレベル、例えば(Vaa+Vss)/2とされる。従って、センスアンプ30は非活性とされている。
【0031】
その状態で、メモリセルからのデータの読み出しを行う為に、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻t1において、制御信号BLEQが“L”レベルにされ、プリチャージ回路50が非活性とされる。これにより、ビット線対BL、/BLはプリチャージレベルでフローティング状態となる(ステップS2)。また、メモリセルからのデータの読み出しを行うために、ビット線BLの電位をプリチャージレベルから基準電位Vdrだけ低下させる(ステップS3)。このステップは、メモリセルから読み出したデータが、“0”データであるか“1”データであるかを判別するために必要であり、図6を用いて詳細に説明する。
【0032】
まず前述のように、制御信号DRSTは“H”レベルとされているから、ノードN1の電位はVdcである(ステップS31)。
【0033】
そして時刻t1において、制御信号DRSTが“L”レベルとされる。次に、時刻t2において、制御信号DBS0が“H”レベルとされる(ステップS32)。これにより、ビット線駆動回路40のノードN1がビット線BLに電気的に接続される。そして、ビット線BLの電位がキャパシタ素子44とのカップリングにより低下する。その結果、ビット線BLの電位は、プリチャージレベルVblpから基準電位Vdrだけ低下する(ステップS33)。
【0034】
以上のようにして、ビット線BLの電位は、プリチャージレベルから基準電位Vdrだけ低下される。基準電位Vdrの大きさは、“0”データ及び“1”データを読み出した際の、ビット線BLの電位の変化量に応じて決定される。すなわち、“0”データを読み出した場合にはビット線BLの電位がビット線/BLの電位(プリチャージレベル)よりも低くなり、“1”データを読み出した場合にはビット線/BLの電位よりも高くなるように、基準電位Vdrを設定する必要がある。そして基準電位Vdrの設定は、電位Vdcを調整して、キャパシタ素子44にプリチャージされる電荷量をコントロールすることにより行うことが出来る。
【0035】
次に時刻t3において、ビット線BLの電位が(Vblp−Vdr)まで下がると、制御信号DBS1が“H”レベルとされる。これにより、ビット線駆動回路40のノードN1はビット線BLから電気的に分離される。
【0036】
そして時刻t4において、メモリセルからデータが読み出される(ステップS4)。すなわち、ロウデコーダによりロウアドレスをデコードし、ワード線WL3が選択される。これにより、ワード線WL3に接続されているセルトランジスタTがオフ状態となる。また、ロウデコーダによりブロック選択信号BS0が“H”レベルとされ、ブロック選択トランジスタBST0がオン状態となる。これにより、電位(Vblp−Vdr)のビット線BLと選択メモリセルとが電気的に接続される。また、プレート線駆動回路60によって、プレート線PLに電位Vaaが供給される。その結果、選択メモリセルに保持されているデータに応じて、ビット線BLの電位が変動する。すなわち、メモリセルに“0”データが保持されている場合には、ビット線BLの電位が、プリチャージレベルのビット線/BLよりも−ΔVだけ低くなる。逆に“1”データが保持されている場合には、ビット線BLの電位が、プリチャージレベルのビット線/BLよりも+ΔVだけ高くなる。
【0037】
次に、センスアンプ駆動信号SAPの電位が、プリチャージレベルから内部電源電位Vaaとされ、センスアンプ駆動信号/SANの電位が、プリチャージレベルから接地電位Vssとされる。その結果、センスアンプ30が活性化される。活性化されたセンスアンプ30は、ビット線対間に現れた電位差+ΔVまたは−ΔVを検知し、この電位差を増幅する(ステップS5)。これにより、メモリセルに“0”データが保持されている場合には、ビット線BLの電位はセンスアンプ駆動信号/SANの電位、すなわち接地電位Vssまで下降する。一方、ビット線/BLの電位はセンスアンプ駆動信号SAPの電位、すなわち内部電源電位Vaaまで上昇する。逆に“1”データが保持されている場合には、ビット線BLの電位はセンスアンプ駆動信号SAPの電位まで上昇し、ビット線/BLの電位はセンスアンプ駆動信号/SANの電位まで下降する。
【0038】
以上のようにして、メモリセルに保持されているデータが読み出される。読み出し後は、データの再書き込みを行った後、再びスタンバイ状態に戻る(ステップS6)。すなわち、センスアンプ駆動信号SAP、/SANの電位がプリチャージレベルとされる。また、制御信号BLEQが“H”レベルとされ、ビット線BL、/BLはプリチャージレベルVblpとされる。
【0039】
上記のような読み出し方法の強誘電体メモリによれば、読み出し時における消費電力を低減できる。本効果について、以下図7を参照しつつ説明する。
【0040】
本実施形態に係るデータの読み出し方法であると、ビット線のプリチャージレベルを、VaaとVssの間の電位Vblpに設定している。そして、電位Vaa、Vssは、センスアンプによってそれぞれ“1”データ及び“0”データを増幅した際のビット線BLの電位である。すなわち、データの読み出し後、ビット線対BL、/BLの一方の電位はVaaであり、他方の電位はVssである。すると、データ読み出し後にビット線対BL、/BLをプリチャージするために、高電位(Vaa)のビット線における電荷を利用できる。すなわち、高電位のビット線の電荷を低電位(Vss)のビット線に、例えばプリチャージ回路のトランジスタ53を介して移動させることで、ビット線対BL、/BLの電位をプリチャージレベルVblpに近づけることが出来る。従って、プリチャージの際における電力消費を低減できる。特に、プリチャージ回路において、トランジスタ51、52をオン状態にする前にトランジスタ53を先にオン状態に出来るようにしておくと、更に電力消費を低減できる。また、プリチャージレベルとして、(Vaa+Vss)/2の電位を設定すると、高電位のビット線の電荷の再利用効率を最大に出来る。
【0041】
上記の点を従来と比較する。まず、従来のデータ読み出し方法であると、図17を用いて説明したように、ビット線/BLの電位を基準電位Vrefだけ上昇させる必要がある(時刻t2)。本実施形態においてこれに相当するのが、ビット線BLの電位をプリチャージレベルVblpから基準電位Vdrだけ下げる点である。従来の方法では、電位を上昇させなければならいので電力を消費するが、本実施形態の方法では、電位を下降させるので電力消費は殆どない。そして、読み出しに要する消費電力は、従来、本実施形態共に同様である。次にアクティブ状態からスタンバイ状態に戻る際であるが、従来の方法であると、プリチャージレベルは接地電位Vssである。従って、スタンバイ状態に戻る際に殆ど電力を消費しない。本実施形態の方法では、上記したように、高電位のビット線の電荷をプリチャージに使用するため、電力消費を抑えられる。従って本実施形態に係る方法であると、従来における読み出し前のビット線/BLを基準電位Vrefだけ上昇させるのにかかる電力消費分が低減される。
【0042】
次に、この発明の第2の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、TC並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るTC並列ユニット直列接続型強誘電体メモリは、上記第1の実施形態で説明した、図1乃至図4に示す構成において、図8に示すプレート線駆動回路を適用したものである。図8はプレート線駆動回路の回路図である。
【0043】
図示するようにプレート線駆動回路60は、nチャネルMOSトランジスタ61〜63、及びpチャネルMOSトランジスタ64を備えている。nチャネルMOSトランジスタ61、62の電流経路は、電位Vaa(内部電源電位)と電位Vss(接地電位)との間に直列接続されている。そして、nチャネルMOSトランジスタ61、62のゲートにはそれぞれ制御信号φ1、φ2が供給される。nチャネルMOSトランジスタ63及びpチャネルMOSトランジスタ64の電流経路は、nチャネルMOSトランジスタ61、62の接続ノードと、電位Vpllノードとの間に接続されている。nチャネルMOSトランジスタ63及びpチャネルMOSトランジスタ64のゲートには、それぞれ制御信号φ3、/φ3が供給される。そして、nチャネルMOSトランジスタ61、62の接続ノードの電位が、プレート線PLに供給される。
【0044】
次に本実施形態に係る強誘電体メモリのデータ読み出し方法について、図9、図10を用いて説明する。図9は、本実施形態に係るTC並列ユニット直列接続型強誘電体メモリのデータ読み出し方法の、特にビット線対BL、/BLの電位に着目したフローチャートであり、図10は各種信号のタイミングチャートである。なお、上記第1の実施形態と同様に、ここでは図1に示すようにメモリセルアレイ20において2つのメモリセルブロックBLK0、BLK1にのみ着目して説明する。そして、ワード線WL3に接続されたメモリセルMCからデータを読み出す場合を例に挙げて説明する。
【0045】
まずスタンバイ状態において、ビット線対BL、/BLが、プリチャージレベルVblpにプリチャージされる(ステップS7)。ビット線対BL、/BLのプリチャージ方法は、上記第1の実施形態で説明したとおりである。またプレート線PLが、プレート線駆動回路60によって、プリチャージレベルVpllにプリチャージされる(ステップS7)。すなわち、図8に示すプレート線駆動回路60において、制御信号φ1、φ2が“L”レベルとされ、制御信号φ3が“H”レベルとされる。これにより、nチャネルMOSトランジスタ61、62がオフ状態、nチャネルMOSトランジスタ63及びpチャネルMOSトランジスタ64がオン状態とされる。その結果、プレート線PLにプリチャージレベルVpllが供給される。なお、プリチャージレベルVpllは、電位VaaとVssとの間の電位であり、例えばVblpと同様に(Vaa+Vss)/2である。
【0046】
また、ブロック選択トランジスタBST0、BST1はオフ状態である。更に、ビット線駆動回路40のノードN1はビット線対BL、/BLから電気的に分離された状態であり、センスアンプ30は非活性な状態である。
【0047】
その状態で、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻t1において、第1の実施形態と同様に、ビット線対BL、/BLがプリチャージレベルVblpでフローティングとされる(ステップS2)。その後、ビット線BLの電位がプリチャージレベルVblpから基準電位Vdrだけ低下される(ステップS3)。
【0048】
次に時刻t4において、メモリセルからデータが読み出される(ステップS4)。すなわち、ワード線WL3がロウデコーダによって選択され、またブロック選択トランジスタBST0がオン状態とされる。更に、プレート線駆動回路60によって、プレート線PLに電位Vaaが供給される。すなわち、図8に示すプレート線駆動回路60において、制御信号φ1が“H”レベル、制御信号φ2、φ3が“L”レベルとされる。よって、nチャネルMOSトランジスタ61がオン状態、nチャネルMOSトランジスタ62、63及びpチャネルMOSトランジスタ64がオフ状態とされる。その結果、プレート線PLに電位Vaaが供給される。
【0049】
その後は、上記第1の実施形態と同様に、ビット線BLに読み出されたデータがセンスアンプ30によって増幅される(ステップS5)。そして、データの再書き込みを行った後、再びスタンバイ状態に戻る(ステップS6)。すなわち、前述の通り、ビット線BL、/BLがプリチャージレベルVblpに、プレート線PLがプリチャージレベルVpllにプリチャージされる。
【0050】
上記のような読み出し方法の強誘電体メモリによれば、ビット線のプリチャージレベルを、VaaとVssとの間の電位Vblpに設定している。従って、上記第1の実施形態と同様に、読み出し時における消費電力を低減できる。
【0051】
また、上記効果に加えてブロック選択トランジスタにおけるリーク電流の発生を抑制できるという効果が得られる。この効果について、図11を用いて説明する。図11は、TC並列ユニット直列接続型強誘電体メモリのメモリセルアレイの回路図である。
【0052】
TC並列ユニット直列接続型強誘電体メモリでは、スタンバイ状態において、ブロック選択信号は“L”レベルとされて、ブロック選択トランジスタはオフ状態とされる。これに対し、ワード線は、その全てが“H”レベルとされて、セルトランジスタTはオン状態とされる。従って、スタンバイ状態におけるブロック選択トランジスタのソース・ドレイン間には、プレート線プリチャージレベルとビット線プリチャージレベルとの間の電位差が印加される。従来であると、プレート線プリチャージレベルは、接地電位Vssである。これに対して本実施形態であると、ブロック選択トランジスタのソース・ドレイン間には|Vpll−Vblp|が印加される。そしてプレート線プリチャージレベルVpllは、VssとVaaとの間の電位である。従って、従来に比べてブロック選択トランジスタのソース・ドレイン間の電位差を小さくできる。特に、Vpll=Vblpの場合には、ブロック選択トランジスタのソース・ドレイン間の電位差は殆どゼロである。その結果、ブロック選択トランジスタにおけるリーク電流の発生を抑制でき、強誘電体メモリの動作信頼性を向上できる。
【0053】
更に、プレート線プリチャージレベルVpllをVaaとVssとの間の電位とすることで、強誘電体メモリの動作安定性を向上できる。一般的に半導体回路は、信号が“L”レベルとされている状態が安定である。しかし前述の通り、TC並列ユニット直列接続型強誘電体メモリでは、スタンバイ状態において全ワード線に“H”レベルが印加される。従って、動作の安定性という面では決して好ましいものではない。この点、本実施形態であると、プレート線プリチャージレベルVpllはVaaとVssとの間の電位に設定されている。従って、ワード線の電位が従来に比べて相対的に低下したものと見ることが出来る。その結果、強誘電体メモリの動作安定性に寄与することとなる。
【0054】
次に、この発明の第3の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、TC並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るTC並列ユニット直列接続型強誘電体メモリは、上記第2の実施形態で説明した構成において、ビット線駆動回路を図12に示す構成に置き換えたものである。図12はビット線駆動回路の回路図である。
【0055】
図示するように、本実施形態に係るビット線駆動回路40は、上記第1の実施形態で説明した図3の構成において、nチャネルMOSトランジスタ43の電流経路をノードN1と電位Vssノードとの間に接続し、且つキャパシタ素子44をノードN1と制御信号DPLノードとの間に接続したものである。
【0056】
次に、上記構成の強誘電体メモリのデータ読み出し方法について説明する。本実施形態に係るデータ読み出し方法は、ビット線の電位をプリチャージレベルから基準電位Vdrだけ低下させる点以外は、上記第2の実施形態と同様であるので、ここではその点のみ説明する。図13は、ビット線の電位をプリチャージレベルから基準電位Vdrだけ低下させる際のフローチャートであり、図14は各種信号のタイミングチャートである。
【0057】
まず、上記第2の実施形態で説明したように、ビット線対BL、/BLをプリチャージレベルVblpでフローティングとする。スタンバイ時、ビット線駆動回路40においては、制御信号DRSTは“H”レベルとされ、ノードN1はVssノードに接続されている(ステップS34)。この際、制御信号DBS0、DBS1は“L”レベルであるので、ノードN1はビット線対BL、/BLとは電気的に切り離されている。また制御信号DPLは“H”レベル(電位Vdc)とされている。
【0058】
次に時刻t1において、制御信号DRSTが“L”レベルとされる。更に時刻t2において、制御信号DBS0が“H”レベルとされる。これにより、ビット線BLはノードN1に接続され、ビット線BLの電位が低下する(ステップS35)。また、同時に制御信号DPLが“L”レベル(電位Vss)とされる(ステップS36)。その結果、キャパシタ素子44とのカップリングにより、ビット線BLの電位が更に低下し、ビット線の電位はプリチャージレベルVblpから基準電位Vdrだけ低下する(ステップS37)。
【0059】
その後の動作は、上記第1、第2の実施形態で説明したとおりである。
【0060】
本実施形態に係る強誘電体メモリによれば、上記第1、第2の実施形態で説明した効果が得られる。更に、本実施形態に係るデータ読み出し方法であると、キャパシタ素子44の一方電極を制御信号DPLノードに接続している。そして、制御信号DPLを電位VdcからVssに変化させ、ビット線BLの電位をキャパシタ素子44とのカップリングにより低下させている。従って、第1、第2の実施形態に比べて、基準電位Vdrを大きくすることが出来る。すなわち、ビット線BLの電位をより大きく下げることが出来る。よって、第1、第2の実施形態の場合よりも、より大きな電圧をメモリセルに印加して、より大きな読み出し信号を得ることが可能となる。その結果、読み出したデータの信頼性を向上させることが出来る。
【0061】
次に、この発明の第4の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、TC並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るTC並列ユニット直列接続型強誘電体メモリは、上記第2の実施形態で説明した構成において、ビット線駆動回路を図15に示す構成に置き換えたものである。図15はビット線駆動回路の回路図である。
【0062】
図示するように、本実施形態に係るビット線駆動回路40は、2つのnチャネルMOSトランジスタ45、46を備えている。nチャネルMOSトランジスタ45、46の電流経路は、ビット線対BL、/BL間に直列接続されており、それぞれのゲートには制御信号BLDIS0、BLDIS1が与えられる。また2つのnチャネルMOSトランジスタ45、46の接続ノードN1は、接地電位Vssに接続されている。
【0063】
次に、上記構成の強誘電体メモリのデータ読み出し方法について説明する。本実施形態に係るデータ読み出し方法は、ビット線の電位をプリチャージレベルから基準電位Vdrだけ低下させる点以外は、上記第2の実施形態と同様であるので、ここではその点のみ説明する。図16は各種信号のタイミングチャートである。
【0064】
まず、上記第2の実施形態で説明したように、時刻t1で制御信号BLEQを“L”レベルとして、ビット線対BL、/BLをプリチャージレベルVblpでフローティングとする。次に時刻t2で制御信号BLDIS0を“H”レベルとする。その結果、ビット線BLはノードN1を介して電位Vssに接続され、ビット線BLの電位がVssまで低下する。すなわち、本実施形態において、基準電位Vdrは、(Vblp−Vss)である。
【0065】
その後の動作は、上記第1、第2の実施形態で説明したとおりである。
【0066】
本実施形態に係る強誘電体メモリによれば、第1、第2の実施形態で説明した効果が得られる。更に、本実施形態に係るデータ読み出し方法であると、ビット線BLの電位をプリチャージレベルVblpから基準電位Vdrだけ低下させる際に、ビット線BLを接地電位Vssに接続している。従って、第3の実施形態で説明した方法よりも、更に基準電位Vdrを大きくすることが出来る。すなわち、ビット線BLの電位をより大きく下げることが出来る。よって、第3の実施形態の場合よりも、より大きな電圧をメモリセルに印加して、より大きな読み出し信号を得ることが可能となる。その結果、読み出したデータの信頼性を更に向上させることが出来る。また本実施形態の場合、ビット線プリチャージレベルVblpは、ちょうど“0”データと“1”データとが区別される境界の電位(検知レベル)である。換言すれば、メモリセルからデータを読み出した場合、ビット線BLの電位変化量が(Vblp−Vss)よりも小さければ“0”データと判定され、大きければ“1”データと判定される。
【0067】
上記のように、この発明の第1乃至第4の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法によれば、ビット線プリチャージレベルVblpを、センスアンプによって増幅した“0”データ電位(Vss)と“1”データ電位(Vaa)との間の電位に設定している。従って、データの読み出し後、高電位のビット線の電荷を、低電位のビット線のプリチャージに使用することが出来る。その結果、強誘電体メモリの消費電力を低減できる。特に、ビット線プリチャージレベルVblpを(Vaa+Vss)/2に設定した際に、最も顕著な効果が得られる。
【0068】
また第2の実施形態に係る構成及び方法であれば、プレート線プリチャージレベルVpllも、センスアンプによって増幅した“0”データ電位と“1”データ電位との間の電位に設定している。従って、スタンバイ時において、ブロック選択トランジスタのソース・ドレイン間の電位差を低減できる。その結果、ブロック選択トランジスタにリーク電流が流れることを抑制でき、強誘電体メモリの動作信頼性を向上できる。特に、プレート線プリチャージレベルVpllをビット線プリチャージレベルVblpと同電位にした際に、最も顕著な効果が得られる。更に、スタンバイ時においてワード線の電位を相対的に低減できるため、強誘電体メモリの動作安定性を向上できる。
【0069】
更に第3、第4の実施形態に係る構成及び方法であれば、アクティブ時にビット線の電位をプリチャージレベルから基準電位だけ低下させる際に、基準電位をより大きくすることが出来る。従って、より大きな読み出し信号を得ることが出来、強誘電体メモリの読み出し動作信頼性を向上できる。
【0070】
なお上記第3、第4の実施形態では、第2の実施形態においてそれぞれ図12及び図15に示すビット線駆動回路を適用した場合について説明した。しかし、図12及び図15に示す構成は、上記第1の実施形態で説明した構成に適用しても構わない。その場合の各種信号のタイミングチャートを図17、図18に示す。この場合にはプレート線プリチャージレベルはVssであるので、第2の実施形態で説明した効果は得られないが、第1、第3の実施形態、及び第1、第4の実施形態で説明した効果がそれぞれ得られる。
【0071】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【0072】
【発明の効果】
以上説明したように、この発明によれば、消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供できる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る強誘電体メモリのブロック図。
【図2】この発明の第1の実施形態に係る強誘電体メモリが備えるセンスアンプの回路図。
【図3】この発明の第1の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図4】この発明の第1の実施形態に係る強誘電体メモリが備えるプリチャージ回路の回路図。
【図5】この発明の第1の実施形態に係る強誘電体メモリのデータ読み出し方法のフローチャート。
【図6】この発明の第1の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図7】この発明の第1の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図8】この発明の第2の実施形態に係る強誘電体メモリが備えるプレート線駆動回路の回路図。
【図9】この発明の第2の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図10】この発明の第2の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図11】この発明の第2の実施形態に係る強誘電体メモリのブロック図であり、スタンバイ時における様子を示す図。
【図12】この発明の第3の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図13】この発明の第3の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図14】この発明の第3の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図15】この発明の第4の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図16】この発明の第4の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図17】この発明の第3の実施形態の変形例に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図18】この発明の第4の実施形態の変形例に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図19】従来の強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【符号の説明】
10…強誘電体メモリ、20…メモリセルアレイ、30…センスアンプ、31、32、64…pチャネルMOSトランジスタ、33、34、41〜43、45、4651〜53、61〜63…nチャネルMOSトランジスタ、40…ビット線駆動回路、44…キャパシタ素子、50…プリチャージ回路、60…プレート線駆動回路
Claims (13)
- セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、
第1の端子と第2の端子との間に直列接続された複数個の前記ユニットセルを含み、前記第1の端子がブロック選択トランジスタを介してビット線に接続され、前記第2の端子がプレート線に接続され、且つ前記セルトランジスタのゲートがワード線に接続されたメモリセルブロックと、
前記ユニットセルから前記ビット線に読み出したデータを増幅し、読み出しデータに応じて第1の電位と前記第1の電位より高い第2の電位のいずれかを生成するセンスアンプと、
前記ビット線を前記第1の電位より高く且つ前記第2の電位より低い第3の電位にプリチャージするプリチャージ回路と、
前記プリチャージ回路によってプリチャージされた前記ビット線を第4の電位に設定するビット線駆動回路と、
前記プレート線に電位を供給するプレート線駆動回路と
を具備することを特徴とする強誘電体メモリ。 - 前記プレート線駆動回路は、前記プレート線を前記第1の電位より高く且つ前記第2の電位より低い第5の電位にプリチャージする
ことを特徴とする請求項1記載の強誘電体メモリ。 - 前記第5の電位は前記第3の電位に等しい
ことを特徴とする請求項2記載の強誘電体メモリ。 - 前記第1の電位と前記第3の電位との間の電位差は、前記第1の電位と前記第2の電位との間の電位差の略1/2である
ことを特徴とする請求項1乃至3いずれか1項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、電流経路の一端が前記ビット線に接続されたトランジスタと、
前記トランジスタの電流経路の他端に接続された一方電極と、前記第1の電位に接続された他方電極とを有するキャパシタ素子と
を備えることを特徴とする請求項1乃至4いずれか1項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、駆動電位に接続された一方電極を有するキャパシタ素子と、
前記キャパシタ素子の他方電極を前記第1の電位と前記ビット線のいずれかに接続するスイッチ素子と
を備え、前記駆動電位を制御することにより、前記ビット線を所定の電位に設定する
ことを特徴とする請求項1乃至4いずれか1項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、電流経路の一端が前記ビット線に接続され、電流経路の他端が前記第1の電位に接続されたトランジスタを備える
ことを特徴とする請求項1乃至4いずれか1項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、前記ユニットセルからデータを読み出す直前に、前記ビット線の電位を前記第4の電位に設定し、
前記第3の電位と前記第4の電位との間の電位差は、前記ユニットセルから“0”データを読み出した場合における前記ビット線の電位変化量と、“1”データを読み出した場合における前記ビット線の電位変化量との間の電位である
ことを特徴とする請求項1乃至7いずれか1項記載の強誘電体メモリ。 - セルトランジスタのソース・ドレイン間に強誘電体キャパシタの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのデータ読み出し方法であって、
直列接続された前記ユニットセルを含むメモリセルブロックの一端がブロック選択トランジスタを介して接続された第1ビット線を第1の電位にプリチャージし、前記メモリセルブロックの他端が接続されたプレート線を第2の電位にプリチャージするステップと、
前記ユニットセルから前記第1ビット線にデータを読み出すステップと、
前記ユニットセルから読み出したデータに応じて、前記第1ビット線の電位を前記第1の電位より低い第3の電位と第1の電位の電位より高い第4の電位とのいずれかに増幅するステップと
を具備することを特徴とする強誘電体メモリのデータ読み出し方法。 - 前記第1ビット線にデータを読み出すステップの前に、第2ビット線を前記第1の電位にプリチャージするステップと、
前記第1ビット線を第5の電位に設定するステップと
を更に備え、前記第1ビット線の電位を前記第3、第4のいずれかの電位に増幅するステップは、前記ユニットセルからデータを読み出した結果、前記第1ビット線の電位が前記第2ビット線の電位よりも低い場合には前記第1ビット線の電位を前記第3の電位に増幅し、高い場合には前記第4の電位に増幅する
ことを特徴とする請求項9記載の強誘電体メモリのデータ読み出し方法。 - 前記第1ビット線を前記第5の電位に設定するステップは、前記第1ビット線に一方電極が電気的に接続されたキャパシタ素子の他方電極に制御信号を与え、前記キャパシタ素子のカップリングにより前記第1ビット線の電位を制御する
ことを特徴とする請求項10記載の強誘電体メモリのデータ読み出し方法。 - 前記第1の電位は前記第2の電位に等しい
ことを特徴とする請求項9乃至11いずれか1項記載の強誘電体メモリのデータ読み出し方法。 - 前記第3の電位と前記第1の電位との電位差は、前記第3の電位と第4の電位との電位差の略1/2である
ことを特徴とする請求項9乃至12いずれか1項記載の強誘電体メモリのデータ読み出し方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007091025A (ja) * | 2005-09-28 | 2007-04-12 | Fuji Heavy Ind Ltd | 車両の前方監視装置 |
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Family Cites Families (19)
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JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
US5947953A (en) * | 1997-08-06 | 1999-09-07 | Hemocleanse, Inc. | Splittable multiple catheter assembly and methods of inserting the same |
US6080141A (en) * | 1997-12-22 | 2000-06-27 | Becton, Dickinson And Company | Splittable tubular medical device and method for manufacture |
JP3780713B2 (ja) * | 1998-08-25 | 2006-05-31 | 富士通株式会社 | 強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法 |
JP2000123578A (ja) * | 1998-10-13 | 2000-04-28 | Sharp Corp | 半導体メモリ装置 |
JP4253734B2 (ja) * | 1999-09-02 | 2009-04-15 | Okiセミコンダクタ株式会社 | 強誘電体メモリ装置およびその装置からのデータ読み出し方法 |
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US6695832B2 (en) * | 2000-06-01 | 2004-02-24 | Twincath, Llc | Multilumen catheter and methods for making the catheter |
US6558354B1 (en) * | 2000-08-04 | 2003-05-06 | Becton Dickinson And Company | Adapter for connecting an introducer needle assembly to a catheter introducer |
EP1187140A3 (en) * | 2000-09-05 | 2002-09-11 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
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JP2002170382A (ja) | 2000-09-20 | 2002-06-14 | Toshiba Corp | 半導体記憶装置 |
US6749600B1 (en) * | 2000-11-15 | 2004-06-15 | Impulse Dynamics N.V. | Braided splittable catheter sheath |
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Cited By (1)
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