JP2004206787A - 強誘電体メモリ及びそのデータ読み出し方法 - Google Patents
強誘電体メモリ及びそのデータ読み出し方法 Download PDFInfo
- Publication number
- JP2004206787A JP2004206787A JP2002374209A JP2002374209A JP2004206787A JP 2004206787 A JP2004206787 A JP 2004206787A JP 2002374209 A JP2002374209 A JP 2002374209A JP 2002374209 A JP2002374209 A JP 2002374209A JP 2004206787 A JP2004206787 A JP 2004206787A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- bit line
- ferroelectric memory
- data
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供すること。
【解決手段】セルトランジスタと前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルＭＣと、第１、第２の端子間に接続された前記ユニットセルＭＣを含み、前記第１の端子がビット線ＢＬに接続され、前記第２の端子がプレート線ＰＬに接続されたメモリセルブロックＢＬＫ０と、前記ユニットセルＭＣから読み出したデータに応じて第１の電位Ｖｓｓまたは前記第１の電位Ｖｓｓより高い第２の電位Ｖａａを生成するセンスアンプ３０と、前記ビット線ＢＬを前記第１の電位Ｖｓｓより高く前記第２の電位Ｖａａより低い第３の電位Ｖｂｌｐにプリチャージするプリチャージ回路とを具備することを特徴としている。
【選択図】 図７
【解決手段】セルトランジスタと前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルＭＣと、第１、第２の端子間に接続された前記ユニットセルＭＣを含み、前記第１の端子がビット線ＢＬに接続され、前記第２の端子がプレート線ＰＬに接続されたメモリセルブロックＢＬＫ０と、前記ユニットセルＭＣから読み出したデータに応じて第１の電位Ｖｓｓまたは前記第１の電位Ｖｓｓより高い第２の電位Ｖａａを生成するセンスアンプ３０と、前記ビット線ＢＬを前記第１の電位Ｖｓｓより高く前記第２の電位Ｖａａより低い第３の電位Ｖｂｌｐにプリチャージするプリチャージ回路とを具備することを特徴としている。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリ及びそのデータ読み出し方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリの１つとして、強誘電体材料をキャパシタ絶縁膜に用いた強誘電体キャパシタ（Ferroelectric capacitor）を備えた強誘電体メモリ（Ferroelectric Random Access Memory）が注目されている。
【０００３】
強誘電体メモリの中では、例えばセルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」が知られている（例えば特許文献１参照）。ＴＣ並列ユニット直列接続型強誘電体メモリでは、複数個のユニットセルがプレート線駆動回路を共有する。従って、従来型の強誘電体メモリに比べてメモリセルアレイを高集積化することが出来る。
【０００４】
従来のＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法について図１９を用いて簡単に説明する。図１９は、ワード線ＷＬ電位、ブロック選択信号ＢＳ、プレート線ＰＬ電位、ビット線対ＢＬ、／ＢＬ電位のタイミングチャートである。
【０００５】
まずスタンバイ時において、全てのワード線ＷＬが“Ｈ”レベル（セルトランジスタがオン状態）、ブロック選択信号ＢＳが“Ｌ”レベル（ブロック選択トランジスタがオフ状態）とされる。またプレート線ＰＬ及びビット線対ＢＬ、／ＢＬは電位Ｖｓｓ（例えば接地電位）にプリチャージされる。
【０００６】
次にアクティブ時において、選択ワード線が“Ｌ”レベル、ブロック選択信号ＢＳが“Ｈ”レベルとされる（時刻ｔ１、ｔ２）。その結果、選択メモリセルからデータが読み出され、ビット線ＢＬの電位が上昇する（ｔ２〜ｔ３）。同時に、ビット線／ＢＬの電位は、“０”データと“１”データの判断基準となる基準電位Ｖｒｅｆだけ上昇される。そして時刻ｔ３において、センスアンプはビット線ＢＬに読み出したデータを増幅する。すなわち、データを読み出した結果、ビット線ＢＬの電位がビット線／ＢＬよりも低ければ、読み出しデータは“０”データと判断される。そして、ビット線ＢＬの電位はＶｓｓまで増幅される。逆に高ければ“１”データと判断され、ビット線ＢＬの電位はＶａａ（例えば内部電源電位）まで増幅される。
【０００７】
その後は再びスタンバイ状態に戻り、ビット線対ＢＬ、／ＢＬの電位はそれぞれＶｓｓにプリチャージされる。
以上のようにして、ＴＣ並列ユニット直列接続型強誘電体メモリにおいてデータの読み出しが行われる。
【０００８】
【特許文献１】
特開平１０−２５５４８３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法であると、消費電力が大きいという問題があった。
【００１０】
特にアクティブ時において、ビット線／ＢＬの電位を基準電位Ｖｒｅｆだけ上昇させる必要があり、この点に起因する消費電力の上昇が顕著であった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、その目的は、消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る強誘電体メモリは、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、第１の端子と第２の端子との間に直列接続された複数個の前記ユニットセルを含み、前記第１の端子がブロック選択トランジスタを介してビット線に接続され、前記第２の端子がプレート線に接続され、且つ前記セルトランジスタのゲートがワード線に接続されたメモリセルブロックと、前記ユニットセルから前記ビット線に読み出したデータを増幅し、読み出しデータに応じて第１の電位と前記第１の電位より高い第２の電位のいずれかを生成するセンスアンプと、前記ビット線を前記第１の電位より高く且つ前記第２の電位より低い第３の電位にプリチャージするプリチャージ回路と、前記プリチャージ回路によってプリチャージされた前記ビット線を第４の電位に設定するビット線駆動回路と、前記プレート線に電位を供給するプレート線駆動回路とを具備することを特徴としている。
【００１３】
また、本発明に係る強誘電体メモリのデータ読み出し方法は、セルトランジスタのソース・ドレイン間に強誘電体キャパシタの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのデータ読み出し方法であって、直列接続された前記ユニットセルを含むメモリセルブロックの一端がブロック選択トランジスタを介して接続された第１ビット線を第１の電位にプリチャージし、前記メモリセルブロックの他端が接続されたプレート線を第２の電位にプリチャージするステップと、前記ユニットセルから前記第１ビット線にデータを読み出すステップと、前記ユニットセルから読み出したデータに応じて、前記第１ビット線の電位を前記第１の電位より低い第３の電位と第１の電位の電位より高い第４の電位とのいずれかに増幅するステップとを具備することを特徴としている。
【００１４】
上記のように、この発明に係る強誘電体メモリ及びそのデータ読み出し方法によれば、ビット線プリチャージレベルを、センスアンプによって増幅した“０”データ電位と“１”データ電位との間の電位に設定している。従って、データの読み出し後、高電位のビット線の電荷を、低電位のビット線のプリチャージに使用することが出来る。その結果、強誘電体メモリの消費電力を低減できる。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
この発明の第１の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、図１を用いて説明する。本実施形態では、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を例に挙げて説明する。図１は強誘電体メモリの要部の構成例を示すブロック図である。
【００１７】
図示するように、強誘電体メモリ１０は、メモリセルアレイ２０、センスアンプ３０、ビット線駆動回路４０、プリチャージ回路５０、及びプレート線駆動回路６０を備えている。
【００１８】
メモリセルアレイ２０は、（ｍ＋１）個のメモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ（ｍは自然数、図１ではＢＬＫ０、ＢＬＫ１のみ示す）、及び（ｍ＋１）個のブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…ＢＳＴｍ（図１ではＢＳＴ０、ＢＳＴ１のみ示す）を備えている。メモリセルブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｍは、直列接続された複数個のメモリセルＭＣを含んでいる。図１では１つのメモリセルブロックあたりに含まれるメモリセルＭＣの数は８個であるが、勿論、この数に限定されるものではなく、１６個や３２個の場合であっても良い。メモリセルＭＣは、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣを含んでいる。強誘電体キャパシタＣは、キャパシタ絶縁膜に強誘電体材料を用いたキャパシタ素子である。強誘電体材料としては、例えばジルコン酸チタン酸鉛（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ：ＰＺＴ）、タンタル酸ストロンチウム−ビスマス（Ｓｒ−Ｂｉ−Ｔａ−Ｏ：ＳＢＴ）等を用いることができる。強誘電体キャパシタＣの一方電極はセルトランジスタＴのソースに接続され、他方電極はセルトランジスタＴのドレインに接続されている。そして、セルトランジスタＴのソースは、一方で隣接するメモリセルＭＣのセルトランジスタＴのドレインに接続され、ドレインは、他方で隣接するメモリセルＭＣのセルトランジスタのソースに接続されている。各メモリセルＭＣに含まれるセルトランジスタＴのゲート電極は、それぞれワード線ＷＬ０〜ＷＬ７に接続されている。また、最もソース寄りに位置し、ワード線ＷＬ７に接続されるメモリセルＭＣのセルトランジスタＴのソースは、プレート線対ＰＬ、／ＰＬに接続されている。更に、最もドレイン寄りに位置し、ワード線ＷＬ０に接続されるメモリセルＭＣのセルトランジスタＴのドレインは、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…、ＢＳＴｍを介して、ビット線対ＢＬ、／ＢＬに接続されている。すなわち、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…、ＢＳＴｍのソースは、ワード線ＷＬ０に接続されるセルトランジスタＴのドレインに接続され、ドレインは、ビット線ＢＬまたは／ＢＬに接続されている。またブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…、ＢＳＴｍのゲートには、ブロック選択信号ＢＳ０、ＢＳ１、…、ＢＳｍ（図１ではＢＳ０、ＢＳ１のみ示す）が供給される。
【００１９】
センスアンプ３０は、ビット線ＢＬ、／ＢＬに読み出されたデータを増幅する。センスアンプ３０の構成について、図２を用いて説明する。図２はセンスアンプ３０の回路図である。
【００２０】
図示するようにセンスアンプ３０は、ｐチャネルＭＯＳトランジスタ３１、３２及びｎチャネルＭＯＳトランジスタ３３、３４を備えている。２つのｐチャネルＭＯＳトランジスタ３１、３２の電流経路（ソース・ドレイン間）は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そしてｐチャネルＭＯＳトランジスタ３１、３２のそれぞれのゲートは、それぞれビット線／ＢＬ、ＢＬに接続されている。また、両トランジスタ３１、３２の接続ノードには、制御信号ＳＡＰが供給される。２つのｎチャネルＭＯＳトランジスタ３３、３４の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そしてｎチャネルＭＯＳトランジスタ３３、３４のそれぞれのゲートは、それぞれビット線／ＢＬ、ＢＬに接続されている。また、両トランジスタ３３、３４の接続ノードには、制御信号／ＳＡＮが供給される。
【００２１】
ビット線駆動回路４０は、アクティブ時において、選択メモリセルが接続されるビット線ＢＬ、／ＢＬのいずれかの電位を制御する。より具体的には、ビット線ＢＬにデータを読み出す際には、選択メモリセルから“１”データを読み出した場合のビット線ＢＬ電位と、“０”データを読み出した場合のビット線ＢＬ電位との中間の電位Ｖｄｒだけ、ビット線ＢＬの電位をプリチャージ電位から低下させる。以後、この電位Ｖｄｒを基準電位と呼ぶことにする。逆にビット線／ＢＬにデータを読み出す際には、ビット線／ＢＬの電位を、プリチャージレベルから基準電位Ｖｄｒだけ低下させる。ビット線駆動回路４０の構成について、図３を用いて説明する。図３はビット線駆動回路４０の回路図である。
【００２２】
図示するようにビット線駆動回路４０は、ｎチャネルＭＯＳトランジスタ４１〜４３、キャパシタ素子４４を備えている。２つのｎチャネルＭＯＳトランジスタ４１、４２の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そして、ｎチャネルＭＯＳトランジスタ４１、４２のゲートには、それぞれ制御信号ＤＢＳ０、ＤＢＳ１が供給される。ｎチャネルＭＯＳトランジスタ４３の電流経路は、２つのｎチャネルＭＯＳトランジスタ４１、４２の接続ノードと、電位Ｖｄｃノードとの間に接続されている。そしてｎチャネルＭＯＳトランジスタ４３のゲートには制御信号ＤＲＳＴが供給される。キャパシタ素子４４は、２つのｎチャネルＭＯＳトランジスタ４１、４２の接続ノードと、電位Ｖｓｓノードとの間に接続されている。
【００２３】
プリチャージ回路５０は、スタンバイ時において、ビット線対ＢＬ、／ＢＬをプリチャージすると共に、各ビット線ＢＬ、／ＢＬ間の電位差を無くすように、電位の平衡化を行う。プリチャージ回路５０の構成について、図４を用いて説明する。図４はプリチャージ回路５０の回路図である。
【００２４】
図示するようにプリチャージ回路５０は、３つのｎチャネルＭＯＳトランジスタ５１〜５３を備えている。２つのｎチャネルＭＯＳトランジスタ５１、５２の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そして、２つのｎチャネルＭＯＳトランジスタ５１、５２の接続ノードは、電位Ｖｂｌｐノードに接続されている。またｎチャネルＭＯＳトランジスタ５３の電流経路は、ビット線対ＢＬ、／ＢＬ間に接続されている。そして、３つのｎチャネルＭＯＳトランジスタ５１〜５３のゲートには、制御信号ＢＬＥＱが供給される。スタンバイ時において、ビット線対ＢＬ、／ＢＬは、電位Ｖｂｌｐにプリチャージされる。なお、プリチャージレベルＶｂｌｐは、センスアンプ３０によって増幅された“０”データ（電位Ｖｓｓ）と“１”データ（電位Ｖａａ）との間の電位である。
【００２５】
プレート線駆動回路６０は、スタンバイ時において、プレート線ＰＬ、／ＰＬをプリチャージする。また、アクティブ時におけるデータの読み出し時、選択メモリセルＭＣが接続されるプレート線ＰＬ、／ＰＬのいずれかの電位を所定の電位に設定する。プレート線駆動回路６０の構成は従来と同様であるので図示を省略する。
【００２６】
次に、上記構成の強誘電体メモリのデータ読み出し方法について、図５、図６及び図７を用いて説明する。図５、図６は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法の、特にビット線対ＢＬ、／ＢＬの電位に着目したフローチャートであり、図７は各種信号のタイミングチャートである。なお、ここでは図１に示すように、メモリセルアレイ２０において２つのメモリセルブロックＢＬＫ０、ＢＬＫ１にのみ着目して説明する。そして、ワード線ＷＬ３に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて説明する。
【００２７】
まずスタンバイ状態において、ビット線対ＢＬ、／ＢＬ及びプレート線ＰＬがプリチャージされる（ステップＳ１）。すなわち、制御信号ＢＬＥＱが“Ｈ”レベルとされ、プリチャージ回路５０が活性化される。これにより、プリチャージ回路５０のｎチャネルＭＯＳトランジスタ５１〜５３がオン状態とされ（図４参照）、ビット線対ＢＬ、／ＢＬの電位はＶｂｌｐにプリチャージされる。プレート線ＰＬは、電位Ｖｓｓにプリチャージされる。ビット線のプリチャージレベルＶｂｌｐは、例えば（Ｖａａ＋Ｖｓｓ）／２である。また、電位Ｖａａは例えば内部電源電位であり、電位Ｖｓｓは接地電位である。なお、プリチャージレベルＶｂｌｐは、電位ＶａａとＶｓｓとの間の電位であれば良い。
【００２８】
スタンバイ状態においては、ブロック選択信号ＢＳ０、ＢＳ１はロウデコーダによって“Ｌ”レベルにされている。従って、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１はオフ状態である。また全てのワード線ＷＬ０〜ＷＬ７には、ロウデコーダによって正の電位が供給されており、セルトランジスタＴはオン状態とされている。
【００２９】
更に、ビット線駆動回路４０において、制御信号ＤＲＳＴが“Ｈ”、制御信号ＤＢＳ０、ＤＢＳ１が“Ｌ”レベルとされている。従って、ノードＮ１はビット線対ＢＬ、／ＢＬから切り離された状態であり、且つ電位はＶｄｃとされている。
【００３０】
またセンスアンプ３０において、センスアンプ制御信号ＳＡＰ、／ＳＡＮの電位は、それぞれプリチャージレベル、例えば（Ｖａａ＋Ｖｓｓ）／２とされる。従って、センスアンプ３０は非活性とされている。
【００３１】
その状態で、メモリセルからのデータの読み出しを行う為に、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻ｔ１において、制御信号ＢＬＥＱが“Ｌ”レベルにされ、プリチャージ回路５０が非活性とされる。これにより、ビット線対ＢＬ、／ＢＬはプリチャージレベルでフローティング状態となる（ステップＳ２）。また、メモリセルからのデータの読み出しを行うために、ビット線ＢＬの電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる（ステップＳ３）。このステップは、メモリセルから読み出したデータが、“０”データであるか“１”データであるかを判別するために必要であり、図６を用いて詳細に説明する。
【００３２】
まず前述のように、制御信号ＤＲＳＴは“Ｈ”レベルとされているから、ノードＮ１の電位はＶｄｃである（ステップＳ３１）。
【００３３】
そして時刻ｔ１において、制御信号ＤＲＳＴが“Ｌ”レベルとされる。次に、時刻ｔ２において、制御信号ＤＢＳ０が“Ｈ”レベルとされる（ステップＳ３２）。これにより、ビット線駆動回路４０のノードＮ１がビット線ＢＬに電気的に接続される。そして、ビット線ＢＬの電位がキャパシタ素子４４とのカップリングにより低下する。その結果、ビット線ＢＬの電位は、プリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下する（ステップＳ３３）。
【００３４】
以上のようにして、ビット線ＢＬの電位は、プリチャージレベルから基準電位Ｖｄｒだけ低下される。基準電位Ｖｄｒの大きさは、“０”データ及び“１”データを読み出した際の、ビット線ＢＬの電位の変化量に応じて決定される。すなわち、“０”データを読み出した場合にはビット線ＢＬの電位がビット線／ＢＬの電位（プリチャージレベル）よりも低くなり、“１”データを読み出した場合にはビット線／ＢＬの電位よりも高くなるように、基準電位Ｖｄｒを設定する必要がある。そして基準電位Ｖｄｒの設定は、電位Ｖｄｃを調整して、キャパシタ素子４４にプリチャージされる電荷量をコントロールすることにより行うことが出来る。
【００３５】
次に時刻ｔ３において、ビット線ＢＬの電位が（Ｖｂｌｐ−Ｖｄｒ）まで下がると、制御信号ＤＢＳ１が“Ｈ”レベルとされる。これにより、ビット線駆動回路４０のノードＮ１はビット線ＢＬから電気的に分離される。
【００３６】
そして時刻ｔ４において、メモリセルからデータが読み出される（ステップＳ４）。すなわち、ロウデコーダによりロウアドレスをデコードし、ワード線ＷＬ３が選択される。これにより、ワード線ＷＬ３に接続されているセルトランジスタＴがオフ状態となる。また、ロウデコーダによりブロック選択信号ＢＳ０が“Ｈ”レベルとされ、ブロック選択トランジスタＢＳＴ０がオン状態となる。これにより、電位（Ｖｂｌｐ−Ｖｄｒ）のビット線ＢＬと選択メモリセルとが電気的に接続される。また、プレート線駆動回路６０によって、プレート線ＰＬに電位Ｖａａが供給される。その結果、選択メモリセルに保持されているデータに応じて、ビット線ＢＬの電位が変動する。すなわち、メモリセルに“０”データが保持されている場合には、ビット線ＢＬの電位が、プリチャージレベルのビット線／ＢＬよりも−ΔＶだけ低くなる。逆に“１”データが保持されている場合には、ビット線ＢＬの電位が、プリチャージレベルのビット線／ＢＬよりも＋ΔＶだけ高くなる。
【００３７】
次に、センスアンプ駆動信号ＳＡＰの電位が、プリチャージレベルから内部電源電位Ｖａａとされ、センスアンプ駆動信号／ＳＡＮの電位が、プリチャージレベルから接地電位Ｖｓｓとされる。その結果、センスアンプ３０が活性化される。活性化されたセンスアンプ３０は、ビット線対間に現れた電位差＋ΔＶまたは−ΔＶを検知し、この電位差を増幅する（ステップＳ５）。これにより、メモリセルに“０”データが保持されている場合には、ビット線ＢＬの電位はセンスアンプ駆動信号／ＳＡＮの電位、すなわち接地電位Ｖｓｓまで下降する。一方、ビット線／ＢＬの電位はセンスアンプ駆動信号ＳＡＰの電位、すなわち内部電源電位Ｖａａまで上昇する。逆に“１”データが保持されている場合には、ビット線ＢＬの電位はセンスアンプ駆動信号ＳＡＰの電位まで上昇し、ビット線／ＢＬの電位はセンスアンプ駆動信号／ＳＡＮの電位まで下降する。
【００３８】
以上のようにして、メモリセルに保持されているデータが読み出される。読み出し後は、データの再書き込みを行った後、再びスタンバイ状態に戻る（ステップＳ６）。すなわち、センスアンプ駆動信号ＳＡＰ、／ＳＡＮの電位がプリチャージレベルとされる。また、制御信号ＢＬＥＱが“Ｈ”レベルとされ、ビット線ＢＬ、／ＢＬはプリチャージレベルＶｂｌｐとされる。
【００３９】
上記のような読み出し方法の強誘電体メモリによれば、読み出し時における消費電力を低減できる。本効果について、以下図７を参照しつつ説明する。
【００４０】
本実施形態に係るデータの読み出し方法であると、ビット線のプリチャージレベルを、ＶａａとＶｓｓの間の電位Ｖｂｌｐに設定している。そして、電位Ｖａａ、Ｖｓｓは、センスアンプによってそれぞれ“１”データ及び“０”データを増幅した際のビット線ＢＬの電位である。すなわち、データの読み出し後、ビット線対ＢＬ、／ＢＬの一方の電位はＶａａであり、他方の電位はＶｓｓである。すると、データ読み出し後にビット線対ＢＬ、／ＢＬをプリチャージするために、高電位（Ｖａａ）のビット線における電荷を利用できる。すなわち、高電位のビット線の電荷を低電位（Ｖｓｓ）のビット線に、例えばプリチャージ回路のトランジスタ５３を介して移動させることで、ビット線対ＢＬ、／ＢＬの電位をプリチャージレベルＶｂｌｐに近づけることが出来る。従って、プリチャージの際における電力消費を低減できる。特に、プリチャージ回路において、トランジスタ５１、５２をオン状態にする前にトランジスタ５３を先にオン状態に出来るようにしておくと、更に電力消費を低減できる。また、プリチャージレベルとして、（Ｖａａ＋Ｖｓｓ）／２の電位を設定すると、高電位のビット線の電荷の再利用効率を最大に出来る。
【００４１】
上記の点を従来と比較する。まず、従来のデータ読み出し方法であると、図１７を用いて説明したように、ビット線／ＢＬの電位を基準電位Ｖｒｅｆだけ上昇させる必要がある（時刻ｔ２）。本実施形態においてこれに相当するのが、ビット線ＢＬの電位をプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ下げる点である。従来の方法では、電位を上昇させなければならいので電力を消費するが、本実施形態の方法では、電位を下降させるので電力消費は殆どない。そして、読み出しに要する消費電力は、従来、本実施形態共に同様である。次にアクティブ状態からスタンバイ状態に戻る際であるが、従来の方法であると、プリチャージレベルは接地電位Ｖｓｓである。従って、スタンバイ状態に戻る際に殆ど電力を消費しない。本実施形態の方法では、上記したように、高電位のビット線の電荷をプリチャージに使用するため、電力消費を抑えられる。従って本実施形態に係る方法であると、従来における読み出し前のビット線／ＢＬを基準電位Ｖｒｅｆだけ上昇させるのにかかる電力消費分が低減される。
【００４２】
次に、この発明の第２の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態で説明した、図１乃至図４に示す構成において、図８に示すプレート線駆動回路を適用したものである。図８はプレート線駆動回路の回路図である。
【００４３】
図示するようにプレート線駆動回路６０は、ｎチャネルＭＯＳトランジスタ６１〜６３、及びｐチャネルＭＯＳトランジスタ６４を備えている。ｎチャネルＭＯＳトランジスタ６１、６２の電流経路は、電位Ｖａａ（内部電源電位）と電位Ｖｓｓ（接地電位）との間に直列接続されている。そして、ｎチャネルＭＯＳトランジスタ６１、６２のゲートにはそれぞれ制御信号φ１、φ２が供給される。ｎチャネルＭＯＳトランジスタ６３及びｐチャネルＭＯＳトランジスタ６４の電流経路は、ｎチャネルＭＯＳトランジスタ６１、６２の接続ノードと、電位Ｖｐｌｌノードとの間に接続されている。ｎチャネルＭＯＳトランジスタ６３及びｐチャネルＭＯＳトランジスタ６４のゲートには、それぞれ制御信号φ３、／φ３が供給される。そして、ｎチャネルＭＯＳトランジスタ６１、６２の接続ノードの電位が、プレート線ＰＬに供給される。
【００４４】
次に本実施形態に係る強誘電体メモリのデータ読み出し方法について、図９、図１０を用いて説明する。図９は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法の、特にビット線対ＢＬ、／ＢＬの電位に着目したフローチャートであり、図１０は各種信号のタイミングチャートである。なお、上記第１の実施形態と同様に、ここでは図１に示すようにメモリセルアレイ２０において２つのメモリセルブロックＢＬＫ０、ＢＬＫ１にのみ着目して説明する。そして、ワード線ＷＬ３に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて説明する。
【００４５】
まずスタンバイ状態において、ビット線対ＢＬ、／ＢＬが、プリチャージレベルＶｂｌｐにプリチャージされる（ステップＳ７）。ビット線対ＢＬ、／ＢＬのプリチャージ方法は、上記第１の実施形態で説明したとおりである。またプレート線ＰＬが、プレート線駆動回路６０によって、プリチャージレベルＶｐｌｌにプリチャージされる（ステップＳ７）。すなわち、図８に示すプレート線駆動回路６０において、制御信号φ１、φ２が“Ｌ”レベルとされ、制御信号φ３が“Ｈ”レベルとされる。これにより、ｎチャネルＭＯＳトランジスタ６１、６２がオフ状態、ｎチャネルＭＯＳトランジスタ６３及びｐチャネルＭＯＳトランジスタ６４がオン状態とされる。その結果、プレート線ＰＬにプリチャージレベルＶｐｌｌが供給される。なお、プリチャージレベルＶｐｌｌは、電位ＶａａとＶｓｓとの間の電位であり、例えばＶｂｌｐと同様に（Ｖａａ＋Ｖｓｓ）／２である。
【００４６】
また、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１はオフ状態である。更に、ビット線駆動回路４０のノードＮ１はビット線対ＢＬ、／ＢＬから電気的に分離された状態であり、センスアンプ３０は非活性な状態である。
【００４７】
その状態で、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻ｔ１において、第１の実施形態と同様に、ビット線対ＢＬ、／ＢＬがプリチャージレベルＶｂｌｐでフローティングとされる（ステップＳ２）。その後、ビット線ＢＬの電位がプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下される（ステップＳ３）。
【００４８】
次に時刻ｔ４において、メモリセルからデータが読み出される（ステップＳ４）。すなわち、ワード線ＷＬ３がロウデコーダによって選択され、またブロック選択トランジスタＢＳＴ０がオン状態とされる。更に、プレート線駆動回路６０によって、プレート線ＰＬに電位Ｖａａが供給される。すなわち、図８に示すプレート線駆動回路６０において、制御信号φ１が“Ｈ”レベル、制御信号φ２、φ３が“Ｌ”レベルとされる。よって、ｎチャネルＭＯＳトランジスタ６１がオン状態、ｎチャネルＭＯＳトランジスタ６２、６３及びｐチャネルＭＯＳトランジスタ６４がオフ状態とされる。その結果、プレート線ＰＬに電位Ｖａａが供給される。
【００４９】
その後は、上記第１の実施形態と同様に、ビット線ＢＬに読み出されたデータがセンスアンプ３０によって増幅される（ステップＳ５）。そして、データの再書き込みを行った後、再びスタンバイ状態に戻る（ステップＳ６）。すなわち、前述の通り、ビット線ＢＬ、／ＢＬがプリチャージレベルＶｂｌｐに、プレート線ＰＬがプリチャージレベルＶｐｌｌにプリチャージされる。
【００５０】
上記のような読み出し方法の強誘電体メモリによれば、ビット線のプリチャージレベルを、ＶａａとＶｓｓとの間の電位Ｖｂｌｐに設定している。従って、上記第１の実施形態と同様に、読み出し時における消費電力を低減できる。
【００５１】
また、上記効果に加えてブロック選択トランジスタにおけるリーク電流の発生を抑制できるという効果が得られる。この効果について、図１１を用いて説明する。図１１は、ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイの回路図である。
【００５２】
ＴＣ並列ユニット直列接続型強誘電体メモリでは、スタンバイ状態において、ブロック選択信号は“Ｌ”レベルとされて、ブロック選択トランジスタはオフ状態とされる。これに対し、ワード線は、その全てが“Ｈ”レベルとされて、セルトランジスタＴはオン状態とされる。従って、スタンバイ状態におけるブロック選択トランジスタのソース・ドレイン間には、プレート線プリチャージレベルとビット線プリチャージレベルとの間の電位差が印加される。従来であると、プレート線プリチャージレベルは、接地電位Ｖｓｓである。これに対して本実施形態であると、ブロック選択トランジスタのソース・ドレイン間には｜Ｖｐｌｌ−Ｖｂｌｐ｜が印加される。そしてプレート線プリチャージレベルＶｐｌｌは、ＶｓｓとＶａａとの間の電位である。従って、従来に比べてブロック選択トランジスタのソース・ドレイン間の電位差を小さくできる。特に、Ｖｐｌｌ＝Ｖｂｌｐの場合には、ブロック選択トランジスタのソース・ドレイン間の電位差は殆どゼロである。その結果、ブロック選択トランジスタにおけるリーク電流の発生を抑制でき、強誘電体メモリの動作信頼性を向上できる。
【００５３】
更に、プレート線プリチャージレベルＶｐｌｌをＶａａとＶｓｓとの間の電位とすることで、強誘電体メモリの動作安定性を向上できる。一般的に半導体回路は、信号が“Ｌ”レベルとされている状態が安定である。しかし前述の通り、ＴＣ並列ユニット直列接続型強誘電体メモリでは、スタンバイ状態において全ワード線に“Ｈ”レベルが印加される。従って、動作の安定性という面では決して好ましいものではない。この点、本実施形態であると、プレート線プリチャージレベルＶｐｌｌはＶａａとＶｓｓとの間の電位に設定されている。従って、ワード線の電位が従来に比べて相対的に低下したものと見ることが出来る。その結果、強誘電体メモリの動作安定性に寄与することとなる。
【００５４】
次に、この発明の第３の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第２の実施形態で説明した構成において、ビット線駆動回路を図１２に示す構成に置き換えたものである。図１２はビット線駆動回路の回路図である。
【００５５】
図示するように、本実施形態に係るビット線駆動回路４０は、上記第１の実施形態で説明した図３の構成において、ｎチャネルＭＯＳトランジスタ４３の電流経路をノードＮ１と電位Ｖｓｓノードとの間に接続し、且つキャパシタ素子４４をノードＮ１と制御信号ＤＰＬノードとの間に接続したものである。
【００５６】
次に、上記構成の強誘電体メモリのデータ読み出し方法について説明する。本実施形態に係るデータ読み出し方法は、ビット線の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる点以外は、上記第２の実施形態と同様であるので、ここではその点のみ説明する。図１３は、ビット線の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる際のフローチャートであり、図１４は各種信号のタイミングチャートである。
【００５７】
まず、上記第２の実施形態で説明したように、ビット線対ＢＬ、／ＢＬをプリチャージレベルＶｂｌｐでフローティングとする。スタンバイ時、ビット線駆動回路４０においては、制御信号ＤＲＳＴは“Ｈ”レベルとされ、ノードＮ１はＶｓｓノードに接続されている（ステップＳ３４）。この際、制御信号ＤＢＳ０、ＤＢＳ１は“Ｌ”レベルであるので、ノードＮ１はビット線対ＢＬ、／ＢＬとは電気的に切り離されている。また制御信号ＤＰＬは“Ｈ”レベル（電位Ｖｄｃ）とされている。
【００５８】
次に時刻ｔ１において、制御信号ＤＲＳＴが“Ｌ”レベルとされる。更に時刻ｔ２において、制御信号ＤＢＳ０が“Ｈ”レベルとされる。これにより、ビット線ＢＬはノードＮ１に接続され、ビット線ＢＬの電位が低下する（ステップＳ３５）。また、同時に制御信号ＤＰＬが“Ｌ”レベル（電位Ｖｓｓ）とされる（ステップＳ３６）。その結果、キャパシタ素子４４とのカップリングにより、ビット線ＢＬの電位が更に低下し、ビット線の電位はプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下する（ステップＳ３７）。
【００５９】
その後の動作は、上記第１、第２の実施形態で説明したとおりである。
【００６０】
本実施形態に係る強誘電体メモリによれば、上記第１、第２の実施形態で説明した効果が得られる。更に、本実施形態に係るデータ読み出し方法であると、キャパシタ素子４４の一方電極を制御信号ＤＰＬノードに接続している。そして、制御信号ＤＰＬを電位ＶｄｃからＶｓｓに変化させ、ビット線ＢＬの電位をキャパシタ素子４４とのカップリングにより低下させている。従って、第１、第２の実施形態に比べて、基準電位Ｖｄｒを大きくすることが出来る。すなわち、ビット線ＢＬの電位をより大きく下げることが出来る。よって、第１、第２の実施形態の場合よりも、より大きな電圧をメモリセルに印加して、より大きな読み出し信号を得ることが可能となる。その結果、読み出したデータの信頼性を向上させることが出来る。
【００６１】
次に、この発明の第４の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第２の実施形態で説明した構成において、ビット線駆動回路を図１５に示す構成に置き換えたものである。図１５はビット線駆動回路の回路図である。
【００６２】
図示するように、本実施形態に係るビット線駆動回路４０は、２つのｎチャネルＭＯＳトランジスタ４５、４６を備えている。ｎチャネルＭＯＳトランジスタ４５、４６の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されており、それぞれのゲートには制御信号ＢＬＤＩＳ０、ＢＬＤＩＳ１が与えられる。また２つのｎチャネルＭＯＳトランジスタ４５、４６の接続ノードＮ１は、接地電位Ｖｓｓに接続されている。
【００６３】
次に、上記構成の強誘電体メモリのデータ読み出し方法について説明する。本実施形態に係るデータ読み出し方法は、ビット線の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる点以外は、上記第２の実施形態と同様であるので、ここではその点のみ説明する。図１６は各種信号のタイミングチャートである。
【００６４】
まず、上記第２の実施形態で説明したように、時刻ｔ１で制御信号ＢＬＥＱを“Ｌ”レベルとして、ビット線対ＢＬ、／ＢＬをプリチャージレベルＶｂｌｐでフローティングとする。次に時刻ｔ２で制御信号ＢＬＤＩＳ０を“Ｈ”レベルとする。その結果、ビット線ＢＬはノードＮ１を介して電位Ｖｓｓに接続され、ビット線ＢＬの電位がＶｓｓまで低下する。すなわち、本実施形態において、基準電位Ｖｄｒは、（Ｖｂｌｐ−Ｖｓｓ）である。
【００６５】
その後の動作は、上記第１、第２の実施形態で説明したとおりである。
【００６６】
本実施形態に係る強誘電体メモリによれば、第１、第２の実施形態で説明した効果が得られる。更に、本実施形態に係るデータ読み出し方法であると、ビット線ＢＬの電位をプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下させる際に、ビット線ＢＬを接地電位Ｖｓｓに接続している。従って、第３の実施形態で説明した方法よりも、更に基準電位Ｖｄｒを大きくすることが出来る。すなわち、ビット線ＢＬの電位をより大きく下げることが出来る。よって、第３の実施形態の場合よりも、より大きな電圧をメモリセルに印加して、より大きな読み出し信号を得ることが可能となる。その結果、読み出したデータの信頼性を更に向上させることが出来る。また本実施形態の場合、ビット線プリチャージレベルＶｂｌｐは、ちょうど“０”データと“１”データとが区別される境界の電位（検知レベル）である。換言すれば、メモリセルからデータを読み出した場合、ビット線ＢＬの電位変化量が（Ｖｂｌｐ−Ｖｓｓ）よりも小さければ“０”データと判定され、大きければ“１”データと判定される。
【００６７】
上記のように、この発明の第１乃至第４の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法によれば、ビット線プリチャージレベルＶｂｌｐを、センスアンプによって増幅した“０”データ電位（Ｖｓｓ）と“１”データ電位（Ｖａａ）との間の電位に設定している。従って、データの読み出し後、高電位のビット線の電荷を、低電位のビット線のプリチャージに使用することが出来る。その結果、強誘電体メモリの消費電力を低減できる。特に、ビット線プリチャージレベルＶｂｌｐを（Ｖａａ＋Ｖｓｓ）／２に設定した際に、最も顕著な効果が得られる。
【００６８】
また第２の実施形態に係る構成及び方法であれば、プレート線プリチャージレベルＶｐｌｌも、センスアンプによって増幅した“０”データ電位と“１”データ電位との間の電位に設定している。従って、スタンバイ時において、ブロック選択トランジスタのソース・ドレイン間の電位差を低減できる。その結果、ブロック選択トランジスタにリーク電流が流れることを抑制でき、強誘電体メモリの動作信頼性を向上できる。特に、プレート線プリチャージレベルＶｐｌｌをビット線プリチャージレベルＶｂｌｐと同電位にした際に、最も顕著な効果が得られる。更に、スタンバイ時においてワード線の電位を相対的に低減できるため、強誘電体メモリの動作安定性を向上できる。
【００６９】
更に第３、第４の実施形態に係る構成及び方法であれば、アクティブ時にビット線の電位をプリチャージレベルから基準電位だけ低下させる際に、基準電位をより大きくすることが出来る。従って、より大きな読み出し信号を得ることが出来、強誘電体メモリの読み出し動作信頼性を向上できる。
【００７０】
なお上記第３、第４の実施形態では、第２の実施形態においてそれぞれ図１２及び図１５に示すビット線駆動回路を適用した場合について説明した。しかし、図１２及び図１５に示す構成は、上記第１の実施形態で説明した構成に適用しても構わない。その場合の各種信号のタイミングチャートを図１７、図１８に示す。この場合にはプレート線プリチャージレベルはＶｓｓであるので、第２の実施形態で説明した効果は得られないが、第１、第３の実施形態、及び第１、第４の実施形態で説明した効果がそれぞれ得られる。
【００７１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００７２】
【発明の効果】
以上説明したように、この発明によれば、消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る強誘電体メモリのブロック図。
【図２】この発明の第１の実施形態に係る強誘電体メモリが備えるセンスアンプの回路図。
【図３】この発明の第１の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図４】この発明の第１の実施形態に係る強誘電体メモリが備えるプリチャージ回路の回路図。
【図５】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し方法のフローチャート。
【図６】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図７】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図８】この発明の第２の実施形態に係る強誘電体メモリが備えるプレート線駆動回路の回路図。
【図９】この発明の第２の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図１０】この発明の第２の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１１】この発明の第２の実施形態に係る強誘電体メモリのブロック図であり、スタンバイ時における様子を示す図。
【図１２】この発明の第３の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図１３】この発明の第３の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図１４】この発明の第３の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１５】この発明の第４の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図１６】この発明の第４の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１７】この発明の第３の実施形態の変形例に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１８】この発明の第４の実施形態の変形例に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１９】従来の強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【符号の説明】
１０…強誘電体メモリ、２０…メモリセルアレイ、３０…センスアンプ、３１、３２、６４…ｐチャネルＭＯＳトランジスタ、３３、３４、４１〜４３、４５、４６５１〜５３、６１〜６３…ｎチャネルＭＯＳトランジスタ、４０…ビット線駆動回路、４４…キャパシタ素子、５０…プリチャージ回路、６０…プレート線駆動回路
【発明の属する技術分野】
この発明は、強誘電体メモリ及びそのデータ読み出し方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリの１つとして、強誘電体材料をキャパシタ絶縁膜に用いた強誘電体キャパシタ（Ferroelectric capacitor）を備えた強誘電体メモリ（Ferroelectric Random Access Memory）が注目されている。
【０００３】
強誘電体メモリの中では、例えばセルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」が知られている（例えば特許文献１参照）。ＴＣ並列ユニット直列接続型強誘電体メモリでは、複数個のユニットセルがプレート線駆動回路を共有する。従って、従来型の強誘電体メモリに比べてメモリセルアレイを高集積化することが出来る。
【０００４】
従来のＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法について図１９を用いて簡単に説明する。図１９は、ワード線ＷＬ電位、ブロック選択信号ＢＳ、プレート線ＰＬ電位、ビット線対ＢＬ、／ＢＬ電位のタイミングチャートである。
【０００５】
まずスタンバイ時において、全てのワード線ＷＬが“Ｈ”レベル（セルトランジスタがオン状態）、ブロック選択信号ＢＳが“Ｌ”レベル（ブロック選択トランジスタがオフ状態）とされる。またプレート線ＰＬ及びビット線対ＢＬ、／ＢＬは電位Ｖｓｓ（例えば接地電位）にプリチャージされる。
【０００６】
次にアクティブ時において、選択ワード線が“Ｌ”レベル、ブロック選択信号ＢＳが“Ｈ”レベルとされる（時刻ｔ１、ｔ２）。その結果、選択メモリセルからデータが読み出され、ビット線ＢＬの電位が上昇する（ｔ２〜ｔ３）。同時に、ビット線／ＢＬの電位は、“０”データと“１”データの判断基準となる基準電位Ｖｒｅｆだけ上昇される。そして時刻ｔ３において、センスアンプはビット線ＢＬに読み出したデータを増幅する。すなわち、データを読み出した結果、ビット線ＢＬの電位がビット線／ＢＬよりも低ければ、読み出しデータは“０”データと判断される。そして、ビット線ＢＬの電位はＶｓｓまで増幅される。逆に高ければ“１”データと判断され、ビット線ＢＬの電位はＶａａ（例えば内部電源電位）まで増幅される。
【０００７】
その後は再びスタンバイ状態に戻り、ビット線対ＢＬ、／ＢＬの電位はそれぞれＶｓｓにプリチャージされる。
以上のようにして、ＴＣ並列ユニット直列接続型強誘電体メモリにおいてデータの読み出しが行われる。
【０００８】
【特許文献１】
特開平１０−２５５４８３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法であると、消費電力が大きいという問題があった。
【００１０】
特にアクティブ時において、ビット線／ＢＬの電位を基準電位Ｖｒｅｆだけ上昇させる必要があり、この点に起因する消費電力の上昇が顕著であった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、その目的は、消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る強誘電体メモリは、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、第１の端子と第２の端子との間に直列接続された複数個の前記ユニットセルを含み、前記第１の端子がブロック選択トランジスタを介してビット線に接続され、前記第２の端子がプレート線に接続され、且つ前記セルトランジスタのゲートがワード線に接続されたメモリセルブロックと、前記ユニットセルから前記ビット線に読み出したデータを増幅し、読み出しデータに応じて第１の電位と前記第１の電位より高い第２の電位のいずれかを生成するセンスアンプと、前記ビット線を前記第１の電位より高く且つ前記第２の電位より低い第３の電位にプリチャージするプリチャージ回路と、前記プリチャージ回路によってプリチャージされた前記ビット線を第４の電位に設定するビット線駆動回路と、前記プレート線に電位を供給するプレート線駆動回路とを具備することを特徴としている。
【００１３】
また、本発明に係る強誘電体メモリのデータ読み出し方法は、セルトランジスタのソース・ドレイン間に強誘電体キャパシタの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのデータ読み出し方法であって、直列接続された前記ユニットセルを含むメモリセルブロックの一端がブロック選択トランジスタを介して接続された第１ビット線を第１の電位にプリチャージし、前記メモリセルブロックの他端が接続されたプレート線を第２の電位にプリチャージするステップと、前記ユニットセルから前記第１ビット線にデータを読み出すステップと、前記ユニットセルから読み出したデータに応じて、前記第１ビット線の電位を前記第１の電位より低い第３の電位と第１の電位の電位より高い第４の電位とのいずれかに増幅するステップとを具備することを特徴としている。
【００１４】
上記のように、この発明に係る強誘電体メモリ及びそのデータ読み出し方法によれば、ビット線プリチャージレベルを、センスアンプによって増幅した“０”データ電位と“１”データ電位との間の電位に設定している。従って、データの読み出し後、高電位のビット線の電荷を、低電位のビット線のプリチャージに使用することが出来る。その結果、強誘電体メモリの消費電力を低減できる。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
この発明の第１の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、図１を用いて説明する。本実施形態では、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を例に挙げて説明する。図１は強誘電体メモリの要部の構成例を示すブロック図である。
【００１７】
図示するように、強誘電体メモリ１０は、メモリセルアレイ２０、センスアンプ３０、ビット線駆動回路４０、プリチャージ回路５０、及びプレート線駆動回路６０を備えている。
【００１８】
メモリセルアレイ２０は、（ｍ＋１）個のメモリセルブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ（ｍは自然数、図１ではＢＬＫ０、ＢＬＫ１のみ示す）、及び（ｍ＋１）個のブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…ＢＳＴｍ（図１ではＢＳＴ０、ＢＳＴ１のみ示す）を備えている。メモリセルブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｍは、直列接続された複数個のメモリセルＭＣを含んでいる。図１では１つのメモリセルブロックあたりに含まれるメモリセルＭＣの数は８個であるが、勿論、この数に限定されるものではなく、１６個や３２個の場合であっても良い。メモリセルＭＣは、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣを含んでいる。強誘電体キャパシタＣは、キャパシタ絶縁膜に強誘電体材料を用いたキャパシタ素子である。強誘電体材料としては、例えばジルコン酸チタン酸鉛（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ：ＰＺＴ）、タンタル酸ストロンチウム−ビスマス（Ｓｒ−Ｂｉ−Ｔａ−Ｏ：ＳＢＴ）等を用いることができる。強誘電体キャパシタＣの一方電極はセルトランジスタＴのソースに接続され、他方電極はセルトランジスタＴのドレインに接続されている。そして、セルトランジスタＴのソースは、一方で隣接するメモリセルＭＣのセルトランジスタＴのドレインに接続され、ドレインは、他方で隣接するメモリセルＭＣのセルトランジスタのソースに接続されている。各メモリセルＭＣに含まれるセルトランジスタＴのゲート電極は、それぞれワード線ＷＬ０〜ＷＬ７に接続されている。また、最もソース寄りに位置し、ワード線ＷＬ７に接続されるメモリセルＭＣのセルトランジスタＴのソースは、プレート線対ＰＬ、／ＰＬに接続されている。更に、最もドレイン寄りに位置し、ワード線ＷＬ０に接続されるメモリセルＭＣのセルトランジスタＴのドレインは、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…、ＢＳＴｍを介して、ビット線対ＢＬ、／ＢＬに接続されている。すなわち、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…、ＢＳＴｍのソースは、ワード線ＷＬ０に接続されるセルトランジスタＴのドレインに接続され、ドレインは、ビット線ＢＬまたは／ＢＬに接続されている。またブロック選択トランジスタＢＳＴ０、ＢＳＴ１、…、ＢＳＴｍのゲートには、ブロック選択信号ＢＳ０、ＢＳ１、…、ＢＳｍ（図１ではＢＳ０、ＢＳ１のみ示す）が供給される。
【００１９】
センスアンプ３０は、ビット線ＢＬ、／ＢＬに読み出されたデータを増幅する。センスアンプ３０の構成について、図２を用いて説明する。図２はセンスアンプ３０の回路図である。
【００２０】
図示するようにセンスアンプ３０は、ｐチャネルＭＯＳトランジスタ３１、３２及びｎチャネルＭＯＳトランジスタ３３、３４を備えている。２つのｐチャネルＭＯＳトランジスタ３１、３２の電流経路（ソース・ドレイン間）は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そしてｐチャネルＭＯＳトランジスタ３１、３２のそれぞれのゲートは、それぞれビット線／ＢＬ、ＢＬに接続されている。また、両トランジスタ３１、３２の接続ノードには、制御信号ＳＡＰが供給される。２つのｎチャネルＭＯＳトランジスタ３３、３４の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そしてｎチャネルＭＯＳトランジスタ３３、３４のそれぞれのゲートは、それぞれビット線／ＢＬ、ＢＬに接続されている。また、両トランジスタ３３、３４の接続ノードには、制御信号／ＳＡＮが供給される。
【００２１】
ビット線駆動回路４０は、アクティブ時において、選択メモリセルが接続されるビット線ＢＬ、／ＢＬのいずれかの電位を制御する。より具体的には、ビット線ＢＬにデータを読み出す際には、選択メモリセルから“１”データを読み出した場合のビット線ＢＬ電位と、“０”データを読み出した場合のビット線ＢＬ電位との中間の電位Ｖｄｒだけ、ビット線ＢＬの電位をプリチャージ電位から低下させる。以後、この電位Ｖｄｒを基準電位と呼ぶことにする。逆にビット線／ＢＬにデータを読み出す際には、ビット線／ＢＬの電位を、プリチャージレベルから基準電位Ｖｄｒだけ低下させる。ビット線駆動回路４０の構成について、図３を用いて説明する。図３はビット線駆動回路４０の回路図である。
【００２２】
図示するようにビット線駆動回路４０は、ｎチャネルＭＯＳトランジスタ４１〜４３、キャパシタ素子４４を備えている。２つのｎチャネルＭＯＳトランジスタ４１、４２の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そして、ｎチャネルＭＯＳトランジスタ４１、４２のゲートには、それぞれ制御信号ＤＢＳ０、ＤＢＳ１が供給される。ｎチャネルＭＯＳトランジスタ４３の電流経路は、２つのｎチャネルＭＯＳトランジスタ４１、４２の接続ノードと、電位Ｖｄｃノードとの間に接続されている。そしてｎチャネルＭＯＳトランジスタ４３のゲートには制御信号ＤＲＳＴが供給される。キャパシタ素子４４は、２つのｎチャネルＭＯＳトランジスタ４１、４２の接続ノードと、電位Ｖｓｓノードとの間に接続されている。
【００２３】
プリチャージ回路５０は、スタンバイ時において、ビット線対ＢＬ、／ＢＬをプリチャージすると共に、各ビット線ＢＬ、／ＢＬ間の電位差を無くすように、電位の平衡化を行う。プリチャージ回路５０の構成について、図４を用いて説明する。図４はプリチャージ回路５０の回路図である。
【００２４】
図示するようにプリチャージ回路５０は、３つのｎチャネルＭＯＳトランジスタ５１〜５３を備えている。２つのｎチャネルＭＯＳトランジスタ５１、５２の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されている。そして、２つのｎチャネルＭＯＳトランジスタ５１、５２の接続ノードは、電位Ｖｂｌｐノードに接続されている。またｎチャネルＭＯＳトランジスタ５３の電流経路は、ビット線対ＢＬ、／ＢＬ間に接続されている。そして、３つのｎチャネルＭＯＳトランジスタ５１〜５３のゲートには、制御信号ＢＬＥＱが供給される。スタンバイ時において、ビット線対ＢＬ、／ＢＬは、電位Ｖｂｌｐにプリチャージされる。なお、プリチャージレベルＶｂｌｐは、センスアンプ３０によって増幅された“０”データ（電位Ｖｓｓ）と“１”データ（電位Ｖａａ）との間の電位である。
【００２５】
プレート線駆動回路６０は、スタンバイ時において、プレート線ＰＬ、／ＰＬをプリチャージする。また、アクティブ時におけるデータの読み出し時、選択メモリセルＭＣが接続されるプレート線ＰＬ、／ＰＬのいずれかの電位を所定の電位に設定する。プレート線駆動回路６０の構成は従来と同様であるので図示を省略する。
【００２６】
次に、上記構成の強誘電体メモリのデータ読み出し方法について、図５、図６及び図７を用いて説明する。図５、図６は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法の、特にビット線対ＢＬ、／ＢＬの電位に着目したフローチャートであり、図７は各種信号のタイミングチャートである。なお、ここでは図１に示すように、メモリセルアレイ２０において２つのメモリセルブロックＢＬＫ０、ＢＬＫ１にのみ着目して説明する。そして、ワード線ＷＬ３に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて説明する。
【００２７】
まずスタンバイ状態において、ビット線対ＢＬ、／ＢＬ及びプレート線ＰＬがプリチャージされる（ステップＳ１）。すなわち、制御信号ＢＬＥＱが“Ｈ”レベルとされ、プリチャージ回路５０が活性化される。これにより、プリチャージ回路５０のｎチャネルＭＯＳトランジスタ５１〜５３がオン状態とされ（図４参照）、ビット線対ＢＬ、／ＢＬの電位はＶｂｌｐにプリチャージされる。プレート線ＰＬは、電位Ｖｓｓにプリチャージされる。ビット線のプリチャージレベルＶｂｌｐは、例えば（Ｖａａ＋Ｖｓｓ）／２である。また、電位Ｖａａは例えば内部電源電位であり、電位Ｖｓｓは接地電位である。なお、プリチャージレベルＶｂｌｐは、電位ＶａａとＶｓｓとの間の電位であれば良い。
【００２８】
スタンバイ状態においては、ブロック選択信号ＢＳ０、ＢＳ１はロウデコーダによって“Ｌ”レベルにされている。従って、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１はオフ状態である。また全てのワード線ＷＬ０〜ＷＬ７には、ロウデコーダによって正の電位が供給されており、セルトランジスタＴはオン状態とされている。
【００２９】
更に、ビット線駆動回路４０において、制御信号ＤＲＳＴが“Ｈ”、制御信号ＤＢＳ０、ＤＢＳ１が“Ｌ”レベルとされている。従って、ノードＮ１はビット線対ＢＬ、／ＢＬから切り離された状態であり、且つ電位はＶｄｃとされている。
【００３０】
またセンスアンプ３０において、センスアンプ制御信号ＳＡＰ、／ＳＡＮの電位は、それぞれプリチャージレベル、例えば（Ｖａａ＋Ｖｓｓ）／２とされる。従って、センスアンプ３０は非活性とされている。
【００３１】
その状態で、メモリセルからのデータの読み出しを行う為に、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻ｔ１において、制御信号ＢＬＥＱが“Ｌ”レベルにされ、プリチャージ回路５０が非活性とされる。これにより、ビット線対ＢＬ、／ＢＬはプリチャージレベルでフローティング状態となる（ステップＳ２）。また、メモリセルからのデータの読み出しを行うために、ビット線ＢＬの電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる（ステップＳ３）。このステップは、メモリセルから読み出したデータが、“０”データであるか“１”データであるかを判別するために必要であり、図６を用いて詳細に説明する。
【００３２】
まず前述のように、制御信号ＤＲＳＴは“Ｈ”レベルとされているから、ノードＮ１の電位はＶｄｃである（ステップＳ３１）。
【００３３】
そして時刻ｔ１において、制御信号ＤＲＳＴが“Ｌ”レベルとされる。次に、時刻ｔ２において、制御信号ＤＢＳ０が“Ｈ”レベルとされる（ステップＳ３２）。これにより、ビット線駆動回路４０のノードＮ１がビット線ＢＬに電気的に接続される。そして、ビット線ＢＬの電位がキャパシタ素子４４とのカップリングにより低下する。その結果、ビット線ＢＬの電位は、プリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下する（ステップＳ３３）。
【００３４】
以上のようにして、ビット線ＢＬの電位は、プリチャージレベルから基準電位Ｖｄｒだけ低下される。基準電位Ｖｄｒの大きさは、“０”データ及び“１”データを読み出した際の、ビット線ＢＬの電位の変化量に応じて決定される。すなわち、“０”データを読み出した場合にはビット線ＢＬの電位がビット線／ＢＬの電位（プリチャージレベル）よりも低くなり、“１”データを読み出した場合にはビット線／ＢＬの電位よりも高くなるように、基準電位Ｖｄｒを設定する必要がある。そして基準電位Ｖｄｒの設定は、電位Ｖｄｃを調整して、キャパシタ素子４４にプリチャージされる電荷量をコントロールすることにより行うことが出来る。
【００３５】
次に時刻ｔ３において、ビット線ＢＬの電位が（Ｖｂｌｐ−Ｖｄｒ）まで下がると、制御信号ＤＢＳ１が“Ｈ”レベルとされる。これにより、ビット線駆動回路４０のノードＮ１はビット線ＢＬから電気的に分離される。
【００３６】
そして時刻ｔ４において、メモリセルからデータが読み出される（ステップＳ４）。すなわち、ロウデコーダによりロウアドレスをデコードし、ワード線ＷＬ３が選択される。これにより、ワード線ＷＬ３に接続されているセルトランジスタＴがオフ状態となる。また、ロウデコーダによりブロック選択信号ＢＳ０が“Ｈ”レベルとされ、ブロック選択トランジスタＢＳＴ０がオン状態となる。これにより、電位（Ｖｂｌｐ−Ｖｄｒ）のビット線ＢＬと選択メモリセルとが電気的に接続される。また、プレート線駆動回路６０によって、プレート線ＰＬに電位Ｖａａが供給される。その結果、選択メモリセルに保持されているデータに応じて、ビット線ＢＬの電位が変動する。すなわち、メモリセルに“０”データが保持されている場合には、ビット線ＢＬの電位が、プリチャージレベルのビット線／ＢＬよりも−ΔＶだけ低くなる。逆に“１”データが保持されている場合には、ビット線ＢＬの電位が、プリチャージレベルのビット線／ＢＬよりも＋ΔＶだけ高くなる。
【００３７】
次に、センスアンプ駆動信号ＳＡＰの電位が、プリチャージレベルから内部電源電位Ｖａａとされ、センスアンプ駆動信号／ＳＡＮの電位が、プリチャージレベルから接地電位Ｖｓｓとされる。その結果、センスアンプ３０が活性化される。活性化されたセンスアンプ３０は、ビット線対間に現れた電位差＋ΔＶまたは−ΔＶを検知し、この電位差を増幅する（ステップＳ５）。これにより、メモリセルに“０”データが保持されている場合には、ビット線ＢＬの電位はセンスアンプ駆動信号／ＳＡＮの電位、すなわち接地電位Ｖｓｓまで下降する。一方、ビット線／ＢＬの電位はセンスアンプ駆動信号ＳＡＰの電位、すなわち内部電源電位Ｖａａまで上昇する。逆に“１”データが保持されている場合には、ビット線ＢＬの電位はセンスアンプ駆動信号ＳＡＰの電位まで上昇し、ビット線／ＢＬの電位はセンスアンプ駆動信号／ＳＡＮの電位まで下降する。
【００３８】
以上のようにして、メモリセルに保持されているデータが読み出される。読み出し後は、データの再書き込みを行った後、再びスタンバイ状態に戻る（ステップＳ６）。すなわち、センスアンプ駆動信号ＳＡＰ、／ＳＡＮの電位がプリチャージレベルとされる。また、制御信号ＢＬＥＱが“Ｈ”レベルとされ、ビット線ＢＬ、／ＢＬはプリチャージレベルＶｂｌｐとされる。
【００３９】
上記のような読み出し方法の強誘電体メモリによれば、読み出し時における消費電力を低減できる。本効果について、以下図７を参照しつつ説明する。
【００４０】
本実施形態に係るデータの読み出し方法であると、ビット線のプリチャージレベルを、ＶａａとＶｓｓの間の電位Ｖｂｌｐに設定している。そして、電位Ｖａａ、Ｖｓｓは、センスアンプによってそれぞれ“１”データ及び“０”データを増幅した際のビット線ＢＬの電位である。すなわち、データの読み出し後、ビット線対ＢＬ、／ＢＬの一方の電位はＶａａであり、他方の電位はＶｓｓである。すると、データ読み出し後にビット線対ＢＬ、／ＢＬをプリチャージするために、高電位（Ｖａａ）のビット線における電荷を利用できる。すなわち、高電位のビット線の電荷を低電位（Ｖｓｓ）のビット線に、例えばプリチャージ回路のトランジスタ５３を介して移動させることで、ビット線対ＢＬ、／ＢＬの電位をプリチャージレベルＶｂｌｐに近づけることが出来る。従って、プリチャージの際における電力消費を低減できる。特に、プリチャージ回路において、トランジスタ５１、５２をオン状態にする前にトランジスタ５３を先にオン状態に出来るようにしておくと、更に電力消費を低減できる。また、プリチャージレベルとして、（Ｖａａ＋Ｖｓｓ）／２の電位を設定すると、高電位のビット線の電荷の再利用効率を最大に出来る。
【００４１】
上記の点を従来と比較する。まず、従来のデータ読み出し方法であると、図１７を用いて説明したように、ビット線／ＢＬの電位を基準電位Ｖｒｅｆだけ上昇させる必要がある（時刻ｔ２）。本実施形態においてこれに相当するのが、ビット線ＢＬの電位をプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ下げる点である。従来の方法では、電位を上昇させなければならいので電力を消費するが、本実施形態の方法では、電位を下降させるので電力消費は殆どない。そして、読み出しに要する消費電力は、従来、本実施形態共に同様である。次にアクティブ状態からスタンバイ状態に戻る際であるが、従来の方法であると、プリチャージレベルは接地電位Ｖｓｓである。従って、スタンバイ状態に戻る際に殆ど電力を消費しない。本実施形態の方法では、上記したように、高電位のビット線の電荷をプリチャージに使用するため、電力消費を抑えられる。従って本実施形態に係る方法であると、従来における読み出し前のビット線／ＢＬを基準電位Ｖｒｅｆだけ上昇させるのにかかる電力消費分が低減される。
【００４２】
次に、この発明の第２の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態で説明した、図１乃至図４に示す構成において、図８に示すプレート線駆動回路を適用したものである。図８はプレート線駆動回路の回路図である。
【００４３】
図示するようにプレート線駆動回路６０は、ｎチャネルＭＯＳトランジスタ６１〜６３、及びｐチャネルＭＯＳトランジスタ６４を備えている。ｎチャネルＭＯＳトランジスタ６１、６２の電流経路は、電位Ｖａａ（内部電源電位）と電位Ｖｓｓ（接地電位）との間に直列接続されている。そして、ｎチャネルＭＯＳトランジスタ６１、６２のゲートにはそれぞれ制御信号φ１、φ２が供給される。ｎチャネルＭＯＳトランジスタ６３及びｐチャネルＭＯＳトランジスタ６４の電流経路は、ｎチャネルＭＯＳトランジスタ６１、６２の接続ノードと、電位Ｖｐｌｌノードとの間に接続されている。ｎチャネルＭＯＳトランジスタ６３及びｐチャネルＭＯＳトランジスタ６４のゲートには、それぞれ制御信号φ３、／φ３が供給される。そして、ｎチャネルＭＯＳトランジスタ６１、６２の接続ノードの電位が、プレート線ＰＬに供給される。
【００４４】
次に本実施形態に係る強誘電体メモリのデータ読み出し方法について、図９、図１０を用いて説明する。図９は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリのデータ読み出し方法の、特にビット線対ＢＬ、／ＢＬの電位に着目したフローチャートであり、図１０は各種信号のタイミングチャートである。なお、上記第１の実施形態と同様に、ここでは図１に示すようにメモリセルアレイ２０において２つのメモリセルブロックＢＬＫ０、ＢＬＫ１にのみ着目して説明する。そして、ワード線ＷＬ３に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて説明する。
【００４５】
まずスタンバイ状態において、ビット線対ＢＬ、／ＢＬが、プリチャージレベルＶｂｌｐにプリチャージされる（ステップＳ７）。ビット線対ＢＬ、／ＢＬのプリチャージ方法は、上記第１の実施形態で説明したとおりである。またプレート線ＰＬが、プレート線駆動回路６０によって、プリチャージレベルＶｐｌｌにプリチャージされる（ステップＳ７）。すなわち、図８に示すプレート線駆動回路６０において、制御信号φ１、φ２が“Ｌ”レベルとされ、制御信号φ３が“Ｈ”レベルとされる。これにより、ｎチャネルＭＯＳトランジスタ６１、６２がオフ状態、ｎチャネルＭＯＳトランジスタ６３及びｐチャネルＭＯＳトランジスタ６４がオン状態とされる。その結果、プレート線ＰＬにプリチャージレベルＶｐｌｌが供給される。なお、プリチャージレベルＶｐｌｌは、電位ＶａａとＶｓｓとの間の電位であり、例えばＶｂｌｐと同様に（Ｖａａ＋Ｖｓｓ）／２である。
【００４６】
また、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１はオフ状態である。更に、ビット線駆動回路４０のノードＮ１はビット線対ＢＬ、／ＢＬから電気的に分離された状態であり、センスアンプ３０は非活性な状態である。
【００４７】
その状態で、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻ｔ１において、第１の実施形態と同様に、ビット線対ＢＬ、／ＢＬがプリチャージレベルＶｂｌｐでフローティングとされる（ステップＳ２）。その後、ビット線ＢＬの電位がプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下される（ステップＳ３）。
【００４８】
次に時刻ｔ４において、メモリセルからデータが読み出される（ステップＳ４）。すなわち、ワード線ＷＬ３がロウデコーダによって選択され、またブロック選択トランジスタＢＳＴ０がオン状態とされる。更に、プレート線駆動回路６０によって、プレート線ＰＬに電位Ｖａａが供給される。すなわち、図８に示すプレート線駆動回路６０において、制御信号φ１が“Ｈ”レベル、制御信号φ２、φ３が“Ｌ”レベルとされる。よって、ｎチャネルＭＯＳトランジスタ６１がオン状態、ｎチャネルＭＯＳトランジスタ６２、６３及びｐチャネルＭＯＳトランジスタ６４がオフ状態とされる。その結果、プレート線ＰＬに電位Ｖａａが供給される。
【００４９】
その後は、上記第１の実施形態と同様に、ビット線ＢＬに読み出されたデータがセンスアンプ３０によって増幅される（ステップＳ５）。そして、データの再書き込みを行った後、再びスタンバイ状態に戻る（ステップＳ６）。すなわち、前述の通り、ビット線ＢＬ、／ＢＬがプリチャージレベルＶｂｌｐに、プレート線ＰＬがプリチャージレベルＶｐｌｌにプリチャージされる。
【００５０】
上記のような読み出し方法の強誘電体メモリによれば、ビット線のプリチャージレベルを、ＶａａとＶｓｓとの間の電位Ｖｂｌｐに設定している。従って、上記第１の実施形態と同様に、読み出し時における消費電力を低減できる。
【００５１】
また、上記効果に加えてブロック選択トランジスタにおけるリーク電流の発生を抑制できるという効果が得られる。この効果について、図１１を用いて説明する。図１１は、ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイの回路図である。
【００５２】
ＴＣ並列ユニット直列接続型強誘電体メモリでは、スタンバイ状態において、ブロック選択信号は“Ｌ”レベルとされて、ブロック選択トランジスタはオフ状態とされる。これに対し、ワード線は、その全てが“Ｈ”レベルとされて、セルトランジスタＴはオン状態とされる。従って、スタンバイ状態におけるブロック選択トランジスタのソース・ドレイン間には、プレート線プリチャージレベルとビット線プリチャージレベルとの間の電位差が印加される。従来であると、プレート線プリチャージレベルは、接地電位Ｖｓｓである。これに対して本実施形態であると、ブロック選択トランジスタのソース・ドレイン間には｜Ｖｐｌｌ−Ｖｂｌｐ｜が印加される。そしてプレート線プリチャージレベルＶｐｌｌは、ＶｓｓとＶａａとの間の電位である。従って、従来に比べてブロック選択トランジスタのソース・ドレイン間の電位差を小さくできる。特に、Ｖｐｌｌ＝Ｖｂｌｐの場合には、ブロック選択トランジスタのソース・ドレイン間の電位差は殆どゼロである。その結果、ブロック選択トランジスタにおけるリーク電流の発生を抑制でき、強誘電体メモリの動作信頼性を向上できる。
【００５３】
更に、プレート線プリチャージレベルＶｐｌｌをＶａａとＶｓｓとの間の電位とすることで、強誘電体メモリの動作安定性を向上できる。一般的に半導体回路は、信号が“Ｌ”レベルとされている状態が安定である。しかし前述の通り、ＴＣ並列ユニット直列接続型強誘電体メモリでは、スタンバイ状態において全ワード線に“Ｈ”レベルが印加される。従って、動作の安定性という面では決して好ましいものではない。この点、本実施形態であると、プレート線プリチャージレベルＶｐｌｌはＶａａとＶｓｓとの間の電位に設定されている。従って、ワード線の電位が従来に比べて相対的に低下したものと見ることが出来る。その結果、強誘電体メモリの動作安定性に寄与することとなる。
【００５４】
次に、この発明の第３の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第２の実施形態で説明した構成において、ビット線駆動回路を図１２に示す構成に置き換えたものである。図１２はビット線駆動回路の回路図である。
【００５５】
図示するように、本実施形態に係るビット線駆動回路４０は、上記第１の実施形態で説明した図３の構成において、ｎチャネルＭＯＳトランジスタ４３の電流経路をノードＮ１と電位Ｖｓｓノードとの間に接続し、且つキャパシタ素子４４をノードＮ１と制御信号ＤＰＬノードとの間に接続したものである。
【００５６】
次に、上記構成の強誘電体メモリのデータ読み出し方法について説明する。本実施形態に係るデータ読み出し方法は、ビット線の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる点以外は、上記第２の実施形態と同様であるので、ここではその点のみ説明する。図１３は、ビット線の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる際のフローチャートであり、図１４は各種信号のタイミングチャートである。
【００５７】
まず、上記第２の実施形態で説明したように、ビット線対ＢＬ、／ＢＬをプリチャージレベルＶｂｌｐでフローティングとする。スタンバイ時、ビット線駆動回路４０においては、制御信号ＤＲＳＴは“Ｈ”レベルとされ、ノードＮ１はＶｓｓノードに接続されている（ステップＳ３４）。この際、制御信号ＤＢＳ０、ＤＢＳ１は“Ｌ”レベルであるので、ノードＮ１はビット線対ＢＬ、／ＢＬとは電気的に切り離されている。また制御信号ＤＰＬは“Ｈ”レベル（電位Ｖｄｃ）とされている。
【００５８】
次に時刻ｔ１において、制御信号ＤＲＳＴが“Ｌ”レベルとされる。更に時刻ｔ２において、制御信号ＤＢＳ０が“Ｈ”レベルとされる。これにより、ビット線ＢＬはノードＮ１に接続され、ビット線ＢＬの電位が低下する（ステップＳ３５）。また、同時に制御信号ＤＰＬが“Ｌ”レベル（電位Ｖｓｓ）とされる（ステップＳ３６）。その結果、キャパシタ素子４４とのカップリングにより、ビット線ＢＬの電位が更に低下し、ビット線の電位はプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下する（ステップＳ３７）。
【００５９】
その後の動作は、上記第１、第２の実施形態で説明したとおりである。
【００６０】
本実施形態に係る強誘電体メモリによれば、上記第１、第２の実施形態で説明した効果が得られる。更に、本実施形態に係るデータ読み出し方法であると、キャパシタ素子４４の一方電極を制御信号ＤＰＬノードに接続している。そして、制御信号ＤＰＬを電位ＶｄｃからＶｓｓに変化させ、ビット線ＢＬの電位をキャパシタ素子４４とのカップリングにより低下させている。従って、第１、第２の実施形態に比べて、基準電位Ｖｄｒを大きくすることが出来る。すなわち、ビット線ＢＬの電位をより大きく下げることが出来る。よって、第１、第２の実施形態の場合よりも、より大きな電圧をメモリセルに印加して、より大きな読み出し信号を得ることが可能となる。その結果、読み出したデータの信頼性を向上させることが出来る。
【００６１】
次に、この発明の第４の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法について、ＴＣ並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリは、上記第２の実施形態で説明した構成において、ビット線駆動回路を図１５に示す構成に置き換えたものである。図１５はビット線駆動回路の回路図である。
【００６２】
図示するように、本実施形態に係るビット線駆動回路４０は、２つのｎチャネルＭＯＳトランジスタ４５、４６を備えている。ｎチャネルＭＯＳトランジスタ４５、４６の電流経路は、ビット線対ＢＬ、／ＢＬ間に直列接続されており、それぞれのゲートには制御信号ＢＬＤＩＳ０、ＢＬＤＩＳ１が与えられる。また２つのｎチャネルＭＯＳトランジスタ４５、４６の接続ノードＮ１は、接地電位Ｖｓｓに接続されている。
【００６３】
次に、上記構成の強誘電体メモリのデータ読み出し方法について説明する。本実施形態に係るデータ読み出し方法は、ビット線の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる点以外は、上記第２の実施形態と同様であるので、ここではその点のみ説明する。図１６は各種信号のタイミングチャートである。
【００６４】
まず、上記第２の実施形態で説明したように、時刻ｔ１で制御信号ＢＬＥＱを“Ｌ”レベルとして、ビット線対ＢＬ、／ＢＬをプリチャージレベルＶｂｌｐでフローティングとする。次に時刻ｔ２で制御信号ＢＬＤＩＳ０を“Ｈ”レベルとする。その結果、ビット線ＢＬはノードＮ１を介して電位Ｖｓｓに接続され、ビット線ＢＬの電位がＶｓｓまで低下する。すなわち、本実施形態において、基準電位Ｖｄｒは、（Ｖｂｌｐ−Ｖｓｓ）である。
【００６５】
その後の動作は、上記第１、第２の実施形態で説明したとおりである。
【００６６】
本実施形態に係る強誘電体メモリによれば、第１、第２の実施形態で説明した効果が得られる。更に、本実施形態に係るデータ読み出し方法であると、ビット線ＢＬの電位をプリチャージレベルＶｂｌｐから基準電位Ｖｄｒだけ低下させる際に、ビット線ＢＬを接地電位Ｖｓｓに接続している。従って、第３の実施形態で説明した方法よりも、更に基準電位Ｖｄｒを大きくすることが出来る。すなわち、ビット線ＢＬの電位をより大きく下げることが出来る。よって、第３の実施形態の場合よりも、より大きな電圧をメモリセルに印加して、より大きな読み出し信号を得ることが可能となる。その結果、読み出したデータの信頼性を更に向上させることが出来る。また本実施形態の場合、ビット線プリチャージレベルＶｂｌｐは、ちょうど“０”データと“１”データとが区別される境界の電位（検知レベル）である。換言すれば、メモリセルからデータを読み出した場合、ビット線ＢＬの電位変化量が（Ｖｂｌｐ−Ｖｓｓ）よりも小さければ“０”データと判定され、大きければ“１”データと判定される。
【００６７】
上記のように、この発明の第１乃至第４の実施形態に係る強誘電体メモリ及びそのデータ読み出し方法によれば、ビット線プリチャージレベルＶｂｌｐを、センスアンプによって増幅した“０”データ電位（Ｖｓｓ）と“１”データ電位（Ｖａａ）との間の電位に設定している。従って、データの読み出し後、高電位のビット線の電荷を、低電位のビット線のプリチャージに使用することが出来る。その結果、強誘電体メモリの消費電力を低減できる。特に、ビット線プリチャージレベルＶｂｌｐを（Ｖａａ＋Ｖｓｓ）／２に設定した際に、最も顕著な効果が得られる。
【００６８】
また第２の実施形態に係る構成及び方法であれば、プレート線プリチャージレベルＶｐｌｌも、センスアンプによって増幅した“０”データ電位と“１”データ電位との間の電位に設定している。従って、スタンバイ時において、ブロック選択トランジスタのソース・ドレイン間の電位差を低減できる。その結果、ブロック選択トランジスタにリーク電流が流れることを抑制でき、強誘電体メモリの動作信頼性を向上できる。特に、プレート線プリチャージレベルＶｐｌｌをビット線プリチャージレベルＶｂｌｐと同電位にした際に、最も顕著な効果が得られる。更に、スタンバイ時においてワード線の電位を相対的に低減できるため、強誘電体メモリの動作安定性を向上できる。
【００６９】
更に第３、第４の実施形態に係る構成及び方法であれば、アクティブ時にビット線の電位をプリチャージレベルから基準電位だけ低下させる際に、基準電位をより大きくすることが出来る。従って、より大きな読み出し信号を得ることが出来、強誘電体メモリの読み出し動作信頼性を向上できる。
【００７０】
なお上記第３、第４の実施形態では、第２の実施形態においてそれぞれ図１２及び図１５に示すビット線駆動回路を適用した場合について説明した。しかし、図１２及び図１５に示す構成は、上記第１の実施形態で説明した構成に適用しても構わない。その場合の各種信号のタイミングチャートを図１７、図１８に示す。この場合にはプレート線プリチャージレベルはＶｓｓであるので、第２の実施形態で説明した効果は得られないが、第１、第３の実施形態、及び第１、第４の実施形態で説明した効果がそれぞれ得られる。
【００７１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００７２】
【発明の効果】
以上説明したように、この発明によれば、消費電力を低減できる強誘電体メモリ及びそのデータ読み出し方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る強誘電体メモリのブロック図。
【図２】この発明の第１の実施形態に係る強誘電体メモリが備えるセンスアンプの回路図。
【図３】この発明の第１の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図４】この発明の第１の実施形態に係る強誘電体メモリが備えるプリチャージ回路の回路図。
【図５】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し方法のフローチャート。
【図６】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図７】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図８】この発明の第２の実施形態に係る強誘電体メモリが備えるプレート線駆動回路の回路図。
【図９】この発明の第２の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図１０】この発明の第２の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１１】この発明の第２の実施形態に係る強誘電体メモリのブロック図であり、スタンバイ時における様子を示す図。
【図１２】この発明の第３の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図１３】この発明の第３の実施形態に係る強誘電体メモリのデータ読み出し方法の一部のフローチャート。
【図１４】この発明の第３の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１５】この発明の第４の実施形態に係る強誘電体メモリが備えるビット線駆動回路の回路図。
【図１６】この発明の第４の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１７】この発明の第３の実施形態の変形例に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１８】この発明の第４の実施形態の変形例に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図１９】従来の強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【符号の説明】
１０…強誘電体メモリ、２０…メモリセルアレイ、３０…センスアンプ、３１、３２、６４…ｐチャネルＭＯＳトランジスタ、３３、３４、４１〜４３、４５、４６５１〜５３、６１〜６３…ｎチャネルＭＯＳトランジスタ、４０…ビット線駆動回路、４４…キャパシタ素子、５０…プリチャージ回路、６０…プレート線駆動回路
Claims (13)
- セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、
第１の端子と第２の端子との間に直列接続された複数個の前記ユニットセルを含み、前記第１の端子がブロック選択トランジスタを介してビット線に接続され、前記第２の端子がプレート線に接続され、且つ前記セルトランジスタのゲートがワード線に接続されたメモリセルブロックと、
前記ユニットセルから前記ビット線に読み出したデータを増幅し、読み出しデータに応じて第１の電位と前記第１の電位より高い第２の電位のいずれかを生成するセンスアンプと、
前記ビット線を前記第１の電位より高く且つ前記第２の電位より低い第３の電位にプリチャージするプリチャージ回路と、
前記プリチャージ回路によってプリチャージされた前記ビット線を第４の電位に設定するビット線駆動回路と、
前記プレート線に電位を供給するプレート線駆動回路と
を具備することを特徴とする強誘電体メモリ。 - 前記プレート線駆動回路は、前記プレート線を前記第１の電位より高く且つ前記第２の電位より低い第５の電位にプリチャージする
ことを特徴とする請求項１記載の強誘電体メモリ。 - 前記第５の電位は前記第３の電位に等しい
ことを特徴とする請求項２記載の強誘電体メモリ。 - 前記第１の電位と前記第３の電位との間の電位差は、前記第１の電位と前記第２の電位との間の電位差の略１／２である
ことを特徴とする請求項１乃至３いずれか１項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、電流経路の一端が前記ビット線に接続されたトランジスタと、
前記トランジスタの電流経路の他端に接続された一方電極と、前記第１の電位に接続された他方電極とを有するキャパシタ素子と
を備えることを特徴とする請求項１乃至４いずれか１項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、駆動電位に接続された一方電極を有するキャパシタ素子と、
前記キャパシタ素子の他方電極を前記第１の電位と前記ビット線のいずれかに接続するスイッチ素子と
を備え、前記駆動電位を制御することにより、前記ビット線を所定の電位に設定する
ことを特徴とする請求項１乃至４いずれか１項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、電流経路の一端が前記ビット線に接続され、電流経路の他端が前記第１の電位に接続されたトランジスタを備える
ことを特徴とする請求項１乃至４いずれか１項記載の強誘電体メモリ。 - 前記ビット線駆動回路は、前記ユニットセルからデータを読み出す直前に、前記ビット線の電位を前記第４の電位に設定し、
前記第３の電位と前記第４の電位との間の電位差は、前記ユニットセルから“０”データを読み出した場合における前記ビット線の電位変化量と、“１”データを読み出した場合における前記ビット線の電位変化量との間の電位である
ことを特徴とする請求項１乃至７いずれか１項記載の強誘電体メモリ。 - セルトランジスタのソース・ドレイン間に強誘電体キャパシタの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのデータ読み出し方法であって、
直列接続された前記ユニットセルを含むメモリセルブロックの一端がブロック選択トランジスタを介して接続された第１ビット線を第１の電位にプリチャージし、前記メモリセルブロックの他端が接続されたプレート線を第２の電位にプリチャージするステップと、
前記ユニットセルから前記第１ビット線にデータを読み出すステップと、
前記ユニットセルから読み出したデータに応じて、前記第１ビット線の電位を前記第１の電位より低い第３の電位と第１の電位の電位より高い第４の電位とのいずれかに増幅するステップと
を具備することを特徴とする強誘電体メモリのデータ読み出し方法。 - 前記第１ビット線にデータを読み出すステップの前に、第２ビット線を前記第１の電位にプリチャージするステップと、
前記第１ビット線を第５の電位に設定するステップと
を更に備え、前記第１ビット線の電位を前記第３、第４のいずれかの電位に増幅するステップは、前記ユニットセルからデータを読み出した結果、前記第１ビット線の電位が前記第２ビット線の電位よりも低い場合には前記第１ビット線の電位を前記第３の電位に増幅し、高い場合には前記第４の電位に増幅する
ことを特徴とする請求項９記載の強誘電体メモリのデータ読み出し方法。 - 前記第１ビット線を前記第５の電位に設定するステップは、前記第１ビット線に一方電極が電気的に接続されたキャパシタ素子の他方電極に制御信号を与え、前記キャパシタ素子のカップリングにより前記第１ビット線の電位を制御する
ことを特徴とする請求項１０記載の強誘電体メモリのデータ読み出し方法。 - 前記第１の電位は前記第２の電位に等しい
ことを特徴とする請求項９乃至１１いずれか１項記載の強誘電体メモリのデータ読み出し方法。 - 前記第３の電位と前記第１の電位との電位差は、前記第３の電位と第４の電位との電位差の略１／２である
ことを特徴とする請求項９乃至１２いずれか１項記載の強誘電体メモリのデータ読み出し方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002374209A JP3806084B2 (ja) | 2002-12-25 | 2002-12-25 | 強誘電体メモリ及びそのデータ読み出し方法 |
| US10/680,394 US7016216B2 (en) | 2002-12-25 | 2003-10-08 | Ferroelectric memory device having ferroelectric capacitor and method of reading out data therefrom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002374209A JP3806084B2 (ja) | 2002-12-25 | 2002-12-25 | 強誘電体メモリ及びそのデータ読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004206787A true JP2004206787A (ja) | 2004-07-22 |
| JP3806084B2 JP3806084B2 (ja) | 2006-08-09 |
Family
ID=32652672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002374209A Expired - Fee Related JP3806084B2 (ja) | 2002-12-25 | 2002-12-25 | 強誘電体メモリ及びそのデータ読み出し方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7016216B2 (ja) |
| JP (1) | JP3806084B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064291A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 強誘電体メモリ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4091577B2 (ja) * | 2004-07-20 | 2008-05-28 | 株式会社東芝 | 強誘電体メモリ |
| DE102004042105A1 (de) * | 2004-08-30 | 2006-03-09 | Infineon Technologies Ag | ROM-Speicher |
| KR100732277B1 (ko) * | 2005-05-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 변/복조 장치 |
| JP2007091025A (ja) * | 2005-09-28 | 2007-04-12 | Fuji Heavy Ind Ltd | 車両の前方監視装置 |
| KR102369776B1 (ko) | 2016-08-31 | 2022-03-03 | 마이크론 테크놀로지, 인크. | 강유전 메모리 셀 |
| CN109643570B (zh) * | 2016-08-31 | 2023-11-21 | 美光科技公司 | 包括铁电存储器且用于操作铁电存储器的装置及方法 |
| US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| US10403336B2 (en) | 2017-12-28 | 2019-09-03 | Micron Technology, Inc. | Techniques for precharging a memory cell |
| US10607676B2 (en) * | 2018-04-25 | 2020-03-31 | Micron Technology, Inc. | Sensing a memory cell |
| US11127449B2 (en) | 2018-04-25 | 2021-09-21 | Micron Technology, Inc. | Sensing a memory cell |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290241A (en) * | 1992-10-16 | 1994-03-01 | Danforth Biomedical, Incorporated | Rapid removal over-the-wire catheter |
| EP0964714A1 (en) * | 1994-06-24 | 1999-12-22 | Advanced Cardiovascular Systems, Inc. | Catheters having a reusable proximal body |
| JP3183076B2 (ja) | 1994-12-27 | 2001-07-03 | 日本電気株式会社 | 強誘電体メモリ装置 |
| JP3281215B2 (ja) | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| US6320782B1 (en) | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP3766181B2 (ja) | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| US6094370A (en) * | 1996-06-10 | 2000-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| US5947953A (en) * | 1997-08-06 | 1999-09-07 | Hemocleanse, Inc. | Splittable multiple catheter assembly and methods of inserting the same |
| US6080141A (en) * | 1997-12-22 | 2000-06-27 | Becton, Dickinson And Company | Splittable tubular medical device and method for manufacture |
| JP3780713B2 (ja) * | 1998-08-25 | 2006-05-31 | 富士通株式会社 | 強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法 |
| JP2000123578A (ja) * | 1998-10-13 | 2000-04-28 | Sharp Corp | 半導体メモリ装置 |
| JP4253734B2 (ja) * | 1999-09-02 | 2009-04-15 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ装置およびその装置からのデータ読み出し方法 |
| JP2001319472A (ja) | 2000-05-10 | 2001-11-16 | Toshiba Corp | 半導体記憶装置 |
| US6695832B2 (en) * | 2000-06-01 | 2004-02-24 | Twincath, Llc | Multilumen catheter and methods for making the catheter |
| US6558354B1 (en) * | 2000-08-04 | 2003-05-06 | Becton Dickinson And Company | Adapter for connecting an introducer needle assembly to a catheter introducer |
| EP1187140A3 (en) * | 2000-09-05 | 2002-09-11 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
| JP4040243B2 (ja) | 2000-09-08 | 2008-01-30 | 株式会社東芝 | 強誘電体メモリ |
| JP2002170382A (ja) | 2000-09-20 | 2002-06-14 | Toshiba Corp | 半導体記憶装置 |
| US6749600B1 (en) * | 2000-11-15 | 2004-06-15 | Impulse Dynamics N.V. | Braided splittable catheter sheath |
-
2002
- 2002-12-25 JP JP2002374209A patent/JP3806084B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-08 US US10/680,394 patent/US7016216B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064291A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 強誘電体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3806084B2 (ja) | 2006-08-09 |
| US7016216B2 (en) | 2006-03-21 |
| US20040125642A1 (en) | 2004-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7821863B2 (en) | Voltage supply circuit and semiconductor memory | |
| US6493251B2 (en) | Ferroelectric memory device | |
| US5970007A (en) | Semiconductor integrated circuit device | |
| JP3856424B2 (ja) | 半導体記憶装置 | |
| US20100277996A1 (en) | Semiconductor device | |
| US7924643B2 (en) | Sense amplifier and driving method thereof, and semiconductor memory device having the sense amplifier | |
| KR20010103680A (ko) | 반도체 기억 장치 | |
| KR101026658B1 (ko) | 단일-종단 감지 증폭기를 갖는 반도체 디바이스 | |
| KR20000048350A (ko) | 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법 | |
| US7046565B1 (en) | Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention | |
| JP3806084B2 (ja) | 強誘電体メモリ及びそのデータ読み出し方法 | |
| JPH10302469A (ja) | 半導体記憶装置 | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| KR100571650B1 (ko) | 저전압용 반도체 메모리 장치 | |
| US6574133B2 (en) | Nonvolatile ferroelectric memory device having dummy cell circuit | |
| US7719877B2 (en) | Memory cell array and method of controlling the same | |
| US6522569B2 (en) | Semiconductor memory device | |
| JPH0366757B2 (ja) | ||
| KR100244862B1 (ko) | 반도체 기억 장치 및 그 제어 방법 | |
| JP3604576B2 (ja) | 強誘電体メモリ装置 | |
| US20060133132A1 (en) | Low voltage semiconductor memory device | |
| KR100253305B1 (ko) | 긴 리프레쉬간격을 갖는 메모리셀 제어방법 | |
| JP3824370B2 (ja) | 半導体装置 | |
| JP3135890B2 (ja) | 半導体集積回路 | |
| JP3020944B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050810 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060509 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060511 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130519 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130519 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140519 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |