JP4091577B2 - 強誘電体メモリ - Google Patents

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Description

本発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリに関し、特に、強誘電体キャパシタとセルトランジスタとが並列接続されたユニットセルを複数個直列接続してセルブロックを構成するＴＣ並列ユニット直列接続型強誘電体メモリに使用される。
強誘電体メモリは、強誘電体キャパシタを用いてデータを不揮発に記憶する点に特徴を有する。強誘電体メモリのセルアレイとしては、様々なタイプのものが知られているが、そのうちの一つに、ＴＣ並列ユニット直列接続型なるものが存在する（例えば、特許文献１参照）。
ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイは、例えば、図１４に示すような構成を有する。このようなメモリセルアレイのデータリード時の基本動作タイミングは、図１５に示すようになる。
ＴＣ並列ユニット直列接続型強誘電体メモリの問題点を説明する。
図１６及び図１７は、図１５の波形図において、リードデータが“１”であるときの様子を詳細に示している。
図１６は、図１４のワード線ＷＬ０が選択され、ユニットセルＭ０からリードデータ“１”がリードされるときの状態を示している。また、図１７は、図１４のワード線ＷＬ７が選択され、ユニットセルＭ７からリードデータ“１”がリードされるときの状態を示している。
尚、図１６及び図１７において、ｎ０，ｎ１及びｎ７で示される破線は、それぞれ、図１４の強誘電体メモリにおけるノードｎ０，ｎ１及びｎ７の電位変化を表している。
ユニットセルＭ０，Ｍ７に対するデータリードは、例えば、プレート線ＰＬ０を“Ｈ”に設定し、これに併せて、ビット線ＢＬの電位をリードデータ“１”に応じた値に上昇させた後、センスアンプＳＡにより、ビット線ＢＬの電位とレファレンスビット線Ｒｅｆ．ＢＬの電位とを比較することにより行う。
ここで、ワード線ＷＬ０を選択した場合、プレート線ＰＬ０を“Ｌ”から“Ｈ”にするまでの時間ｔ２〜ｔ３は、ワード線ＷＬ７を選択した場合のそれに比べて長くなる。
なぜなら、ワード線ＷＬ０を選択する場合、プレート線ＰＬ０には、ユニットセル内のノードｎ１，ｎ２，・・・ｎ７に発生する寄生容量や寄生抵抗などが接続されるためである。プレート線ＰＬ０を充電するには、これら全ての寄生容量や寄生抵抗などを充電しなければならないため、プレート線ＰＬ０を“Ｌ”から“Ｈ”にするまでの時間ｔ２〜ｔ３が長くなる。
一方、ユニットセルＭ０，Ｍ７に対する“１”データの再書き込みは、プレート線ＰＬ０を“Ｌ”にし、ユニットセルに所定の電圧を与えることにより行う。
ここで、ワード線ＷＬ７を選択した場合、プレート線ＰＬ０を“Ｈ”から“Ｌ”にするまでは比較的短時間で終了するが、ノードｎ７をビット線ＢＬの電位“Ｈ”に充電するまでの時間ｔ４〜ｔ５、即ち、“１”データの再書き込みのための時間は、ワード線ＷＬ０を選択した場合のそれに比べて長くなる。
なぜなら、ワード線ＷＬ７を選択する場合、ユニットセル内のノードｎ７には、ユニットセル内のノードｎ０，ｎ１，・・・ｎ６に発生する寄生容量や寄生抵抗などが接続されるためである。プレート線ＰＬ０を放電し、“１”データの再書き込みを行うためには、これら全ての寄生容量や寄生抵抗などを充電しなければならないため、“１”データの再書き込みに必要とされる時間ｔ４〜ｔ５が長くなる。
このように、ＴＣ並列ユニット直列接続型強誘電体メモリでは、選択されるセルユニット（ワード線）の位置によって、プレート線を“Ｈ”にするまでの時間、及び、“１”データを再書き込みするために必要とされる時間がそれぞれ異なる。
従来のデータリード方式では、このような状況に対して、最悪ケースを想定してデータリードの制御タイミングを決めているため、サイクルタイムが必然的に長くなるという問題がある。
例えば、図１６のケースで考えると、ワード線ＷＬ０が選択される場合には、時刻ｔ５’で、“１”データの再書き込みを終了させることができるが、最悪のケース、即ち、ワード線ＷＬ７が選択される場合を考慮して、時刻ｔ５まで、“１”データの再書き込み期間を確保している。
また、例えば、図１７のケースで考えると、ワード線ＷＬ７が選択される場合には、時刻ｔ３’で、プレート線を“Ｈ”にすることができるが、最悪のケース、即ち、ワード線ＷＬ０が選択される場合を考慮して、時刻ｔ３まで、プレート線を“Ｈ”にする期間を確保している。
特開平１０−２５５４８３号公報
本発明は、ＴＣ並列ユニット直列接続型強誘電体メモリのデータリードのサイクルタイムを短縮する。
本発明の例に関わる強誘電体メモリは、一端がプレート線に接続され、他端がブロック選択トランジスタを経由してビット線に接続され、直列接続された複数のユニットセルから構成されるセルブロックと、前記ビット線に接続されるセンスアンプと、前記ブロック選択トランジスタのオン／オフを制御するブロックセレクタデコーダと、前記センスアンプ及び前記ブロックセレクタデコーダを動作させるタイミングを制御するイネーブル信号発生回路とを備え、前記複数のユニットセルの各々は、強誘電体キャパシタとセルトランジスタとが並列接続された構造を有し、前記プレート線のレベルを変更してから前記センスアンプを動作させるまでの期間は、前記プレート線に近い位置に配置されるユニットセルほど短くなるように設定され、前記プレート線のレベルを変更してから前記ブロック選択トランジスタをオフにするまでの期間は、前記ビット線に近い位置に配置されるユニットセルほど短くなるように設定される。
本発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリのデータリードのサイクルタイムを短縮できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、強誘電体キャパシタとセルトランジスタとが並列接続されたユニットセルを複数個直列接続してセルブロックを構成するＴＣ並列ユニット直列接続型強誘電体メモリを対象とする。
このようなＴＣ並列ユニット直列接続型強誘電体メモリにおいて、データリード時、アクセスするユニットセルの位置、具体的には、セルブロック内のユニットセルの位置に応じて、データリードの制御タイミングを変える。
例えば、ビット線に近い位置に配置されるセルユニットほど、“１”データの再書き込みのための期間が短くなるように、データリードのタイミングを制御する。また、プレート線に近い位置に配置されるセルユニットほど、プレート線を“Ｈ”にするための期間が短くなるように、データリードのタイミングを制御する。
尚、プレート線を“Ｈ”にするための期間の制御は、例えば、センスアンプを駆動するタイミングを制御することにより行うことができる。
そして、本発明の例では、ユニットセルの位置に応じて、プレート線を“Ｈ”にするための期間と“１”データの再書き込みのための期間とを相補的に変えることにより、全体として、サイクルタイムの短縮を図る。
２． 参考例
まず、本発明の例に関わる実施の形態を説明する前に、データリード時の一般的な制御タイミングについて、図１５を参照しながら説明する。ここで、メモリセルアレイとしては、図１４に示すような構成を有しているとする。
データリードを行う前、即ち、時刻ｔ１より左側の期間（初期状態）においては、全てのワード線ＷＬ０，ＷＬ１，・・・ＷＬ７が“Ｈ”に設定され、ブロック選択信号ＢＳ０，ＢＳ１は、共に、“Ｌ”、プレート線ＰＬ０，Ｌ１についても、共に、“Ｌ”となっている。
この時、ビット線イコライズ信号ＢＬＥＱが“Ｈ”に設定されているため、ビット線ＢＬ及びレファレンスビット線Ｒｅｆ．ＢＬは、“Ｌ”にプリチャージ（イコライズ）される。また、制御信号ＤＢＳ０，ＤＢＳ１は、“Ｌ”に設定されているため、レファレンス電位発生回路ＲＥＦＧは、ビット線ＢＬ及びレファレンスビット線Ｒｅｆ．ＢＬから電気的に切り離されている。
メモリアクセスを開始すると、まず、時刻ｔ１において、選択されたワード線ＷＬ０が“Ｌ”に変化し、かつ、ビット線イコライズ信号ＢＬＥＱが“Ｌ”に変化する。ビット線イコライズ信号ＢＬＥＱが“Ｌ”になることで、ビット線ＢＬ及びレファレンスビット線Ｒｅｆ．ＢＬのプリチャージ（イコライズ）が解除される。
この後、時刻ｔ１〜ｔ２にかけて、選択されたセルブロックのブロック選択信号ＢＳ０が“Ｈ”になり、かつ、制御信号ＤＢＳ１が“Ｈ”になる。
これにより、時刻ｔ２〜ｔ３にかけて、ビット線ＢＬは、選択されたセルブロックに電気的に接続され、かつ、選択されたユニットセルに記憶されたデータに応じた電位に変化する。これとほぼ同時に、レファレンスビット線Ｒｅｆ．ＢＬは、レファレンス電位発生回路ＲＥＦＧによりレファレンス電位に設定される。また、プレート線ＰＬ０は、“Ｌ”から“Ｈ”に変化する。
時刻ｔ３において、センスアンプイネーブル信号ＳＡＥを“Ｈ”にし、センスアンプＳＡを駆動すると、このセンスアンプＳＡにより、ビット線ＢＬの電位とレファレンスビット線Ｒｅｆ．ＢＬの電位との差が増幅される。
例えば、ビット線ＢＬの電位がレファレンスビット線Ｒｅｆ．ＢＬの電位よりも低い場合には、さらにその差が増幅され、ビット線ＢＬは、“Ｌ”（＝“０”）になり、レファレンスビット線Ｒｅｆ．ＢＬは、“Ｈ”（＝“１”）になる。
また、例えば、ビット線ＢＬの電位がレファレンスビット線Ｒｅｆ．ＢＬの電位よりも高い場合には、さらにその差が増幅され、ビット線ＢＬは、“Ｈ”（＝“１”）になり、レファレンスビット線Ｒｅｆ．ＢＬは、“Ｌ”（＝“０”）になる。
尚、強誘電体メモリにおけるデータリード方式は、データリードの対象となるユニットセルのデータが破壊される破壊リード方式である。
そこで、時刻ｔ３〜ｔ４にかけては、選択されたユニットセルのデータが“０”の場合、プレート線ＰＬ０が“Ｈ”、ビット線ＢＬが“Ｌ”の状態にあることを利用し、この期間、選択されたユニットセルに対する“０”データの再書き込みを行う。
また、この後、時刻ｔ４において、プレート線ＰＬ０を“Ｌ”に変化させ、選択されたユニットセルのデータが“１”の場合に対する“１”データの再書き込みを行う。
即ち、選択されたユニットセルのデータが“１”の場合、時刻ｔ４〜ｔ５にかけては、プレート線ＰＬ０が“Ｌ”、ビット線ＢＬが“Ｈ”の状態になる。従って、選択されたユニットセルのデータが“１”の場合、この期間、“１”データの再書き込みを行うことができる。
最後に、全ての信号線のレベルを初期状態、即ち、時刻ｔ１よりも左側の期間と同じ状態に戻し、データリードを終了する。
３． 実施の形態
以下、本発明の例に関わる強誘電体メモリに関し、最良と思われる複数の実施の形態について説明する。
(1) 第１実施の形態
A. メモリセルアレイ
図１は、ＴＣ並列ユニット直列接続型強誘電体メモリのセルアレイの構成例を示している。
ユニットセルは、セルトランジスタ（Ｔ）と強誘電体キャパシタ（Ｃ）とから構成される。強誘電体キャパシタは、セルトランジスタのソースとドレインとの間に接続されるため、セルトランジスタと強誘電体キャパシタとが並列接続された形となる。
このようなユニットセルが複数個（本例では、８個）直列接続されると、セルブロックが構成される。セルブロックの一端は、プレート線ＰＬ０，ＰＬ１に接続され、その他端は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を経由して、ビット線ＢＬ又はレファレンスビット線Ｒｅｆ．ＢＬに接続される。
プレート線ドライバ１１は、プレート線ＰＬ０，ＰＬ１に接続され、プレート線ＰＬ０，ＰＬ１を駆動する。プレート線ドライバ１１の動作は、プレート線ドライバ・イネーブル信号ＰＬＥにより制御され、プレート線ドライバ・イネーブル信号ＰＬＥがイネーブル状態（例えば、“Ｈ”）になると、プレート線ドライバ１１が動作状態になる。
ワード線ドライバ・ロウデコーダ１２は、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ７に接続され、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ７を駆動する。ワード線ドライバ・ロウデコーダ１２の動作は、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥにより制御され、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥがイネーブル状態（例えば、“Ｈ”）になると、ワード線ドライバ・ロウデコーダ１２は、選択されたワード線ＷＬｉ（選択）を“Ｈ”にする。
ブロックセレクタデコーダ１３は、ブロック選択線ＢＳ０，ＢＳ１に接続され、ブロック選択線ＢＳ０，ＢＳ１を駆動する。ブロックセレクタデコーダ１３の動作は、ブロックセレクタデコーダ・イネーブル信号ＢＳＥにより制御され、ブロックセレクタデコーダ・イネーブル信号ＢＳＥがイネーブル状態（例えば、“Ｈ”）になると、ブロックセレクタデコーダ１３が動作状態になる。
リードデータを検出するセンスアンプＳＡは、ビット線ＢＬとレファレンスビット線Ｒｅｆ．ＢＬとの間に接続される。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥがイネーブル状態（例えば、“Ｈ”）になると、動作状態になる。
ビット線ＢＬ及びレファレンスビット線Ｒｅｆ．ＢＬを所定電位（例えば、Ｖｓｓ）にプリチャージするプリチャージ回路ＰＲＥは、３個のＮチャネルＭＯＳトランジスタから構成される。ビット線イコライズ信号ＢＬＥＱがイネーブル状態（例えば、“Ｈ”）になると、ビット線ＢＬ及びレファレンスビット線Ｒｅｆ．ＢＬは、所定電位にプリチャージ（イコライズ）される。
イコライズ制御回路１５は、ビット線イコライズ信号ＢＬＥＱを出力する。イコライズ制御回路１５の動作は、ビット線・イネーブル信号ＢＬＥにより制御され、ビット線・イネーブル信号ＢＬＥがイネーブル状態（例えば、“Ｈ”）になると、ビット線イコライズ信号ＢＬＥＱがディスエーブル状態（例えば、“Ｌ”）になる。
レファレンス電位発生回路ＲＥＦＧは、レファレンスビット線Ｒｅｆ．ＢＬにレファレンス電位を与える。
例えば、ブロック選択信号ＢＳ０が“Ｈ”、ブロック選択信号ＢＳ１が“Ｌ”のとき、制御信号ＤＢＳ０が“Ｌ”、制御信号ＤＢＳ１が“Ｈ”になり、レファレンスビット線Ｒｅｆ．ＢＬにレファレンス電位が供給される。また、例えば、ブロック選択信号ＢＳ０が“Ｌ”、ブロック選択信号ＢＳ１が“Ｈ”のとき、制御信号ＤＢＳ０が“Ｈ”、制御信号ＤＢＳ１が“Ｌ”になり、レファレンスビット線（Ｒｅｆ．ＢＬ）にレファレンス電位が供給される。
ＤＢＳデコーダ１４は、制御信号ＤＢＳ０，ＤＢＳ１を出力する。ＤＢＳデコーダ１４の動作は、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥにより制御され、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥがイネーブル状態（例えば、“Ｈ”）になると、ＤＢＳデコーダ１４が動作状態になる。
B. イネーブル信号発生回路
次に、本発明の例に関わるデータリード時のタイミングを制御するための制御回路としてのイネーブル信号発生回路について説明する。
図２は、イネーブル信号発生回路の例を示している。
ＲＤ１〜ＲＤ６は、入力信号ＩＮが“Ｌ”から“Ｈ”に遷移するときのみ、入力信号ＩＮに一定の遅延量を付加し、出力信号ＯＵＴとして出力する遅延回路である。遅延回路ＲＤ１〜ＲＤ６の遅延時間は、例えば、全てが同じになることはなく、互いに異なる。
また、ＶＲＤ１，ＶＲＤ２は、選択されるユニットセル（ワード線）の位置に応じた遅延量（位置によりそれぞれ異なる）を入力信号ＩＮに付加し、これを出力信号ＯＵＴとして出力する遅延回路である。
アンド回路ＡＤ１は、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥ及びビット線・イネーブル信号ＢＬＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１の遅延時間が経過した後、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥ及びビット線・イネーブル信号ＢＬＥが“Ｌ”から“Ｈ”に変化する。また、この後、遅延回路ＲＤ２〜ＲＤ６による遅延時間と遅延回路ＶＲＤ１，ＶＲＤ２により設定される遅延時間との合計の遅延時間が経過すると、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥ及びビット線・イネーブル信号ＢＬＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ２は、ブロックセレクタデコーダ・イネーブル信号ＢＳＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間が経過した後、ブロックセレクタデコーダ・イネーブル信号ＢＳＥが“Ｌ”から“Ｈ”に変化する。また、この後、遅延回路ＲＤ３，ＲＤ４，ＲＤ５の遅延時間と遅延回路ＶＲＤ１，ＶＲＤ２により設定される遅延時間との合計の遅延時間が経過すると、ブロックセレクタデコーダ・イネーブル信号ＢＳＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ３は、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間が経過した後、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥが“Ｌ”から“Ｈ”に変化する。また、この後、遅延回路ＲＤ３の遅延時間が経過すると、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ４は、プレート線ドライバ・イネーブル信号ＰＬＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間が経過した後、プレート線ドライバ・イネーブル信号ＰＬＥが“Ｌ”から“Ｈ”に変化する。また、この後、遅延回路ＲＤ３，ＲＤ４の遅延時間と遅延回路ＶＲＤ１により設定される遅延時間との合計の遅延時間が経過すると、プレート線ドライバ・イネーブル信号ＰＬＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ５は、センスアンプイネーブル信号ＳＡＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２，ＲＤ３の遅延時間と遅延回路ＶＲＤ１により設定される遅延時間との合計の遅延時間が経過した後、センスアンプイネーブル信号ＳＡＥが“Ｌ”から“Ｈ”に変化する。また、この後、遅延回路ＲＤ４，ＲＤ５，ＲＤ６の遅延時間と遅延回路ＶＲＤ２により設定される遅延時間との合計の遅延時間が経過すると、センスアンプイネーブル信号ＳＡＥは、“Ｈ”から“Ｌ”に変化する。
３ビットのアドレス信号Ａ２，Ａ１，Ａ０は、セルブロック内の８個のユニットセル（８本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７）のうちから、１個のユニットセル（１本のワード線ＷＬｉ（選択））を選択するために使用される。つまり、このアドレス信号Ａ２，Ａ１，Ａ０を遅延回路ＶＲＤ１，ＶＲＤ２に入力させることにより、データリードの対象となる選択されたユニットセルのセルブロック内での位置に応じて、遅延回路ＶＲＤ１，ＶＲＤ２の遅延量を変化させ、データリード時におけるタイミングを、選択されたユニットセルの位置に応じて変えることが可能になる。
尚、ｂＣＥ、ｂＡ２，ｂＡ１，ｂＡ０は、それぞれ、ＣＥ、Ａ２，Ａ１，Ａ０の反転信号である。
C. 遅延回路ＶＲＤ１，ＶＲＤ２
図３及び図４は、遅延回路ＶＲＤ１の構成例を示している。
セルブロック内の８個のユニットセル（８本のワード線）のうち、データリードの対象となるユニットセルは、アドレス信号Ａ２，Ａ１，Ａ０により選択する。そして、選択されたユニットセルの位置に応じて、遅延回路ＶＲＤ１の遅延量を決定する。
例えば、（Ａ２，Ａ１，Ａ０）＝（０，０，０）のとき、ビット線ＢＬ又はレファレンスビット線Ｒｅｆ．ＢＬに最も近いユニットセルＭ０（図１参照）が選択されると仮定すると、図５に示すように、このときの遅延量を最も小さくし、サイクルタイムの向上を図る。
また、例えば、（Ａ２，Ａ１，Ａ０）＝（１，１，１）のとき、プレート線ＰＬ０，ＰＬ１に最も近いユニットセルＭ７（図１参照）が選択されると仮定すると、図５に示すように、このときの遅延量を最も大きくする。
尚、図３の例では、選択されるユニットセルの位置に応じて、遅延回路ＶＲＤ１内の抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値を変えて、遅延量を制御している。ここで、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値は、ｒ２ ＝ ２ｒ１ ＝ ４ｒ０の関係を有しているものとする。但し、ｒ１、ｒ２、ｒ３は、それぞれ、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値である。
また、図４の例では、選択されるユニットセルの位置に応じて、遅延回路ＶＲＤ１内の容量素子Ｃ１，Ｃ２，Ｃ３の容量値を変えて、遅延量を制御している。ここで、容量素子Ｃ１，Ｃ２，Ｃ３の容量値は、ｃ２ ＝ ２ｃ１ ＝ ４ｃ０の関係を有しているものとする。但し、ｃ１、ｃ２、ｃ３は、それぞれ、容量素子Ｃ１，Ｃ２，Ｃ３の容量値である。
図６及び図７は、遅延回路ＶＲＤ２の構成例を示している。
既に述べたように、セルブロック内の８個のユニットセル（８本のワード線）のうち、データリードの対象となるユニットセルは、アドレス信号Ａ２，Ａ１，Ａ０により選択する。
そこで、選択されたユニットセルの位置に応じて、遅延回路ＶＲＤ２の遅延量を決定するために、アドレス信号Ａ２，Ａ１，Ａ０の反転信号ｂＡ２，ｂＡ１，ｂＡ０を用いる。
例えば、（ｂＡ２，ｂＡ１，ｂＡ０）＝（１，１，１）のとき、ビット線ＢＬ又はレファレンスビット線Ｒｅｆ．ＢＬに最も近いユニットセルＭ０（図１参照）が選択されると仮定すると、図８に示すように、このときの遅延量を最も大きくする。
また、例えば、（ｂＡ２，ｂＡ１，ｂＡ０）＝（０，０，０）のとき、プレート線ＰＬ０，ＰＬ１に最も近いユニットセルＭ７（図１参照）が選択されると仮定すると、図８に示すように、このときの遅延量を最も小さくし、サイクルタイムの向上を図る。
尚、図６の例では、図３の例と同様に、選択されるユニットセルの位置に応じて、遅延回路ＶＲＤ１内の抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値を変えて、遅延量を制御している。
また、図７の例では、図４の例と同様に、選択されるユニットセルの位置に応じて、遅延回路ＶＲＤ１内の容量素子Ｃ１，Ｃ２，Ｃ３の容量値を変えて、遅延量を制御している。
D. 基本動作タイミング
図９及び図１０は、第１実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのデータリード時の基本動作タイミングを示している。
データリードを行う前、即ち、時刻ｔ１より左側の期間（初期状態）においては、全てのワード線が“Ｈ”に設定され、また、ブロック選択信号ＢＳ０，ＢＳ１は、共に、“Ｌ”、プレート線ＰＬ０，Ｌ１についても、共に、“Ｌ”となっている。
チップイネーブル信号ＣＥが“Ｈ”（ｂＣＥが“Ｌ”）になると、メモリアクセスが開始される。
まず、時刻ｔ１において、選択されたワード線が“Ｌ”に変化する。この後、時刻ｔ１〜ｔ２にかけて、選択されたセルブロックのブロック選択信号ＢＳ０が“Ｈ”になる。
これにより、時刻ｔ２〜ｔ３（ｔ３’）にかけて、ビット線ＢＬは、選択されたセルブロックに電気的に接続され、かつ、選択されたユニットセルに記憶されたデータに応じた電位に変化する。また、この時、プレート線ＰＬ０が“Ｈ”に変化する。
時刻ｔ２〜ｔ３（ｔ３’）は、プレート線ＰＬ０を“Ｌ”から“Ｈ”にするための期間であり、この期間は、選択されたユニットセルの位置、即ち、選択されたワード線の位置に応じて変化させる。具体的には、この期間は、選択されたワード線がビット線に近いほど、長くなる。
図９の例では、ビット線に最も近いワード線（図１のＷＬ０）が選択された場合を想定しているため、時刻ｔ２〜ｔ３は、最も長くなっている。ここで、同図中、ｎ０，ｎ１は、図１におけるユニットセル内のノードｎ０，ｎ１を意味している。
従って、図９の例では、プレート線ＰＬ０を“Ｈ”にするための期間を十分に確保した後、時刻ｔ３において、センスアンプイネーブル信号ＳＡＥを“Ｈ”にし、センスアンプを動作させる。これにより、ビット線ＢＬの電位とレファレンスビット線の電位との差が増幅される。
一方、図１０の例では、プレート線に最も近いワード線（図１のＷＬ７）が選択された場合を想定しているため、時刻ｔ２〜ｔ３’（時刻ｔ３よりも前）は、最も短くなっている。ここで、同図中、ｎ７は、図１におけるユニットセル内のノードｎ７を意味している。
従って、図１０の例では、時刻ｔ３’において、センスアンプイネーブル信号ＳＡＥを“Ｈ”にし、センスアンプを動作させ、データリードのサイクルタイムの向上を図る。これにより、ビット線ＢＬの電位とレファレンスビット線の電位との差が増幅される。
尚、図９及び図１０の例では、共に、リードデータは、“１”となっているため、ビット線ＢＬの電位は、“Ｈ”になる。
この後、時刻ｔ３〜ｔ４（図９）、又は、時刻ｔ３’〜ｔ４’（図１０）にかけて、選択されたユニットセルのデータが“０”の場合を考慮し、選択されたユニットセルに対する“０”データの再書き込みを行う。
尚、期間ｔ３〜ｔ４と期間ｔ３’〜ｔ４’とは、同じ長さである。
この後、時刻ｔ４（図９）、又は、時刻ｔ４’（図１０）において、プレート線ＰＬ０を“Ｌ”に変化させ、選択されたユニットセルのデータが“１”の場合に対する“１”データの再書き込みを行う。
“１”データの再書き込みのための期間は、選択されたユニットセルの位置、即ち、選択されたワード線の位置に応じて変化させる。具体的には、この期間は、選択されたワード線がプレート線に近いほど、長くなる。
図９の例では、ビット線に最も近いワード線（図１のＷＬ０）が選択された場合を想定しているため、“１”データの再書き込みのための期間は、最も短くし、時刻ｔ４から時刻ｔ５’までとする。ここで、同図中、ｎ０，ｎ１は、図１におけるユニットセル内のノードｎ０，ｎ１を意味している。
従って、図９の例では、時刻ｔ５’（時刻ｔ５よりも前）において、ブロック選択信号ＢＳ０を“Ｌ”に変化させる。
一方、図１０の例では、プレート線に最も近いワード線（図１のＷＬ７）が選択された場合を想定しているため、“１”データの再書き込みのための期間は、最も長くし、時刻ｔ４’から時刻ｔ５’までとする。ここで、同図中、ｎ７は、図１におけるユニットセル内のノードｎ７を意味している。
従って、図１０の例では、時刻ｔ５’において、ブロック選択信号ＢＳ０を“Ｌ”に変化させる。
尚、時刻ｔ５は、従来のデータ方式（最悪のケースを想定したデータリードタイミング）において、ブロック選択信号ＢＳ０を“Ｌ”に変化させる時刻を示している（図１６及び図１７参照）。
最後に、全ての信号線のレベルを初期状態、即ち、時刻ｔ１よりも左側の期間と同じ状態に戻し、データリードを終了する。
このように、本発明の例に関わるＴＣ並列ユニット直列接続型強誘電体メモリでは、選択されるセルユニット（ワード線）の位置によって、プレート線を“Ｈ”にするまでの時間、及び、“１”データを再書き込みするために必要とされる時間をそれぞれ異ならせ、かつ、最適な時間に設定することにより、結果として、データリードのサイクルタイムを短縮することができる。
即ち、従来では、最悪のケースを想定していたため、プレート線を“Ｈ”にするまでの時間、及び、“１”データを再書き込みするために必要とされる時間を、それぞれ最大に確保していた。従って、データリードのサイクルタイムは、例えば、図９及び図１０のｔ１〜ｔ５までの期間となっていた。
これに対し、本発明の例によれば、ビット線に最も近いワード線（図１のＷＬ０）が選択される場合には、図９に示すように、プレート線を“Ｈ”にするための期間として、十分に長い時間ｔ２〜ｔ３を確保しなければならないが、一方で、これに相補的に、“１”データを再書き込みするために必要とされる期間として、十分に短い時間ｔ４〜ｔ５’（＜ｔ４〜ｔ５）を確保すれば足りる。
また、プレート線に最も近いワード線（図１のＷＬ７）が選択される場合には、図１０に示すように、“１”データを再書き込みするために必要とされる期間として、十分に長い時間ｔ４〜ｔ５を確保しなければならないが、一方で、これに相補的に、プレート線を“Ｈ”にするための期間として、十分に短い時間ｔ２〜ｔ３’（＜ｔ２〜ｔ３）を確保すれば足りる。
E. まとめ
このように、第１実施の形態によれば、データリードの対象となるユニットセルの位置に応じて、プレート線を“Ｈ”にするまでの時間と“１”データを再書き込みするために必要とされる時間とを相補的に変えることで、全体として、データリードのサイクルタイムの短縮を図ることができる。
(2) 第２実施の形態
第２の実施の形態は、チップイネーブル信号ＣＥが立ち下がった後（“Ｌ”に変化した後）、即ち、その反転信号ｂＣＥが立ち上がった後（“Ｈ”に変化した後）に、“１”データの再書き込みなどの各種の動作が実行されるような仕様に対応させた強誘電体メモリに関する。
A. メモリセルアレイ
メモリセルアレイの構成例としては、上述の第１実施の形態と同様に、図１に示すようになるので、ここでは、その説明については、省略する。
B. イネーブル信号発生回路
図１１は、イネーブル信号発生回路の例を示している。
ＲＤ１〜ＲＤ５は、入力信号ＩＮが“Ｌ”から“Ｈ”に遷移するときのみ、入力信号ＩＮに一定の遅延量を付加し、出力信号ＯＵＴとして出力する遅延回路である。遅延回路ＲＤ１〜ＲＤ５の遅延時間は、例えば、全てが同じになることはなく、互いに異なる。
また、ＶＲＤ１，ＶＲＤ２は、選択されるユニットセル（ワード線）の位置に応じた遅延量（位置によりそれぞれ異なる）を入力信号ＩＮに付加し、これを出力信号ＯＵＴとして出力する遅延回路である。
アンド回路ＡＤ１は、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥ及びビット線・イネーブル信号ＢＬＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ４，ＲＤ５の遅延時間が経過した後、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥ及びビット線・イネーブル信号ＢＬＥが“Ｌ”から“Ｈ”に変化する。また、この後、チップイネーブル信号ＣＥが“Ｈ”から“Ｌ”に変化すると、遅延回路ＲＤ１の遅延時間が経過した後、ワード線ドライバ・ロウデコーダ・イネーブル信号ＷＬＥ及びビット線・イネーブル信号ＢＬＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ２は、ブロックセレクタデコーダ・イネーブル信号ＢＳＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間が経過した後、ブロックセレクタデコーダ・イネーブル信号ＢＳＥが“Ｌ”から“Ｈ”に変化する。また、この後、チップイネーブル信号ＣＥが“Ｈ”から“Ｌ”に変化すると、遅延回路ＲＤ４の遅延時間が経過した後、ブロックセレクタデコーダ・イネーブル信号ＢＳＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ３は、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間が経過した後、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥが“Ｌ”から“Ｈ”に変化する。また、この後、遅延回路ＲＤ３の遅延時間が経過すると、ＤＢＳデコーダ・イネーブル信号ＤＢＳＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ４は、プレート線ドライバ・イネーブル信号ＰＬＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間及び遅延回路ＶＲＤ２により設定される遅延時間のうちのいずれか長い方の時間が経過した後、プレート線ドライバ・イネーブル信号ＰＬＥが“Ｌ”から“Ｈ”に変化する。また、この後、チップイネーブル信号ＣＥが“Ｈ”から“Ｌ”に変化すると、遅延回路ＲＤ１，ＲＤ２の遅延時間及び遅延回路ＶＲＤ２により設定される遅延時間のうちのいずれか短い方の時間が経過した後、プレート線ドライバ・イネーブル信号ＰＬＥは、“Ｈ”から“Ｌ”に変化する。
アンド回路ＡＤ５は、センスアンプイネーブル信号ＳＡＥの立ち上がりタイミング（“Ｌ”→“Ｈ”）及び立ち下りタイミング（“Ｈ”→“Ｌ”）を制御する。
即ち、チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化すると、遅延回路ＲＤ１，ＲＤ２，ＲＤ３の遅延時間と遅延回路ＶＲＤ１により設定される遅延時間との合計の遅延時間が経過した後、センスアンプイネーブル信号ＳＡＥが“Ｌ”から“Ｈ”に変化する。また、この後、チップイネーブル信号ＣＥが“Ｈ”から“Ｌ”に変化すると、遅延回路ＲＤ４，ＲＤ５の遅延時間が経過した後、センスアンプイネーブル信号ＳＡＥは、“Ｈ”から“Ｌ”に変化する。
C. 遅延回路ＶＲＤ１，ＶＲＤ２
遅延回路ＶＲＤ１，ＶＲＤ２の構成例としては、上述の第１実施の形態と同様に、図３乃至図８に示すようになるので、ここでは、その説明については、省略する。
D. 基本動作タイミング
図１２及び図１３は、第２実施の形態に関わるＴＣ並列ユニット直列接続型強誘電体メモリのデータリード時の基本動作タイミングを示している。
データリードを行う前、即ち、時刻ｔ１より左側の期間（初期状態）においては、全てのワード線が“Ｈ”に設定され、また、ブロック選択信号ＢＳ０，ＢＳ１は、共に、“Ｌ”、プレート線ＰＬ０，Ｌ１についても、共に、“Ｌ”となっている。
チップイネーブル信号ＣＥが“Ｈ”（ｂＣＥが“Ｌ”）になると、メモリアクセスが開始される。
まず、時刻ｔ１において、選択されたワード線が“Ｌ”に変化する。この後、時刻ｔ１〜ｔ２にかけて、選択されたセルブロックのブロック選択信号ＢＳ０が“Ｈ”になる。
これにより、時刻ｔ２〜ｔ３（ｔ３’）にかけて、ビット線ＢＬは、選択されたセルブロックに電気的に接続され、かつ、選択されたユニットセルに記憶されたデータに応じた電位に変化する。また、この時、プレート線ＰＬ０が“Ｈ”に変化する。
時刻ｔ２〜ｔ３（ｔ３’）は、プレート線ＰＬ０を“Ｌ”から“Ｈ”にするための期間であり、この期間は、選択されたユニットセルの位置、即ち、選択されたワード線の位置に応じて変化させる。具体的には、この期間は、選択されたワード線がビット線に近いほど、長くなる。
図１２の例では、ビット線に最も近いワード線（図１のＷＬ０）が選択された場合を想定しているため、時刻ｔ２〜ｔ３は、最も長くなっている。ここで、同図中、ｎ０，ｎ１は、図１におけるユニットセル内のノードｎ０，ｎ１を意味している。
従って、図１２の例では、プレート線ＰＬ０を“Ｈ”にするための期間を十分に確保した後、時刻ｔ３において、センスアンプイネーブル信号ＳＡＥを“Ｈ”にし、センスアンプを動作させる。これにより、ビット線ＢＬの電位とレファレンスビット線の電位との差が増幅される。
一方、図１３の例では、プレート線に最も近いワード線（図１のＷＬ７）が選択された場合を想定しているため、時刻ｔ２〜ｔ３’（時刻ｔ３よりも前）は、最も短くなっている。ここで、同図中、ｎ７は、図１におけるユニットセル内のノードｎ７を意味している。
従って、図１３の例では、時刻ｔ３’において、センスアンプイネーブル信号ＳＡＥを“Ｈ”にし、センスアンプを動作させ、データリードのサイクルタイムの向上を図る。これにより、ビット線ＢＬの電位とレファレンスビット線の電位との差が増幅される。
尚、図１２及び図１３の例では、共に、リードデータは、“１”となっているため、ビット線ＢＬの電位は、“Ｈ”になる。
この後、時刻ｔ３〜ｔ４（図１２）、又は、時刻ｔ３’〜ｔ４’（図１３）にかけて、選択されたユニットセルのデータが“０”の場合を考慮し、選択されたユニットセルに対する“０”データの再書き込みを行う。
尚、期間ｔ３〜ｔ４と期間ｔ３’〜ｔ４’とは、同じ長さである。
ここで、本例では、時刻ｔ４よりも前の時刻ｔ４’において、チップイネーブル信号ＣＥを“Ｌ”（ｂＣＥを“Ｈ”）にする。
このチップイネーブル信号ＣＥの変化を受けて、選択されたユニットセルのデータが“１”の場合に対する“１”データの再書き込みを行う。
即ち、時刻ｔ４（図１２）、又は、時刻ｔ４’（図１３）において、プレート線ＰＬ０を“Ｌ”に変化させ、“１”データの再書き込みを行う。
“１”データの再書き込みのための期間は、選択されたユニットセルの位置、即ち、選択されたワード線の位置に応じて変化させる。具体的には、この期間は、選択されたワード線がプレート線に近いほど、長くなる。
図１２の例では、ビット線に最も近いワード線（図１のＷＬ０）が選択された場合を想定しているため、“１”データの再書き込みのための期間は、最も短くし、時刻ｔ４から時刻ｔ５’までとする。ここで、同図中、ｎ０，ｎ１は、図１におけるユニットセル内のノードｎ０，ｎ１を意味している。
従って、図１２の例では、時刻ｔ５’（時刻ｔ５よりも前）において、ブロック選択信号ＢＳ０を“Ｌ”に変化させる。
一方、図１３の例では、プレート線に最も近いワード線（図１のＷＬ７）が選択された場合を想定しているため、“１”データの再書き込みのための期間は、最も長くし、時刻ｔ４’から時刻ｔ５’までとする。ここで、同図中、ｎ７は、図１におけるユニットセル内のノードｎ７を意味している。
従って、図１３の例では、時刻ｔ５’において、ブロック選択信号ＢＳ０を“Ｌ”に変化させる。
尚、時刻ｔ５は、従来のデータ方式（最悪のケースを想定したデータリードタイミング）において、ブロック選択信号ＢＳ０を“Ｌ”に変化させる時刻を示している（図１６及び図１７参照）。
最後に、全ての信号線のレベルを初期状態、即ち、時刻ｔ１よりも左側の期間と同じ状態に戻し、データリードを終了する。
このように、本発明の例に関わるＴＣ並列ユニット直列接続型強誘電体メモリでは、選択されるセルユニット（ワード線）の位置によって、プレート線を“Ｈ”にするまでの時間、及び、“１”データを再書き込みするために必要とされる時間をそれぞれ異ならせ、かつ、最適な時間に設定することにより、結果として、データリードのサイクルタイムを短縮することができる。
即ち、従来では、最悪のケースを想定していたため、プレート線を“Ｈ”にするまでの時間、及び、“１”データを再書き込みするために必要とされる時間を、それぞれ最大に確保していた。従って、データリードのサイクルタイムは、例えば、図１２及び図１３のｔ１〜ｔ５までの期間となっていた。
これに対し、本発明の例によれば、ビット線に最も近いワード線（図１のＷＬ０）が選択される場合には、図１２に示すように、プレート線を“Ｈ”にするための期間として、十分に長い時間ｔ２〜ｔ３を確保しなければならないが、一方で、これに相補的に、“１”データを再書き込みするために必要とされる期間として、十分に短い時間ｔ４〜ｔ５’（＜ｔ４〜ｔ５）を確保すれば足りる。
また、プレート線に最も近いワード線（図１のＷＬ７）が選択される場合には、図１３に示すように、“１”データを再書き込みするために必要とされる期間として、十分に長い時間ｔ４〜ｔ５を確保しなければならないが、一方で、これに相補的に、プレート線を“Ｈ”にするための期間として、十分に短い時間ｔ２〜ｔ３’（＜ｔ２〜ｔ３）を確保すれば足りる。
E. まとめ
このように、第２実施の形態においても、データリードの対象となるユニットセルの位置に応じて、プレート線を“Ｈ”にするまでの時間と“１”データを再書き込みするために必要とされる時間とを相補的に変えることで、全体として、データリードのサイクルタイムの短縮を図ることができる。
４． その他
本発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリのデータリードのサイクルタイムを短縮できる。
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
本発明の例に関わる強誘電体メモリのメモリセルアレイを示す回路図。 第１実施の形態のイネーブル信号発生回路を示す回路図。 遅延回路ＶＲＤ１の例を示す回路図。 遅延回路ＶＲＤ１の例を示す回路図。 遅延回路ＶＲＤ１の動作を示す波形図。 遅延回路ＶＲＤ２の例を示す回路図。 遅延回路ＶＲＤ２の例を示す回路図。 遅延回路ＶＲＤ２の動作を示す波形図。 第１実施の形態の強誘電体メモリの動作を示す波形図。 第１実施の形態の強誘電体メモリの動作を示す波形図。 第２実施の形態のイネーブル信号発生回路を示す回路図。 第２実施の形態の強誘電体メモリの動作を示す波形図。 第２実施の形態の強誘電体メモリの動作を示す波形図。 従来の強誘電体メモリのメモリセルアレイを示す回路図。 従来の強誘電体メモリの動作を示す波形図。 従来の強誘電体メモリの動作を示す波形図。 従来の強誘電体メモリの動作を示す波形図。
符号の説明
１１： プレート線ドライバ、 １２： ワード線ドライバ・ロウデコーダ、 １３： ブロックセレクタデコーダ、 １４： ＤＢＳデコーダ、 １５： イコライズ制御回路、 ＳＡ： センスアンプ、 ＰＲＥ： プリチャージ回路、 ＲＥＦＧ： レファレンス電位発生回路、 ＲＤ： 遅延回路（遅延量一定）、ＶＲＤ１，ＶＲＤ２： 遅延回路（遅延量可変）、ＡＤ１〜ＡＤ５： アンド回路。

Claims (3)

  1. 一端がプレート線に接続され、他端がブロック選択トランジスタを経由してビット線に接続され、直列接続された複数のユニットセルから構成されるセルブロックと、
    前記ビット線に接続されるセンスアンプと、
    前記ブロック選択トランジスタのオン／オフを制御するブロックセレクタデコーダと、
    前記センスアンプ及び前記ブロックセレクタデコーダを動作させるタイミングを制御するイネーブル信号発生回路とを具備し、
    前記複数のユニットセルの各々は、強誘電体キャパシタとセルトランジスタとが並列接続された構造を有し、
    前記プレート線のレベルを変更してから前記センスアンプを動作させるまでの期間は、前記プレート線に近い位置に配置されるユニットセルほど短くなるように設定され、
    前記プレート線のレベルを変更してから前記ブロック選択トランジスタをオフにするまでの期間は、前記ビット線に近い位置に配置されるユニットセルほど短くなるように設定される
    ことを特徴とする強誘電体メモリ。
  2. 前記選択されたユニットセルの位置に応じて、前記プレート線のレベルを変更してから前記センスアンプを動作させるまでの期間と、前記プレート線のレベルを変更してから前記ブロック選択トランジスタをオフにするまでの期間とは、相補的に変化することを特徴とする請求項１に記載の強誘電体メモリ。
  3. チップイネーブル信号のレベルを変更してから前記プレート線のレベルを変更するまでの期間は、前記プレート線に近い位置に配置されるユニットセルほど短くなるように設定されることを特徴とする請求項１に記載の強誘電体メモリ。
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