JP2008102982A - 強誘電体メモリ - Google Patents

Abstract

【課題】セルトランジスタの抵抗値が不均一であっても、セルトランジスタの特性に応じてセルトランジスタの抵抗値が一定になるようにワード線電位を調整して、最適なワード線電圧を供給する機能を有する強誘電体メモリを提供する。
【解決手段】ロウデコーダ制御回路５は、主に、メモリセルＭＣに組み込まれたセルトランジスタＴｒの評価をするセルトランジスタ評価部５１と、そのセルトランジスタの評価に基づきセルトランジスタへ供給する電源供給部５１への電圧を調整する電圧調整部５２と、電圧調整部５２に基づきロウデコーダ回路４に電圧を供給する電圧供給部５３とから構成されている。セルトランジスタ評価部５１は、メモリセルＭＣを構成するセルトランジスタＴｒの抵抗値を測定するセルトランジスタ抵抗判定回路５１Ａと、セルトランジスタ抵抗判定回路５１Ａを制御するセルトランジスタ抵抗判定制御回路５１Ｂとを備えている。
【選択図】図２

Description

この発明は、強誘電体キャパシタとトランジスタによりメモリセルが構成される強誘電体メモリに関する。

記憶媒体として強誘電体キャパシタを用いた記憶装置（強誘電体メモリ）が開発、及び実用化されている（特許文献１参照）。強誘電体メモリは不揮発性であり、電源をオフにした後も、記憶内容が失われない、膜厚が十分薄い場合には自発分極の反転速度が速いため高速の書き込み・読み出しが可能である、などの優れた特徴を有する。また、強誘電体メモリは１ビットのメモリセルを１つのトランジスタと１つの強誘電体キャパシタとで構成することが可能であるため、大容量化にも適している。

近年、この強誘電体メモリの中において、ＴＣ並列ユニット直列接続型強誘電体メモリが注目されている。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタのソースとドレインとの間に強誘電体キャパシタの下部電極と上部電極とをそれぞれ接続し、これをユニットセル（メモリセル）とし、このユニットセルが複数直列に接続された構成をもつ。

ＴＣ並列ユニット直列接続型強誘電体メモリは、特定のメモリセル（選択メモリセル）の情報を読み出す場合、直列接続された非選択メモリセルのセルトランジスタを介して、選択メモリセルのキャパシタに電位を印加し、選択メモリセルのキャパシタの電圧をビット線に転送することにより、メモリセルの記憶状態を読み出す。

例えば、特許文献１図９のＢＬとＰＬ間のメモリセル列について見ると、メモリセルは強誘電体キャパシタとセルトランジスタが並列に接続され、それらが直列に接続されている。メモリセルＭ０を選択している場合、選択セルであるメモリセルＭ０の強誘電体キャパシタに印加されるプレート線ＰＬの電位は、非選択セルであるメモリセルＭＣ１〜ＭＣ７のセルトランジスタを介して伝えられる。つまり、メモリセルＭＣ０の両端にかかる電位差の立ち上がりは、非選択セルのセルトランジスタの抵抗値に影響されることとなる。

すると、セルトランジスタの抵抗値の違いにより、選択セルであるメモリセル両端にかかる電位差が所定のレベルに到達するまでの時間に違いが生じる。従来のＦｅＲＡＭは、このセルトランジスタの抵抗値の相違により、所定レベルに到達する以前にセンス動作が開始され、誤動作を引き起こしていた。

しかしながら、各々のセルトランジスタは、製造時にその形状に乱れが生じ、それらの抵抗値も不均一となる。つまり、選択メモリセルのセルノードが所定のレベルに到達するまでの時間は、一定にはならない。したがって、上記のようなセルトランジスタの構成は、セルノードが所定のレベルに達する以前に、センス動作が実行され、誤動作を起す原因となる。また、このセルトランジスタの抵抗値の不均一は、ＴＣ並列ユニット直列接続型強誘電体メモリ生産の歩留まりを低下させる原因となっている。
特開２００１−２５０３７６号公報

本発明は、セルトランジスタの抵抗値が不均一であっても、セルトランジスタの特性に応じてセルトランジスタの抵抗値が一定になるようにワード線電圧を調整して、最適なワード線電圧を供給する機能を有する強誘電体メモリを提供する。

本発明の一態様に係る強誘電体メモリは、セルトランジスタと強誘電体キャパシタとを並列に接続したメモリセルを複数直列接続したメモリセルブロックと、前記セルトランジスタの抵抗値を測定するセルトランジスタ抵抗値測定回路と、前記測定したセルトランジスタの抵抗値に基づき前記セルトランジスタのゲートに印加するワード線電圧を制御するワード線電圧制御回路と、前記制御されたワード線電圧を発生させるワード線電圧発生回路とを備えることを特徴とする。

この発明によれば、セルトランジスタの抵抗値が不均一であっても、セルトランジスタの特性に応じてセルトランジスタの抵抗値が一定になるようにワード線電圧を調整して、最適なワード線電圧を供給する機能を有する強誘電体メモリを提供することができる。

先ず、図１１を参照し、強誘電体メモリ（ＦｅＲＡＭ）の原理を説明する。ＦｅＲＡＭは、読み出しのために電圧が強誘電体キャパシタに印加されたとき、データ”０”，”１”の必ず一方は、自発分極の反転を伴う。従って、読み出し後には、読み出しデータによって、反転した自発分極を再度反転させるという再書き込み動作が必要となる。図１１に示すように、強誘電体キャパシタのヒステリシス特性の自発分極Ｐｒ１，Ｐｒ２が例えば、データ”１”，”０”の記憶状態である。この強誘電体キャパシタに図１１の正方向の電圧（例えばプレート電圧）を印加することにより、”０”のデータについては、破線で示したように大きな信号電荷量を発生し、電圧を元に戻すと自発分極が反転した”１”データ状態となる。即ち、破壊読出しがなされる。”１”データは信号電荷量が小さく、分極反転も生じない。その後、強誘電体キャパシタに負方向の電圧を印加することによって、破線で示したように”０”データの再書き込みがなされる。

以下、図１〜図１０を参照して、本発明の一実施形態について説明する。

図１は、本発明の一実施形態に係るＦｅＲＡＭのブロック構成図である。メモリセルアレイ１は、上述したように強誘電体キャパシタＣとトランジスタＴｒとからなるメモリセルＭＣにより構成される。このメモリセルＭＣにおいて、強誘電体キャパシタＣとセルトランジスタＴｒとは並列接続されている。この様なメモリセルＭＣが図の例では８個直列接続されて、セルブロックＭＣＢ０，ＭＣＢ１が構成される。すなわち、各セルブロックＭＣＢ０，ＭＣＢ１は、ＴＣ並列ユニット直列接続型強誘電体メモリを構成している。図では、一対のビット線ＢＬ、ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。

セルブロックＭＣＢ０，ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＬ，ＢＢＬに接続され、他端Ｎ２は、プレート線ＰＬ，ＢＰＬに接続されている。各セルブロックＭＣＢ０，ＭＣＢ１のセルトランジスタＴｒのゲートは、ワード線ＷＬ０〜ＷＬ７に接続されている。ビット線ＢＬ，ＢＢＬには、読み出しデータを検知増幅するセンスアンプ回路２が接続され、プレート線ＰＬ，ＢＰＬには、プレート線駆動回路３が接続されている。

また、ＦｅＲＡＭは、このメモリセルアレイ１のワード線ＷＬ０〜ＷＬ７を選択駆動するロウデコーダ回路４と、ロウデコーダ回路４を制御するロウデコーダ制御回路５とを備えている。このロウデコーダ制御回路５は、セルトランジスタＴｒの抵抗値を測定し、その測定結果に従ってトランジスタＴｒに与えるワード線電圧を制御する。すなわち、ロウデコーダ制御回路５は、セルトランジスタＴｒの抵抗値が、大きくばらついてもセンスマージンを保つのに寄与するものである。

次に、図２を参照してロウデコーダ制御回路５について詳細に説明する。図２は、ロウデコーダ制御回路５の概略構成図である。図２に示すように、ロウデコーダ制御回路５は、主に、セルトランジスタ評価部５１と、電圧調整部５２と、電圧供給部５３とから構成されている。

セルトランジスタ評価部５１は、メモリセルＭＣに組み込まれたセルトランジスタＴｒの特性評価を行う。電圧調整部５２は、そのセルトランジスタＴｒの特性評価に基づき電源供給部５３よりセルトランジスタＴｒへ供給される電圧を調整する。電圧供給部５３は、電圧調整部５２に基づき調整された電圧を発生させ、ロウデコーダ４に供給する。

セルトランジスタ評価部５１は、セルトランジスタ抵抗判定回路５１Ａと、セルトランジスタ抵抗判定制御回路５１Ｂとを備える。

セルトランジスタ抵抗判定回路５１Ａは、メモリセルＭＣを構成するセルトランジスタＴｒの抵抗値を測定する。セルトランジスタ抵抗判定制御回路５１Ｂは、セルトランジスタ抵抗判定回路５１Ａの判定開始を制御する。

電圧調整部５２は、トリミングラッチ回路５２Ａと、トリミング制御回路５２Ｂと、タイミング制御回路５２Ｃとを備える。

トリミングラッチ回路５２Ａは、セルトランジスタ抵抗判定回路５１Ａにおける判定結果をラッチし、後述するワード線電圧制御回路５３Ｂを制御する。トリミング制御回路５２Ｂは、トリミングラッチ回路５２Ａを制御する。タイミング制御回路５２Ｃは、セルトランジスタＴｒの抵抗測定を実行するタイミング及びトリミングを実行するタイミングを制御する。

電圧供給部５３は、ワード線電圧発生回路５３Ａと、ワード線電圧制御回路５３Ｂとを備える。

ワード線電圧発生回路５３Ａは、ワード線ＷＬ０〜ＷＬ７に印加する電圧を発生させる。ワード線電圧制御回路５３Ｂは、測定したセルトランジスタＴｒの抵抗値に基づきワード線電圧発生回路５３Ａを制御する。

次に、図３を参照して、セルトランジスタ抵抗判定回路５１Ａの回路構成を説明する。

セルトランジスタ抵抗判定回路５１Ａは、図３に示すように、ダミーセルブロック５０１と、定電流源部５０２と、差動アンプ５０３と、基準電圧回路５０４と、ラッチ回路５０５とにより構成されている。

ダミーセルブロック５０１は、メモリセルアレイ１中のセルブロックＭＣＢ０，ＭＣＢ１と同様の構成を有する。定電流源部５０２は、定電流を発生させる。差動アンプ５０３は、２つの入力信号間の電位差を増幅させる。基準電圧回路５０４は、基準電圧を発生する。

これら各要素５０１〜５０５間の接続は、以下記載のようになされている。すなわち、ダミーセルブロック５０１の一端Ｍ２に定電流源部５０２が接続される。そして、その一端Ｍ２の電位Ｖ_ｍを一方の入力端子に与えるように差動アンプ５０３が設けられている。この差動アンプ５０３のもう一方の入力端子に、基準電圧回路５０４が出力する基準電圧Ｖ_ａａ＋αが与えられる。また、差動アンプ５０３の出力端子には、ラッチ回路５０５が設けられている。

ダミーセルブロック５０１は、図１に示すセルブロックＭＣＢ０，ＭＣＢ１と同一のＴＣ並列ユニット直列接続型の構成を有しており、各メモリセルＭＣのセルトランジスタのゲートＴｒには、ワード線電圧発生回路５３Ａからワード線電圧Ｖ_ＷＬが印加されている。また、直列接続されたセルトランジスタＴｒの他端Ｍ１には、セルブロックＭＣＢ０，ＭＣＢ１に供給されているプレート線電圧Ｖ_ａａが印加されている。

定電流源部５０２は、定電流を発生させる定電流源５０２ａを備えている。その定電流源５０２ａの出力端子は、ダミーセルブロック５０１の直列接続されたセルトランジスタＴｒの一端Ｍ２に接続されている。一方、定電流源５０２ａのダミーセルブロック５０１とは逆の端部には、ｐ型ＭＯＳトランジスタ５０２ｂのドレインが接続されている。ｐ型ＭＯＳトランジスタ５０２ｂの他端（ソース）には電源電圧Ｖ_ｃｃが与えられている。ｐ型ＭＯＳトランジスタ５０２ｂのゲートには、インバータ５０２ｃを介してセルトランジスタ抵抗判定制御回路５１Ｂからの信号ＨＡＮが入力される。信号ＨＡＮは、”Ｈ”に切り替わることにより、セルトランジスタ抵抗判定回路５１ＡによるセルトランジスタＴｒの抵抗判定動作を開始させる信号である。定電流源部５０２において、信号ＨＡＮが、”Ｈ”に切り替わることにより、ｐ型ＭＯＳトランジスタ５０２ｂがオンとなり、定電流源５０２ａに定電流が流れる。

差動アンプ５０３は、ソースに電源電圧Ｖ_ｃｃを与えられた２つのｐ型ＭＯＳトランジスタ５０３ａ，５０３ｂと、それら２つのｐ型ＭＯＳトランジスタ５０３ａ，５０３ｂのドレインに接続された２つのｎ型ＭＯＳトランジスタ５０３ｃ，５０３ｄとを有している。２つのｐ型ＭＯＳトランジスタ５０３ａ，５０３ｂのゲートは互いに接続され、その接続点（ゲート）はノード５０３ｅを形成し、そのノード５０３ｅはｐ型ＭＯＳトランジスタ５０３ａのドレインに接続されている。また、２つのｎ型ＭＯＳトランジスタ５０３ｃ，５０３ｄのソースは互いに接続されており、そのうち一方のｎ型ＭＯＳトランジスタ５０３ｃのゲートは、ダミーセルブロック５０１と定電流源部５０２との間の電位Ｖ_ｍを与えられている。他方のｎ型ＭＯＳトランジスタ５０３ｄのゲートは、後述する基準電圧回路５０４からの電位Ｖ_ａａ＋αを与えられている。互いに接続されたｎ型ＭＯＳトランジスタ５０３ｃ，５０３ｄのソースは、直列接続された２つのｎ型ＭＯＳトランジスタ５０３ｆ，５０３ｇを介して接地されている。ｐ型ＭＯＳトランジスタ５０３ｂとｎ型ＭＯＳトランジスタ５０３ｄとの間のノード５０３ｈには出力線５０３ｉが設けられている。この出力線５０３ｉには、ｐ型ＭＯＳトランジスタ５０３ｊのドレインが接続されている。ｐ型ＭＯＳトランジスタ５０３ｊのソースには、電源電圧Ｖ_ｃｃが与えられている。

また、この差動アンプ５０３において、ｎ型ＭＯＳトランジスタ５０３ｆのゲートには、信号ＢＩＡＳが入力され、ｎ型ＭＯＳトランジスタ５０３ｇ、及びｐ型ＭＯＳトランジスタ５０３ｊのゲートには信号ＨＡＮが入力される。なお、信号ＢＩＡＳは、外部回路より入力される信号であり、外部電圧Ｖ_ｃｃとＧＮＤ電位Ｖ_ｓｓの中間電位に設定し、差動アンプ５０３の動作電流を制御している。信号ＢＩＡＳが所定電圧であり、さらに信号ＨＡＮが”Ｈ”となることにより、差動アンプ５０３は動作を開始する。差動アンプ５０３からの出力信号は、ノード５０３ｈの電位Ｖ_ｒｅｆｍとなる。

基準電圧回路５０４は、一端を接地し直列に接続された２つの抵抗５０４ａ，５０４ｂを有している。また、基準電圧回路５０４は、抵抗５０４ａの一端にドレインを接続し、ソースを電源電圧Ｖ_ｃｃに接続したｐ型ＭＯＳトランジスタ５０４ｃと、そのｐ型ＭＯＳトランジスタ５０４ｃのゲートに接続されたインバータ５０４ｄとを有する。抵抗５０４ａと抵抗５０４ｂとの間のノード５０４ｅは、ｎ型ＭＯＳトランジスタ５０３ｄのゲートに接続されている。インバータ５０４ｄには、信号ＨＡＮが入力される。信号ＨＡＮが”Ｈ”となると、ｐ型ＭＯＳトランジスタ５０４ｃがオンとなり、ノード５０４ｅの電位はＶ_ａａ＋αとなる。

ラッチ回路５０５は、２つのｐ型ＭＯＳトランジスタ５０５ａ，５０５ｂと、２つのｎ型ＭＯＳトランジスタ５０５ｃ，５０５ｄとを直列に接続し、インバータ５０５ｅと、インバータ５０５ｅに対して並列であり反対方向に接続されたインバータ５０５ｆとにより構成されている。さらに、ｐ型ＭＯＳトランジスタ５０５ｂ及びｎ型ＭＯＳトランジスタ５０５ｃのゲートには、出力線５０３ｉに設けられたインバータ５０５ｇの出力端子が接続されている。ｎ型ＭＯＳトランジスタ５０５ｄのゲートにはインバータ５０５ｈが設けられている。そのインバータ５０５ｈの入力端子とｐ型ＭＯＳトランジスタ５０５ａのゲートには、入力線５０５ｉを介して信号ＨＡＮＬが入力される。信号ＨＡＮＬが“Ｌ”の時、差動アンプ５０３の出力信号を反転し、ノード５０３ｈの反転信号を信号ＴＲＩＭとして伝える。信号ＨＡＮＬが“Ｈ”の時は、ｐ型ＭＯＳトランジスタ５０５ａと、ｎ型ＭＯＳトランジスタ５０５ｄがＯＦＦし、作動アンプ５０３の出力信号とＴＲＩＭが切り離され、ノード５０３ｈの信号が変化しても出力信号ＴＲＩＭは変化せず、前の状態がラッチされる。信号ＴＲＩＭは、トリミングラッチ回路５２Ａに入力される入力信号となる。

次に、このような構成を有するセルトランジスタ抵抗判定回路５１Ａにおいて、その基本動作を説明する。先ず、定電流源部５０２は、ダミーセルブロック５０１に電流を流し、ダミーセルブロック５０１の抵抗で決まる電位Ｖ_ｍを生成する。次に、差動アンプ５０３は、電位Ｖ_ｍと基準電圧回路５０４からの電位Ｖ_ａａ＋αとを比較する。ここで、Ｖ_ｍ＞Ｖ_ａａ＋αの場合、電位Ｖ_ｒｅｆｍは”Ｈ”となる。これに従い、ラッチ回路５０５を介して出力された信号ＴＲＩＭは”Ｌ”となる。すなわち、メモリセルアレイ１のセルブロックＭＣＢ０，ＭＣＢ１の抵抗値が所定値より高いと判断され、ワード線電圧が昇圧される。逆に、Ｖ_ｍ＜Ｖ_ａａ＋αの場合、信号ＴＲＩＭは、”Ｈ”となる。すなわち、メモリセルアレイ１のセルブロックＭＣＢ０，ＭＣＢ１の抵抗値が所定値より低いと判断され、ワード線電圧が降圧される。

なお、ラッチ回路５０５は、トリミング制御回路５２Ｂからの信号ＨＡＮＬが”Ｌ”の間に、Ｖ_ｒｅｆｍを信号ＴＲＩＭに伝え、信号ＨＡＮＬが“Ｈ”になることにより信号ＴＲＩＭをラッチしてＶ_ｒｅｆｍが変化してもＴＲＩＭは固定される。

次に、図４を参照して、セルトランジスタ抵抗判定制御回路５１Ｂを説明する。図４に示すように、セルトランジスタ抵抗判定制御回路５１Ｂは、信号ＨＡＮを生成する信号生成回路５０７と、信号ＨＡＮをラッチするラッチ回路５０８とを有する。

信号生成回路５０７は、直列に接続された遅延回路５０７ａと、インバータ５０７ｂと、ＮＡＮＤ回路５０７ｃとから構成されている。遅延回路５０７ａの入力端子には、信号ＲＩＮＴが入力される。なお、信号ＲＩＮＴは、内部電圧が安定したときに”Ｈ”となる、外部より入力される信号である。ＮＡＮＤ回路５０７ｃには、インバータ５０７ｂの出力信号、及び信号ＲＩＮＴが入力される。

ラッチ回路５０８は、２つのＮＯＲ回路５０８ａ，５０８ｂから構成されている。ＮＯＲ回路５０８ａの一方の入力端子には、ＮＡＮＤ回路５０７ｃからの出力信号、及びＮＯＲ回路５０８ｂからの出力信号が入力される。また、ＮＯＲ回路５０８ｂの入力端子には、ＮＯＲ回路５０８ａの出力信号と、信号ＴＲＩＥ、及び信号ＰＯＲが入力される。そして、ラッチ回路５０８は、信号ＨＡＮを出力する。なお、信号ＴＲＩＥは、タイミング制御回路５２Ｃにおいて生成され、セルトランジスタＴｒの抵抗値判定及びその結果をもとにワード線電圧の調整を終了させる信号である。また、信号ＰＯＲは、電源投入を検知するパワーオンリセット回路（図示略）より出力されたパワーオンリセット信号で、パワーオン時一定時間“Ｈ”になる信号である。

このように構成されたセルトランジスタ抵抗判定制御回路５１Ｂは、信号ＲＩＮＴが”Ｈ”になった時に、”Ｈ”のパルスとなる信号ＨＡＮをラッチすると共に、出力する。

次に、図５を参照してタイミング制御回路５２Ｃの回路構成を説明する。図５に示すように、タイミング制御回路５２Ｃは、オシレータ回路５０９と、カウンタ回路５１０と、リセット回路５１１と、パルス発生回路５１２とを備える。

オシレータ回路５０９は、入力される信号ＨＡＮに基づき信号ＢＣＬＫを出力する。ここで、信号ＢＣＬＫはトリミング制御回路５２Ｂを動作させる信号である。カウンタ回路５１０は、信号ＢＣＬＫに基づき信号ＨＡＮ０〜ＨＡＮ３を出力する。リセット回路５１１は、カウンタ回路５１０のカウントをリセットする。パルス発生回路５１２は、信号ＨＡＮ０〜ＨＡＮ３に基づき信号ＴＲＩＥを出力する。ここで、信号ＨＡＮ０〜ＨＡＮ３は、信号ＴＲＩＥ、信号ＨＡＮＬ等の生成に用いられる信号である。

オシレータ回路５０９は、ＮＡＮＤ回路５０９ａと、遅延回路５０９ｂと、２つのインバータ５０９ｃ，５０９ｄとが直列に接続された構成である。なお、ＮＡＮＤ回路５０９ａの入力端子には、信号ＨＡＮ、及びインバータ５０９ｄの出力信号が入力される。

カウンタ回路５１０は、４つのＪＫフリップフロップ５１０ａ〜５１０ｄから構成されている。各ＪＫフリップフロップ５１０ａ〜５１０ｄの入力端子Ｊ，Ｋは互いに接続され、同一信号が入力される。ＪＫフリップフロップ５１０ａの入力端子Ｃには、オシレータ回路５０９からの信号ＢＣＬＫが入力され、ＪＫフリップフロップ５１０ｂ〜５１０ｄの入力端子Ｃには、ＪＫフリップフロップ５１０ａ〜５１０ｃの出力端子Ｑからの信号ＨＡＮ０〜ＨＡＮ２が入力される。また、ＪＫフリップフロップ５１０ａ〜５１０ｄの出力端子Ｑからの信号ＨＡＮ０〜ＨＡＮ３は、パルス発生回路５１２に出力される。

リセット回路５１１は、ＮＯＲ回路５１１ａ、及びインバータ５１１ｂが直列に接続されたものである。ＮＯＲ回路５１１ａには、信号ＰＯＲ、及び信号ＴＲＩＥが入力され、インバータ５１１ｂからの出力信号は、ＪＫフリップフロップ５１０ａ〜５１０ｄのリセット端子Ｒに入力される。

パルス発生回路５１２には、信号ＨＡＮ０〜ＨＡＮ３が入力されるＮＡＮＤ回路５１２ａが備えられている。信号ＨＡＮ０及び信号ＨＡＮ２が入力されるＮＡＮＤ回路５１２ａへの各入力線にはインバータ５１２ｂ，５１２ｃが設けられている。ＮＡＮＤ回路５１２ａの出力側にはインバータ５１２ｄを介してＮＡＮＤ回路５１２ｅが設けられている。また、ＮＡＮＤ回路５１２ｅのもう一方の入力端子と、インバータ５１２ｄとの間には、直列接続された遅延回路５１２ｆ及びインバータ５１２ｇが設けられている。ＮＡＮＤ回路５１２ｅの出力側には、直列接続されたインバータ５１２ｈ、及び遅延回路５１２ｉが設けられている。

このように構成されたタイミング制御回路５２Ｃは、オシレータ回路５０９にて、信号ＨＡＮに基づき、例えば、２００ｎｓ周期のクロック信号ＢＣＬＫを生成する。また、カウンタ回路５１０にて、クロックとなる信号ＨＡＮ０〜ＨＡＮ３を生成する。この信号ＨＡＮ０〜ＨＡＮ３に基づいて、パルス発生回路５１２にて、ワード線電圧の調整を終了させる信号ＴＲＩＥを生成する。信号ＴＲＩＥは、カウンタ回路５１０の出力信号ＨＡＮ０〜ＨＡＮ３が所定の条件を満たしたタイミングから所定時間後（例えば、２５ｎｓ後）に所定時間（例えば、２０ｎｓ）の間生成される。

次に、図６を参照して、トリミング制御回路５２Ｂの回路構成を詳細に説明する。トリミング制御回路５２Ｂは、図６に示すように、トリミング信号生成回路５１３と、ロジック回路５１４とを備える。

トリミング信号生成回路５１３は、信号ＨＡＮ０〜ＨＡＮ３の入力を受けて、トリミングラッチ回路５２Ａを制御する信号ＴＲＩ０〜ＴＲＩ３を出力する。ロジック回路５１４は、セルトランジスタ抵抗判定回路５１Ａでラッチ動作を行うタイミングで”Ｈ”になる信号ＨＡＮＬを生成する。

トリミング信号生成回路５１３は、４つのＮＡＮＤ回路５１３ａ〜５１３ｄと、インバータ５１３ｅ〜５１３ｏと、ＮＡＮＤ回路５１３ｐ〜５１３ｓとを備える。

４つのＮＡＮＤ回路５１３ａ〜５１３ｄには、各々信号ＨＡＮ０〜ＨＡＮ３又はそれらの反転信号が入力される。インバータ５１３ｅ〜５１３ｏは、各ＮＡＮＤ回路５１３ａ〜５１３ｄの入力側に設けている。ＮＡＮＤ回路５１３ｐ〜５１３ｓには、各ＮＡＮＤ回路５１３ａ〜５１３ｄからの出力信号、及びタイミング制御回路５２Ｃからの出力信号ＢＣＬＫが入力される。ＮＡＮＤ回路５１３ｐ〜５１３ｓは、信号ＴＲＩ０〜ＴＲＩ３を出力する。

ロジック回路５１４は、２つのＮＯＲ回路５１４ａ，５１４ｂと、ＮＡＮＤ回路５１４ｃとを備える。

ＮＯＲ回路５１４ａには、ＮＡＮＤ回路５１３ｐ及びＮＡＮＤ回路５１３ｑの出力信号が入力される。ＮＯＲ回路５１４ｂには、ＮＡＮＤ回路５１３ｒ及びＮＡＮＤ回路５１３ｓからの出力信号が入力される。ＮＡＮＤ回路５１４ｃは、ＮＯＲ回路５１４ａ及びＮＯＲ回路５１４ｂの出力信号が入力される。

このように構成されたトリミング制御回路５２Ｂは、トリミング信号生成回路５１３にて、カウンタ回路５１０から出力された信号ＨＡＮ０〜ＨＡＮ３と、信号ＢＣＬＫとに基づき、信号ＴＲＩ０〜ＴＲＩ３を生成する。また、ロジック回路５１４にて、この信号ＴＲＩ０〜ＴＲＩ３が出力されるタイミングで”Ｈ”となる信号ＨＡＮＬを、セルトランジスタ抵抗判定回路５１Ａへ出力し、信号ＴＲＩＭをラッチする。

次に、図７を参照して、トリミングラッチ回路５２Ａの回路構成を詳細に説明する。図７に示すように、トリミングラッチ回路５２Ａは、信号ＴＲＩＭ及び信号ＴＲＩ０〜ＴＲＩ３が入力され、信号ＴＲＩ０〜ＴＲＩ３が”Ｈ”のときに信号ＴＲＩＭを転送する転送回路５１５と、当該転送回路５１５より出力された信号をラッチするラッチ回路５１６とを備える。

転送回路５１５は、２つのｎ型ＭＯＳトランジスタ５１５ａ，５１５ｂと、インバータ５１５ｃと、２つのｐ型ＭＯＳトランジスタ５１５ｄ，５１５ｅと、インバータ５１５ｆと、さらに２つのｎ型ＭＯＳトランジスタ５１５ｉ，５１５ｊとを備える。

２つのｎ型ＭＯＳトランジスタ５１５ａ，５１５ｂのドレインには、信号ＴＲＩ０〜ＴＲＩ３が入力される。インバータ５１５ｃは、信号ＴＲＩ０〜ＴＲＩ３を反転した出力信号を２つのｐ型ＭＯＳトランジスタ５１５ｄ，５１５ｅに入力する。ｎ型ＭＯＳトランジスタ５１５ａ，５１５ｂと、ｐ型ＭＯＳトランジスタ５１５ｄ，５１５ｅとの各ドレイン及びソースは、互いに接続され転送ゲート５１５ｇ，５１５ｈを構成している。

また、転送ゲート５１５ｇ，５１５ｈを構成するｎ型ＭＯＳトランジスタ５１５ａ，５１５ｂのゲートには、信号ＴＲＩｉが入力される。また、転送ゲート５１５ｇ，５１５ｈを構成するｐ型ＭＯＳトランジスタ５１５ｄ，５１５ｅのゲートには、インバータ５１５ｃを介した信号ＴＲＩｉ（ｉ＝０〜３）が入力される。

また、転送ゲート５１５ｇは、その一端から信号ＴＲＩＭが入力され、転送ゲート５１５ｇの他端から出力される。また、転送ゲート５１５ｈは、その一端からインバータ５１５ｆを介した信号ＴＲＩＭの反転信号／ＴＲＩＭが入力され、転送ゲート５１５ｈの他端から出力される。

また、ｎ型ＭＯＳトランジスタ５１５ｉは、ソースを接地し、ドレインを転送ゲート５１５ｇの出力に接続している。また、ｎ型ＭＯＳトランジスタ５１５ｉのゲートには、インバータ５１５ｃからの出力信号が入力される。同様に、ｎ型ＭＯＳトランジスタ５１５ｊは、ソースを接地し、ドレインを転送ゲート５１５ｈの出力に接続している。また、ｎ型ＭＯＳトランジスタ５１５ｊのゲートには、インバータ５１５ｃからの出力信号が入力される。

ラッチ回路５１６は、４つのＮＯＲ回路５１６ａ〜５１６ｄと、インバータ５１６ｅとを備えている。ＮＯＲ回路５１６ａの入力端子には、転送回路５１５を通過した信号ＴＲＩＭと、ＮＯＲ回路５１６ｂからの出力信号が入力される。ＮＯＲ回路５１６ｂの入力端子には、信号ＰＯＲと、ＮＯＲ回路５１６ａからの出力信号が入力される。ＮＯＲ回路５１６ｃの入力端子には、インバータ５１５ｆを介し転送回路５１５を通過した信号／ＴＲＩＭと、ＮＯＲ回路５１６ｄからの出力信号が入力される。ＮＯＲ回路５１６ｄの入力端子には、信号ＰＯＲと、ＮＯＲ回路５１６ｃからの出力信号が入力される。

また、ＮＯＲ回路５１６ｂは、信号ＴＲＩｉＤ（ｉ＝０〜３）を出力する。また、ＮＯＲ回路５１６ｄの出力側には、インバータ５１６ｅが設けられており、このインバータ５１６ｅを介して、信号ＴＲＩｉＵ（ｉ＝０〜３）が出力される。

このように構成されたトリミングラッチ回路５２Ａは、ラッチ回路５１６にて、信号ＰＯＲの入力と共にリセットし、初期状態として、信号ＴＲＩｉＤ（ｉ＝０〜３）を”Ｌ”に、信号ＴＲＩｉＵ（ｉ＝０〜３）を”Ｈ”に設定する。また、転送回路５１５にて、信号ＴＲＩｉが”Ｈ”のときに、信号ＴＲＩＭをラッチ回路５１６に転送する。また、転送回路５１５にて、信号ＴＲＩＭが”Ｌ”のときは、信号ＴＲＩｉＤを”Ｌ”のまま保持し、信号ＴＲＩｉＵを”Ｈ”から”Ｌ”に変化させる。また、トリミングラッチ回路５２Ａは、信号ＴＲＩＭが”Ｈ”のときは、信号ＴＲＩｉＤを”Ｌ”から”Ｈ”に変化させ、信号ＴＲＩｉＵを”Ｈ”に保持する。

次に、図８を参照して、ワード線電圧制御回路５３Ｂの回路構成について詳細に説明する。ワード線電圧制御回路５３Ｂは、複数の直列に接続された抵抗を有する抵抗列回路５１７と、差動アンプ５１８とを備える。

抵抗列回路５１７は、トランジスタ５１７ａ〜５１７ｈと、そのトランジスタ５１７ａ〜５１７ｈのソースとドレインとの間にそれぞれ接続した抵抗５１７ｉ〜５１７ｐと、抵抗５１７ｉに直列接続された抵抗５１７ｑと、抵抗５１７ｐに直列接続された抵抗５１７ｒ，５１７ｓとから構成されている。なお、抵抗５１７ｉ〜５１７ｐは、８Ｒｔ，４Ｒｔ，２Ｒｔ，１Ｒｔの４種類の抵抗値を有しており抵抗５１７ｑ，５１７ｒ，５１７ｓは、抵抗値Ｒ１，Ｒ２，Ｒ３を有している。トランジスタ５１７ａ〜５１７ｈのゲートには、信号ＴＲＩ０Ｄ，ＴＲＩ０Ｕ〜ＴＲＩ３Ｄ，ＴＲＩ３Ｕが入力される。抵抗５１７ｒと抵抗５１７ｓとの間の電位は、信号ＭＯＮＷＬとして出力される。

差動アンプ５１８は、ソースに電源電圧Ｖ_ｃｃを与えられた２つのｐ型ＭＯＳトランジスタ５１８ａ，５１８ｂと、それら２つのｐ型ＭＯＳトランジスタ５１８ａ，５１８ｂのドレインに接続された２つのｎ型ＭＯＳトランジスタ５１８ｃ，５１８ｄとを有している。２つのｐ型ＭＯＳトランジスタ５１８ａ，５１８ｂのゲートは互いに接続され、その接続点（ゲート）はノード５１８ｅを形成し、そのノード５１８ｅはｐ型ＭＯＳトランジスタ５１８ａのドレインに接続されている。また、２つのｎ型ＭＯＳトランジスタ５１８ｃ，５１８ｄのソースは互いに接続されており、そのうち一方のｎ型ＭＯＳトランジスタ５１８ｃのゲートには、信号ＭＯＮＷＬが入力される。他方のｎ型ＭＯＳトランジスタ５１８ｄのゲートには、基準信号Ｖ_ｒｅｆが入力される。互いに接続されたｎ型ＭＯＳトランジスタ５１８ｃ，５１８ｄのソースは、直列接続された２つのｎ型ＭＯＳトランジスタ５１８ｆ，５１８ｇを介して接地されている。ｐ型ＭＯＳトランジスタ５１８ｂのドレインには出力線５１８ｈが設けられている。出力線５１８ｈには、ｐ型ＭＯＳトランジスタ５１８ｉのドレイン、及びｐ型ＭＯＳトランジスタ５１８ｊのゲートが接続されている。ｐ型ＭＯＳトランジスタ５１８ｊのドレインには、ｎ型ＭＯＳトランジスタ５１８ｋのドレイン、及び直列に接続された２つのインバータ５１８ｌ，５１８ｍが接続されている。

また、ｎ型ＭＯＳトランジスタ５１８ｆ，５１８ｇ，５１８ｄ，５１８ｉ，５１８ｋのゲートには、信号ＢＩＡＳ，Ｅ_{ｎａｂｌｅ}，Ｖ_ｒｅｆ，Ｅ_{ｎａｂｌｅ}，ＢＩＡＳが入力される。なお、信号Ｖ_ｒｅｆ及び信号Ｅ_{ｎａｂｌｅ}は、外部より入力される信号である。信号Ｖ_ｒｅｆは、信号ＭＯＮＷＬの比較に用いられる基準電位である。また、信号Ｅ_{ｎａｂｌｅ}は、信号ＢＩＡＳと共に差動アンプ５１８の動作開始に用いられる信号である。

また、インバータ５１８ｍは、信号ＯＳＣＥを出力する。信号ＯＳＣＥは、ワード線電圧発生回路５３Ａにて出力する信号Ｖ_ＷＬの生成に用いられる信号である。

このような構成を有するワード線電圧制御回路５３Ｂは、抵抗列回路５１７にて、信号Ｖ_ＷＬの電位を抵抗５１７ｉ〜５１７ｓにより調整する信号ＭＯＮＷＬを生成する。また、差動アンプ５１８にて、信号ＭＯＮＷＬと内部基準電圧Ｖ_ｒｅｆとを比較し、信号ＯＳＣＥを出力する。信号ＯＳＣＥが”Ｈ”のとき、ワード線電圧発生回路５３Ａは動作し、信号ＯＳＣＥが”Ｌ”のとき、ワード線電圧発生回路５３Ａは停止する。

以下、上記ワード線電圧制御回路５３Ｂの構成をより詳細に述べる。上述したように初期状態において、ラッチ回路５１６により、信号ＴＲＩｉＤ（ｉ＝０〜３）は”Ｌ”に、信号ＴＲＩｉＵ（ｉ＝０〜３）は、”Ｈ”に設定されている。したがって、抵抗列回路５１７にて、初期状態における信号ＭＯＮＷＬの電位を決定づける合成抵抗値ＲＵは、ＲＵ＝Ｒ１＋８Ｒｔ＋２Ｒｔ＋１Ｒｔ＋Ｒ２となる。この合成抵抗値ＲＵは、セルトランジスタ抵抗判定回路５１Ａの判定結果により変動する。すなわち、抵抗列回路５１７にて、信号ＴＲＩＭが”Ｌ”の時は、信号ＴＲＩｉＤ及びＴＲＩｉＵは共に”Ｌ”となり、ＴＲＩｉＵが対応するｎ型ＭＯＳトランジスタ５１７ｂ、５１７ｄ、５１７ｆ、５１７ｈは、ＯＦＦ状態となり、合成抵抗値ＲＵは上昇する。逆に、信号ＴＲＩＭが”Ｈ”の時は、信号ＴＲＩｉＤ及びＴＲＩｉＵは共に”Ｈ”となり、ＴＲＩｉＤに対応するｎ型ＭＯＳトランジスタ５１７ａ、５１７ｃ、５１７ｅ、５１７ｇは、ＯＮ状態となり、合成抵抗値ＲＵは減少する。このようにしてワード線電圧制御回路５３Ｂは、ワード線電圧のトリミングを実行する。

次に、図９を参照して、ワード線電圧発生回路５３Ａの回路構成を詳細に説明する。図９に示すように、ワード線電圧発生回路５３Ａは、リングオシレータ５１９と、チャージポンプ回路５２０とを有する。

リングオシレータ５１９は、直列接続されたＮＡＮＤ回路５１９ａと、４つのインバータ５１９ｂ〜５１９ｅとから構成されている。ＮＡＮＤ回路５１９ａには、信号ＯＳＣＥ及びインバータ５１９ｅからの出力信号が入力される。

チャージポンプ回路５２０は、キャパシタ５２０ａと、ダイオード接続されたｎ型ＭＯＳトランジスタ５２０ｂと、キャパシタ５２０ａとｎ型ＭＯＳトランジスタ５２０ｂとの間にソースを接続したｎ型ＭＯＳトランジスタ５２０ｃとから構成されている。

このような構成を有するワード線電圧発生回路５３Ａは、リングオシレータ５１９にて、信号ＯＳＣＥが”Ｈ”の場合、所定タイミングにおいて、信号を出力する。また、ワード線電圧発生回路５３Ａは、チャージポンプ回路５２０にて、昇圧電圧Ｖ_ＷＬを出力する。

次に、図１０を参照して、主要信号の動作波形を説明する。

上述したように信号ＲＩＮＴは、電源投入後、回路内部が安定した状態になったことを示す信号である。内部回路の電圧が安定した後、セルトランジスタＴｒの抵抗値の判定、ワード線電圧の調整を開始するための信号ＨＡＮが”Ｈ”になる。

本実施形態におけるセルトランジスタの抵抗値の判定、ワード線電圧の調整は、内部でクロック信号を生成し、基本クロックに応じてカウンタ回路５１０を駆動して、セルトランジスタＴｒの抵抗値判定とワード線電圧の調整をシーケンシャルに実行する。

上述したように信号ＢＣＬＫは基本クロック信号であり、信号ＨＡＮ０〜ＨＡＮ３はカウンタ回路５１０にて生成される出力信号である。また、信号ＴＲＩ０〜ＴＲＩ３は、セルトランジスタ抵抗判定回路５１Ａの出力に応じてトリミングラッチ回路５２Ａのトリミングを実行するタイミングを決定する信号である。

図１０に示すように、信号ＨＡＮが”Ｈ”になってからセルトランジスタＴｒの抵抗値判定が開始され、信号ＴＲＩｉ（ｉ＝０〜３）が”Ｈ”の期間中にトリミング設定を行う。信号ＨＡＮが立ち上がってから、ＴＲＩ０が”Ｈ”になるまでの期間が第１回目のセルトランジスタＴｒの抵抗値を判定する期間（抵抗判定［１］）となり、信号ＴＲＩ０の”Ｈ”の期間が、第１回目のワード線電圧制御回路５３Ｂによるトリミングを実行する期間となる（トリミング［１］）。その後、信号ＴＲＩ１が”Ｈ”になるまでの期間が、抵抗判定［２］となり、信号ＴＲＩ１の”Ｈ”の期間がトリミング［２］となる。また、その後、同様に、信号ＴＲＩ３が”Ｈ”になるまでの期間が、抵抗判定［３］となり、信号ＴＲＩ３が”Ｈ”の期間がトリミング［３］となる。さらにまた、その後、同様に、信号ＴＲＩ４が”Ｈ”になるまでの期間が、抵抗判定［４］となり、信号ＴＲＩ４が”Ｈ”の期間がトリミング［４］となる。つまり、本発明の一実施形態に係るＦｅＲＡＭは、４回繰り返してセルトランジスタＴｒの抵抗値測定と、その結果によるワード線電圧のトリミングを行う。

例えば、トリミングの幅は、１回目が±０．１２５Ｖ×８（ステップの回数）＝±１Ｖ、２回目が±０．１２５Ｖ×４（ステップの回数）＝±０．５Ｖ、３回目が±０．１２５Ｖ×２（ステップの回数）＝±０．２５Ｖ、４回目が±０．１２５Ｖ×１（ステップの回数）＝±０．１２５Ｖで４回繰り返すことにより、電圧の微調整が可能である。

図１０に示すように、１回目と３回目の抵抗判定［１］，［３］において抵抗値が高いと判定され（Ｖ_ｍ＞Ｖ_ｒｅｆｍでＴＲＩＭ＝Ｌ）、ワード線電圧を上昇させる調整を実行している。また、２回目と４回目の抵抗判定［２］，［４］において抵抗値が低いと判定され（Ｖ_ｍ＜Ｖ_ｒｅｆｍでＴＲＩＭ＝Ｈ）、ワード線電圧を降下させる調整を実行している。初期設定電圧を３．２Ｖとすると、この場合では、電位Ｖ_ｍは、３．２Ｖ＋０．１Ｖ−０．５Ｖ＋０．２５Ｖ−０．１２５Ｖ＝３．２６２５Ｖというように調整し、初期電圧３．２Ｖから、０．０６２５Ｖ高めに調整されたことになる。

上記のように本発明の一実施形態に係るＦｅＲＡＭは、セルトランジスタＴｒの抵抗値に応じてワード線電圧を調整する機能を備えている。回路内部の電源電圧が安定した後、セルトランジスタの抵抗値を測定する。その測定結果、セルトランジスタＴｒの抵抗値が高いと判定された場合、セルトランジスタＴｒのゲート電位であるワード線電圧を高めに調整し、セルトランジスタＴｒの抵抗値が下がるようにワード線電圧を調整する。また一方、セルトランジスタＴｒの抵抗値が低いと判定された場合、セルトランジスタＴｒのゲート電位であるワード線電圧を低めに調整し、セルトランジスタＴｒの抵抗値が上がるようにワード線電圧を調整する。

したがって、本発明の一実施形態に係るＦｅＲＡＭは、セルトランジスタＴｒの抵抗値が、大きくばらついてもセンスマージンを保つことができる。また、本発明の一実施形態に係るＦｅＲＡＭは、セルトランジスタＴｒの抵抗値のばらつきが小さい場合であっても、一定のセンスマージンが得られるまでワード線電位を変動させることができる。

すなわち、本発明の一実施形態に係るＦｅＲＡＭはによれば、セルノードが所定のレベルに達する以前に、センス動作が実行され、誤動作を引き起こすことがない。また、ワード線電圧発生回路での消費電力を抑えることができる。

また、一実施形態に係るＦｅＲＡＭは、セルトランジスタＴｒの抵抗値の測定とワード線電圧の調整は、電源投入後に内部電源が安定した状態で４回繰り返し実行する。例えば、ワード線電圧の調整範囲を、初期状態を３．２Ｖで、３．０１２５Ｖから３．３８７５Ｖまでとすると、０．３７５Ｖで３０段階に調整することが可能である。すなわち、１回目の判定及び電圧上昇調整により８段階分、２回目の判定及び電圧上昇調整により４段階分、３回目の判定及び電圧上昇調整により２段階分、４回目の判定及び電圧上昇調整により１段階分調整することができる。したがって、上述した例のように、０．１２５Ｖのステップで電圧の微調整が可能である。

したがって、本発明の一実施形態によれば、セル抵抗を予め設定した値になるようにワード線電圧を調整することによって、センスマージン不足を解消し、チップの歩留まりを向上させることができる。また、従来のようにチップ毎に性能テストの結果でトリミングを行う方法では、テスト時間、トリミング時間が必要となり、チップ毎の対応は、コストと時間が掛かり過ぎで実際行うことは困難であった。しかしながら、本実施形態によれば、ＦｅＲＡＭ自体が有する自己判断機能によってチップ自身が最適な電圧設定可能であるので、テスト時間、及びトリミング時間のコストをかける必要がない。

以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

例えば、上記一実施形態においては、セルトランジスタＴｒの抵抗値の判定基準は、１つの基準電位Ｖ_ｒｅｆｍであったが、２つの基準電位Ｖ_{ｒｅｆｍｕ}，Ｖ_{ｒｅｆｍｄ}を用いても良い。このような場合、セルトランジスタＴｒのモニタ電圧Ｖ_ｍが１つの基準電位Ｖ_{ｒｅｆｍｕ}よりも高い場合は、ワード線電位を高く調整する。また、モニタ電位Ｖ_ｍがもう一方の基準電位Ｖ_{ｒｅｆｍｄ}よりも低い場合は、ワード線電位を低く調整する。すなわち、モニタ電圧Ｖ_ｍが基準電位Ｖ_ｒｅｆｍ以下、基準電位Ｖ_{ｒｅｆｍｄ}以上の場合はワード線電圧をそのまま維持する。このような判定、調整を複数回、例えば４回繰り返してセルトランジスタＴｒの抵抗を考慮したワード線電圧の値に調整してもよい。

また、基準電位は２つに限られることもなく、さらに複数の基準電位を用いて判定してもよい。

本発明の一実施形態に係るＦｅＲＡＭの構成図である。 本発明の一実施形態に係るＦｅＲＡＭのロウデコーダ制御回路の概略構成図である。 本発明の一実施形態に係るＦｅＲＡＭのセルトランジスタ抵抗判定回路５１Ａの回路図である。 本発明の一実施形態に係るＦｅＲＡＭのセルトランジスタ抵抗判定制御回路５１Ｂの回路図である。 本発明の一実施形態に係るＦｅＲＡＭのタイミング制御回路５２Ｃの回路図である。 本発明の一実施形態に係るＦｅＲＡＭのトリミング制御回路５２Ｂの回路図である。 本発明の一実施形態に係るＦｅＲＡＭのトリミングラッチ回路５２Ａの回路図である。 本発明の一実施形態に係るＦｅＲＡＭのワード線電圧制御回路５３Ｂの回路図である。 本発明の一実施形態に係るＦｅＲＡＭのワード線電圧発生回路５３Ａの回路図である。 本発明の一実施形態に係るＦｅＲＡＭの動作を示すタイミングチャートである。 ＦｅＲＡＭの動作を示す特性図である。

符号の説明

１・・・メモリセルアレイ、２・・・センスアンプ回路、３・・・プレート線駆動回路、４・・・ロウデコーダ回路、５・・・ロウデコーダ制御回路、５１・・・セルトランジスタ評価部、５２・・・電圧調整部、５３・・・電圧供給部、５１Ａ・・・セルトランジスタ抵抗判定回路、５１Ｂ・・・セルトランジスタ抵抗判定制御回路、５２Ａ・・・トリミングラッチ回路、５２Ｂ・・・トリミング制御回路、５２Ｃ・・・タイミング制御回路、５３Ａ・・・ワード線電圧発生回路、５３Ｂ・・・ワード線電圧制御回路。

Claims (5)

1. セルトランジスタと強誘電体キャパシタとを並列に接続したメモリセルを複数直列接続したメモリセルブロックと、
   前記セルトランジスタの抵抗値を測定するセルトランジスタ抵抗値測定回路と、
   前記測定したセルトランジスタの抵抗値に基づき前記セルトランジスタのゲートに印加するワード線電圧を制御するワード線電圧制御回路と、
   前記制御されたワード線電圧を発生させるワード線電圧発生回路と
   を備えることを特徴とする強誘電体メモリ。
2. 前記ワード線電圧制御回路は、第１の時間で前記セルトランジスタ抵抗値測定回路による前記セルトランジスタの抵抗値に関する信号を記憶し、前記第１の時間の後に第２の時間でワード線電圧を調整することを特徴とする請求項１記載の強誘電体メモリ。
3. 前記セルトランジスタ抵抗値測定回路は、複数回繰り返して抵抗値を測定し、
   前記ワード線電圧制御回路は、複数回に繰り返して前記ワード線電圧の調整を行うことを特徴とする請求項１又は２記載の強誘電体メモリ。
4. 前記セルトランジスタ抵抗値測定回路は、一つの基準電位に基づき、ワード線電圧を調整することを特徴とする請求項１乃至３のいずれか１項記載の強誘電体メモリ。
5. 前記セルトランジスタ抵抗値測定回路は、
   前記メモリセルブロックと同一のダミーセルブロックを有し、当該ダミーセルブロックの前記セルトランジスタの抵抗値を測定することを特徴とする請求項１乃至４のいずれか１項記載の強誘電体メモリ。

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