JP2002074997A - 半導体装置、マイクロコンピュータ、及びフラッシュメモリ - Google Patents
半導体装置、マイクロコンピュータ、及びフラッシュメモリInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 デバイス特性のばらつき等に依らず所望の特
性となることが望まれる回路に対してその特性が高い信
頼性をもって調整される半導体装置を提供する。 【解決手段】 外部測定端子３に接続された電流値測定
用のレプリカＭＯＳトランジスタ２を設ける。所望の特
性とすべき遅延回路４等は、レプリカＭＯＳトランジス
タ２と同じプロセスで形成された定電流源ＭＯＳトラン
ジスタを有し、該定電流源ＭＯＳトランジスタ及びレプ
リカＭＯＳトランジスタ２のゲートにはトリミング電圧
ｖｔｒｉが共通に印加される。外部測定端子３より測定
した電流値に基づいて決定するトリミングデータを電気
的に書き換え可能な不揮発メモリ等の記憶手段１３に格
納する。該トリミングデータによって、トリミング電圧
ｖｔｒｉが決定される。
性となることが望まれる回路に対してその特性が高い信
頼性をもって調整される半導体装置を提供する。 【解決手段】 外部測定端子３に接続された電流値測定
用のレプリカＭＯＳトランジスタ２を設ける。所望の特
性とすべき遅延回路４等は、レプリカＭＯＳトランジス
タ２と同じプロセスで形成された定電流源ＭＯＳトラン
ジスタを有し、該定電流源ＭＯＳトランジスタ及びレプ
リカＭＯＳトランジスタ２のゲートにはトリミング電圧
ｖｔｒｉが共通に印加される。外部測定端子３より測定
した電流値に基づいて決定するトリミングデータを電気
的に書き換え可能な不揮発メモリ等の記憶手段１３に格
納する。該トリミングデータによって、トリミング電圧
ｖｔｒｉが決定される。
Description
【０００１】
【発明の属する技術分野】本発明は、ロット／ウェーハ
／チップ間におけるデバイス特性のばらつきや温度変動
等に依らず所望の特性となることが望まれるような回路
を有する半導体装置、例えばマイクロコンピュータやフ
ラッシュメモリ、更にはその半導体装置における特性調
整方法に係り、例えばフラッシュメモリ内蔵マイクロコ
ンピュータに適用して有効な技術に関する。
／チップ間におけるデバイス特性のばらつきや温度変動
等に依らず所望の特性となることが望まれるような回路
を有する半導体装置、例えばマイクロコンピュータやフ
ラッシュメモリ、更にはその半導体装置における特性調
整方法に係り、例えばフラッシュメモリ内蔵マイクロコ
ンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の製造プロセスばらつき等に
より、回路特性が回路設計で想定した所望の特性からず
れ、半導体装置の性能劣化を生ずることがある。この特
性劣化を調整する技術として、例えば定電流源を内蔵す
る半導体装置において、定電流値を調整可能にする技術
があり、特開平１１−７７８３号公報には、トリミング
データにより所望の定電流値を設定することにより書き
込み時間を調整するＥＥＰＲＯＭについて記載される。
また、特開平１１−１４５３９３号公報にはカレントミ
ラー回路の電流比を測定し、マスクパターンによってト
ランジスタを選択する方法が開示されている。特開平１
０−２１４４９６号公報にはマイクロコンピュータのよ
うな半導体装置のプロセスばらつきに対して電圧クラン
プ手段の出力電圧を微調整可能にするトリミング回路を
設け、このトリミング回路をトリミング調整情報に従っ
てトリミング制御手段で制御するようにする。このと
き、トリミング調整情報が設定されるレジスタ手段を設
け、このレジスタ手段には、不揮発性メモリの特定領域
から前記トリミング調整情報を転送し、これにより、ソ
フトウェアで自在にトリミングを行なえるようにする、
という技術が記載されている。
より、回路特性が回路設計で想定した所望の特性からず
れ、半導体装置の性能劣化を生ずることがある。この特
性劣化を調整する技術として、例えば定電流源を内蔵す
る半導体装置において、定電流値を調整可能にする技術
があり、特開平１１−７７８３号公報には、トリミング
データにより所望の定電流値を設定することにより書き
込み時間を調整するＥＥＰＲＯＭについて記載される。
また、特開平１１−１４５３９３号公報にはカレントミ
ラー回路の電流比を測定し、マスクパターンによってト
ランジスタを選択する方法が開示されている。特開平１
０−２１４４９６号公報にはマイクロコンピュータのよ
うな半導体装置のプロセスばらつきに対して電圧クラン
プ手段の出力電圧を微調整可能にするトリミング回路を
設け、このトリミング回路をトリミング調整情報に従っ
てトリミング制御手段で制御するようにする。このと
き、トリミング調整情報が設定されるレジスタ手段を設
け、このレジスタ手段には、不揮発性メモリの特定領域
から前記トリミング調整情報を転送し、これにより、ソ
フトウェアで自在にトリミングを行なえるようにする、
という技術が記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、前記特
開平１１−００７７８３号公報記載の技術は、書き込み
時間を調整する為に閾値電圧が異なる複数個のトランジ
スタの中から所望のトランジスタをトリミングデータに
より選択し、タイマ回路の出力を調整して、書き込み時
間を常に一定にしようとするものであるが、前記トラン
ジスタの選択方法については一切記載がない。前記特開
平１１−１４５３９３号公報にはカレントミラー回路の
電流比を測定し、マスクパターンによってトランジスタ
を選択する方法が開示されているが、カレントミラー回
路における回路特性である電流比が所望の状態になるよ
うにトリミングすることはしばしば容易ではないから、
トリミングデータを取得する時間、すなわちテスト時間
の増大を招き、トリミングによる調整精度も低くなり易
い、ということが本発明者によって見出された。特開平
１０−２１４４９６号公報にもトリミング情報をどのよ
うにして決定するかについて記載が無い。
開平１１−００７７８３号公報記載の技術は、書き込み
時間を調整する為に閾値電圧が異なる複数個のトランジ
スタの中から所望のトランジスタをトリミングデータに
より選択し、タイマ回路の出力を調整して、書き込み時
間を常に一定にしようとするものであるが、前記トラン
ジスタの選択方法については一切記載がない。前記特開
平１１−１４５３９３号公報にはカレントミラー回路の
電流比を測定し、マスクパターンによってトランジスタ
を選択する方法が開示されているが、カレントミラー回
路における回路特性である電流比が所望の状態になるよ
うにトリミングすることはしばしば容易ではないから、
トリミングデータを取得する時間、すなわちテスト時間
の増大を招き、トリミングによる調整精度も低くなり易
い、ということが本発明者によって見出された。特開平
１０−２１４４９６号公報にもトリミング情報をどのよ
うにして決定するかについて記載が無い。
【０００４】本発明者が検討したところ、例えば特開平
１１−７７８３号公報において、特にその明細書には記
載されていないが、仮にタイマ回路の出力時間をＩ／Ｏ
ポートなどを介して外部で測定することにより閾値電圧
の異なるトランジスタの中からを所望のトランジスタを
選択するためのトリミングデータを取得することも可能
であろうが、タイマ回路から内部バスを介してＩ／Ｏポ
ートに至るその測定経路には少なからず寄生的な容量及
び抵抗などが存在し、これによる信号波形の鈍り若しく
は歪みにより正確な測定が困難であると考えられるか
ら、タイマ回路の出力時間を正確にモニタすることは容
易ではない。その上、テストシステムも複雑化する。ト
リミングはロットあるいはウェーハあるいはチップ毎に
行うことが望ましく、テスト時間が増大するという課題
も残る。
１１−７７８３号公報において、特にその明細書には記
載されていないが、仮にタイマ回路の出力時間をＩ／Ｏ
ポートなどを介して外部で測定することにより閾値電圧
の異なるトランジスタの中からを所望のトランジスタを
選択するためのトリミングデータを取得することも可能
であろうが、タイマ回路から内部バスを介してＩ／Ｏポ
ートに至るその測定経路には少なからず寄生的な容量及
び抵抗などが存在し、これによる信号波形の鈍り若しく
は歪みにより正確な測定が困難であると考えられるか
ら、タイマ回路の出力時間を正確にモニタすることは容
易ではない。その上、テストシステムも複雑化する。ト
リミングはロットあるいはウェーハあるいはチップ毎に
行うことが望ましく、テスト時間が増大するという課題
も残る。
【０００５】特に、チップ内にタイマ回路とは別のトリ
ミング対象となる回路が複数存在することがしばしばあ
る。この場合、各回路毎に特性を測定してトリミングデ
ータを取得する方法では、テスト時間がますます増大
し、テストコストの上昇を招くことになる。
ミング対象となる回路が複数存在することがしばしばあ
る。この場合、各回路毎に特性を測定してトリミングデ
ータを取得する方法では、テスト時間がますます増大
し、テストコストの上昇を招くことになる。
【０００６】本発明の目的は、回路特性の調整に用いる
制御データ（トリミングデータ）を取得するための測定
が容易なマイクロコンピュータやフラッシュメモリ等の
半導体装置を提供することにある。
制御データ（トリミングデータ）を取得するための測定
が容易なマイクロコンピュータやフラッシュメモリ等の
半導体装置を提供することにある。
【０００７】本発明の別の目的は、トリミングデータの
取得時間を短縮できるマイクロコンピュータやフラッシ
ュメモリ等の半導体装置を提供することにある。
取得時間を短縮できるマイクロコンピュータやフラッシ
ュメモリ等の半導体装置を提供することにある。
【０００８】本発明の別の目的は、デバイス特性のばら
つき等に依らず所望の特性となることが望まれる回路に
対してその特性が高い信頼性をもって調整可能にされた
半導体装置、マイクロコンピュータ、フラッシュメモリ
を提供することにある。
つき等に依らず所望の特性となることが望まれる回路に
対してその特性が高い信頼性をもって調整可能にされた
半導体装置、マイクロコンピュータ、フラッシュメモリ
を提供することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】〔１〕本発明に係る半導体装置は、制御デ
ータに基づいて制御電圧を生成する制御電圧発生回路
（１０）と、前記制御電圧に基づいて定電流を生成する
定電流源を用いた回路（４等）と、前記定電流源に前記
制御電圧を与える信号線に制御端子が接続された電流測
定用トランジスタ（２）と、前記電流測定用トランジス
タの電流端子に接続され前記電流測定用トランジスタに
流れる電流を外部から測定可能にする外部測定端子
（３）と、制御データを保持して前記制御電圧発生回路
に与える記憶手段（１３）と、を半導体チップに有す
る。前記制御データは定電流源を用いた回路の特性を決
定するのに利用するデータであり、制御データにどのよ
うな値を用いるかによって回路特性が決まる。回路特性
を決めるときは、制御電圧発生回路に実際に制御データ
を与えて制御電圧を生成し、これによって実際に電流測
定用トランジスタに流れる電流を外部測定端子で観測す
る。測定には、外部測定端子に電流測定装置を接続して
電流値を測定し、或いは、前記外部測定端子に既知の抵
抗値を有する抵抗を介して電圧を印加し、前記抵抗に並
列配置した電圧測定装置で電圧を測定する。半導体装置
内の測定系には、内部バスやＩ／Ｏ回路が介在されず、
観測信号波形に無視し得ない歪みを形成する不所望な寄
生容量成分や配線抵抗成分等が少ない。観測値が目的値
になったときの制御データの値、或いは、観測値とその
時の制御データとの相関から所望の定電流を得る為に必
要な制御データの値を得る。このようにして得られた値
を制御データとして前記記憶手段に記憶させる。半導体
装置は記憶手段に記憶された制御データに基づいて定電
流源の定電流を決定する。したがって、定電流決定のた
めの測定を正確に、しかも短時間で行なうことができ、
プロセスばらつきによっても高い信頼性をもって定電流
特性を揃えることができる。
ータに基づいて制御電圧を生成する制御電圧発生回路
（１０）と、前記制御電圧に基づいて定電流を生成する
定電流源を用いた回路（４等）と、前記定電流源に前記
制御電圧を与える信号線に制御端子が接続された電流測
定用トランジスタ（２）と、前記電流測定用トランジス
タの電流端子に接続され前記電流測定用トランジスタに
流れる電流を外部から測定可能にする外部測定端子
（３）と、制御データを保持して前記制御電圧発生回路
に与える記憶手段（１３）と、を半導体チップに有す
る。前記制御データは定電流源を用いた回路の特性を決
定するのに利用するデータであり、制御データにどのよ
うな値を用いるかによって回路特性が決まる。回路特性
を決めるときは、制御電圧発生回路に実際に制御データ
を与えて制御電圧を生成し、これによって実際に電流測
定用トランジスタに流れる電流を外部測定端子で観測す
る。測定には、外部測定端子に電流測定装置を接続して
電流値を測定し、或いは、前記外部測定端子に既知の抵
抗値を有する抵抗を介して電圧を印加し、前記抵抗に並
列配置した電圧測定装置で電圧を測定する。半導体装置
内の測定系には、内部バスやＩ／Ｏ回路が介在されず、
観測信号波形に無視し得ない歪みを形成する不所望な寄
生容量成分や配線抵抗成分等が少ない。観測値が目的値
になったときの制御データの値、或いは、観測値とその
時の制御データとの相関から所望の定電流を得る為に必
要な制御データの値を得る。このようにして得られた値
を制御データとして前記記憶手段に記憶させる。半導体
装置は記憶手段に記憶された制御データに基づいて定電
流源の定電流を決定する。したがって、定電流決定のた
めの測定を正確に、しかも短時間で行なうことができ、
プロセスばらつきによっても高い信頼性をもって定電流
特性を揃えることができる。
【００１２】半導体装置が前記定電流源を有する回路を
複数個備えるときは、前記複数個の回路の夫々の前記定
電流源に前記制御電圧を共通に与えるようにしておけ
ば、制御電圧を決めるための回路規模を小さくでき、制
御電圧を決める処理時間も更に短縮できる。
複数個備えるときは、前記複数個の回路の夫々の前記定
電流源に前記制御電圧を共通に与えるようにしておけ
ば、制御電圧を決めるための回路規模を小さくでき、制
御電圧を決める処理時間も更に短縮できる。
【００１３】本発明の半導体装置の具体的な形態とし
て、前記定電流源は前記制御電圧を制御端子に受けて相
互コンダクタンスが制御される定電流源ＭＯＳトランジ
スタを含む。望ましくは、前記電流測定用トランジスタ
は、前記定電流源ＭＯＳトランジスタと同一プロセスで
製造されたＭＯＳトランジスタとする。これにより、電
流測定用トランジスタに流れる測定電流と実際に定電流
源ＭＯＳトランジスタに流れる定電流との相関が特に明
確になる。外部測定端子に接続して電流測定を行なうテ
スタなどの電流測定精度を考慮すると、１個の電流測定
用ＭＯＳトランジスタに流れる電流が数μＡ程度である
なら、前記電流測定用トランジスタは、前記定電流源Ｍ
ＯＳトランジスタと夫々同一サイズの並列形態に接続さ
れた複数個のＭＯＳトランジスタによって構成するとよ
い。
て、前記定電流源は前記制御電圧を制御端子に受けて相
互コンダクタンスが制御される定電流源ＭＯＳトランジ
スタを含む。望ましくは、前記電流測定用トランジスタ
は、前記定電流源ＭＯＳトランジスタと同一プロセスで
製造されたＭＯＳトランジスタとする。これにより、電
流測定用トランジスタに流れる測定電流と実際に定電流
源ＭＯＳトランジスタに流れる定電流との相関が特に明
確になる。外部測定端子に接続して電流測定を行なうテ
スタなどの電流測定精度を考慮すると、１個の電流測定
用ＭＯＳトランジスタに流れる電流が数μＡ程度である
なら、前記電流測定用トランジスタは、前記定電流源Ｍ
ＯＳトランジスタと夫々同一サイズの並列形態に接続さ
れた複数個のＭＯＳトランジスタによって構成するとよ
い。
【００１４】電流源（電流源ＭＯＳトランジスタ）の安
定化の観点より電流測定用ＭＯＳトランジスタについて
考える。先ず、電源端子から離れた位置に接続されるｎ
チャネル型ＭＯＳトランジスタはｐチャネル型ＭＯＳト
ランジスタよりも電源変動の影響を受け難い。これを考
慮したとき、定電流源ＭＯＳトランジスタと同一プロセ
スで形成される前記電流測定用ＭＯＳトランジスタは、
望ましい形態としてｎチャネル型のＭＯＳトランジスタ
で構成される。電流変動の観点より定電流源ＭＯＳトラ
ンジスタと同一プロセスで形成される前記電流測定用Ｍ
ＯＳトランジスタも飽和電流領域で動作されることが望
ましい。閾値電圧の観点より、定電流源ＭＯＳトランジ
スタと同一プロセスで形成される前記電流測定用ＭＯＳ
トランジスタのチャネル長はチャネル長ばらつきに対す
る閾値電圧の変動が小さいチャネル長に設定されること
が望ましい。また、前記電流測定用ＭＯＳトランジスタ
のチャネル幅はチャネル幅ばらつきに対する閾値電圧の
変動が小さいチャネル幅に設定することが望ましい。要
するに、電流測定用ＭＯＳトランジスタに対しては、論
理回路を構成するＭＯＳトランジスタに比べてチャネル
長を長くし、チャネル幅を長くすればよい。
定化の観点より電流測定用ＭＯＳトランジスタについて
考える。先ず、電源端子から離れた位置に接続されるｎ
チャネル型ＭＯＳトランジスタはｐチャネル型ＭＯＳト
ランジスタよりも電源変動の影響を受け難い。これを考
慮したとき、定電流源ＭＯＳトランジスタと同一プロセ
スで形成される前記電流測定用ＭＯＳトランジスタは、
望ましい形態としてｎチャネル型のＭＯＳトランジスタ
で構成される。電流変動の観点より定電流源ＭＯＳトラ
ンジスタと同一プロセスで形成される前記電流測定用Ｍ
ＯＳトランジスタも飽和電流領域で動作されることが望
ましい。閾値電圧の観点より、定電流源ＭＯＳトランジ
スタと同一プロセスで形成される前記電流測定用ＭＯＳ
トランジスタのチャネル長はチャネル長ばらつきに対す
る閾値電圧の変動が小さいチャネル長に設定されること
が望ましい。また、前記電流測定用ＭＯＳトランジスタ
のチャネル幅はチャネル幅ばらつきに対する閾値電圧の
変動が小さいチャネル幅に設定することが望ましい。要
するに、電流測定用ＭＯＳトランジスタに対しては、論
理回路を構成するＭＯＳトランジスタに比べてチャネル
長を長くし、チャネル幅を長くすればよい。
【００１５】本発明の半導体装置の具体的な形態とし
て、前記定電流源には、前記制御電圧を制御端子に受け
て相互コンダクタンスが制御される定電流源ＭＯＳトラ
ンジスタとカレントミラー負荷とを有し、定電圧を出力
可能な定電流源回路を採用してよい。
て、前記定電流源には、前記制御電圧を制御端子に受け
て相互コンダクタンスが制御される定電流源ＭＯＳトラ
ンジスタとカレントミラー負荷とを有し、定電圧を出力
可能な定電流源回路を採用してよい。
【００１６】このとき、前記定電流源を用いた回路は、
例えば、遅延素子を有する遅延回路（４）であって、前
記遅延素子は前記定電流源回路から出力される定電圧に
よって遅延時間が制御されるものである。別の例とし
て、前記定電流源を用いた回路は、複数個の遅延素子を
有するリングオシレータ（５）であって、前記遅延素子
は前記定電流源回路から出力される定電圧によって遅延
時間が制御されるものである。更に別の例として、前記
定電流源を用いた回路は、複数個の遅延素子を有するリ
ングオシレータと、前記リングオシレータから出力され
る周期信号を計数してパルス信号を出力するカウンタと
を有するタイマ（６）であって、前記遅延素子は前記定
電流源回路から出力される定電圧によって遅延時間が制
御されるものである。
例えば、遅延素子を有する遅延回路（４）であって、前
記遅延素子は前記定電流源回路から出力される定電圧に
よって遅延時間が制御されるものである。別の例とし
て、前記定電流源を用いた回路は、複数個の遅延素子を
有するリングオシレータ（５）であって、前記遅延素子
は前記定電流源回路から出力される定電圧によって遅延
時間が制御されるものである。更に別の例として、前記
定電流源を用いた回路は、複数個の遅延素子を有するリ
ングオシレータと、前記リングオシレータから出力され
る周期信号を計数してパルス信号を出力するカウンタと
を有するタイマ（６）であって、前記遅延素子は前記定
電流源回路から出力される定電圧によって遅延時間が制
御されるものである。
【００１７】更に別の例として、前記定電流源を用いた
回路は、前記定電流源回路から出力される定電圧（Ｎ５
の電圧）を制御端子に夫々受ける第１のＭＯＳトランジ
スタ（Ｍ１５Ａ）及び第２のＭＯＳトランジスタ（Ｍ１
５Ｂ）と、それら第１及び第２のＭＯＳトランジスタの
間に配置されてスイッチ制御される第３のＭＯＳトラン
ジスタ（Ｍ１６Ａ）と、を定電流を選択的に流す回路と
して有するものである。これにより、第３のＭＯＳトラ
ンジスタのカット・オフ状態において例えば高電位側に
接続された第１のＭＯＳトランジスタのゲート容量を介
する前記定電圧への容量結合状態と、低電位側に接続さ
れた第２のＭＯＳトランジスタのゲート容量を介する前
記定電圧への容量結合状態は、第３のＭＯＳトランジス
タをターン・オンさせて定電流を流し始めるとき、相補
的に変化しようとするから、前記定電圧がＭＯＳトラン
ジスタのゲート容量を介する容量カップリングで変動す
る事態を抑制することができ、第１乃至第３のＭＯＳト
ランジスタを流れる電流値を一定に安定化することがで
きる。更に別の例として、前記定電流源を用いた回路
は、前記定電流源回路から出力される定電圧（Ｎ５の電
圧）を制御端子に夫々受ける第１のＭＯＳトランジスタ
（Ｍ１５Ａ）及び第２のＭＯＳトランジスタ（Ｍ１５
Ｂ）と、それら第１及び第２のＭＯＳトランジスタの間
に配置されてスイッチ制御される第３のＭＯＳトランジ
スタ（Ｍ１６Ａ）と、を充電用定電流を選択的に流す回
路として有し、前記第３のＭＯＳトランジスタと相補的
にスイッチ制御され前記第２のＭＯＳトランジスタに直
列接続された第４のＭＯＳトランジスタ（Ｍ１６Ｂ）を
放電用定電流を選択的に流す回路として有する。更に別
の例として、前記定電流源を用いた回路は、前記定電流
源回路から出力される第１の定電圧（Ｎ１の電圧）を制
御端子に夫々受ける第１のＭＯＳトランジスタ（Ｍ４
Ａ）及び第２のＭＯＳトランジスタ（Ｍ４Ｂ）と、それ
ら第１及び第２のＭＯＳトランジスタの間に配置されて
スイッチ制御される第３のＭＯＳトランジスタ（Ｍ１０
Ａ）と、を充電用定電流を選択的に流す第１回路として
有し、前記定電流源回路から出力される第２の定電圧
（Ｎ２の電圧）を制御端子に夫々受ける第４のＭＯＳト
ランジスタ（Ｍ７Ａ）及び第５のＭＯＳトランジスタ
（Ｍ７Ｂ）と、それら第４及び第５のＭＯＳトランジス
タの間に配置されてスイッチ制御される第６のＭＯＳト
ランジスタ（Ｍ１０Ｂ）と、を放電用定電流を選択的に
流す第２回路として有する。
回路は、前記定電流源回路から出力される定電圧（Ｎ５
の電圧）を制御端子に夫々受ける第１のＭＯＳトランジ
スタ（Ｍ１５Ａ）及び第２のＭＯＳトランジスタ（Ｍ１
５Ｂ）と、それら第１及び第２のＭＯＳトランジスタの
間に配置されてスイッチ制御される第３のＭＯＳトラン
ジスタ（Ｍ１６Ａ）と、を定電流を選択的に流す回路と
して有するものである。これにより、第３のＭＯＳトラ
ンジスタのカット・オフ状態において例えば高電位側に
接続された第１のＭＯＳトランジスタのゲート容量を介
する前記定電圧への容量結合状態と、低電位側に接続さ
れた第２のＭＯＳトランジスタのゲート容量を介する前
記定電圧への容量結合状態は、第３のＭＯＳトランジス
タをターン・オンさせて定電流を流し始めるとき、相補
的に変化しようとするから、前記定電圧がＭＯＳトラン
ジスタのゲート容量を介する容量カップリングで変動す
る事態を抑制することができ、第１乃至第３のＭＯＳト
ランジスタを流れる電流値を一定に安定化することがで
きる。更に別の例として、前記定電流源を用いた回路
は、前記定電流源回路から出力される定電圧（Ｎ５の電
圧）を制御端子に夫々受ける第１のＭＯＳトランジスタ
（Ｍ１５Ａ）及び第２のＭＯＳトランジスタ（Ｍ１５
Ｂ）と、それら第１及び第２のＭＯＳトランジスタの間
に配置されてスイッチ制御される第３のＭＯＳトランジ
スタ（Ｍ１６Ａ）と、を充電用定電流を選択的に流す回
路として有し、前記第３のＭＯＳトランジスタと相補的
にスイッチ制御され前記第２のＭＯＳトランジスタに直
列接続された第４のＭＯＳトランジスタ（Ｍ１６Ｂ）を
放電用定電流を選択的に流す回路として有する。更に別
の例として、前記定電流源を用いた回路は、前記定電流
源回路から出力される第１の定電圧（Ｎ１の電圧）を制
御端子に夫々受ける第１のＭＯＳトランジスタ（Ｍ４
Ａ）及び第２のＭＯＳトランジスタ（Ｍ４Ｂ）と、それ
ら第１及び第２のＭＯＳトランジスタの間に配置されて
スイッチ制御される第３のＭＯＳトランジスタ（Ｍ１０
Ａ）と、を充電用定電流を選択的に流す第１回路として
有し、前記定電流源回路から出力される第２の定電圧
（Ｎ２の電圧）を制御端子に夫々受ける第４のＭＯＳト
ランジスタ（Ｍ７Ａ）及び第５のＭＯＳトランジスタ
（Ｍ７Ｂ）と、それら第４及び第５のＭＯＳトランジス
タの間に配置されてスイッチ制御される第６のＭＯＳト
ランジスタ（Ｍ１０Ｂ）と、を放電用定電流を選択的に
流す第２回路として有する。
【００１８】更に別の例として、前記定電流源を用いた
回路は、前記定電流源ＭＯＳトランジスタを定電流源と
する差動アンプと、前記差動アンプの差動出力電圧を制
御端子に受ける出力回路とを有し、前記出力回路の出力
電圧を前記差動アンプを介して定電圧に負帰還制御可能
なクランプ回路（７）である。
回路は、前記定電流源ＭＯＳトランジスタを定電流源と
する差動アンプと、前記差動アンプの差動出力電圧を制
御端子に受ける出力回路とを有し、前記出力回路の出力
電圧を前記差動アンプを介して定電圧に負帰還制御可能
なクランプ回路（７）である。
【００１９】本発明の更に別の形態として、半導体装置
が電気的に記憶情報を書き換え可能なフラッシュメモリ
のような回路モジュールを内蔵する場合を想定する。こ
のとき、前記半導体装置は、閾値電圧がプログラム可能
にされた不揮発性記憶素子と、前記不揮発性記憶素子の
閾値電圧に応じてデータ線に現れる電圧の判定レベルを
生成するリファレンス回路（８）と、前記リファレンス
回路の判定レベルと前記不揮発性記憶素子の閾値電圧と
に応じてデータ線に現れる電圧とを比較するセンスアン
プ（８６）とを有する。前記リファレンス回路を、ディ
スチャージ経路に前記定電流源ＭＯＳトランジスタを有
する回路によって構成する。これは前記定電流源を用い
た回路の具体例とされる。
が電気的に記憶情報を書き換え可能なフラッシュメモリ
のような回路モジュールを内蔵する場合を想定する。こ
のとき、前記半導体装置は、閾値電圧がプログラム可能
にされた不揮発性記憶素子と、前記不揮発性記憶素子の
閾値電圧に応じてデータ線に現れる電圧の判定レベルを
生成するリファレンス回路（８）と、前記リファレンス
回路の判定レベルと前記不揮発性記憶素子の閾値電圧と
に応じてデータ線に現れる電圧とを比較するセンスアン
プ（８６）とを有する。前記リファレンス回路を、ディ
スチャージ経路に前記定電流源ＭＯＳトランジスタを有
する回路によって構成する。これは前記定電流源を用い
た回路の具体例とされる。
【００２０】前記リファレンス回路は、前記制御電圧
（ｖｔｒｉ）を制御端子に夫々受ける第１のＭＯＳトラ
ンジスタ（Ｍ３３）及び第２のＭＯＳトランジスタ（Ｍ
３４）と、それら第１及び第２のＭＯＳトランジスタの
間に配置されてスイッチ制御される第３のＭＯＳトラン
ジスタ（Ｍ３５）と、を定電流を選択的に流す回路とし
て有する。前述と同様、これにより、第１及び第２のＭ
ＯＳトランジスタのゲートに印加される定電圧がＭＯＳ
トランジスタのゲート容量を介する容量カップリングで
変動する事態を抑制することができ、リファレンス回路
に流れる電流値を一定に安定化することができ、センス
アンプによる比較動作の安定化を実現する。
（ｖｔｒｉ）を制御端子に夫々受ける第１のＭＯＳトラ
ンジスタ（Ｍ３３）及び第２のＭＯＳトランジスタ（Ｍ
３４）と、それら第１及び第２のＭＯＳトランジスタの
間に配置されてスイッチ制御される第３のＭＯＳトラン
ジスタ（Ｍ３５）と、を定電流を選択的に流す回路とし
て有する。前述と同様、これにより、第１及び第２のＭ
ＯＳトランジスタのゲートに印加される定電圧がＭＯＳ
トランジスタのゲート容量を介する容量カップリングで
変動する事態を抑制することができ、リファレンス回路
に流れる電流値を一定に安定化することができ、センス
アンプによる比較動作の安定化を実現する。
【００２１】上記と同様に、半導体装置が電気的に記憶
情報を書き換え可能なフラッシュメモリのような回路モ
ジュールを内蔵する場合を想定する。このとき、前記半
導体装置は、閾値電圧を電気的に変更可能にされた不揮
発性記憶素子と、前記不揮発性記憶素子に対する閾値電
圧の変更を制御するプログラム制御回路と、前記プログ
ラム制御回路による閾値電圧の変更が完了したか否かを
検出するベリファイセンスアンプ（９）とを有する。前
記ベリファイセンスアンプは、前記不揮発性記憶素子の
データ端子に接続され所定の論理閾値電圧を有する論理
ゲート（８９）と、前記定電流源ＭＯＳトランジスタ
（Ｍ３７）を有しこれに流れる定電流に基づいて前記論
理閾値電圧近傍の定電圧を生成する定電流源回路と、前
記定電流源回路が生成する定電圧を受けて相互コンダク
タンス制御され前記不揮発性記憶素子のデータ端子に電
流を供給し、前記不揮発性記憶素子の閾値電圧が所定の
状態に到達したとき論理ゲートの入力を前記論理閾値電
圧近傍の電圧に制御する負荷ＭＯＳトランジスタ（Ｍ３
９）とを有する。
情報を書き換え可能なフラッシュメモリのような回路モ
ジュールを内蔵する場合を想定する。このとき、前記半
導体装置は、閾値電圧を電気的に変更可能にされた不揮
発性記憶素子と、前記不揮発性記憶素子に対する閾値電
圧の変更を制御するプログラム制御回路と、前記プログ
ラム制御回路による閾値電圧の変更が完了したか否かを
検出するベリファイセンスアンプ（９）とを有する。前
記ベリファイセンスアンプは、前記不揮発性記憶素子の
データ端子に接続され所定の論理閾値電圧を有する論理
ゲート（８９）と、前記定電流源ＭＯＳトランジスタ
（Ｍ３７）を有しこれに流れる定電流に基づいて前記論
理閾値電圧近傍の定電圧を生成する定電流源回路と、前
記定電流源回路が生成する定電圧を受けて相互コンダク
タンス制御され前記不揮発性記憶素子のデータ端子に電
流を供給し、前記不揮発性記憶素子の閾値電圧が所定の
状態に到達したとき論理ゲートの入力を前記論理閾値電
圧近傍の電圧に制御する負荷ＭＯＳトランジスタ（Ｍ３
９）とを有する。
【００２２】本発明の更に別の形態として、前記外部測
定端子を兼用端子とする場合を想定する。この場合に
は、前記外部測定端子と前記電流測定用ＭＯＳトランジ
スタとの間に第１の選択手段（Ｍ４０）を設け、前記外
部測定端子と前記第１の選択手段との間に第２の選択手
段（Ｍ４１）を介して別の回路が接続される。前記外部
測定端子は電流測定専用端子として機能させることも当
然可能である。
定端子を兼用端子とする場合を想定する。この場合に
は、前記外部測定端子と前記電流測定用ＭＯＳトランジ
スタとの間に第１の選択手段（Ｍ４０）を設け、前記外
部測定端子と前記第１の選択手段との間に第２の選択手
段（Ｍ４１）を介して別の回路が接続される。前記外部
測定端子は電流測定専用端子として機能させることも当
然可能である。
【００２３】前記別の回路は、例えば記憶手段に記憶さ
れた電圧制御データに応じた電圧を出力する電圧出力回
路（９５）である。この電圧出力回路が出力する電圧は
前記第２の選択手段を介して前記外部測定端子から観測
可能にされる。この場合、前記電圧制御データを決定し
た後に前記電流制御用の制御データを決定することが望
ましい。前記電圧出力回路が例えば前記制御電圧発生回
路であるなら、この電圧出力特性を先に決めなければ定
電流を決定する制御データを確定させる意味はない。
れた電圧制御データに応じた電圧を出力する電圧出力回
路（９５）である。この電圧出力回路が出力する電圧は
前記第２の選択手段を介して前記外部測定端子から観測
可能にされる。この場合、前記電圧制御データを決定し
た後に前記電流制御用の制御データを決定することが望
ましい。前記電圧出力回路が例えば前記制御電圧発生回
路であるなら、この電圧出力特性を先に決めなければ定
電流を決定する制御データを確定させる意味はない。
【００２４】〔２〕本発明の第２の観点に係るマイクロ
コンピュータ（７０）は、１個の半導体チップにＣＰＵ
（７１）と別の回路を含み、前記別の回路は、制御デー
タに基づいて制御電圧を生成する制御電圧発生回路と、
前記制御電圧に基づいて定電流を生成する定電流源ＭＯ
Ｓトランジスタを用いた回路と、前記定電流源ＭＯＳト
ランジスタに前記制御電圧を供給する経路に制御端子が
接続された電流測定用ＭＯＳトランジスタと、前記電流
測定用ＭＯＳトランジスタの電流端子に接続され前記電
流測定用ＭＯＳトランジスタに流れる電流を半導体チッ
プの外部から測定可能にする外部測定端子と、制御デー
タを保持して前記制御電圧発生回路に与える記憶手段と
を含む。このマイクロコンピュータにおいても、上記半
導体装置と同様に、外部測定端子に至るマイクロコンピ
ュータ内の測定系には、内部バスやＩ／Ｏ回路が介在さ
れず、観測信号波形に歪みを与える不所望な寄生容量成
分や配線抵抗成分等が少ないから、定電流決定のための
測定を正確に、しかも短時間で行なうことができ、プロ
セスばらつきによっても高い信頼性をもって定電流特性
を揃えることができる。
コンピュータ（７０）は、１個の半導体チップにＣＰＵ
（７１）と別の回路を含み、前記別の回路は、制御デー
タに基づいて制御電圧を生成する制御電圧発生回路と、
前記制御電圧に基づいて定電流を生成する定電流源ＭＯ
Ｓトランジスタを用いた回路と、前記定電流源ＭＯＳト
ランジスタに前記制御電圧を供給する経路に制御端子が
接続された電流測定用ＭＯＳトランジスタと、前記電流
測定用ＭＯＳトランジスタの電流端子に接続され前記電
流測定用ＭＯＳトランジスタに流れる電流を半導体チッ
プの外部から測定可能にする外部測定端子と、制御デー
タを保持して前記制御電圧発生回路に与える記憶手段と
を含む。このマイクロコンピュータにおいても、上記半
導体装置と同様に、外部測定端子に至るマイクロコンピ
ュータ内の測定系には、内部バスやＩ／Ｏ回路が介在さ
れず、観測信号波形に歪みを与える不所望な寄生容量成
分や配線抵抗成分等が少ないから、定電流決定のための
測定を正確に、しかも短時間で行なうことができ、プロ
セスばらつきによっても高い信頼性をもって定電流特性
を揃えることができる。
【００２５】本発明に係るマイクロコンピュータの具体
的な形態として、前記記憶手段は、書き換え不可能な不
揮発性メモリ、例えば電気ヒューズ回路である。別の形
態として、前記記憶手段は、電気的に書き換え可能な不
揮発性メモリ、例えばフラッシュメモリである。更に別
の形態として、前記記憶手段は、前記不揮発性メモリか
ら制御データが転送可能にされると共に、外部から制御
データが転送可能にされ、転送された制御データを制御
電圧発生回路に出力するレジスタ手段（１３Ｂ，１３
Ｖ）を更に有して成る。前記レジスタ手段を用いれば、
外部測定端子を用いた測定時に制御データを設定する操
作が容易になる。例えば、測定時は電気的に書き換え可
能な不揮発性メモリで毎回制御データを書き換える手間
が省ける。
的な形態として、前記記憶手段は、書き換え不可能な不
揮発性メモリ、例えば電気ヒューズ回路である。別の形
態として、前記記憶手段は、電気的に書き換え可能な不
揮発性メモリ、例えばフラッシュメモリである。更に別
の形態として、前記記憶手段は、前記不揮発性メモリか
ら制御データが転送可能にされると共に、外部から制御
データが転送可能にされ、転送された制御データを制御
電圧発生回路に出力するレジスタ手段（１３Ｂ，１３
Ｖ）を更に有して成る。前記レジスタ手段を用いれば、
外部測定端子を用いた測定時に制御データを設定する操
作が容易になる。例えば、測定時は電気的に書き換え可
能な不揮発性メモリで毎回制御データを書き換える手間
が省ける。
【００２６】本発明に係るマイクロコンピュータの更に
別の形態として、前記別の回路はＣＰＵによってアクセ
ス可能なフラッシュメモリを含み、前記フラッシュメモ
リは、閾値電圧を電気的に変更可能にされた不揮発性記
憶素子のアレイと、前記不揮発性記憶素子の閾値電圧を
変更するプログラム回路と、不揮発性記憶素子の記憶情
報を読み出すリード回路とを有する。前記リード回路
は、前記不揮発性記憶素子の閾値電圧に応じてデータ線
に現れる電圧の判定レベルを生成するリファレンス回路
と、前記リファレンス回路の判定レベルと前記不揮発性
記憶素子の閾値電圧に応じてデータ線に現れる電圧とを
比較するセンスアンプとを有する。前記リファレンス回
路は、ディスチャージ経路に前記定電流源ＭＯＳトラン
ジスタが介在されて成るところの前記定電流源ＭＯＳト
ランジスタを用いた回路である。
別の形態として、前記別の回路はＣＰＵによってアクセ
ス可能なフラッシュメモリを含み、前記フラッシュメモ
リは、閾値電圧を電気的に変更可能にされた不揮発性記
憶素子のアレイと、前記不揮発性記憶素子の閾値電圧を
変更するプログラム回路と、不揮発性記憶素子の記憶情
報を読み出すリード回路とを有する。前記リード回路
は、前記不揮発性記憶素子の閾値電圧に応じてデータ線
に現れる電圧の判定レベルを生成するリファレンス回路
と、前記リファレンス回路の判定レベルと前記不揮発性
記憶素子の閾値電圧に応じてデータ線に現れる電圧とを
比較するセンスアンプとを有する。前記リファレンス回
路は、ディスチャージ経路に前記定電流源ＭＯＳトラン
ジスタが介在されて成るところの前記定電流源ＭＯＳト
ランジスタを用いた回路である。
【００２７】更に具体的な形態として、前記リファレン
ス回路は、前記制御電圧を制御端子に夫々受ける第１の
定電流源ＭＯＳトランジスタ及び第２の定電流源ＭＯＳ
トランジスタと、それら第１及び第２のＭＯＳトランジ
スタの間に配置されてスイッチ制御される第３のＭＯＳ
トランジスタとから成り、前記第３のＭＯＳトランジス
タのオン状態で定電流を流す回路である。
ス回路は、前記制御電圧を制御端子に夫々受ける第１の
定電流源ＭＯＳトランジスタ及び第２の定電流源ＭＯＳ
トランジスタと、それら第１及び第２のＭＯＳトランジ
スタの間に配置されてスイッチ制御される第３のＭＯＳ
トランジスタとから成り、前記第３のＭＯＳトランジス
タのオン状態で定電流を流す回路である。
【００２８】更に具体的な形態として、前記プログラム
回路は、閾値電圧の変更が完了したか否かを検出するベ
リファイセンスアンプを有し、前記ベリファイセンスア
ンプは、前記不揮発性記憶素子のデータ端子に接続され
所定の論理閾値電圧を有する論理ゲートと、前記定電流
源ＭＯＳトランジスタを有しこれに流れる定電流に基づ
いて前記論理閾値電圧近傍の定電圧を生成するところの
前記定電流源ＭＯＳトランジスタを用いた回路である定
電流源回路と、前記定電流源回路が生成する定電圧を受
けて相互コンダクタンス制御され前記不揮発性記憶素子
のデータ端子に電流を供給し、前記不揮発性記憶素子の
閾値電圧が所定の状態に到達したとき論理ゲートの入力
を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳト
ランジスタと、を有して成る。
回路は、閾値電圧の変更が完了したか否かを検出するベ
リファイセンスアンプを有し、前記ベリファイセンスア
ンプは、前記不揮発性記憶素子のデータ端子に接続され
所定の論理閾値電圧を有する論理ゲートと、前記定電流
源ＭＯＳトランジスタを有しこれに流れる定電流に基づ
いて前記論理閾値電圧近傍の定電圧を生成するところの
前記定電流源ＭＯＳトランジスタを用いた回路である定
電流源回路と、前記定電流源回路が生成する定電圧を受
けて相互コンダクタンス制御され前記不揮発性記憶素子
のデータ端子に電流を供給し、前記不揮発性記憶素子の
閾値電圧が所定の状態に到達したとき論理ゲートの入力
を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳト
ランジスタと、を有して成る。
【００２９】更に具体的な形態として、前記プログラム
回路は１個の不揮発性記憶素子に１ビットの記憶情報を
保有させるようにしてよい。或いは、１個の不揮発性記
憶素子に２ビット以上の記憶情報を保持させるようにし
てもよい。すなわち、前記プログラム回路は１個の不揮
発性記憶素子につき複数ビットの書き込みデータで指定
される４種類以上の閾値電圧の中の一つの閾値電圧に設
定し、前記リード回路は１個の不揮発性記憶素子につき
閾値電圧の状態を対応する複数ビットの記憶情報として
出力させて、１個の不揮発性記憶素子の記憶情報を複数
ビット化した多値フラッシュメモリを実現する。
回路は１個の不揮発性記憶素子に１ビットの記憶情報を
保有させるようにしてよい。或いは、１個の不揮発性記
憶素子に２ビット以上の記憶情報を保持させるようにし
てもよい。すなわち、前記プログラム回路は１個の不揮
発性記憶素子につき複数ビットの書き込みデータで指定
される４種類以上の閾値電圧の中の一つの閾値電圧に設
定し、前記リード回路は１個の不揮発性記憶素子につき
閾値電圧の状態を対応する複数ビットの記憶情報として
出力させて、１個の不揮発性記憶素子の記憶情報を複数
ビット化した多値フラッシュメモリを実現する。
【００３０】本発明に係るマイクロコンピュータの更に
別の形態として、前記別の回路はＣＰＵによってアクセ
ス可能なＲＡＭを含み、前記ＲＡＭは、揮発性記憶素子
のアレイと、前記揮発性記憶素子に書き込みを行なうラ
イト回路と、揮発性記憶素子の記憶情報を読み出すリー
ド回路とを有し、前記リード回路は、前記揮発性記憶素
子の記憶情報に応じてデータ線に現れる電圧の判定レベ
ルを生成するリファレンス回路と、前記リファレンス回
路の判定レベルと前記揮発性記憶素子の記憶情報に応じ
てデータ線に現れる電圧とを比較するセンスアンプとを
有する。前記リファレンス回路は、ディスチャージ経路
に前記定電流源ＭＯＳトランジスタが介在されて成ると
ころの前記定電流源ＭＯＳトランジスタを用いた回路で
ある。
別の形態として、前記別の回路はＣＰＵによってアクセ
ス可能なＲＡＭを含み、前記ＲＡＭは、揮発性記憶素子
のアレイと、前記揮発性記憶素子に書き込みを行なうラ
イト回路と、揮発性記憶素子の記憶情報を読み出すリー
ド回路とを有し、前記リード回路は、前記揮発性記憶素
子の記憶情報に応じてデータ線に現れる電圧の判定レベ
ルを生成するリファレンス回路と、前記リファレンス回
路の判定レベルと前記揮発性記憶素子の記憶情報に応じ
てデータ線に現れる電圧とを比較するセンスアンプとを
有する。前記リファレンス回路は、ディスチャージ経路
に前記定電流源ＭＯＳトランジスタが介在されて成ると
ころの前記定電流源ＭＯＳトランジスタを用いた回路で
ある。
【００３１】〔３〕本発明の第３の観点に係るフラッシ
ュメモリは、閾値電圧を電気的に変更可能にされた不揮
発性記憶素子のアレイと、前記不揮発性記憶素子の閾値
電圧を変更するプログラム回路と、不揮発性記憶素子の
記憶情報を読み出すリード回路と、を１個の半導体チッ
プに含む。前記プログラム回路及びリード回路の一方又
は双方は制御電圧を受けて定電流を生成する定電流源Ｍ
ＯＳトランジスタを用いた回路を含み、更に、前記定電
流源ＭＯＳトランジスタに制御電圧を与える信号線と、
前記信号線に制御端子が接続された電流測定用ＭＯＳト
ランジスタと、前記電流測定用ＭＯＳトランジスタの電
流端子に接続され前記電流測定用ＭＯＳトランジスタに
流れる電流を外部から測定可能にする外部測定端子と、
制御データに基づいて前記制御電圧を生成する制御電圧
発生回路と、前記制御データを保持して前記制御電圧発
生回路に与える記憶手段とを有する。
ュメモリは、閾値電圧を電気的に変更可能にされた不揮
発性記憶素子のアレイと、前記不揮発性記憶素子の閾値
電圧を変更するプログラム回路と、不揮発性記憶素子の
記憶情報を読み出すリード回路と、を１個の半導体チッ
プに含む。前記プログラム回路及びリード回路の一方又
は双方は制御電圧を受けて定電流を生成する定電流源Ｍ
ＯＳトランジスタを用いた回路を含み、更に、前記定電
流源ＭＯＳトランジスタに制御電圧を与える信号線と、
前記信号線に制御端子が接続された電流測定用ＭＯＳト
ランジスタと、前記電流測定用ＭＯＳトランジスタの電
流端子に接続され前記電流測定用ＭＯＳトランジスタに
流れる電流を外部から測定可能にする外部測定端子と、
制御データに基づいて前記制御電圧を生成する制御電圧
発生回路と、前記制御データを保持して前記制御電圧発
生回路に与える記憶手段とを有する。
【００３２】フラッシュメモリの具体的な形態として、
前記リード回路は、前記不揮発性記憶素子の閾値電圧に
応じてデータ線に現れる電圧の判定レベルを生成するリ
ファレンス回路と、前記リファレンス回路の判定レベル
と前記不揮発性記憶素子の閾値電圧に応じてデータ線に
現れる電圧とを比較するセンスアンプとを有し、前記リ
ファレンス回路は、ディスチャージ経路に前記定電流源
ＭＯＳトランジスタが介在されて成るところの前記定電
流源ＭＯＳトランジスタを用いた回路である。
前記リード回路は、前記不揮発性記憶素子の閾値電圧に
応じてデータ線に現れる電圧の判定レベルを生成するリ
ファレンス回路と、前記リファレンス回路の判定レベル
と前記不揮発性記憶素子の閾値電圧に応じてデータ線に
現れる電圧とを比較するセンスアンプとを有し、前記リ
ファレンス回路は、ディスチャージ経路に前記定電流源
ＭＯＳトランジスタが介在されて成るところの前記定電
流源ＭＯＳトランジスタを用いた回路である。
【００３３】前記リファレンス回路は、例えば、前記制
御電圧を制御端子に夫々受ける第１の定電流源ＭＯＳト
ランジスタ及び第２の定電流源ＭＯＳトランジスタと、
それら第１及び第２のＭＯＳトランジスタの間に配置さ
れてスイッチ制御される第３のＭＯＳトランジスタとか
ら成り、前記第３のＭＯＳトランジスタのオン状態で定
電流を流す回路である。
御電圧を制御端子に夫々受ける第１の定電流源ＭＯＳト
ランジスタ及び第２の定電流源ＭＯＳトランジスタと、
それら第１及び第２のＭＯＳトランジスタの間に配置さ
れてスイッチ制御される第３のＭＯＳトランジスタとか
ら成り、前記第３のＭＯＳトランジスタのオン状態で定
電流を流す回路である。
【００３４】前記プログラム回路は、例えば、閾値電圧
の変更が完了したか否かを検出するベリファイセンスア
ンプを有し、前記ベリファイセンスアンプは、前記不揮
発性記憶素子のデータ端子に接続され所定の論理閾値電
圧を有する論理ゲートと、前記定電流源ＭＯＳトランジ
スタを有しこれに流れる定電流に基づいて前記論理閾値
電圧近傍の定電圧を生成するところの前記定電流源ＭＯ
Ｓトランジスタを用いた回路である定電流源回路と、前
記定電流源回路が生成する定電圧を受けて相互コンダク
タンス制御され前記不揮発性記憶素子のデータ端子に電
流を供給し、前記不揮発性記憶素子の閾値電圧が所定の
状態に到達したとき論理ゲートの入力を前記論理閾値電
圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を
有して成る。
の変更が完了したか否かを検出するベリファイセンスア
ンプを有し、前記ベリファイセンスアンプは、前記不揮
発性記憶素子のデータ端子に接続され所定の論理閾値電
圧を有する論理ゲートと、前記定電流源ＭＯＳトランジ
スタを有しこれに流れる定電流に基づいて前記論理閾値
電圧近傍の定電圧を生成するところの前記定電流源ＭＯ
Ｓトランジスタを用いた回路である定電流源回路と、前
記定電流源回路が生成する定電圧を受けて相互コンダク
タンス制御され前記不揮発性記憶素子のデータ端子に電
流を供給し、前記不揮発性記憶素子の閾値電圧が所定の
状態に到達したとき論理ゲートの入力を前記論理閾値電
圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を
有して成る。
【００３５】更に具体的な形態として、前記プログラム
回路は１個の不揮発性記憶素子に１ビットの記憶情報を
保有させるようにしてよい。或いは、１個の不揮発性記
憶素子に２ビット以上の記憶情報を保持させるようにし
てもよい。すなわち、前記プログラム回路は１個の不揮
発性記憶素子につき複数ビットの書き込みデータで指定
される４種類以上の閾値電圧の中の一つの閾値電圧に設
定し、前記リード回路は１個の不揮発性記憶素子につき
閾値電圧の状態を対応する複数ビットの記憶情報として
出力させて、１個の不揮発性記憶素子の記憶情報を複数
ビット化した多値フラッシュメモリを実現するものであ
る。
回路は１個の不揮発性記憶素子に１ビットの記憶情報を
保有させるようにしてよい。或いは、１個の不揮発性記
憶素子に２ビット以上の記憶情報を保持させるようにし
てもよい。すなわち、前記プログラム回路は１個の不揮
発性記憶素子につき複数ビットの書き込みデータで指定
される４種類以上の閾値電圧の中の一つの閾値電圧に設
定し、前記リード回路は１個の不揮発性記憶素子につき
閾値電圧の状態を対応する複数ビットの記憶情報として
出力させて、１個の不揮発性記憶素子の記憶情報を複数
ビット化した多値フラッシュメモリを実現するものであ
る。
【００３６】
【発明の実施の形態】図１は本発明に係る半導体装置の
一例が示される。同図に示される半導体装置１は１個の
半導体チップに形成され、定電流源を用いた回路とし
て、特に制限されないが、遅延回路４、リングオシレー
タ５、タイマ６、クランプ回路７、リファレンス回路
８、及びベリファイセンスアンプ９が代表的に図示され
ている。前記定電流源に流れる定電流は、配線１６の制
御電圧ｖｔｒｉによって決定される。制御電圧ｖｔｒｉ
は制御データ（以下単にトリミングデータとも記す）ｄ
ａｔａｉｎに基づいて制御電圧発生回路１０が生成す
る。制御電圧発生回路１０は、特に制限されないが、電
源回路１１と、その電源回路１１で生成される電圧を抵
抗分圧する抵抗分圧回路１７と、抵抗分圧回路１７で生
成された分圧電圧から一つの分圧電圧をトリミングデー
タｄａｔａｉｎに従って選択し、選択した分圧電圧を制
御電圧ｖｔｒｉとして出力する切替え回路１２とを有す
る。トリミングデータｄａｔａｉｎは、ヒューズのよう
な電気的に書き換え不可能な不揮発性メモリ、電気的に
書き換え可能な不揮発性メモリ、または、半導体装置の
リセット等に応答して不揮発性メモリからトリミングデ
ータが転送されるレジスタなどの記憶手段１３から制御
電圧発生回路１０に供給される。したがって前記定電流
源に流れる定電流はトリミングデータｄａｔａｉｎの値
に応じて決まる。
一例が示される。同図に示される半導体装置１は１個の
半導体チップに形成され、定電流源を用いた回路とし
て、特に制限されないが、遅延回路４、リングオシレー
タ５、タイマ６、クランプ回路７、リファレンス回路
８、及びベリファイセンスアンプ９が代表的に図示され
ている。前記定電流源に流れる定電流は、配線１６の制
御電圧ｖｔｒｉによって決定される。制御電圧ｖｔｒｉ
は制御データ（以下単にトリミングデータとも記す）ｄ
ａｔａｉｎに基づいて制御電圧発生回路１０が生成す
る。制御電圧発生回路１０は、特に制限されないが、電
源回路１１と、その電源回路１１で生成される電圧を抵
抗分圧する抵抗分圧回路１７と、抵抗分圧回路１７で生
成された分圧電圧から一つの分圧電圧をトリミングデー
タｄａｔａｉｎに従って選択し、選択した分圧電圧を制
御電圧ｖｔｒｉとして出力する切替え回路１２とを有す
る。トリミングデータｄａｔａｉｎは、ヒューズのよう
な電気的に書き換え不可能な不揮発性メモリ、電気的に
書き換え可能な不揮発性メモリ、または、半導体装置の
リセット等に応答して不揮発性メモリからトリミングデ
ータが転送されるレジスタなどの記憶手段１３から制御
電圧発生回路１０に供給される。したがって前記定電流
源に流れる定電流はトリミングデータｄａｔａｉｎの値
に応じて決まる。
【００３７】前記トリミングデータを決定する為の測定
系として、前記配線１６にゲート電極（制御端子）が結
合された電流測定用ＭＯＳトランジスタ（単にレプリカ
ＭＯＳトランジスタとも記す）２が設けられる。特に制
限されないが、前記レプリカＭＯＳトランジスタ２は並
列形態に複数個配置され、夫々ｎチャネル型で構成さ
れ、ソース電極は回路の接地電圧Ｖｓｓに、ドレイン電
極は外部測定端子３に接続される。
系として、前記配線１６にゲート電極（制御端子）が結
合された電流測定用ＭＯＳトランジスタ（単にレプリカ
ＭＯＳトランジスタとも記す）２が設けられる。特に制
限されないが、前記レプリカＭＯＳトランジスタ２は並
列形態に複数個配置され、夫々ｎチャネル型で構成さ
れ、ソース電極は回路の接地電圧Ｖｓｓに、ドレイン電
極は外部測定端子３に接続される。
【００３８】前記レプリカＭＯＳトランジスタ２は、特
に制限されないが、前記遅延回路４に代表される定電流
源を用いた回路における定電流源が含む定電流源ＭＯＳ
トランジスタ（図１では図示を省略）と同一プロセスで
形成され、更に具体的には前記定電流源ＭＯＳトランジ
スタと同一サイズで形成される。図示を省略する定電流
源ＭＯＳトランジスタのゲート電極、及び前記レプリカ
ＭＯＳトランジスタ２のゲート電極は、共に前記配線１
６に結合されている。
に制限されないが、前記遅延回路４に代表される定電流
源を用いた回路における定電流源が含む定電流源ＭＯＳ
トランジスタ（図１では図示を省略）と同一プロセスで
形成され、更に具体的には前記定電流源ＭＯＳトランジ
スタと同一サイズで形成される。図示を省略する定電流
源ＭＯＳトランジスタのゲート電極、及び前記レプリカ
ＭＯＳトランジスタ２のゲート電極は、共に前記配線１
６に結合されている。
【００３９】尚、ここでの説明では前記配線１６を対応
するＭＯＳトランジスタのゲート電極に接続し、制御電
圧ｖｔｒｉにてコンダクタンス制御するが、これと同様
の電流制御機能を閾値電圧制御によって得ようとするな
ら、配線１６を対応するＭＯＳトランジスタのウェル領
域に接続して閾値電圧制御を行なうようにすることも可
能である。本発明者の検討によれば、図２で説明するよ
うに定電流源ＭＯＳトランジスタの電流値の温度依存性
をなくす観点より、配線１６をゲート電極に接続する方
が望ましい。配線１６には、制御電圧ｖｔｒｉの変動を
抑制するために、容量Ｃ１が接続されている。
するＭＯＳトランジスタのゲート電極に接続し、制御電
圧ｖｔｒｉにてコンダクタンス制御するが、これと同様
の電流制御機能を閾値電圧制御によって得ようとするな
ら、配線１６を対応するＭＯＳトランジスタのウェル領
域に接続して閾値電圧制御を行なうようにすることも可
能である。本発明者の検討によれば、図２で説明するよ
うに定電流源ＭＯＳトランジスタの電流値の温度依存性
をなくす観点より、配線１６をゲート電極に接続する方
が望ましい。配線１６には、制御電圧ｖｔｒｉの変動を
抑制するために、容量Ｃ１が接続されている。
【００４０】図２及び図３にはＭＯＳトランジスタの電
流特性が例示される。横軸がゲート・ソース間に印加さ
れる電圧、縦軸がドレイン・ソース間を流れる電流であ
る。図２及び図３の中の４本の曲線は、ＭＯＳトランジ
スタのデバイス特性のばらつきと温度変動による電流値
の変化を示しており、それぞれ、デバイス特性がばらつ
き範囲内で最も電流大となる特性Ａでかつ温度が半導体
装置の実使用環境で保障すべき範囲内で最小（Ｔ＝Ｔｍ
ｉｎ）、デバイス特性が最も電流小となる特性Ｂでかつ
温度が最小（Ｔ＝Ｔｍｉｎ）、デバイス特性がＡでかつ
温度が最大（Ｔ＝Ｔｍａｘ）、デバイス特性がＢでかつ
温度が最大（Ｔ＝Ｔｍａｘ）である。さて、遅延回路
４、リングオシレータ５、タイマ６、クランプ回路７、
リファレンス回路８、ベリファイセンスアンプ９は、定
電流源ＭＯＳトランジスタを流れる電流値にその特性が
依存する回路で構成される。この定電流源ＭＯＳトラン
ジスタのゲート・ソース電圧をデバイス特性がＡであれ
ＢであれＴｍｉｎ、Ｔｍａｘの線が近接する１００の領
域に設定すれば、電流値の温度依存性は小さくできる。
流特性が例示される。横軸がゲート・ソース間に印加さ
れる電圧、縦軸がドレイン・ソース間を流れる電流であ
る。図２及び図３の中の４本の曲線は、ＭＯＳトランジ
スタのデバイス特性のばらつきと温度変動による電流値
の変化を示しており、それぞれ、デバイス特性がばらつ
き範囲内で最も電流大となる特性Ａでかつ温度が半導体
装置の実使用環境で保障すべき範囲内で最小（Ｔ＝Ｔｍ
ｉｎ）、デバイス特性が最も電流小となる特性Ｂでかつ
温度が最小（Ｔ＝Ｔｍｉｎ）、デバイス特性がＡでかつ
温度が最大（Ｔ＝Ｔｍａｘ）、デバイス特性がＢでかつ
温度が最大（Ｔ＝Ｔｍａｘ）である。さて、遅延回路
４、リングオシレータ５、タイマ６、クランプ回路７、
リファレンス回路８、ベリファイセンスアンプ９は、定
電流源ＭＯＳトランジスタを流れる電流値にその特性が
依存する回路で構成される。この定電流源ＭＯＳトラン
ジスタのゲート・ソース電圧をデバイス特性がＡであれ
ＢであれＴｍｉｎ、Ｔｍａｘの線が近接する１００の領
域に設定すれば、電流値の温度依存性は小さくできる。
【００４１】図３は、図２の中の１００の領域を拡大し
たものである。例えばデバイス特性Ａ、ＢそれぞれのＴ
ｍｉｎ、Ｔｍａｘ交点の中点である電流Ｉｄｓ０になる
ようにゲート・ソース電圧を設定する。この設定は例え
ばＴｍｉｎ、Ｔｍａｘの中間温度で行う。もし、デバイ
ス特性がＡならゲート・ソース電圧はＶａに設定され
る。もし、デバイス特性がＢならゲート・ソース電圧は
Ｖｂに設定される。もし、デバイス特性がＡとＢの中間
特性ならゲート・ソース電圧はＶａとＶｂとの間のある
値に設定される。このゲート・ソース電圧設定法によれ
ば、デバイス特性や温度が変化してもほぼ一定の電流が
得られる。そこで前記レプリカＭＯＳトランジスタ２に
流れる電流を外部測定端子３より測定し、レプリカＭＯ
Ｓトランジスタ２を前記一定電流値Ｉｄｓ０になるよう
にトリミングデータｄａｔａｉｎを決定し、定電流源Ｍ
ＯＳトランジスタの電流値がレプリカＭＯＳトランジス
タ２の電流値と同じまたは比例倍となるように電流調整
を行なうことにより、前記遅延回路４、リングオシレー
タ５、タイマ６、クランプ回路７、リファレンス回路
８、ベリファイセンスアンプ９の回路特性はデバイス特
性ばらつき、温度変動に依らず、全てがほぼ一定とな
る。これにより、トリミングデータの取得時間を短縮す
ることができる。また、前記電流値測定は外部測定端子
３を介する単なるＤＣ測定であるため、容易にしかも高
精度に実施できる。換言すれば、外部測定端子３に電流
測定装置を接続して電流値を測定し、或いは、前記外部
測定端子３に既知の抵抗値を有する抵抗を介して電圧を
印加し、前記抵抗に並列配置した電圧測定装置で電圧を
測定すればよく、半導体装置内の測定系には、内部バス
やＩ／Ｏ回路が介在されず、観測信号波形に無視し得な
い歪みを形成する不所望な寄生容量成分や配線抵抗成分
等が少ない。したがって、定電流決定のための測定を正
確に、しかも短時間で行なうことができ、プロセスばら
つきによっても高い信頼性をもって各半導体装置の定電
流特性を揃えることができる。
たものである。例えばデバイス特性Ａ、ＢそれぞれのＴ
ｍｉｎ、Ｔｍａｘ交点の中点である電流Ｉｄｓ０になる
ようにゲート・ソース電圧を設定する。この設定は例え
ばＴｍｉｎ、Ｔｍａｘの中間温度で行う。もし、デバイ
ス特性がＡならゲート・ソース電圧はＶａに設定され
る。もし、デバイス特性がＢならゲート・ソース電圧は
Ｖｂに設定される。もし、デバイス特性がＡとＢの中間
特性ならゲート・ソース電圧はＶａとＶｂとの間のある
値に設定される。このゲート・ソース電圧設定法によれ
ば、デバイス特性や温度が変化してもほぼ一定の電流が
得られる。そこで前記レプリカＭＯＳトランジスタ２に
流れる電流を外部測定端子３より測定し、レプリカＭＯ
Ｓトランジスタ２を前記一定電流値Ｉｄｓ０になるよう
にトリミングデータｄａｔａｉｎを決定し、定電流源Ｍ
ＯＳトランジスタの電流値がレプリカＭＯＳトランジス
タ２の電流値と同じまたは比例倍となるように電流調整
を行なうことにより、前記遅延回路４、リングオシレー
タ５、タイマ６、クランプ回路７、リファレンス回路
８、ベリファイセンスアンプ９の回路特性はデバイス特
性ばらつき、温度変動に依らず、全てがほぼ一定とな
る。これにより、トリミングデータの取得時間を短縮す
ることができる。また、前記電流値測定は外部測定端子
３を介する単なるＤＣ測定であるため、容易にしかも高
精度に実施できる。換言すれば、外部測定端子３に電流
測定装置を接続して電流値を測定し、或いは、前記外部
測定端子３に既知の抵抗値を有する抵抗を介して電圧を
印加し、前記抵抗に並列配置した電圧測定装置で電圧を
測定すればよく、半導体装置内の測定系には、内部バス
やＩ／Ｏ回路が介在されず、観測信号波形に無視し得な
い歪みを形成する不所望な寄生容量成分や配線抵抗成分
等が少ない。したがって、定電流決定のための測定を正
確に、しかも短時間で行なうことができ、プロセスばら
つきによっても高い信頼性をもって各半導体装置の定電
流特性を揃えることができる。
【００４２】図１において、レプリカＭＯＳトランジス
タ２として、複数個のｎチャネル型ＭＯＳトランジスタ
を示している。これは、電流源ＭＯＳトランジスタと同
一サイズで形成した１個のレプリカＭＯＳトランジスタ
２に流れる電流が数μＡ程度であるから、外部測定端子
３に接続して電流測定を行なうテスタなどの電流測定精
度を考慮すると、レプリカＭＯＳトランジスタを複数個
並列形態に接続した方が測定し易いからである。尚、レ
プリカＭＯＳトランジスタ２は単数であってもよい。
タ２として、複数個のｎチャネル型ＭＯＳトランジスタ
を示している。これは、電流源ＭＯＳトランジスタと同
一サイズで形成した１個のレプリカＭＯＳトランジスタ
２に流れる電流が数μＡ程度であるから、外部測定端子
３に接続して電流測定を行なうテスタなどの電流測定精
度を考慮すると、レプリカＭＯＳトランジスタを複数個
並列形態に接続した方が測定し易いからである。尚、レ
プリカＭＯＳトランジスタ２は単数であってもよい。
【００４３】前記レプリカＭＯＳトランジスタ２はｐチ
ャネル型であってもよいが、ｎチャネル型の方が望まし
い。その理由は、ｐチャネル型ＭＯＳトランジスタの場
合、ソースに電源が接続され、この電源はしばしばチッ
プ内部で生成されるため、電源電圧の変動が起き易く、
その結果、ｐチャネル型ＭＯＳトランジスタを流れる電
流値にばらつきが生じ易くなるからである。レプリカＭ
ＯＳトランジスタ２をｎチャネル型ＭＯＳトランジスタ
とする場合には、ソース電極を接地電圧に接続するので
電圧変動がなく、上記トリミングを実施することによ
り、ｎチャネル型ＭＯＳトランジスタを流れる電流値の
方が常に一定にすることが容易になる。
ャネル型であってもよいが、ｎチャネル型の方が望まし
い。その理由は、ｐチャネル型ＭＯＳトランジスタの場
合、ソースに電源が接続され、この電源はしばしばチッ
プ内部で生成されるため、電源電圧の変動が起き易く、
その結果、ｐチャネル型ＭＯＳトランジスタを流れる電
流値にばらつきが生じ易くなるからである。レプリカＭ
ＯＳトランジスタ２をｎチャネル型ＭＯＳトランジスタ
とする場合には、ソース電極を接地電圧に接続するので
電圧変動がなく、上記トリミングを実施することによ
り、ｎチャネル型ＭＯＳトランジスタを流れる電流値の
方が常に一定にすることが容易になる。
【００４４】レプリカＭＯＳトランジスタ２でトリミン
グする一定電流値は、飽和電流領域とする。これは、定
電流源ＭＯＳトランジスタを飽和電流領域で動作させる
ことに対応される。要するに、ＭＯＳトランジスタのド
レイン電圧変動による電流値のばらつきを抑制すること
ができる。
グする一定電流値は、飽和電流領域とする。これは、定
電流源ＭＯＳトランジスタを飽和電流領域で動作させる
ことに対応される。要するに、ＭＯＳトランジスタのド
レイン電圧変動による電流値のばらつきを抑制すること
ができる。
【００４５】図４は横軸がＭＯＳトランジスタのチャネ
ル長Ｌで縦軸が閾値電圧であり、ＭＯＳトランジスタの
Ｌと閾値電圧との関係を示したものである。図４のよう
にＭＯＳトランジスタのＬを短くしていくと、あるＬで
閾値電圧は小さくなる。そのため、レプリカＭＯＳトラ
ンジスタ２及び定電流源ＭＯＳトランジスタのＬは図４
のｃよりも長くした方がよい。この理由は、ＭＯＳトラ
ンジスタのＬのばらつきによる閾値電圧のばらつき、す
なわち電流値のばらつきをなくすためである。同様に、
図５は横軸がＭＯＳトランジスタのチャネル幅Ｗで縦軸
が閾値電圧であり、ＭＯＳトランジスタのＷと閾値電圧
との関係を示したものである。図５のようにＭＯＳトラ
ンジスタのＷを小さくしていくと、あるＷで閾値電圧は
大きくなる。そのため、レプリカＭＯＳトランジスタ２
及び定電流源ＭＯＳトランジスタのＷは図５のｄよりも
大きくした方がよい。この理由は、ＭＯＳトランジスタ
のＷのばらつきによる閾値電圧のばらつき、すなわち電
流値のばらつきをなくすためである。
ル長Ｌで縦軸が閾値電圧であり、ＭＯＳトランジスタの
Ｌと閾値電圧との関係を示したものである。図４のよう
にＭＯＳトランジスタのＬを短くしていくと、あるＬで
閾値電圧は小さくなる。そのため、レプリカＭＯＳトラ
ンジスタ２及び定電流源ＭＯＳトランジスタのＬは図４
のｃよりも長くした方がよい。この理由は、ＭＯＳトラ
ンジスタのＬのばらつきによる閾値電圧のばらつき、す
なわち電流値のばらつきをなくすためである。同様に、
図５は横軸がＭＯＳトランジスタのチャネル幅Ｗで縦軸
が閾値電圧であり、ＭＯＳトランジスタのＷと閾値電圧
との関係を示したものである。図５のようにＭＯＳトラ
ンジスタのＷを小さくしていくと、あるＷで閾値電圧は
大きくなる。そのため、レプリカＭＯＳトランジスタ２
及び定電流源ＭＯＳトランジスタのＷは図５のｄよりも
大きくした方がよい。この理由は、ＭＯＳトランジスタ
のＷのばらつきによる閾値電圧のばらつき、すなわち電
流値のばらつきをなくすためである。
【００４６】図６はレプリカＭＯＳトランジスタ２及び
定電流源ＭＯＳトランジスタの平面図であり、図７は本
発明の半導体装置の論理回路において通常使用するＭＯ
Ｓトランジスタの平面図である。レプリカＭＯＳトラン
ジスタ２及び定電流源ＭＯＳトランジスタは論理回路に
て通常使用するＭＯＳトランジスタと比較してＬ１＞Ｌ
２、Ｗ１＞Ｗ２の関係となるようにする。以上のよう
に、レプリカＭＯＳトランジスタ２及び定電流源ＭＯＳ
トランジスタのＬ及びＷの設計範囲を規定することによ
り、精度の高い定電流源が得られ、これを利用する回路
の特性ばらつきを低減できる効果がある。
定電流源ＭＯＳトランジスタの平面図であり、図７は本
発明の半導体装置の論理回路において通常使用するＭＯ
Ｓトランジスタの平面図である。レプリカＭＯＳトラン
ジスタ２及び定電流源ＭＯＳトランジスタは論理回路に
て通常使用するＭＯＳトランジスタと比較してＬ１＞Ｌ
２、Ｗ１＞Ｗ２の関係となるようにする。以上のよう
に、レプリカＭＯＳトランジスタ２及び定電流源ＭＯＳ
トランジスタのＬ及びＷの設計範囲を規定することによ
り、精度の高い定電流源が得られ、これを利用する回路
の特性ばらつきを低減できる効果がある。
【００４７】図８には前記遅延回路４の詳細が例示さ
れ、図９には遅延回路４の動作原理が例示される。図８
に例示される遅延回路４は、特に制限されないが、ゲー
ト電極に前記制御電圧ｖｔｒｉを受けるｎチャネル型の
定電流源ＭＯＳトランジスタＭ１３Ａと、前記定電流源
ＭＯＳトランジスタＭ１３Ａと同じ電流を流そうとする
ｎチャネル型のＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃ
と、カレントミラー負荷を構成するｐチャネル型のＭＯ
ＳトランジスタＭ１４Ａ，Ｍ１４Ｂとから成る電流源回
路２０を有する。ＭＯＳトランジスタＭ１４Ａには定電
流源ＭＯＳトランジスタＭ１３Ａと同じ電流が流れる。
れ、図９には遅延回路４の動作原理が例示される。図８
に例示される遅延回路４は、特に制限されないが、ゲー
ト電極に前記制御電圧ｖｔｒｉを受けるｎチャネル型の
定電流源ＭＯＳトランジスタＭ１３Ａと、前記定電流源
ＭＯＳトランジスタＭ１３Ａと同じ電流を流そうとする
ｎチャネル型のＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃ
と、カレントミラー負荷を構成するｐチャネル型のＭＯ
ＳトランジスタＭ１４Ａ，Ｍ１４Ｂとから成る電流源回
路２０を有する。ＭＯＳトランジスタＭ１４Ａには定電
流源ＭＯＳトランジスタＭ１３Ａと同じ電流が流れる。
【００４８】インバータ回路２２は、ＭＯＳトランジス
タＭ１６Ａ，Ｍ１６Ｂから成るＣＭＯＳインバータに電
源負荷ＭＯＳトランジスタＭ１５が接続されて成る。Ｍ
１６Ａ，Ｍ１６Ｂは入力信号ｉｎ１を受けるＣＭＯＳイ
ンバータを構成し、これに直列に配置されたｐチャネル
型ＭＯＳトランジスタＭ１５は定電流源回路２０のノー
ドＮ５に生成される定電圧をゲート電極に受ける。差動
アンプによって構成される比較回路２１は前記ＣＭＯＳ
インバータの出力ノードＮ６の電圧を参照電圧ｖｒｅｆ
ｄと比較し、比較結果が信号ｏｕｔ１に反映される。
タＭ１６Ａ，Ｍ１６Ｂから成るＣＭＯＳインバータに電
源負荷ＭＯＳトランジスタＭ１５が接続されて成る。Ｍ
１６Ａ，Ｍ１６Ｂは入力信号ｉｎ１を受けるＣＭＯＳイ
ンバータを構成し、これに直列に配置されたｐチャネル
型ＭＯＳトランジスタＭ１５は定電流源回路２０のノー
ドＮ５に生成される定電圧をゲート電極に受ける。差動
アンプによって構成される比較回路２１は前記ＣＭＯＳ
インバータの出力ノードＮ６の電圧を参照電圧ｖｒｅｆ
ｄと比較し、比較結果が信号ｏｕｔ１に反映される。
【００４９】図８において、前記ｎチャネル型の定電流
源ＭＯＳトランジスタＭ１３Ａは、トリミングデータに
より決定される電圧ｖｔｒｉがゲート電極に与えるられ
ることにより、そのドレイン・ソース間電流値が半導体
装置のロット／ウェーハ／チップ間のデバイスばらつ
き、温度変動に依らず常にほぼ一定に調整されることに
なる。ＭＯＳトランジスタＭ１４Ａを流れる電流値はＭ
ＯＳトランジスタＭ１３Ａを流れる電流値と等しいの
で、ＭＯＳトランジスタＭ１４ＡとＭＯＳトランジスタ
Ｍ１５のサイズを同じにすると、ＭＯＳトランジスタＭ
１５を流れる電流値はＭＯＳトランジスタＭ１５が飽和
電流領域で動作している間、ＭＯＳトランジスタＭ１３
Ａを流れる電流値と等しい。
源ＭＯＳトランジスタＭ１３Ａは、トリミングデータに
より決定される電圧ｖｔｒｉがゲート電極に与えるられ
ることにより、そのドレイン・ソース間電流値が半導体
装置のロット／ウェーハ／チップ間のデバイスばらつ
き、温度変動に依らず常にほぼ一定に調整されることに
なる。ＭＯＳトランジスタＭ１４Ａを流れる電流値はＭ
ＯＳトランジスタＭ１３Ａを流れる電流値と等しいの
で、ＭＯＳトランジスタＭ１４ＡとＭＯＳトランジスタ
Ｍ１５のサイズを同じにすると、ＭＯＳトランジスタＭ
１５を流れる電流値はＭＯＳトランジスタＭ１５が飽和
電流領域で動作している間、ＭＯＳトランジスタＭ１３
Ａを流れる電流値と等しい。
【００５０】図９に例示されるように、入力信号ｉｎ１
の電圧を電源電圧Ｖｄｄから接地電圧Ｖｓｓに遷移させ
ると、ＭＯＳトランジスタＭ１５を流れる電流が容量Ｃ
３を充電し、ノードＮ６の電位を上昇させる。ノードＮ
６の電位が参照電圧ｖｒｅｆｄを超えると比較回路２１
により、信号ｏｕｔ１が電源電圧Ｖｄｄから接地電圧Ｖ
ｓｓに遷移する。ノードＮ６の電位が０〜ｖｒｅｆの
時、ＭＯＳトランジスタＭ１５がほぼ飽和電流領域で動
作するように設計でき、この時、ＭＯＳトランジスタＭ
１５を流れる電流値は常に一定であるためノードＮ６の
電位の上昇速度は一定となる。入力信号ｉｎ１の電源電
圧Ｖｄｄから接地電圧Ｖｓｓへの遷移時刻から、信号ｏ
ｕｔ１の電源電圧Ｖｄｄから接地電圧Ｖｓｓへの遷移時
刻までを遅延時間Ｔとすると、遅延時間Ｔも一定であ
る。例えば、レプリカＭＯＳトランジスタ２とＭＯＳト
ランジスタＭ１３Ａとのサイズを同じとし、図２で説明
したようにレプリカＭＯＳトランジスタ２に流れる電流
がＩｄｓ０（レプリカ）となるようにトリミングしてお
けば、遅延時間Ｔをほぼ（Ｃ３の容量値）ラｖｒｅｆｄ
／Ｉｄｓ０に設定できる。したがって、ロット／ウェー
ハ／チップ間のデバイス特性ばらつき、温度変動に依ら
ずほぼ一定の遅延時間Ｔの遅延回路を実現できる。尚、
容量Ｃ２はノードＮ５の電位を安定化し、ＭＯＳトラン
ジスタＭ１５を流れる電流値を安定化する働きがある。
の電圧を電源電圧Ｖｄｄから接地電圧Ｖｓｓに遷移させ
ると、ＭＯＳトランジスタＭ１５を流れる電流が容量Ｃ
３を充電し、ノードＮ６の電位を上昇させる。ノードＮ
６の電位が参照電圧ｖｒｅｆｄを超えると比較回路２１
により、信号ｏｕｔ１が電源電圧Ｖｄｄから接地電圧Ｖ
ｓｓに遷移する。ノードＮ６の電位が０〜ｖｒｅｆの
時、ＭＯＳトランジスタＭ１５がほぼ飽和電流領域で動
作するように設計でき、この時、ＭＯＳトランジスタＭ
１５を流れる電流値は常に一定であるためノードＮ６の
電位の上昇速度は一定となる。入力信号ｉｎ１の電源電
圧Ｖｄｄから接地電圧Ｖｓｓへの遷移時刻から、信号ｏ
ｕｔ１の電源電圧Ｖｄｄから接地電圧Ｖｓｓへの遷移時
刻までを遅延時間Ｔとすると、遅延時間Ｔも一定であ
る。例えば、レプリカＭＯＳトランジスタ２とＭＯＳト
ランジスタＭ１３Ａとのサイズを同じとし、図２で説明
したようにレプリカＭＯＳトランジスタ２に流れる電流
がＩｄｓ０（レプリカ）となるようにトリミングしてお
けば、遅延時間Ｔをほぼ（Ｃ３の容量値）ラｖｒｅｆｄ
／Ｉｄｓ０に設定できる。したがって、ロット／ウェー
ハ／チップ間のデバイス特性ばらつき、温度変動に依ら
ずほぼ一定の遅延時間Ｔの遅延回路を実現できる。尚、
容量Ｃ２はノードＮ５の電位を安定化し、ＭＯＳトラン
ジスタＭ１５を流れる電流値を安定化する働きがある。
【００５１】図１０は遅延素子としてのインバータ回路
２２の別の例を示す。同図に示される遅延素子としての
インバータ回路２２Ａは、電源負荷ＭＯＳトランジスタ
Ｍ１５を、Ｍ１５Ａ，Ｍ１５Ｂに２分割し、前記ＭＯＳ
トランジスタＭ１５ＢをＭＯＳトランジスタＭ１６Ａと
Ｍ１６Ｂの間に配置して構成される。ＭＯＳトランジス
タＭ１５Ａ，Ｍ１５Ｂは夫々前記ＭＯＳトランジスタＭ
１５と同じＭＯＳトランジスタであり、ゲート電極には
制御電圧ｖｔｒｉが印加される。このインバータ回路２
２Ａによれば、入力信号ｉｎ１に接続されたインバータ
動作時にノードＮ５の電位が容量カップリングで変動す
るのを抑制し、ＭＯＳトランジスタＭ１５Ａ、Ｍ１５Ｂ
を流れる電流値を一定に安定化することができる。即
ち、ＭＯＳトランジスタＭ１６Ａのカット・オフ状態に
おいて例えば電源電圧Ｖｄｄ側に接続されたＭＯＳトラ
ンジスタＭ１５Ａのゲート容量を介する前記ノードＮ５
への容量結合状態と、接地電圧Ｖｓｓ側に接続されたＭ
ＯＳトランジスタＭ１５Ｂのゲート容量を介する前記ノ
ードＮ５への容量結合状態は、ＭＯＳトランジスタＭ１
６Ａをターン・オンさせて定電流を流し始めるとき、相
補的に変化しようとするから、前記ノードＮ５の定電圧
がＭＯＳトランジスタＭ１５Ａ，Ｍ１５Ｂのゲート容量
を介する容量カップリングで変動する事態を抑制するこ
とができ、ＭＯＳトランジスタＭ１５Ａ，Ｍ１６Ａ，Ｍ
１５Ｂを流れる電流値を一定に安定化することができ
る。
２２の別の例を示す。同図に示される遅延素子としての
インバータ回路２２Ａは、電源負荷ＭＯＳトランジスタ
Ｍ１５を、Ｍ１５Ａ，Ｍ１５Ｂに２分割し、前記ＭＯＳ
トランジスタＭ１５ＢをＭＯＳトランジスタＭ１６Ａと
Ｍ１６Ｂの間に配置して構成される。ＭＯＳトランジス
タＭ１５Ａ，Ｍ１５Ｂは夫々前記ＭＯＳトランジスタＭ
１５と同じＭＯＳトランジスタであり、ゲート電極には
制御電圧ｖｔｒｉが印加される。このインバータ回路２
２Ａによれば、入力信号ｉｎ１に接続されたインバータ
動作時にノードＮ５の電位が容量カップリングで変動す
るのを抑制し、ＭＯＳトランジスタＭ１５Ａ、Ｍ１５Ｂ
を流れる電流値を一定に安定化することができる。即
ち、ＭＯＳトランジスタＭ１６Ａのカット・オフ状態に
おいて例えば電源電圧Ｖｄｄ側に接続されたＭＯＳトラ
ンジスタＭ１５Ａのゲート容量を介する前記ノードＮ５
への容量結合状態と、接地電圧Ｖｓｓ側に接続されたＭ
ＯＳトランジスタＭ１５Ｂのゲート容量を介する前記ノ
ードＮ５への容量結合状態は、ＭＯＳトランジスタＭ１
６Ａをターン・オンさせて定電流を流し始めるとき、相
補的に変化しようとするから、前記ノードＮ５の定電圧
がＭＯＳトランジスタＭ１５Ａ，Ｍ１５Ｂのゲート容量
を介する容量カップリングで変動する事態を抑制するこ
とができ、ＭＯＳトランジスタＭ１５Ａ，Ｍ１６Ａ，Ｍ
１５Ｂを流れる電流値を一定に安定化することができ
る。
【００５２】図１１には前記リングオシレータ５の具体
例が示される。図１１においてＭ１は定電流源ＭＯＳト
ランジスタであり、Ｍ９Ａ，Ｍ９Ｂはカレントミラー回
路３３を構成する。定電流源ＭＯＳトランジスタは、ト
リミングデータにより決定される電圧ｖｔｒｉが与えら
れることで電流が制御され、その電流は、トリミングデ
ータの調整により、ロット／ウェーハ／チップ間のデバ
イス特性ばらつき、温度変動に依らず常にほぼ一定にさ
れる。ＭＯＳトランジスタＭ２はＭＯＳトランジスタＭ
９Ａに流れる電流を流そうとする。３０、３１、３２は
帰還接続された３段の遅延素子である。遅延素子３０は
ナンドゲートＮＡＮＤ１を主体とし電源負荷ＭＯＳトラ
ンジスタＭ３，Ｍ６が設けられて構成される。ナンドゲ
ートＮＡＮＤ１の一方に入力される発振制御信号ｓｔａ
ｒｔはハイレベル（“１”）によって発振開始、ローレ
ベル（“０”）によって発振停止を指示する。遅延素子
３１はインバータＩＮＶ１を主体とし電源負荷ＭＯＳト
ランジスタＭ４，Ｍ７が設けられて構成され、遅延素子
３２はインバータＩＮＶ２を主体とし電源負荷ＭＯＳト
ランジスタＭ５，Ｍ７が設けられて構成される。
例が示される。図１１においてＭ１は定電流源ＭＯＳト
ランジスタであり、Ｍ９Ａ，Ｍ９Ｂはカレントミラー回
路３３を構成する。定電流源ＭＯＳトランジスタは、ト
リミングデータにより決定される電圧ｖｔｒｉが与えら
れることで電流が制御され、その電流は、トリミングデ
ータの調整により、ロット／ウェーハ／チップ間のデバ
イス特性ばらつき、温度変動に依らず常にほぼ一定にさ
れる。ＭＯＳトランジスタＭ２はＭＯＳトランジスタＭ
９Ａに流れる電流を流そうとする。３０、３１、３２は
帰還接続された３段の遅延素子である。遅延素子３０は
ナンドゲートＮＡＮＤ１を主体とし電源負荷ＭＯＳトラ
ンジスタＭ３，Ｍ６が設けられて構成される。ナンドゲ
ートＮＡＮＤ１の一方に入力される発振制御信号ｓｔａ
ｒｔはハイレベル（“１”）によって発振開始、ローレ
ベル（“０”）によって発振停止を指示する。遅延素子
３１はインバータＩＮＶ１を主体とし電源負荷ＭＯＳト
ランジスタＭ４，Ｍ７が設けられて構成され、遅延素子
３２はインバータＩＮＶ２を主体とし電源負荷ＭＯＳト
ランジスタＭ５，Ｍ７が設けられて構成される。
【００５３】図１１において、Ｍ１、Ｍ２、Ｍ６、Ｍ
７、Ｍ８の各ｎチャネル型ＭＯＳトランジスタは同じサ
イズであり、Ｍ９Ａ、Ｍ９Ｂ、Ｍ３、Ｍ４、Ｍ５の各ｐ
チャネル型ＭＯＳトランジスタは同じサイズである。Ｍ
ＯＳトランジスタＭ２を流れる電流値はカレントミラー
回路３３によりＭＯＳトランジスタＭ１を流れる電流値
と等しい。そのため、ＭＯＳトランジスタＭ３、Ｍ４、
Ｍ５、Ｍ６、Ｍ７、Ｍ８を流れる電流値はＭＯＳトラン
ジスタＭ１を流れる電流値と等しい。信号ｓｔａｒｔを
ハイレベルにすると、発振出力ｒｉｎｇｃｌｋに所定周
期のクロックが出力される。この時、トランジスタＭ
３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８を流れる電流値が常
に一定であるため、ナンドゲートＮＡＮＤ１、インバー
タＩＮＶ１，ＩＮＶ２の応答速度が定電流による容量Ｃ
ｒ０、Ｃｒ１、Ｃｒ２の充放電速度で決まる一定値とな
り、発振出力ｒｉｎｇｃｌｋは常に一定周期のクロック
を出力する。
７、Ｍ８の各ｎチャネル型ＭＯＳトランジスタは同じサ
イズであり、Ｍ９Ａ、Ｍ９Ｂ、Ｍ３、Ｍ４、Ｍ５の各ｐ
チャネル型ＭＯＳトランジスタは同じサイズである。Ｍ
ＯＳトランジスタＭ２を流れる電流値はカレントミラー
回路３３によりＭＯＳトランジスタＭ１を流れる電流値
と等しい。そのため、ＭＯＳトランジスタＭ３、Ｍ４、
Ｍ５、Ｍ６、Ｍ７、Ｍ８を流れる電流値はＭＯＳトラン
ジスタＭ１を流れる電流値と等しい。信号ｓｔａｒｔを
ハイレベルにすると、発振出力ｒｉｎｇｃｌｋに所定周
期のクロックが出力される。この時、トランジスタＭ
３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８を流れる電流値が常
に一定であるため、ナンドゲートＮＡＮＤ１、インバー
タＩＮＶ１，ＩＮＶ２の応答速度が定電流による容量Ｃ
ｒ０、Ｃｒ１、Ｃｒ２の充放電速度で決まる一定値とな
り、発振出力ｒｉｎｇｃｌｋは常に一定周期のクロック
を出力する。
【００５４】図１２には遅延回路の別の例が示される。
図１２の遅延回路３１Ａは、図１１の遅延回路３１にお
いて、ＭＯＳトランジスタＭ４をＭ４Ａ，Ｍ４Ｂに、Ｍ
７をＭ７Ａ，Ｍ７Ｂに分割することで、ノードＮ３の電
圧をスイッチ制御信号として受けるＭＯＳトランジスタ
Ｍ１０Ａ，Ｍ１０Ｂによるインバータの動作時に、ノー
ドＮ１及びノードＮ２の電位が上記と同様に容量カップ
リングで変動するのを抑制でき、その結果ＭＯＳトラン
ジスタＭ４Ａ、Ｍ１０Ａ、Ｍ４Ｂ又はＭＯＳトランジス
タＭ７Ａ，Ｍ１０Ｂ，Ｍ７Ｂを流れる電流値を一定に安
定化することができる。
図１２の遅延回路３１Ａは、図１１の遅延回路３１にお
いて、ＭＯＳトランジスタＭ４をＭ４Ａ，Ｍ４Ｂに、Ｍ
７をＭ７Ａ，Ｍ７Ｂに分割することで、ノードＮ３の電
圧をスイッチ制御信号として受けるＭＯＳトランジスタ
Ｍ１０Ａ，Ｍ１０Ｂによるインバータの動作時に、ノー
ドＮ１及びノードＮ２の電位が上記と同様に容量カップ
リングで変動するのを抑制でき、その結果ＭＯＳトラン
ジスタＭ４Ａ、Ｍ１０Ａ、Ｍ４Ｂ又はＭＯＳトランジス
タＭ７Ａ，Ｍ１０Ｂ，Ｍ７Ｂを流れる電流値を一定に安
定化することができる。
【００５５】図１３にはタイマ６の一例が示される。タ
イマ６は、前記リングオシレータ５とカウンタ４０を有
して成る。カウンタ４０はリングオシレータ５から出力
される周期信号ｒｉｎｇｃｌｋを計数値し、計数値に応
じた周期のパルスｐｕｌｓｅを出力する。周期を規定す
る計数値は動作モードで指定される。前述より明らかの
ように、信号ｒｉｎｇｃｌｋは常に一定の周期に調整さ
れたクロック信号であるから、ロット／ウェーハ／チッ
プ間のデバイス特性ばらつき、温度変動に依らず一定か
つ所望の周期のパルスを生成するタイマ回路を実現する
ことができる。
イマ６は、前記リングオシレータ５とカウンタ４０を有
して成る。カウンタ４０はリングオシレータ５から出力
される周期信号ｒｉｎｇｃｌｋを計数値し、計数値に応
じた周期のパルスｐｕｌｓｅを出力する。周期を規定す
る計数値は動作モードで指定される。前述より明らかの
ように、信号ｒｉｎｇｃｌｋは常に一定の周期に調整さ
れたクロック信号であるから、ロット／ウェーハ／チッ
プ間のデバイス特性ばらつき、温度変動に依らず一定か
つ所望の周期のパルスを生成するタイマ回路を実現する
ことができる。
【００５６】図１４にはクランプ回路７の一例が示され
る。クランプ回路７は差動アンプ４１と出力回路４２に
よって構成される。差動アンプ４１はｎチャネル型の差
動入力ＭＯＳトランジスタＭ２０，Ｍ２１、ｐチャネル
型のカレントミラー負荷ＭＯＳトランジスタＭ２２，Ｍ
２３、及びｎチャネル型の定電流源ＭＯＳトランジスタ
Ｍ２４から成る。ＭＯＳトランジスタＭ２４のゲート電
極には前記制御電圧ｖｔｒｉが印加され、ＭＯＳトラン
ジスタＭ２１のゲート電極には出力回路４２のノードＮ
８の電圧が帰還入力され、ＭＯＳトランジスタＭ２０の
ゲート電極には参照電位ｖｒｅｆが入力される。出力回
路４２は差動アンプ４１の出力ノードＮ７の電圧を受け
てコンダクタンス制御されるｐチャネル型のＭＯＳトラ
ンジスタＭ２５を有し、このＭＯＳトランジスタＭ２５
のドレイン電圧を出力電圧ｖｏｕｔとし、出力電圧ｖｏ
ｕｔを受ける抵抗回路４４の分圧ノードＮ８の電圧が差
動入力ＭＯＳトランジスタＭ２１のゲート電極に帰還さ
れる。
る。クランプ回路７は差動アンプ４１と出力回路４２に
よって構成される。差動アンプ４１はｎチャネル型の差
動入力ＭＯＳトランジスタＭ２０，Ｍ２１、ｐチャネル
型のカレントミラー負荷ＭＯＳトランジスタＭ２２，Ｍ
２３、及びｎチャネル型の定電流源ＭＯＳトランジスタ
Ｍ２４から成る。ＭＯＳトランジスタＭ２４のゲート電
極には前記制御電圧ｖｔｒｉが印加され、ＭＯＳトラン
ジスタＭ２１のゲート電極には出力回路４２のノードＮ
８の電圧が帰還入力され、ＭＯＳトランジスタＭ２０の
ゲート電極には参照電位ｖｒｅｆが入力される。出力回
路４２は差動アンプ４１の出力ノードＮ７の電圧を受け
てコンダクタンス制御されるｐチャネル型のＭＯＳトラ
ンジスタＭ２５を有し、このＭＯＳトランジスタＭ２５
のドレイン電圧を出力電圧ｖｏｕｔとし、出力電圧ｖｏ
ｕｔを受ける抵抗回路４４の分圧ノードＮ８の電圧が差
動入力ＭＯＳトランジスタＭ２１のゲート電極に帰還さ
れる。
【００５７】出力電圧ｖｏｕｔが負荷回路４３の動作時
の電流により降下した場合、抵抗回路４４の分圧ノード
Ｎ８の電位が低下し、参照電圧ｖｒｅｆと比較され、そ
れに応じてノードＮ７の電位が制御され、出力電圧ｖｏ
ｕｔの値が回復するようにＭ２５を流れる電流値が制御
される。差動アンプ４１の消費電流が大きいほどｖｏｕ
ｔの電圧値の回復力が増し、すなわちクランプ回路７の
特性が向上することが知られている。しかしながら、従
来の差動アンプで一定の回復力を保障するためには、デ
バイス特性ばらつき、温度変動範囲内で最悪のケースを
想定して差動アンプの消費電流を設計する必要があっ
た。この場合、平均的なデバイス特性、温度では差動ア
ンプの消費電流が必要以上になってしまう問題があっ
た。ここでは、図１４のＭＯＳトランジスタＭ２４は定
電流源ＭＯＳトランジスタであり、トリミングデータに
より決定される電圧をｖｔｒｉに与えることでＭＯＳト
ランジスタＭ２４を流れる電流値は常にほぼ一定とな
る。そのため、差動アンプ４１の消費電流は常に一定と
なり、低消費電流で一定の回復力が保障できる高性能な
クランプ回路７の構成を可能にする。
の電流により降下した場合、抵抗回路４４の分圧ノード
Ｎ８の電位が低下し、参照電圧ｖｒｅｆと比較され、そ
れに応じてノードＮ７の電位が制御され、出力電圧ｖｏ
ｕｔの値が回復するようにＭ２５を流れる電流値が制御
される。差動アンプ４１の消費電流が大きいほどｖｏｕ
ｔの電圧値の回復力が増し、すなわちクランプ回路７の
特性が向上することが知られている。しかしながら、従
来の差動アンプで一定の回復力を保障するためには、デ
バイス特性ばらつき、温度変動範囲内で最悪のケースを
想定して差動アンプの消費電流を設計する必要があっ
た。この場合、平均的なデバイス特性、温度では差動ア
ンプの消費電流が必要以上になってしまう問題があっ
た。ここでは、図１４のＭＯＳトランジスタＭ２４は定
電流源ＭＯＳトランジスタであり、トリミングデータに
より決定される電圧をｖｔｒｉに与えることでＭＯＳト
ランジスタＭ２４を流れる電流値は常にほぼ一定とな
る。そのため、差動アンプ４１の消費電流は常に一定と
なり、低消費電流で一定の回復力が保障できる高性能な
クランプ回路７の構成を可能にする。
【００５８】図１５には本発明に係るフラッシュメモリ
の一例が示される。同図に示されるフラッシュメモリ１
Ａは、特に制限されないが、１個の半導体チップに形成
されたメモリＬＳＩとされる。このフラッシュメモリ１
Ａは図１の半導体装置１の具体例の一つであり、前記半
導体装置１が備えている前記定電流源ＭＯＳトランジス
タを夫々利用した遅延回路４、リングオシレータ５、タ
イマ６、クランプ回路７、リファレンス回路（リファレ
ンスセンスアンプ）８及びベリファイセンスアンプ９を
有する。それら定電流源ＭＯＳトランジスタを夫々利用
した回路の定電流を設定するための回路として、前記記
憶手段１３、制御電圧発生回路１０、配線１６、レプリ
カＭＯＳトランジスタ２、及び外部測定端子３が設けら
れている。その他に、電源回路５０、アドレスバッファ
５１、入出力回路５２、タイミング回路５３、及びメモ
リ部５４を有する。前記メモリ部５４は、メモリセルア
レイ５５、ロウデコーダ５６、カラムデコーダ５７、カ
ラムスイッチ回路５８、書き込みラッチ回路５９、及び
リードセンス回路６０を有する。
の一例が示される。同図に示されるフラッシュメモリ１
Ａは、特に制限されないが、１個の半導体チップに形成
されたメモリＬＳＩとされる。このフラッシュメモリ１
Ａは図１の半導体装置１の具体例の一つであり、前記半
導体装置１が備えている前記定電流源ＭＯＳトランジス
タを夫々利用した遅延回路４、リングオシレータ５、タ
イマ６、クランプ回路７、リファレンス回路（リファレ
ンスセンスアンプ）８及びベリファイセンスアンプ９を
有する。それら定電流源ＭＯＳトランジスタを夫々利用
した回路の定電流を設定するための回路として、前記記
憶手段１３、制御電圧発生回路１０、配線１６、レプリ
カＭＯＳトランジスタ２、及び外部測定端子３が設けら
れている。その他に、電源回路５０、アドレスバッファ
５１、入出力回路５２、タイミング回路５３、及びメモ
リ部５４を有する。前記メモリ部５４は、メモリセルア
レイ５５、ロウデコーダ５６、カラムデコーダ５７、カ
ラムスイッチ回路５８、書き込みラッチ回路５９、及び
リードセンス回路６０を有する。
【００５９】前記メモリセルアレイ５５は電気的に書換
え可能なフラッシュメモリセルがマトリクス配置されて
いる。フラッシュメモリセルはソース電極、ドレイン電
極、フローティングゲート電極、及びコントロールゲー
ト電極を有し、ドレイン電極がビット線、ソース電極が
ソース線、コントロールゲート電極がワード線に接続さ
れる。フラッシュメモリセルは閾値電圧がプログラム可
能にされ、プログラムされた閾値電圧に応じて情報を保
持する。例えば、１個のフラッシュメモリセルが１ビッ
トの情報を保持する場合に、相対的に高い閾値電圧状態
を書き込み状態、相対的に低い閾値電圧状態を消去状態
を称する。アドレスバッファ５１はアドレスバスｉａｂ
からアドレス信号を入力し、入力されたアドレス信号は
ロウデコーダ５６及びカラムデコーダ５７でデコードさ
れる。ロウデコーダ５６によるデコード結果にしたがっ
てワード線が選択される。カラムデコーダ５７によるデ
コード結果にしたがってカラムスイッチ回路５８を介し
てビット線が選択される。ワード線選択及びビット線選
択によってフラッシュメモリセルが選択される。読み出
し動作では、前記選択されたフラッシュメモリセルの読
み出しデータは、リードセンス回路６０９にて検出さ
れ、入出力回路５２を経てデータバスｉｄｂに出力可能
にされる。書き込み動作では、データバスｉｄｂから入
出力回路５２に与えられる書き込みデータが書き込みラ
ッチ回路５９にラッチされ、ワード線選択されたメモリ
セルに対して、ラッチデータに従って書き込み・非書き
込み素子が制御される。書き込み処理の前には予めブロ
ック単位或いはソース線単位でフラッシュメモリセルに
対する消去が行なわれる。書き込み及び消去動作におい
て、フラッシュメモリセルの閾値電圧が所望の閾値電圧
状態に到達したか否かを検出するベリファイ動作は前記
ベリファイセンスアンプ９を介して行なわれる。
え可能なフラッシュメモリセルがマトリクス配置されて
いる。フラッシュメモリセルはソース電極、ドレイン電
極、フローティングゲート電極、及びコントロールゲー
ト電極を有し、ドレイン電極がビット線、ソース電極が
ソース線、コントロールゲート電極がワード線に接続さ
れる。フラッシュメモリセルは閾値電圧がプログラム可
能にされ、プログラムされた閾値電圧に応じて情報を保
持する。例えば、１個のフラッシュメモリセルが１ビッ
トの情報を保持する場合に、相対的に高い閾値電圧状態
を書き込み状態、相対的に低い閾値電圧状態を消去状態
を称する。アドレスバッファ５１はアドレスバスｉａｂ
からアドレス信号を入力し、入力されたアドレス信号は
ロウデコーダ５６及びカラムデコーダ５７でデコードさ
れる。ロウデコーダ５６によるデコード結果にしたがっ
てワード線が選択される。カラムデコーダ５７によるデ
コード結果にしたがってカラムスイッチ回路５８を介し
てビット線が選択される。ワード線選択及びビット線選
択によってフラッシュメモリセルが選択される。読み出
し動作では、前記選択されたフラッシュメモリセルの読
み出しデータは、リードセンス回路６０９にて検出さ
れ、入出力回路５２を経てデータバスｉｄｂに出力可能
にされる。書き込み動作では、データバスｉｄｂから入
出力回路５２に与えられる書き込みデータが書き込みラ
ッチ回路５９にラッチされ、ワード線選択されたメモリ
セルに対して、ラッチデータに従って書き込み・非書き
込み素子が制御される。書き込み処理の前には予めブロ
ック単位或いはソース線単位でフラッシュメモリセルに
対する消去が行なわれる。書き込み及び消去動作におい
て、フラッシュメモリセルの閾値電圧が所望の閾値電圧
状態に到達したか否かを検出するベリファイ動作は前記
ベリファイセンスアンプ９を介して行なわれる。
【００６０】前記電源回路５０はクランプ回路７の他
に、チャージポンプ回路などを有し、フラッシュメモリ
の書き込み・消去・読み出しなどの動作で使用する様々
な電圧を供給する。前記クランプ回路７により、本電源
回路５０は必要最小限の消費電流で安定動作する高信頼
の回路として実現される。前記リングオシレータ回路５
の出力はチャージポンプ回路のポンピングを制御する回
路に接続され、必要最小限のポンピングで効率よく安定
動作するチャージポンプ回路を実現できる。
に、チャージポンプ回路などを有し、フラッシュメモリ
の書き込み・消去・読み出しなどの動作で使用する様々
な電圧を供給する。前記クランプ回路７により、本電源
回路５０は必要最小限の消費電流で安定動作する高信頼
の回路として実現される。前記リングオシレータ回路５
の出力はチャージポンプ回路のポンピングを制御する回
路に接続され、必要最小限のポンピングで効率よく安定
動作するチャージポンプ回路を実現できる。
【００６１】ここで、書き込み動作の一例を説明する。
アドレスバスｉａｂからアドレス信号がアドレスバッフ
ァ５１に入力されると、ロウデコーダ５６およびカラム
デコーダ５７がメモリセルアレイ５５の中からメモリセ
ルを１個以上選択する。データバスｉｄｂから書き込み
データが入出力回路５２に入力されると、書き込みデー
タが書き込みラッチ回路５９に格納され、書き込むべき
メモリセルに接続される。タイマ６より生成した書き込
みパルスを電源回路５０で高電圧化し、選択したメモリ
セルに書き込みパルスを印加することで、メモリセルの
閾値電圧を高くする。消去動作を説明する。アドレスバ
スｉａｂからアドレス信号がアドレスバッファ５１に入
力されると、ロウデコーダ５６およびカラムデコーダ５
７がメモリセルアレイ５５の中のメモリセルを複数個選
択する。タイマ６より生成した消去パルスを電源回路５
０で高電圧化し、選択したメモリセルに消去パルスを印
加することで、メモリセルの閾値電圧を低くする。前記
タイマ６により、前記書き込み及び消去パルス幅は精度
よく制御され、ロット／ウェーハ／チップ間のデバイス
特性ばらつき、温度変動があっても高信頼に書き込み、
消去動作が行われる。読み出し動作を説明する。アドレ
スバスｉａｂからアドレス信号がアドレスバッファ５１
に入力されると、ロウデコーダ５６及びカラムデコーダ
５７がメモリセルアレイ５５の中のメモリセルを１個以
上選択する。選択されたメモリセルの閾値電圧の高低を
ベリファイセンスアンプ９又はリードセンス回路６０で
検出し、その結果を入出力回路５２を経てデータバスｉ
ｄｂに出力する。タイミング回路５３は、図示を省略す
る外部からのストローブ信号又はコマンドに基づいてフ
ラッシュメモリの内部タイミング信号を生成する。各種
内部タイミング信号のタイミング生成に遅延回路４が利
用されている。この遅延回路４により、該タイミングは
精度よく生成され、ロット／ウェーハ／チップ間のデバ
イス特性ばらつき、温度変動があっても高信頼かつ高速
にデータの読み出しタイミングなどを制御することがで
きる。
アドレスバスｉａｂからアドレス信号がアドレスバッフ
ァ５１に入力されると、ロウデコーダ５６およびカラム
デコーダ５７がメモリセルアレイ５５の中からメモリセ
ルを１個以上選択する。データバスｉｄｂから書き込み
データが入出力回路５２に入力されると、書き込みデー
タが書き込みラッチ回路５９に格納され、書き込むべき
メモリセルに接続される。タイマ６より生成した書き込
みパルスを電源回路５０で高電圧化し、選択したメモリ
セルに書き込みパルスを印加することで、メモリセルの
閾値電圧を高くする。消去動作を説明する。アドレスバ
スｉａｂからアドレス信号がアドレスバッファ５１に入
力されると、ロウデコーダ５６およびカラムデコーダ５
７がメモリセルアレイ５５の中のメモリセルを複数個選
択する。タイマ６より生成した消去パルスを電源回路５
０で高電圧化し、選択したメモリセルに消去パルスを印
加することで、メモリセルの閾値電圧を低くする。前記
タイマ６により、前記書き込み及び消去パルス幅は精度
よく制御され、ロット／ウェーハ／チップ間のデバイス
特性ばらつき、温度変動があっても高信頼に書き込み、
消去動作が行われる。読み出し動作を説明する。アドレ
スバスｉａｂからアドレス信号がアドレスバッファ５１
に入力されると、ロウデコーダ５６及びカラムデコーダ
５７がメモリセルアレイ５５の中のメモリセルを１個以
上選択する。選択されたメモリセルの閾値電圧の高低を
ベリファイセンスアンプ９又はリードセンス回路６０で
検出し、その結果を入出力回路５２を経てデータバスｉ
ｄｂに出力する。タイミング回路５３は、図示を省略す
る外部からのストローブ信号又はコマンドに基づいてフ
ラッシュメモリの内部タイミング信号を生成する。各種
内部タイミング信号のタイミング生成に遅延回路４が利
用されている。この遅延回路４により、該タイミングは
精度よく生成され、ロット／ウェーハ／チップ間のデバ
イス特性ばらつき、温度変動があっても高信頼かつ高速
にデータの読み出しタイミングなどを制御することがで
きる。
【００６２】図１５の例では記憶手段１３は、制御デー
タがプログラムされるレーザヒューズ回路、及びレーザ
ヒューズ回路の出力をラッチするラッチ回路によって構
成され、ラッチ回路にラッチされた制御データがｄａｔ
ａｉｎとして制御電圧発生回路１０に与えられる。レー
ザヒューズ回路は複数本のヒューズの切断態様に応じて
制御データを保持する。これは、電源が投入されれば、
ヒューズ切断態様に応じた制御データが出力される。出
力をそのまま常時、制御電圧発生回路１０に与えてもよ
いが、レーザヒューズ回路に直流経路が常時形成される
ことによる電力消費を無視し得ないとき、或いは、外部
測定端子３を用いた測定時に制御データを設定する操作
を容易化することを考慮すれば、前記ラッチ回路を設け
ておくことが望ましい。前記ラッチ回路はフラッシュメ
モリの外部から図示を省略するテストパッドを介して、
或いは入出力回路５２を介して、制御データが転送可能
にされていればよい。
タがプログラムされるレーザヒューズ回路、及びレーザ
ヒューズ回路の出力をラッチするラッチ回路によって構
成され、ラッチ回路にラッチされた制御データがｄａｔ
ａｉｎとして制御電圧発生回路１０に与えられる。レー
ザヒューズ回路は複数本のヒューズの切断態様に応じて
制御データを保持する。これは、電源が投入されれば、
ヒューズ切断態様に応じた制御データが出力される。出
力をそのまま常時、制御電圧発生回路１０に与えてもよ
いが、レーザヒューズ回路に直流経路が常時形成される
ことによる電力消費を無視し得ないとき、或いは、外部
測定端子３を用いた測定時に制御データを設定する操作
を容易化することを考慮すれば、前記ラッチ回路を設け
ておくことが望ましい。前記ラッチ回路はフラッシュメ
モリの外部から図示を省略するテストパッドを介して、
或いは入出力回路５２を介して、制御データが転送可能
にされていればよい。
【００６３】上記定電流源に対するトリミング技術はフ
ラッシュメモリのような半導体装置への適用に限定され
るものではなく、ＭＯＳトランジスタを流れる電流値に
依存する回路を有する半導体装置に広く適用でき、メモ
リＬＳＩとしてはＳＲＡＭやＤＲＡＭ等にも適用可能で
ある。
ラッシュメモリのような半導体装置への適用に限定され
るものではなく、ＭＯＳトランジスタを流れる電流値に
依存する回路を有する半導体装置に広く適用でき、メモ
リＬＳＩとしてはＳＲＡＭやＤＲＡＭ等にも適用可能で
ある。
【００６４】図１６には本発明に係るフラッシュメモリ
の別の例が示される。同図に示されるフラッシュメモリ
１Ｂは、図１５のフラッシュメモリ１Ａに対して記憶手
段の構成が相違される。即ち、図１６では、記憶手段
は、メモリセルアレイ５５の一部の記憶領域１３Ａと、
そこから読み出された制御データを保持して制御電圧発
生回路１０に与えるレジスタ１３Ｂによって構成され
る。更にレジスタ１３Ｂにはアドレスが割当てられ、入
出力回路５２を介して外部バスｉｄｂからライトアクセ
ス可能にされる。外部測定端子３を用いた測定時に制御
データをレジスタ１３Ｂに設定する場合には入出力回路
５２を介して外部から所望の制御データを書き込めばよ
い。したがって、外部測定端子３を用いた測定時に前記
記憶エリア１３Ａで毎回制御データを書き換える手間が
省ける。トリミングが完了した後の実使用時に、記憶領
域１３Ａから制御データを読み出すときは、リセット信
号などの特定のストローブ信号若しくは特定の動作モー
ドを信号６１によりタイミング回路５３に与えればよ
い。タイミング回路５３は、信号６１によって制御デー
タのイニシャルロードが指示されると、メモリセルアレ
イ５５の記憶領域１３Ａに対するリード動作を指示し、
記憶領域１３Ａから読み出された読み出しデータはリー
ドセンス回路６０で増幅され、レジスタ１３Ｂに内部転
送される。フラッシュメモリ１Ｂに動作電源が投入され
ている限り、前記レジスタ１３Ｂに転送された制御デー
タがｄａｔａｉｎとして制御電圧発生回路１０に与えら
れ、これによって生成される制御電圧ｖｔｒｉにて遅延
回路４などの定電流源が設定される。その他の構成は図
１５と同じであるからその詳細な説明は省略する。
の別の例が示される。同図に示されるフラッシュメモリ
１Ｂは、図１５のフラッシュメモリ１Ａに対して記憶手
段の構成が相違される。即ち、図１６では、記憶手段
は、メモリセルアレイ５５の一部の記憶領域１３Ａと、
そこから読み出された制御データを保持して制御電圧発
生回路１０に与えるレジスタ１３Ｂによって構成され
る。更にレジスタ１３Ｂにはアドレスが割当てられ、入
出力回路５２を介して外部バスｉｄｂからライトアクセ
ス可能にされる。外部測定端子３を用いた測定時に制御
データをレジスタ１３Ｂに設定する場合には入出力回路
５２を介して外部から所望の制御データを書き込めばよ
い。したがって、外部測定端子３を用いた測定時に前記
記憶エリア１３Ａで毎回制御データを書き換える手間が
省ける。トリミングが完了した後の実使用時に、記憶領
域１３Ａから制御データを読み出すときは、リセット信
号などの特定のストローブ信号若しくは特定の動作モー
ドを信号６１によりタイミング回路５３に与えればよ
い。タイミング回路５３は、信号６１によって制御デー
タのイニシャルロードが指示されると、メモリセルアレ
イ５５の記憶領域１３Ａに対するリード動作を指示し、
記憶領域１３Ａから読み出された読み出しデータはリー
ドセンス回路６０で増幅され、レジスタ１３Ｂに内部転
送される。フラッシュメモリ１Ｂに動作電源が投入され
ている限り、前記レジスタ１３Ｂに転送された制御デー
タがｄａｔａｉｎとして制御電圧発生回路１０に与えら
れ、これによって生成される制御電圧ｖｔｒｉにて遅延
回路４などの定電流源が設定される。その他の構成は図
１５と同じであるからその詳細な説明は省略する。
【００６５】図１７にはフラッシュメモリセルの書き込
み状態及び消去状態が例示される。図１７において、フ
ラッシュメモリセルは基板（若しくはウェル領域）６４
にソース電極６５、ドレイン電極６６を有し、チャネル
領域の上に、夫々ゲート絶縁膜を介してフローティング
ゲート電極６７及びコントロールゲート電極６８が縦積
みされて成る。
み状態及び消去状態が例示される。図１７において、フ
ラッシュメモリセルは基板（若しくはウェル領域）６４
にソース電極６５、ドレイン電極６６を有し、チャネル
領域の上に、夫々ゲート絶縁膜を介してフローティング
ゲート電極６７及びコントロールゲート電極６８が縦積
みされて成る。
【００６６】図１７の（Ａ）は書き込み動作を示してお
り、コントロールゲート電極６８に例えば１０Ｖ、ドレ
イン電極６６に例えば５Ｖ、ソース電極６５及び基板６
４に例えば０Ｖを印加すると、ドレイン・ソース間に電
流が流れ、ホットエレクトロン注入が起こり、フローテ
ィングゲート電極６７に電子が蓄積され、メモリセルの
閾値電圧が高くなる。図１７の（Ｂ）は消去動作を示し
ており、コントロールゲート電極６８に例えば１０Ｖ、
ソース電極６５及び基板６４に例えば−１０Ｖを印加
し、さらにドレイン電極６６を例えば開放（フローティ
ング）にすると、フローティングゲート電極６７に蓄積
された電子が基板６４に放出され、メモリセルの閾値電
圧が低くなる。図１７の（Ｃ）にはフラッシュメモリセ
ルの閾値電圧に対するメモリセル数の分布を示してお
り、閾値電圧の高い状態が書き込み状態、閾値電圧の低
い状態が消去状態である。
り、コントロールゲート電極６８に例えば１０Ｖ、ドレ
イン電極６６に例えば５Ｖ、ソース電極６５及び基板６
４に例えば０Ｖを印加すると、ドレイン・ソース間に電
流が流れ、ホットエレクトロン注入が起こり、フローテ
ィングゲート電極６７に電子が蓄積され、メモリセルの
閾値電圧が高くなる。図１７の（Ｂ）は消去動作を示し
ており、コントロールゲート電極６８に例えば１０Ｖ、
ソース電極６５及び基板６４に例えば−１０Ｖを印加
し、さらにドレイン電極６６を例えば開放（フローティ
ング）にすると、フローティングゲート電極６７に蓄積
された電子が基板６４に放出され、メモリセルの閾値電
圧が低くなる。図１７の（Ｃ）にはフラッシュメモリセ
ルの閾値電圧に対するメモリセル数の分布を示してお
り、閾値電圧の高い状態が書き込み状態、閾値電圧の低
い状態が消去状態である。
【００６７】図１８には本発明に係るデータ処理装置と
してのマイクロプロセッサないしマイクロコンピュータ
の一例が示される。このマイクロコンピュータは、単結
晶シリコンのような１個の半導体基板に例えばＣＭＯＳ
集積回路製造技術によって形成され、フラッシュメモリ
をオンチップで備えている。
してのマイクロプロセッサないしマイクロコンピュータ
の一例が示される。このマイクロコンピュータは、単結
晶シリコンのような１個の半導体基板に例えばＣＭＯＳ
集積回路製造技術によって形成され、フラッシュメモリ
をオンチップで備えている。
【００６８】マイクロコンピュータ７０は、ＣＰＵ（中
央処理装置）７１を有し、ＲＯＭ（リードオンリメモ
リ）７２はＣＰＵ７１が実行すべきプログラムや固定デ
ータを記憶する。ＲＡＭ（ランダムアクセスメモリ）７
３はＣＰＵ７１による演算結果を記憶したり、ＣＰＵ７
１の作業領域を提供する。ＤＭＡＣ（ダイレクト・メモ
リ・アクセス・コントローラ）７４は前記ＲＯＭ７２、
ＲＡＭ７３と外部の主メモリ（図示せず）等との間でデ
ータを所定のブロック単位で転送する制御を行なう。転
送制御条件はＣＰＵ７１によって初期設定され、データ
転送動作の起動はＣＰＵ７１によって又は外部からの要
求によって指示される。
央処理装置）７１を有し、ＲＯＭ（リードオンリメモ
リ）７２はＣＰＵ７１が実行すべきプログラムや固定デ
ータを記憶する。ＲＡＭ（ランダムアクセスメモリ）７
３はＣＰＵ７１による演算結果を記憶したり、ＣＰＵ７
１の作業領域を提供する。ＤＭＡＣ（ダイレクト・メモ
リ・アクセス・コントローラ）７４は前記ＲＯＭ７２、
ＲＡＭ７３と外部の主メモリ（図示せず）等との間でデ
ータを所定のブロック単位で転送する制御を行なう。転
送制御条件はＣＰＵ７１によって初期設定され、データ
転送動作の起動はＣＰＵ７１によって又は外部からの要
求によって指示される。
【００６９】マイクロコンピュータ７０は、周辺回路と
して、外部装置との間でシリアル通信を行うシリアルコ
ミュニケーションインターフェース回路（ＳＣＩ）７
６、タイマ７７、発振回路を有しシステムクロックＣＫ
をクロックライン７８に生成するＣＰＧ（クロックパル
スジェネレータ）７９を有する。チップの外部とは入出
力ポート（ＩＯＰ１〜ＩＯＰ９）８０Ａ〜８０Ｉを介し
て接続される。このマイクロコンピュータ７０は、ＣＰ
Ｕ７１とフラッシュメモリ１Ｂ、ＲＯＭ７２、ＲＡＭ７
３、ＤＭＡＣ７４、一部の入出力ポート（ＩＯＰ１〜Ｉ
ＯＰ５）８０Ａ〜８０Ｅとの間はメインバス（メインア
ドレスバスＩＡＢ、メインデータバスＩＤＢ）によって
接続される。更に、前記ＳＣＩ７６、タイマ７７等の周
辺回路と入出力ポート（ＩＯＰ１〜ＩＯＰ９）８０Ａ〜
８０Ｉとの間を接続する周辺バス（周辺アドレスバスＰ
ＡＢ、周辺データバスＰＤＢ）が設けられている。更
に、上記メインバスＩＡＢ、ＩＤＢと周辺バスＰＡＢ、
ＰＤＢとの間で信号の転送を制御すると共に、各バスの
状態を制御するバスシーケンスコントローラ（ＢＳＣ）
８１が設けられている。
して、外部装置との間でシリアル通信を行うシリアルコ
ミュニケーションインターフェース回路（ＳＣＩ）７
６、タイマ７７、発振回路を有しシステムクロックＣＫ
をクロックライン７８に生成するＣＰＧ（クロックパル
スジェネレータ）７９を有する。チップの外部とは入出
力ポート（ＩＯＰ１〜ＩＯＰ９）８０Ａ〜８０Ｉを介し
て接続される。このマイクロコンピュータ７０は、ＣＰ
Ｕ７１とフラッシュメモリ１Ｂ、ＲＯＭ７２、ＲＡＭ７
３、ＤＭＡＣ７４、一部の入出力ポート（ＩＯＰ１〜Ｉ
ＯＰ５）８０Ａ〜８０Ｅとの間はメインバス（メインア
ドレスバスＩＡＢ、メインデータバスＩＤＢ）によって
接続される。更に、前記ＳＣＩ７６、タイマ７７等の周
辺回路と入出力ポート（ＩＯＰ１〜ＩＯＰ９）８０Ａ〜
８０Ｉとの間を接続する周辺バス（周辺アドレスバスＰ
ＡＢ、周辺データバスＰＤＢ）が設けられている。更
に、上記メインバスＩＡＢ、ＩＤＢと周辺バスＰＡＢ、
ＰＤＢとの間で信号の転送を制御すると共に、各バスの
状態を制御するバスシーケンスコントローラ（ＢＳＣ）
８１が設けられている。
【００７０】図１８のマイクロコンピュータ７０にオン
チップされたフラッシュメモリ１Ｂにおいて、前記制御
データを記憶領域１３Ａからレジスタ１３Ｂにイニシャ
ルロードする指示信号６１は、ＣＰＵ７１の制御論理７
１Ａから出力される。制御論理７１Ａは、パワーオンリ
セット、外部リセット信号による外部からのリセット指
示に応答して、信号６１を活性化し、フラッシュメモリ
１Ｂに、前記制御データをレジスタ１３Ｂにイニシャル
ロードさせる。
チップされたフラッシュメモリ１Ｂにおいて、前記制御
データを記憶領域１３Ａからレジスタ１３Ｂにイニシャ
ルロードする指示信号６１は、ＣＰＵ７１の制御論理７
１Ａから出力される。制御論理７１Ａは、パワーオンリ
セット、外部リセット信号による外部からのリセット指
示に応答して、信号６１を活性化し、フラッシュメモリ
１Ｂに、前記制御データをレジスタ１３Ｂにイニシャル
ロードさせる。
【００７１】図１８のマイクロコンピュータ７０におい
て定電流源を用いた回路はフラッシュメモリに限定され
ず、ＲＯＭ７２やＲＡＭ７３などのオンチップモジュー
ルにも、図１で説明したと同様の定電流を外部で観測し
てトリミング可能とする構成を採用してよいことは言う
までも無い。この場合に、回路設計をフラッシュメモリ
などのモジュール単位で行なう場合にはトリミングの為
の回路をモジュール毎に用意すればよい。但し、その場
合であっても、例えばモジュール単位の切替えスイッチ
を介して外部測定端子３を各オンチップモジュールに共
通使用できるようにしてよい。また、回路設計が複数の
モジュールを単位に行なわれる場合には、トリミングの
為の回路を複数のオンチップモジュールに共通化しても
よい。カスタム設計に係る半導体装置の場合にはトリミ
ングの為の回路を全く無駄のないように最適設計するこ
とが容易であろう。
て定電流源を用いた回路はフラッシュメモリに限定され
ず、ＲＯＭ７２やＲＡＭ７３などのオンチップモジュー
ルにも、図１で説明したと同様の定電流を外部で観測し
てトリミング可能とする構成を採用してよいことは言う
までも無い。この場合に、回路設計をフラッシュメモリ
などのモジュール単位で行なう場合にはトリミングの為
の回路をモジュール毎に用意すればよい。但し、その場
合であっても、例えばモジュール単位の切替えスイッチ
を介して外部測定端子３を各オンチップモジュールに共
通使用できるようにしてよい。また、回路設計が複数の
モジュールを単位に行なわれる場合には、トリミングの
為の回路を複数のオンチップモジュールに共通化しても
よい。カスタム設計に係る半導体装置の場合にはトリミ
ングの為の回路を全く無駄のないように最適設計するこ
とが容易であろう。
【００７２】図１９には前記リードセンス回路６０の一
例が示される。図１９において５５はメモリセルアレイ
であり、代表的に１個のフラッシュメモリセル８４が図
示されている。ｘ＜ｎ＞はワード線，ｓ＜ｎ＞はソース
線、ｙｄｔ，ｙｄｂは相補ビット線である。リードセン
ス回路６０は、相補ビット線ｙｄｔ，ｙｄｂ毎に、リフ
ァレンス回路８、プリチャージ回路８５、及び差動アン
プ８６が設けられている。
例が示される。図１９において５５はメモリセルアレイ
であり、代表的に１個のフラッシュメモリセル８４が図
示されている。ｘ＜ｎ＞はワード線，ｓ＜ｎ＞はソース
線、ｙｄｔ，ｙｄｂは相補ビット線である。リードセン
ス回路６０は、相補ビット線ｙｄｔ，ｙｄｂ毎に、リフ
ァレンス回路８、プリチャージ回路８５、及び差動アン
プ８６が設けられている。
【００７３】プリチャージ回路８５はイコライズＭＯＳ
トランジスタＭ３０と、一対のプリチャージＭＯＳトラ
ンジスタＭ３１，Ｍ３２から成り、読み出し動作に先立
ってプリチャージ信号ｐｃｎがローレベルにされること
により、相補ビット線ｙｄｔ，ｙｄｂを電源電圧Ｖｄｄ
レベルに初期化する。差動アンプ８６は相補ビット線ｙ
ｄｔ，ｙｄｂの電位差を増幅し、差動で読み出しデータ
ｏｕｔｔ＜ｍ＞，ｏｕｔｂ＜ｍ＞を出力する。ｓａｃは
差動アンプ８６の活性化制御信号である。
トランジスタＭ３０と、一対のプリチャージＭＯＳトラ
ンジスタＭ３１，Ｍ３２から成り、読み出し動作に先立
ってプリチャージ信号ｐｃｎがローレベルにされること
により、相補ビット線ｙｄｔ，ｙｄｂを電源電圧Ｖｄｄ
レベルに初期化する。差動アンプ８６は相補ビット線ｙ
ｄｔ，ｙｄｂの電位差を増幅し、差動で読み出しデータ
ｏｕｔｔ＜ｍ＞，ｏｕｔｂ＜ｍ＞を出力する。ｓａｃは
差動アンプ８６の活性化制御信号である。
【００７４】前記リファレンス回路８は差動アンプ８６
による差動増幅の参照電位を生成する電流を流す。要す
るに、ワード線が選択レベルにされたとき、書き込み状
態のフラッシュメモリセルはオフ状態にされ、これが接
続されたビット線はプリチャージ電位を維持するが、消
去状態のフラッシュメモリセルはオン状態にされ、これ
が接続されたビット線は接地電位に向けてディスチャー
ジされる。この相違をビット線上の電位の差として差動
アンプ８６で検出可能にする為にリファレンス回路８が
設けられる。リファレンス回路８は、オン状態のフラッ
シュメモリセルの相互コンダクタンスよりも小さな相互
コンダクタンスでビット線のディスチャージを行なう能
力を有する。図２０に例示されるように、リファレンス
回路８によるディスチャージ動作によってビット線に得
られる電位変化（ＢＶｒｅｆ）は、閾値電圧の高い書き
込み状態のフラッシュメモリセルによってビット線に得
られる電位変化（ＢＶｗｒ）よりも早く、閾値電圧の低
い消去状態のフラッシュッメモリセルによってビット線
に得られる電位変化（ＢＶｅｒ）よりも遅くされる。こ
の電位変化の相違によって得られる電圧差から記憶情報
を判定することができる。
による差動増幅の参照電位を生成する電流を流す。要す
るに、ワード線が選択レベルにされたとき、書き込み状
態のフラッシュメモリセルはオフ状態にされ、これが接
続されたビット線はプリチャージ電位を維持するが、消
去状態のフラッシュメモリセルはオン状態にされ、これ
が接続されたビット線は接地電位に向けてディスチャー
ジされる。この相違をビット線上の電位の差として差動
アンプ８６で検出可能にする為にリファレンス回路８が
設けられる。リファレンス回路８は、オン状態のフラッ
シュメモリセルの相互コンダクタンスよりも小さな相互
コンダクタンスでビット線のディスチャージを行なう能
力を有する。図２０に例示されるように、リファレンス
回路８によるディスチャージ動作によってビット線に得
られる電位変化（ＢＶｒｅｆ）は、閾値電圧の高い書き
込み状態のフラッシュメモリセルによってビット線に得
られる電位変化（ＢＶｗｒ）よりも早く、閾値電圧の低
い消去状態のフラッシュッメモリセルによってビット線
に得られる電位変化（ＢＶｅｒ）よりも遅くされる。こ
の電位変化の相違によって得られる電圧差から記憶情報
を判定することができる。
【００７５】リファレンス回路８は、ｎチャネル型の２
個の定電流源ＭＯＳトランジスタＭ３３，Ｍ３４と、そ
れらの間に配置されたｎチャネル型スイッチＭＯＳトラ
ンジスタＭ３５の直列回路によって構成され、ＭＯＳト
ランジスタＭ３３，Ｍ３４は制御電圧ｖｔｒｉでコンダ
クタンス制御される。スイッチＭＯＳトランジスタＭ３
５は相補制御信号ｒｅｆｔ，ｒｅｆｂによってスイッチ
制御され、ワード線で選択されたフラッシュッメモリセ
ルが接続されていない方のビット線側におけるスイッチ
ＭＯＳトランジスタＭ３５がオン状態に制御される。図
１９に例示されたメモリセル８４が選択されるとき、ビ
ット線ｙｄｂ側のリファレンス回路８のスイッチＭＯＳ
トランジスタＭ３５がオン状態にされる。ここで、ＭＯ
ＳトランジスタＭ３３，Ｍ３４は定電流源ＭＯＳトラン
ジスタであり、トリミングデータにより決定される制御
電圧ｖｔｒｉがゲート電極に与えられることにより、そ
れらを流れる電流値は常に一定となる。そのため、リフ
ァレンス回路８を介して生成される読み出し参照電位は
プロセスばらつきがあっても所定の電位に揃えられ、読
み出し信号のマージンが増加する。このリファレンス回
路８はフラッシュメモリに適用する場合に限定されず、
電流値で記憶情報を検知する様々なメモリセルを用いた
回路に適用することができる。
個の定電流源ＭＯＳトランジスタＭ３３，Ｍ３４と、そ
れらの間に配置されたｎチャネル型スイッチＭＯＳトラ
ンジスタＭ３５の直列回路によって構成され、ＭＯＳト
ランジスタＭ３３，Ｍ３４は制御電圧ｖｔｒｉでコンダ
クタンス制御される。スイッチＭＯＳトランジスタＭ３
５は相補制御信号ｒｅｆｔ，ｒｅｆｂによってスイッチ
制御され、ワード線で選択されたフラッシュッメモリセ
ルが接続されていない方のビット線側におけるスイッチ
ＭＯＳトランジスタＭ３５がオン状態に制御される。図
１９に例示されたメモリセル８４が選択されるとき、ビ
ット線ｙｄｂ側のリファレンス回路８のスイッチＭＯＳ
トランジスタＭ３５がオン状態にされる。ここで、ＭＯ
ＳトランジスタＭ３３，Ｍ３４は定電流源ＭＯＳトラン
ジスタであり、トリミングデータにより決定される制御
電圧ｖｔｒｉがゲート電極に与えられることにより、そ
れらを流れる電流値は常に一定となる。そのため、リフ
ァレンス回路８を介して生成される読み出し参照電位は
プロセスばらつきがあっても所定の電位に揃えられ、読
み出し信号のマージンが増加する。このリファレンス回
路８はフラッシュメモリに適用する場合に限定されず、
電流値で記憶情報を検知する様々なメモリセルを用いた
回路に適用することができる。
【００７６】図２１には前記ベリファイセンスアンプ９
の詳細が例示される。ベリファイ時のリード動作におい
て、メモリセル８４のビット線ｙｄ＜ｍ＞に接続される
ｐチャネル型の負荷ＭＯＳトランジスタＭ３９を流れる
電流とメモリセル８４を流れる電流との大小関係により
ビット配線ｙｄ＜ｍ＞の電位が決定され、その電位をイ
ンバータ８９が検出し、ｏｕｔｖ＜ｍ＞に出力すること
でメモリセル８４の閾値電圧が所望の値となっているか
をベリファイする。ここで、図２１中のＭ３７はｎチャ
ネル型の定電流源ＭＯＳトランジスタであり、トリミン
グデータにより決定される制御電圧ｖｔｒｉがゲート電
極に与えられることで、当該ＭＯＳトランジスタＭ３７
に流れる電流値は、ロット／ウェーハ／チップ間のデバ
イス特性ばらつき、温度変動に依らず常にほぼ一定にで
きる。オペアンプ８８はノードＮ９の電位を入力電圧ｖ
ｉｎと等しくするように、ｐチャネル型ＭＯＳトランジ
スタＭ３８のゲート電位すなわちノードＮ１０の電位を
制御する。例えば入力電圧ｖｉｎはインバータ８９の論
理閾値（例えば０．７Ｖ）であって、ｏｕｔｖ＜ｍ＞が
“Ｌ”レベルから“Ｈ”レベルに遷移する境界条件で
は、Ｍ３８及びＭ３７とＭ３９及びメモリセル８４との
状態は正確に等しい。従って、メモリセル８４の所望の
閾値電圧に対して電流の温度依存性がないようにワード
線ｘ＜ｎ＞の電圧を設定し、この時のメモリセル８４の
電流量に一致するようにＭ３７のサイズを設計すれば、
メモリセル８４の閾値電圧が所望の値となっているかを
正確に検出できる。前記オペアンプ８８、ＭＯＳトラン
ジスタＭ３８、及び定電流源ＭＯＳトランジスタＭ３７
から成る回路は前記インバータ８９の論理閾値電圧近傍
の定電圧を生成する定電流源回路を構成する。尚、前記
説明において、メモリセルにフラッシュメモリを適用し
たが、それに限定されるものではなく電流値で記憶情報
を検知する様々なメモリセルに適用できる。
の詳細が例示される。ベリファイ時のリード動作におい
て、メモリセル８４のビット線ｙｄ＜ｍ＞に接続される
ｐチャネル型の負荷ＭＯＳトランジスタＭ３９を流れる
電流とメモリセル８４を流れる電流との大小関係により
ビット配線ｙｄ＜ｍ＞の電位が決定され、その電位をイ
ンバータ８９が検出し、ｏｕｔｖ＜ｍ＞に出力すること
でメモリセル８４の閾値電圧が所望の値となっているか
をベリファイする。ここで、図２１中のＭ３７はｎチャ
ネル型の定電流源ＭＯＳトランジスタであり、トリミン
グデータにより決定される制御電圧ｖｔｒｉがゲート電
極に与えられることで、当該ＭＯＳトランジスタＭ３７
に流れる電流値は、ロット／ウェーハ／チップ間のデバ
イス特性ばらつき、温度変動に依らず常にほぼ一定にで
きる。オペアンプ８８はノードＮ９の電位を入力電圧ｖ
ｉｎと等しくするように、ｐチャネル型ＭＯＳトランジ
スタＭ３８のゲート電位すなわちノードＮ１０の電位を
制御する。例えば入力電圧ｖｉｎはインバータ８９の論
理閾値（例えば０．７Ｖ）であって、ｏｕｔｖ＜ｍ＞が
“Ｌ”レベルから“Ｈ”レベルに遷移する境界条件で
は、Ｍ３８及びＭ３７とＭ３９及びメモリセル８４との
状態は正確に等しい。従って、メモリセル８４の所望の
閾値電圧に対して電流の温度依存性がないようにワード
線ｘ＜ｎ＞の電圧を設定し、この時のメモリセル８４の
電流量に一致するようにＭ３７のサイズを設計すれば、
メモリセル８４の閾値電圧が所望の値となっているかを
正確に検出できる。前記オペアンプ８８、ＭＯＳトラン
ジスタＭ３８、及び定電流源ＭＯＳトランジスタＭ３７
から成る回路は前記インバータ８９の論理閾値電圧近傍
の定電圧を生成する定電流源回路を構成する。尚、前記
説明において、メモリセルにフラッシュメモリを適用し
たが、それに限定されるものではなく電流値で記憶情報
を検知する様々なメモリセルに適用できる。
【００７７】図２２には制御電圧発生回路１０の詳細が
例示される。電源回路１１は、シリコンのバンドギャッ
プ若しくはｐチャネル型ＭＯＳトランジスタの閾値電圧
とｎチャネル型ＭＯＳトランジスタの閾値電圧との差電
圧等に基づいて参照電圧を生成する参照電圧回路９０と
アンプ回路９１とで構成され、ｖｒｅｆ１に所定の電圧
を発生させる。ｖｒｅｆ１に抵抗Ｒ３を接続し、抵抗Ｒ
３を分割した点と切替回路１２を接続することで、例え
ば２ビットのトリミングデータすなわちｄａｔａｉｎ＜
０＞及びｄａｔａｉｎ＜１＞の信号により、ＶＲ１、Ｖ
Ｒ２、ＶＲ３、ＶＲ４のいずれかの電圧値を１つ選択で
き、選択した電圧を制御電圧ｖｔｒｉとして出力するこ
とができる。尚、トリミングデータは２ビットでなくて
もよく、より多ビットの構成としてもよい。この場合、
前記抵抗分割によるｖｔｒｉの電圧発生手法によれば、
多ビット化が容易に実現でき、かつ前記ｖｔｒｉの電圧
値を細かく調整できるので、トリミング時にレプリカＭ
ＯＳトランジスタ２の電流を高精度に調整できる。すな
わち、高精度の定電流源ＭＯＳトランジスタひいては回
路特性ばらつきの小さな定電流源ＭＯＳトランジスタ利
用の回路を実現できる効果がある。なお、ｖｒｅｆ１を
他の回路の参照電位として用いることがしばしばある。
この場合、本発明の電流トリミングとは別のｖｒｅｆ１
の電圧値を所望の値に設定する電圧トリミングを行うこ
とが一般的である。電圧トリミング回路は図２２には図
示を省略してあるが、例えばアンプ回路９１から電圧ｖ
ｒｅｆ１を引き出す抵抗分圧点を電圧制御データに従っ
て選択可能にすればよい。電圧トリミングの具体例は後
で説明する。図１などで説明した電流トリミングを行っ
た後に前記電圧トリミングを行うと、ｖｔｒｉの電圧値
が変化し、定電流源ＭＯＳトランジスタの電流が所望の
値からずれてしまう。したがって、電流トリミングは前
記電圧トリミングの後に行う必要がある。
例示される。電源回路１１は、シリコンのバンドギャッ
プ若しくはｐチャネル型ＭＯＳトランジスタの閾値電圧
とｎチャネル型ＭＯＳトランジスタの閾値電圧との差電
圧等に基づいて参照電圧を生成する参照電圧回路９０と
アンプ回路９１とで構成され、ｖｒｅｆ１に所定の電圧
を発生させる。ｖｒｅｆ１に抵抗Ｒ３を接続し、抵抗Ｒ
３を分割した点と切替回路１２を接続することで、例え
ば２ビットのトリミングデータすなわちｄａｔａｉｎ＜
０＞及びｄａｔａｉｎ＜１＞の信号により、ＶＲ１、Ｖ
Ｒ２、ＶＲ３、ＶＲ４のいずれかの電圧値を１つ選択で
き、選択した電圧を制御電圧ｖｔｒｉとして出力するこ
とができる。尚、トリミングデータは２ビットでなくて
もよく、より多ビットの構成としてもよい。この場合、
前記抵抗分割によるｖｔｒｉの電圧発生手法によれば、
多ビット化が容易に実現でき、かつ前記ｖｔｒｉの電圧
値を細かく調整できるので、トリミング時にレプリカＭ
ＯＳトランジスタ２の電流を高精度に調整できる。すな
わち、高精度の定電流源ＭＯＳトランジスタひいては回
路特性ばらつきの小さな定電流源ＭＯＳトランジスタ利
用の回路を実現できる効果がある。なお、ｖｒｅｆ１を
他の回路の参照電位として用いることがしばしばある。
この場合、本発明の電流トリミングとは別のｖｒｅｆ１
の電圧値を所望の値に設定する電圧トリミングを行うこ
とが一般的である。電圧トリミング回路は図２２には図
示を省略してあるが、例えばアンプ回路９１から電圧ｖ
ｒｅｆ１を引き出す抵抗分圧点を電圧制御データに従っ
て選択可能にすればよい。電圧トリミングの具体例は後
で説明する。図１などで説明した電流トリミングを行っ
た後に前記電圧トリミングを行うと、ｖｔｒｉの電圧値
が変化し、定電流源ＭＯＳトランジスタの電流が所望の
値からずれてしまう。したがって、電流トリミングは前
記電圧トリミングの後に行う必要がある。
【００７８】図２３には前記外部測定端子３の兼用化の
例が示される。前記レプリカＭＯＳトランジスタ２と前
記外部測定端子３との間にスイッチＭＯＳトランジスタ
Ｍ４０を配置し、このスイッチＭＯＳトランジスタＭ４
０と外部測定端子３との間に別のスイッチＭＯＳトラン
ジスタＭ４１を介して別の信号線９３が接続される。ス
イッチＭＯＳトランジスタＭ４０，Ｍ４１は夫々１個ず
つのＭＯＳトランジスタのように図示されているが、実
際は必要な信号量を伝達するに必要な数若しくはサイズ
で構成されている。スイッチＭＯＳトランジスタＭ４
０，Ｍ４１の制御信号は図示を省略するテストパッドか
ら、或いはオンチップのテストロジックを介して入力し
てよい。
例が示される。前記レプリカＭＯＳトランジスタ２と前
記外部測定端子３との間にスイッチＭＯＳトランジスタ
Ｍ４０を配置し、このスイッチＭＯＳトランジスタＭ４
０と外部測定端子３との間に別のスイッチＭＯＳトラン
ジスタＭ４１を介して別の信号線９３が接続される。ス
イッチＭＯＳトランジスタＭ４０，Ｍ４１は夫々１個ず
つのＭＯＳトランジスタのように図示されているが、実
際は必要な信号量を伝達するに必要な数若しくはサイズ
で構成されている。スイッチＭＯＳトランジスタＭ４
０，Ｍ４１の制御信号は図示を省略するテストパッドか
ら、或いはオンチップのテストロジックを介して入力し
てよい。
【００７９】図２４には前記外部測定端子３を用いてト
リミング可能な電圧トリミング回路の例が示される。前
記信号線９３には電源回路９５とその電源回路９５の負
荷回路９６が接続される。電源回路９５は、シリコンの
バンドギャップ若しくはｐチャネル型ＭＯＳトランジス
タの閾値電圧とｎチャネル型ＭＯＳトランジスタの閾値
電圧との差電圧等に基づいて参照電圧を生成する参照電
圧回路９９、アンプ回路９７、切替回路９８、ドライバ
ＭＯＳトランジスタＭ４５、抵抗Ｒ１０から成る。電源
回路９５はドライバＭＯＳトランジスタＭ４５と抵抗Ｒ
１０との結合点に電圧Ｖｄｄｉを生成しこれを負荷回路
９６に動作電源として与える。切替回路９８は抵抗Ｒ１
０の相互に異なった分圧点に接続され、例えば２ビット
のトリミングデータすなわちｄａｔａｉｎ＜ａ＞及びｄ
ａｔａｉｎ＜ｂ＞により、ＶＲ１０、ＶＲ１１、ＶＲ１
２、ＶＲ１３のいずれかの電圧値を１つ選択でき、選択
した電圧をアンプ回路９７に帰還させて、電圧Ｖｄｄｉ
を調整可能に、且つ調整された値に定電圧化できるよう
になっている。出力電圧Ｖｄｄｉを所定の値に調整する
ために当該電圧Ｖｄｄｉを観測するのに、前記信号線９
３をスイッチＭＯＳトランジスタＭ４１を介して外部測
定端子３に接続可能にされている。尚、トリミングデー
タは２ビットでなくてもよく、より多ビットの構成とし
てもよい。電圧トリミングを要する回路は電源回路に限
定されず、また、スイッチＭＯＳトランジスタＭ４１を
介して外部測定端子３に接続される回路は複数個であっ
てもよい。また、参照電圧回路９９は図２２の参照電圧
回路９０と兼用にしてもよい。
リミング可能な電圧トリミング回路の例が示される。前
記信号線９３には電源回路９５とその電源回路９５の負
荷回路９６が接続される。電源回路９５は、シリコンの
バンドギャップ若しくはｐチャネル型ＭＯＳトランジス
タの閾値電圧とｎチャネル型ＭＯＳトランジスタの閾値
電圧との差電圧等に基づいて参照電圧を生成する参照電
圧回路９９、アンプ回路９７、切替回路９８、ドライバ
ＭＯＳトランジスタＭ４５、抵抗Ｒ１０から成る。電源
回路９５はドライバＭＯＳトランジスタＭ４５と抵抗Ｒ
１０との結合点に電圧Ｖｄｄｉを生成しこれを負荷回路
９６に動作電源として与える。切替回路９８は抵抗Ｒ１
０の相互に異なった分圧点に接続され、例えば２ビット
のトリミングデータすなわちｄａｔａｉｎ＜ａ＞及びｄ
ａｔａｉｎ＜ｂ＞により、ＶＲ１０、ＶＲ１１、ＶＲ１
２、ＶＲ１３のいずれかの電圧値を１つ選択でき、選択
した電圧をアンプ回路９７に帰還させて、電圧Ｖｄｄｉ
を調整可能に、且つ調整された値に定電圧化できるよう
になっている。出力電圧Ｖｄｄｉを所定の値に調整する
ために当該電圧Ｖｄｄｉを観測するのに、前記信号線９
３をスイッチＭＯＳトランジスタＭ４１を介して外部測
定端子３に接続可能にされている。尚、トリミングデー
タは２ビットでなくてもよく、より多ビットの構成とし
てもよい。電圧トリミングを要する回路は電源回路に限
定されず、また、スイッチＭＯＳトランジスタＭ４１を
介して外部測定端子３に接続される回路は複数個であっ
てもよい。また、参照電圧回路９９は図２２の参照電圧
回路９０と兼用にしてもよい。
【００８０】図２５には図１の前記記憶手段１３の形態
を類型的に例示する。図２５の（Ａ）において記憶手段
１３は不揮発性記憶手段１３ＮＶと揮発性記憶手段１３
Ｖとによって構成される。不揮発性記憶手段１３ＮＶは
例えばフラッシュメモリのように電気的に書き換えが可
能な不揮発性メモリ、又は一旦プログラムを行なってし
まえばその記憶情報を変更する事ができないヒューズ回
路とされる。揮発性記憶手段１３Ｖはスタティックラッ
チ等を利用したレジスタである。揮発性記憶手段１３Ｖ
はトリミングデータを一時的に格納することができる。
そのため、書き込み動作の遅い不揮発メモリ又は１回の
み書き込みが可能なヒューズ回路等の不揮発性記憶手段
１３ＮＶにトリミングデータを書き込み又はプログラム
しなくても、外部よりレジスタのような揮発性記憶手段
１３Ｖに供給するトリミングデータｄａｔａＶを変更す
ることで、最適なトリミングデータ、すなわち、レプリ
カＭＯＳトランジスタ２の電流が所望の値となるデータ
を決定することができる。この結果、テスト時間の短縮
を図ることができる。このようにして最終的に決定され
たトリミングデータｄａｔａＲが不揮発メモリ又はヒュ
ーズ回路のような不揮発性記憶手段１３ＮＶに書き込み
若しくはプログラムされ、電源投入若しくはリセット指
示などに応答して揮発性記憶手段１３Ｖにイニシャルロ
ードされる。図２５の（Ｂ）において不揮発性記憶手段
１３は、フラッシュメモリのように電気的に書き換えが
可能な不揮発性メモリ、又は一旦プログラムを行なって
しまえばその記憶情報を変更する事ができないヒューズ
回路のような不揮発性記憶手段だけで構成される。
を類型的に例示する。図２５の（Ａ）において記憶手段
１３は不揮発性記憶手段１３ＮＶと揮発性記憶手段１３
Ｖとによって構成される。不揮発性記憶手段１３ＮＶは
例えばフラッシュメモリのように電気的に書き換えが可
能な不揮発性メモリ、又は一旦プログラムを行なってし
まえばその記憶情報を変更する事ができないヒューズ回
路とされる。揮発性記憶手段１３Ｖはスタティックラッ
チ等を利用したレジスタである。揮発性記憶手段１３Ｖ
はトリミングデータを一時的に格納することができる。
そのため、書き込み動作の遅い不揮発メモリ又は１回の
み書き込みが可能なヒューズ回路等の不揮発性記憶手段
１３ＮＶにトリミングデータを書き込み又はプログラム
しなくても、外部よりレジスタのような揮発性記憶手段
１３Ｖに供給するトリミングデータｄａｔａＶを変更す
ることで、最適なトリミングデータ、すなわち、レプリ
カＭＯＳトランジスタ２の電流が所望の値となるデータ
を決定することができる。この結果、テスト時間の短縮
を図ることができる。このようにして最終的に決定され
たトリミングデータｄａｔａＲが不揮発メモリ又はヒュ
ーズ回路のような不揮発性記憶手段１３ＮＶに書き込み
若しくはプログラムされ、電源投入若しくはリセット指
示などに応答して揮発性記憶手段１３Ｖにイニシャルロ
ードされる。図２５の（Ｂ）において不揮発性記憶手段
１３は、フラッシュメモリのように電気的に書き換えが
可能な不揮発性メモリ、又は一旦プログラムを行なって
しまえばその記憶情報を変更する事ができないヒューズ
回路のような不揮発性記憶手段だけで構成される。
【００８１】図２６には図２５の（Ｂ）の記憶手段を用
いてトリミングを実施する手順が例示される。まず、不
揮発性記憶手段１３に不揮発性メモリが採用されている
場合には不揮発性メモリのデータを所定の値に設定す
る。不揮発性記憶手段１３にヒューズ回路を採用してい
る場合には初期状態のままにしておく（Ｓ１ａ）。次
に、外部測定端子３よりレプリカＭＯＳトランジスタ２
に流れる電流値を測定する（Ｓ２ａ）。次に、測定結果
よりレプリカＭＯＳトランジスタ２の電流値が所望の値
となるトリミングデータをテーブル若しくは所定の演算
式に基づいて決定する（Ｓ３ａ）。最後に、決定された
トリミングデータを不揮発性メモリ又はヒューズ回路１
３に書き込む（Ｓ４ａ）。この後、レプリカＭＯＳトラ
ンジスタ２の電流が所望の値となっているかを確認して
もよい。
いてトリミングを実施する手順が例示される。まず、不
揮発性記憶手段１３に不揮発性メモリが採用されている
場合には不揮発性メモリのデータを所定の値に設定す
る。不揮発性記憶手段１３にヒューズ回路を採用してい
る場合には初期状態のままにしておく（Ｓ１ａ）。次
に、外部測定端子３よりレプリカＭＯＳトランジスタ２
に流れる電流値を測定する（Ｓ２ａ）。次に、測定結果
よりレプリカＭＯＳトランジスタ２の電流値が所望の値
となるトリミングデータをテーブル若しくは所定の演算
式に基づいて決定する（Ｓ３ａ）。最後に、決定された
トリミングデータを不揮発性メモリ又はヒューズ回路１
３に書き込む（Ｓ４ａ）。この後、レプリカＭＯＳトラ
ンジスタ２の電流が所望の値となっているかを確認して
もよい。
【００８２】図２７には図２５の（Ａ）の記憶手段を用
いてトリミングを実施する手順が例示される。まず、レ
ジスタ１３Ｖのデータを所定の値に設定する（Ｓ１
ｂ）。次に、外部測定端子３よりレプリカＭＯＳトラン
ジスタ２を流れる電流値を測定する（Ｓ２ｂ）。次に、
測定結果よりレプリカＭＯＳトランジスタ２の電流値が
所望の値となるトリミングデータを決定する（Ｓ３
ｂ）。次に、トリミングデータを不揮発性メモリまたは
ヒューズ回路１３ＮＶに書き込む（Ｓ４ｂ）。この後、
レプリカＭＯＳトランジスタ２の電流が所望の値となっ
ているかを確認してもよい。
いてトリミングを実施する手順が例示される。まず、レ
ジスタ１３Ｖのデータを所定の値に設定する（Ｓ１
ｂ）。次に、外部測定端子３よりレプリカＭＯＳトラン
ジスタ２を流れる電流値を測定する（Ｓ２ｂ）。次に、
測定結果よりレプリカＭＯＳトランジスタ２の電流値が
所望の値となるトリミングデータを決定する（Ｓ３
ｂ）。次に、トリミングデータを不揮発性メモリまたは
ヒューズ回路１３ＮＶに書き込む（Ｓ４ｂ）。この後、
レプリカＭＯＳトランジスタ２の電流が所望の値となっ
ているかを確認してもよい。
【００８３】図２８には図２５の（Ｂ）の記憶手段を用
いてトリミングを実施する別の手順が例示される。不揮
発性記憶手段１３ＮＶに不揮発性メモリを採用する場合
に限られる。まず、不揮発性メモリ１３ＮＶのデータを
初期値に設定する（Ｓ１ｃ）。次に、外部測定端子３よ
りレプリカＭＯＳトランジスタ２を流れる電流値を測定
する（Ｓ２ｃ）。次に、測定結果が所望の値かどうかを
判定して（Ｓ３ｃ）、異なる場合は不揮発性メモリ１３
ＮＶのデータを変更し（Ｓ４ｃ）、再び外部測定端子３
よりレプリカＭＯＳトランジスタ２を流れる電流値を測
定する（Ｓ２ｃ）。この手順を順次繰り返し、測定値が
所望値と同じ値になったら、トリミングを完了する。こ
こで言う所望値と同じとは、例えば図２２の抵抗Ｒ３の
分割数で決定されるｖｔｒｉの電圧きざみから予想され
る誤差範囲内に収まるという意味である。あるいは、最
も小さくなる値を不揮発性メモリ１３ＮＶの初期値とし
て、レプリカＭＯＳトランジスタ２の電流が順次大きく
なる方向に前記データを変化させ、レプリカＭＯＳトラ
ンジスタ２の電流が所望の値を越えた時点でトリミング
を完了してもよい。
いてトリミングを実施する別の手順が例示される。不揮
発性記憶手段１３ＮＶに不揮発性メモリを採用する場合
に限られる。まず、不揮発性メモリ１３ＮＶのデータを
初期値に設定する（Ｓ１ｃ）。次に、外部測定端子３よ
りレプリカＭＯＳトランジスタ２を流れる電流値を測定
する（Ｓ２ｃ）。次に、測定結果が所望の値かどうかを
判定して（Ｓ３ｃ）、異なる場合は不揮発性メモリ１３
ＮＶのデータを変更し（Ｓ４ｃ）、再び外部測定端子３
よりレプリカＭＯＳトランジスタ２を流れる電流値を測
定する（Ｓ２ｃ）。この手順を順次繰り返し、測定値が
所望値と同じ値になったら、トリミングを完了する。こ
こで言う所望値と同じとは、例えば図２２の抵抗Ｒ３の
分割数で決定されるｖｔｒｉの電圧きざみから予想され
る誤差範囲内に収まるという意味である。あるいは、最
も小さくなる値を不揮発性メモリ１３ＮＶの初期値とし
て、レプリカＭＯＳトランジスタ２の電流が順次大きく
なる方向に前記データを変化させ、レプリカＭＯＳトラ
ンジスタ２の電流が所望の値を越えた時点でトリミング
を完了してもよい。
【００８４】図２９には図２５の（Ａ）の記憶手段を用
いてトリミングを実施する別の手順が例示される。ま
ず、レジスタ１３Ｖのデータを初期値に設定する（Ｓ１
ｄ）。次に、外部測定端子３よりレプリカＭＯＳトラン
ジスタ２を流れる電流値を測定する（Ｓ２ｄ）。次に、
測定結果が所望の値かどうかを判定して（Ｓ３ｄ）、異
なる場合はレジスタ１３Ｖのデータを変更し（Ｓ４
ｄ）、再び外部測定端子３よりレプリカＭＯＳトランジ
スタ２を流れる電流値を測定する（Ｓ２ｄ）。この手順
を順次繰り返し、測定値が所望の値と同じになったら、
レジスタ１３Ｖのデータすなわちトリミングデータを不
揮発性メモリまたはヒューズ回路１３ＮＶに書き込む
（Ｓ５ｄ）。
いてトリミングを実施する別の手順が例示される。ま
ず、レジスタ１３Ｖのデータを初期値に設定する（Ｓ１
ｄ）。次に、外部測定端子３よりレプリカＭＯＳトラン
ジスタ２を流れる電流値を測定する（Ｓ２ｄ）。次に、
測定結果が所望の値かどうかを判定して（Ｓ３ｄ）、異
なる場合はレジスタ１３Ｖのデータを変更し（Ｓ４
ｄ）、再び外部測定端子３よりレプリカＭＯＳトランジ
スタ２を流れる電流値を測定する（Ｓ２ｄ）。この手順
を順次繰り返し、測定値が所望の値と同じになったら、
レジスタ１３Ｖのデータすなわちトリミングデータを不
揮発性メモリまたはヒューズ回路１３ＮＶに書き込む
（Ｓ５ｄ）。
【００８５】図３０にはトリミング手順の中のレプリカ
ＭＯＳトランジスタ２の電流値測定方法を例示する。図
３０においてＬＳＩは本発明に係る半導体装置、マイク
ロコンピュータ、又はフラッシュメモリなどの半導体デ
バイスを意味する。図３０の（Ａ）では、外部測定端子
３に電流測定装置１００と電源回路１０１が直列に接続
され、電流測定装置１００でレプリカＭＯＳトランジス
タ２を流れる電流値を測定する。図３０の（Ｂ）では、
外部測定端子３に抵抗値が既知の外付け抵抗Ｒ４と電源
回路１０１が直列に、電圧測定装置１０２が抵抗Ｒ４に
並列に接続されている。抵抗Ｒ４の抵抗値が既知なの
で、レプリカＭＯＳトランジスタ２を流れる電流値をオ
ームの法則より電圧値に変換することができ、その電圧
値を電圧測定装置１０２で測定する。また、電流測定装
置１００あるいは電圧測定装置１０２をＭＯＳトランジ
スタで構成し、本発明の半導体装置ＬＳＩに内蔵し、こ
れらを使用してレプリカＭＯＳトランジスタ２を流れる
電流値を測定してもよい。そうすることで、図２６乃至
図２９のトリミング手順を本発明の半導体装置ＬＳＩの
内部で自動的に実施することが可能となる。
ＭＯＳトランジスタ２の電流値測定方法を例示する。図
３０においてＬＳＩは本発明に係る半導体装置、マイク
ロコンピュータ、又はフラッシュメモリなどの半導体デ
バイスを意味する。図３０の（Ａ）では、外部測定端子
３に電流測定装置１００と電源回路１０１が直列に接続
され、電流測定装置１００でレプリカＭＯＳトランジス
タ２を流れる電流値を測定する。図３０の（Ｂ）では、
外部測定端子３に抵抗値が既知の外付け抵抗Ｒ４と電源
回路１０１が直列に、電圧測定装置１０２が抵抗Ｒ４に
並列に接続されている。抵抗Ｒ４の抵抗値が既知なの
で、レプリカＭＯＳトランジスタ２を流れる電流値をオ
ームの法則より電圧値に変換することができ、その電圧
値を電圧測定装置１０２で測定する。また、電流測定装
置１００あるいは電圧測定装置１０２をＭＯＳトランジ
スタで構成し、本発明の半導体装置ＬＳＩに内蔵し、こ
れらを使用してレプリカＭＯＳトランジスタ２を流れる
電流値を測定してもよい。そうすることで、図２６乃至
図２９のトリミング手順を本発明の半導体装置ＬＳＩの
内部で自動的に実施することが可能となる。
【００８６】図３１にはトリミング手順の中でトリミン
グデータを不揮発性メモリ１３ＮＶへの書き込む方法が
例示される。図３１の（Ａ）は半導体装置ＬＳＩにＣＰ
Ｕ７１が内蔵されている場合であり、その場合、トリミ
ングデータを書き込みプログラム１０４に組み込み、こ
れをシリアルインタフェースなどでＣＰＵ７１に転送
し、ＣＰＵ７１に書き込みプログラム１０４を実行させ
ることで、ＣＰＵ７１は不揮発性メモリ１３ＮＶにトリ
ミングデータを書き込むことができる。図３１の（Ｂ）
は半導体装置ＬＳＩに書き込みシーケンサ１０３が内蔵
されている場合であり、その場合、トリミングデータと
書き込み信号を、外部のＥＰＲＯＭライタのような書き
込み装置から書き込みシーケンサ１０３に入力すること
で、書き込みシーケンサ１０３は不揮発性メモリ１３Ｎ
Ｖにトリミングデータを書き込むことができる。また、
図３１の（Ａ），（Ｂ）中のＣＰＵ７１及び書き込みシ
ーケンサ１０３は半導体装置ＬＳＩに内蔵されていなく
てもよく、その場合、半導体装置ＬＳＩとその外部にあ
るＣＰＵあるいは書き込みシーケンサとを接続し、書き
込みプログラム１０４あるいはトリミングデータと書き
込み信号を半導体装置ＬＳＩの外部にあるＣＰＵあるい
は書き込みシーケンサに転送あるいは入力すればよい。
特に図示はしないがヒューズ回路の場合はレーザを使用
して所要位置のヒューズを切断することによりトリミン
グデータを書き込む。
グデータを不揮発性メモリ１３ＮＶへの書き込む方法が
例示される。図３１の（Ａ）は半導体装置ＬＳＩにＣＰ
Ｕ７１が内蔵されている場合であり、その場合、トリミ
ングデータを書き込みプログラム１０４に組み込み、こ
れをシリアルインタフェースなどでＣＰＵ７１に転送
し、ＣＰＵ７１に書き込みプログラム１０４を実行させ
ることで、ＣＰＵ７１は不揮発性メモリ１３ＮＶにトリ
ミングデータを書き込むことができる。図３１の（Ｂ）
は半導体装置ＬＳＩに書き込みシーケンサ１０３が内蔵
されている場合であり、その場合、トリミングデータと
書き込み信号を、外部のＥＰＲＯＭライタのような書き
込み装置から書き込みシーケンサ１０３に入力すること
で、書き込みシーケンサ１０３は不揮発性メモリ１３Ｎ
Ｖにトリミングデータを書き込むことができる。また、
図３１の（Ａ），（Ｂ）中のＣＰＵ７１及び書き込みシ
ーケンサ１０３は半導体装置ＬＳＩに内蔵されていなく
てもよく、その場合、半導体装置ＬＳＩとその外部にあ
るＣＰＵあるいは書き込みシーケンサとを接続し、書き
込みプログラム１０４あるいはトリミングデータと書き
込み信号を半導体装置ＬＳＩの外部にあるＣＰＵあるい
は書き込みシーケンサに転送あるいは入力すればよい。
特に図示はしないがヒューズ回路の場合はレーザを使用
して所要位置のヒューズを切断することによりトリミン
グデータを書き込む。
【００８７】図３２にはフラッシュメモリの別の例とし
て多値フラッシュメモリが例示される。多値フラッシュ
メモリは、１個の不揮発性記憶素子に２ビット以上の記
憶情報を保持させることが可能なフラッシュメモリであ
る。すなわち、１個の不揮発性記憶素子は、情報記憶に
際して複数ビットの書き込みデータで指定される４種類
以上の閾値電圧の中の一つの閾値電圧に設定され、情報
読み出しに際して閾値電圧の状態を対応する複数ビット
の記憶情報として出力する、１個の不揮発性記憶素子の
記憶情報を複数ビット化したメモリである。図３２で
は、一つのメモリセルに２ビットの情報を書き込むこと
ができ、かつその情報を読み出すことができるフラッシ
ュメモリ１１１について説明する。
て多値フラッシュメモリが例示される。多値フラッシュ
メモリは、１個の不揮発性記憶素子に２ビット以上の記
憶情報を保持させることが可能なフラッシュメモリであ
る。すなわち、１個の不揮発性記憶素子は、情報記憶に
際して複数ビットの書き込みデータで指定される４種類
以上の閾値電圧の中の一つの閾値電圧に設定され、情報
読み出しに際して閾値電圧の状態を対応する複数ビット
の記憶情報として出力する、１個の不揮発性記憶素子の
記憶情報を複数ビット化したメモリである。図３２で
は、一つのメモリセルに２ビットの情報を書き込むこと
ができ、かつその情報を読み出すことができるフラッシ
ュメモリ１１１について説明する。
【００８８】１１３で示されるものはメモリ部であり、
複数個のメモリマット、データラッチ回路及びセンスラ
ッチ回路を有する。メモリマットは電気的に消去及び書
き込み可能な前記フラッシュメモリセルを多数有する。
フラッシュメモリセルは、特に制限されないが、前述と
同じように、ソース電極、ドレイン電極、フローティン
グゲート電極、及びコントロールゲート電極を有し、コ
ントロールゲート電極はワード線１１６に、ドレイン電
極はビット線１１５に、ソース電極は図示を省略するソ
ース線に接続される。
複数個のメモリマット、データラッチ回路及びセンスラ
ッチ回路を有する。メモリマットは電気的に消去及び書
き込み可能な前記フラッシュメモリセルを多数有する。
フラッシュメモリセルは、特に制限されないが、前述と
同じように、ソース電極、ドレイン電極、フローティン
グゲート電極、及びコントロールゲート電極を有し、コ
ントロールゲート電極はワード線１１６に、ドレイン電
極はビット線１１５に、ソース電極は図示を省略するソ
ース線に接続される。
【００８９】外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、ア
ドレス入力端子、データ入力端子、データ出力端子、コ
マンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレ
クサ１１７を介してＸアドレスバッファ１１８に供給さ
れる。Ｘアドレスデコーダ１１９はＸアドレスバッファ
１１８から出力される内部相補アドレス信号をデコード
してワード線を駆動する。
ドレス入力端子、データ入力端子、データ出力端子、コ
マンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレ
クサ１１７を介してＸアドレスバッファ１１８に供給さ
れる。Ｘアドレスデコーダ１１９はＸアドレスバッファ
１１８から出力される内部相補アドレス信号をデコード
してワード線を駆動する。
【００９０】前記ビット線１１５の一端側には、図示を
省略するセンスラッチ回路が設けられ、他端には同じく
図示を省略するデータラッチ回路が設けられている。ビ
ット線１１５はＹアドレスデコーダ１２１から出力され
る選択信号に基づいてＹゲートアレイ回路（カラムスイ
ッチ回路）１２３で選択される。外部入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹアドレ
スカウンタ１２２にプリセットされ、プリセット値を起
点に順次インクリメントされたアドレス信号が前記Ｙア
ドレスデコーダ１２１に与えられる。
省略するセンスラッチ回路が設けられ、他端には同じく
図示を省略するデータラッチ回路が設けられている。ビ
ット線１１５はＹアドレスデコーダ１２１から出力され
る選択信号に基づいてＹゲートアレイ回路（カラムスイ
ッチ回路）１２３で選択される。外部入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹアドレ
スカウンタ１２２にプリセットされ、プリセット値を起
点に順次インクリメントされたアドレス信号が前記Ｙア
ドレスデコーダ１２１に与えられる。
【００９１】Ｙゲートアレイ回路１２３で選択されたビ
ット線は、データ出力動作時には出力バッファ１２５の
入力端子に導通され、データ入力動作時にはデータ制御
回路１２６を介して入力バッファ１２７の出力端子に導
通される。出力バッファ１２５、入力バッファ１２７と
前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マル
チプレクサ１１７で制御される。入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１１
７及び入力バッファ１２７を介してモード制御回路１２
８に与えられる。前記データ制御回路１２６は、入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、
モード制御回路１２８の制御に従った論理値のデータを
メモリ部１１３に供給可能にする。
ット線は、データ出力動作時には出力バッファ１２５の
入力端子に導通され、データ入力動作時にはデータ制御
回路１２６を介して入力バッファ１２７の出力端子に導
通される。出力バッファ１２５、入力バッファ１２７と
前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マル
チプレクサ１１７で制御される。入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１１
７及び入力バッファ１２７を介してモード制御回路１２
８に与えられる。前記データ制御回路１２６は、入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、
モード制御回路１２８の制御に従った論理値のデータを
メモリ部１１３に供給可能にする。
【００９２】制御信号バッファ回路１２９には、アクセ
ス制御信号としてチップイネーブル信号ＣＥｂ、出力イ
ネーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、
シリアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及び
コマンドイネーブル信号ＣＤＥｂが供給される。モード
制御回路１２８は、それら信号の状態に応じて外部との
信号インタフェース機能などを制御し、また、コマンド
コードに従って内部動作を制御する。入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に対するコマンド又はデータ入力の場合、
前記信号ＣＤＥｂがアサートされ、コマンドであれば更
に信号ＷＥｂがアサート、データであればＷＥｂがネゲ
ートされる。アドレス入力であれば、前記信号ＣＤＥｂ
がネゲートされ、信号ＷＥｂがアサートされる。これに
より、モード制御回路１２８は、外部入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７からマルチプレクス入力されるコマンド、
データ及びアドレスを区別できる。モード制御回路１２
８は、消去や書込み動作中にレディー・ビジー信号Ｒ／
Ｂｂをアサートしてその状態を外部に知らせることがで
きる。
ス制御信号としてチップイネーブル信号ＣＥｂ、出力イ
ネーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、
シリアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及び
コマンドイネーブル信号ＣＤＥｂが供給される。モード
制御回路１２８は、それら信号の状態に応じて外部との
信号インタフェース機能などを制御し、また、コマンド
コードに従って内部動作を制御する。入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に対するコマンド又はデータ入力の場合、
前記信号ＣＤＥｂがアサートされ、コマンドであれば更
に信号ＷＥｂがアサート、データであればＷＥｂがネゲ
ートされる。アドレス入力であれば、前記信号ＣＤＥｂ
がネゲートされ、信号ＷＥｂがアサートされる。これに
より、モード制御回路１２８は、外部入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７からマルチプレクス入力されるコマンド、
データ及びアドレスを区別できる。モード制御回路１２
８は、消去や書込み動作中にレディー・ビジー信号Ｒ／
Ｂｂをアサートしてその状態を外部に知らせることがで
きる。
【００９３】内部電源回路１３０は、書込み、消去、ベ
リファイ、読み出しなどのための各種動作電圧１３１を
生成して、前記Ｘアドレスデコーダ１１９やメモリ部１
１３に供給する。
リファイ、読み出しなどのための各種動作電圧１３１を
生成して、前記Ｘアドレスデコーダ１１９やメモリ部１
１３に供給する。
【００９４】前記モード制御回路１２８は、コマンドに
従ってフラッシュメモリ１１１を全体的に制御する。フ
ラッシュメモリ１１１の動作は、基本的にコマンドによ
って決定される。フラッシュメモリ１１１に割り当てら
れているコマンドは、読み出しコマンド、消去コマン
ド、及び書込みコマンド等とされる。
従ってフラッシュメモリ１１１を全体的に制御する。フ
ラッシュメモリ１１１の動作は、基本的にコマンドによ
って決定される。フラッシュメモリ１１１に割り当てら
れているコマンドは、読み出しコマンド、消去コマン
ド、及び書込みコマンド等とされる。
【００９５】フラッシュメモリ１１１はその内部状態を
示すためにステータスレジスタ１８０を有し、その内容
は、信号ＯＥｂをアサートすることによって入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。
示すためにステータスレジスタ１８０を有し、その内容
は、信号ＯＥｂをアサートすることによって入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。
【００９６】図３３は前記メモリ部１１３に含まれるデ
ータラッチ回路とセンスラッチ回路との関係が示されて
いる。中央にセンスラッチ回路ＳＬのアレイＳＬＡが配
置され、センスラッチ回路ＳＬの一方の入出力ノード側
にはスイッチ回路・演算回路アレイ１４０Ｌ、メモリマ
ットＭＭＬ、スイッチ回路・演算回路アレイ１４１Ｌ、
及び上位データラッチ回路ＤＬＬのアレイＤＬＬＡが配
置され、他方の入出力ノード側にも同様に、スイッチ回
路・演算回路アレイ１４０Ｒ、メモリマットＭＭＲ、ス
イッチ回路・演算回路アレイ１４１Ｒ、及び下位データ
ラッチ回路ＤＬＲのアレイＤＬＲＡが配置されている。
ータラッチ回路とセンスラッチ回路との関係が示されて
いる。中央にセンスラッチ回路ＳＬのアレイＳＬＡが配
置され、センスラッチ回路ＳＬの一方の入出力ノード側
にはスイッチ回路・演算回路アレイ１４０Ｌ、メモリマ
ットＭＭＬ、スイッチ回路・演算回路アレイ１４１Ｌ、
及び上位データラッチ回路ＤＬＬのアレイＤＬＬＡが配
置され、他方の入出力ノード側にも同様に、スイッチ回
路・演算回路アレイ１４０Ｒ、メモリマットＭＭＲ、ス
イッチ回路・演算回路アレイ１４１Ｒ、及び下位データ
ラッチ回路ＤＬＲのアレイＤＬＲＡが配置されている。
【００９７】図３３に示されるように、一対のビット線
に着目してその構成を把握すれば、スタティックラッチ
形態のセンスラッチ回路ＳＬの一対のデータ入出力ノー
ドＳＬＬ，ＳＬＲにはビット線Ｇ−ＢＬＬ，Ｇ−ＢＬＲ
を介してデータラッチ回路ＤＬＬ，ＤＬＲが設けられて
いる。データラッチ回路ＤＬＬ，ＤＬＲはＹゲートアレ
イ回路１２３を介して供給される書込みデータビットを
ラッチすることができる。この例に従えば、フラッシュ
メモリ１１１は、８ビットの入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ７を有するから、１回の書込みデータ入力によって４
対のビット線のデータラッチ回路ＤＬＬ，ＤＬＲに書込
みデータをセットすることができる。データセットの態
様は、特に制限されないが、選択メモリマット側のデー
タラッチ回路に下位側４ビット分のデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ３からの書込みデータをセットし、非選
択メモリマット側のデータラッチ回路に上位側４ビット
分のデータ入出力端子Ｉ／Ｏ４〜Ｉ／Ｏ７からの書込み
データをセットする。図３３は書込みデータセットの対
応に関し、メモリマットＭＭＲが選択側メモリマットで
ある場合を例示している。図３４はメモリマットＭＭＲ
が選択側メモリマットである場合に、選択メモリマット
ＭＭＲ側のデータラッチ回路ＤＬＲ、非選択メモリマッ
ト側のデータラッチ回路ＤＬＬと、データ入出力端子Ｉ
／Ｏ０、Ｉ／Ｏ４とを対応させたデータ設定例が示され
ている。ここでの説明では、書込みの単位をワード線単
位とするので、１本分のワード線に選択端子が結合する
全てのメモリセルのビット線に関するデータラッチ回路
ＤＬＬ，ＤＬＲに書込みデータをセットした後、書込み
電圧印加による書込み動作が行なわれることになる。
に着目してその構成を把握すれば、スタティックラッチ
形態のセンスラッチ回路ＳＬの一対のデータ入出力ノー
ドＳＬＬ，ＳＬＲにはビット線Ｇ−ＢＬＬ，Ｇ−ＢＬＲ
を介してデータラッチ回路ＤＬＬ，ＤＬＲが設けられて
いる。データラッチ回路ＤＬＬ，ＤＬＲはＹゲートアレ
イ回路１２３を介して供給される書込みデータビットを
ラッチすることができる。この例に従えば、フラッシュ
メモリ１１１は、８ビットの入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ７を有するから、１回の書込みデータ入力によって４
対のビット線のデータラッチ回路ＤＬＬ，ＤＬＲに書込
みデータをセットすることができる。データセットの態
様は、特に制限されないが、選択メモリマット側のデー
タラッチ回路に下位側４ビット分のデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ３からの書込みデータをセットし、非選
択メモリマット側のデータラッチ回路に上位側４ビット
分のデータ入出力端子Ｉ／Ｏ４〜Ｉ／Ｏ７からの書込み
データをセットする。図３３は書込みデータセットの対
応に関し、メモリマットＭＭＲが選択側メモリマットで
ある場合を例示している。図３４はメモリマットＭＭＲ
が選択側メモリマットである場合に、選択メモリマット
ＭＭＲ側のデータラッチ回路ＤＬＲ、非選択メモリマッ
ト側のデータラッチ回路ＤＬＬと、データ入出力端子Ｉ
／Ｏ０、Ｉ／Ｏ４とを対応させたデータ設定例が示され
ている。ここでの説明では、書込みの単位をワード線単
位とするので、１本分のワード線に選択端子が結合する
全てのメモリセルのビット線に関するデータラッチ回路
ＤＬＬ，ＤＬＲに書込みデータをセットした後、書込み
電圧印加による書込み動作が行なわれることになる。
【００９８】尚、メモリマットの選択は、特に制限され
ないが、Ｘアドレス信号の最上位ビットの論理値によっ
て決定される。
ないが、Ｘアドレス信号の最上位ビットの論理値によっ
て決定される。
【００９９】前記モード制御回路１２８及びＩ／Ｏとデ
ータラッチ回路との接続制御などを行なうデータ制御回
路１２６は、フラッシュメモリ１１１の制御手段を構成
する。この前記制御手段は、書込み先メモリマットを指
定する情報に基づいて複数ビットの書込みデータを前記
第１のメモリマット側のデータラッチ回路と前記第２の
メモリマット側のデータラッチ回路とに振分け保持さ
せ、第１のメモリマット側及び第２のメモリマット側の
双方のデータラッチ回路に保持された書込みデータに基
づいて、書込み先メモリマットにおける不揮発性メモリ
セルをどの段階の閾値電圧状態にするかを決定する制御
情報（書込み制御情報）を閾値電圧の設定動作毎に前記
プリチャージ回路及びセンスラッチ回路を用いて演算さ
せて前記センスラッチ回路にラッチさせる。
ータラッチ回路との接続制御などを行なうデータ制御回
路１２６は、フラッシュメモリ１１１の制御手段を構成
する。この前記制御手段は、書込み先メモリマットを指
定する情報に基づいて複数ビットの書込みデータを前記
第１のメモリマット側のデータラッチ回路と前記第２の
メモリマット側のデータラッチ回路とに振分け保持さ
せ、第１のメモリマット側及び第２のメモリマット側の
双方のデータラッチ回路に保持された書込みデータに基
づいて、書込み先メモリマットにおける不揮発性メモリ
セルをどの段階の閾値電圧状態にするかを決定する制御
情報（書込み制御情報）を閾値電圧の設定動作毎に前記
プリチャージ回路及びセンスラッチ回路を用いて演算さ
せて前記センスラッチ回路にラッチさせる。
【０１００】図３２に示されるフラッシュメモリ１１１
が実現しようとする多値情報記憶技術において、一つの
メモリセルの情報記憶状態は、消去状態（“１１”）、
第１の書込み状態（“１０”）、第２の書込み状態
（“００”）、第３の書込み状態（“０１”）の中から
選ばれた一つの状態とされる。全部で４通りの情報記憶
状態は、２ビットのデータによって決定される状態とさ
れる。即ち、２ビットのデータを一つのメモリセルで記
憶する。この４値のデータと閾値電圧との関係は、図３
５の閾値電圧分布図に示される通りである。
が実現しようとする多値情報記憶技術において、一つの
メモリセルの情報記憶状態は、消去状態（“１１”）、
第１の書込み状態（“１０”）、第２の書込み状態
（“００”）、第３の書込み状態（“０１”）の中から
選ばれた一つの状態とされる。全部で４通りの情報記憶
状態は、２ビットのデータによって決定される状態とさ
れる。即ち、２ビットのデータを一つのメモリセルで記
憶する。この４値のデータと閾値電圧との関係は、図３
５の閾値電圧分布図に示される通りである。
【０１０１】図３５に示されるような閾値電圧分布を得
るには、書込み動作時にワード線に印加する書込みベリ
ファイ電圧を相互に異なる３種類設定し、これらを順次
切り替えて、３回に分けて書込み動作を行なう。図３５
において、ＶＷＶ１，ＶＷＶ２，ＶＷＶ３は夫々第１書
込み状態，第２書込み状態，第３書込み状態を得る時に
用いる書込みベリファイ電圧である。
るには、書込み動作時にワード線に印加する書込みベリ
ファイ電圧を相互に異なる３種類設定し、これらを順次
切り替えて、３回に分けて書込み動作を行なう。図３５
において、ＶＷＶ１，ＶＷＶ２，ＶＷＶ３は夫々第１書
込み状態，第２書込み状態，第３書込み状態を得る時に
用いる書込みベリファイ電圧である。
【０１０２】それら３回に分けた個々の書込み動作にお
いて、ワード線とビット線の電圧印加状態の一例は図３
６に示される。書込み選択のビット線には０Ｖ、非選択
のビット線には６Ｖを印加する。特に制限されないが、
ワード線は例えば１７Ｖとされる。前記書き込み高電圧
印加時間を多くするにしたがってメモリセルの閾値電圧
が上昇される。３種類の書き込み閾値電圧制御は、その
ような高電圧状態の時間制御、更にはワード線に印加す
る高電圧のレベル制御によって行うことができる。
いて、ワード線とビット線の電圧印加状態の一例は図３
６に示される。書込み選択のビット線には０Ｖ、非選択
のビット線には６Ｖを印加する。特に制限されないが、
ワード線は例えば１７Ｖとされる。前記書き込み高電圧
印加時間を多くするにしたがってメモリセルの閾値電圧
が上昇される。３種類の書き込み閾値電圧制御は、その
ような高電圧状態の時間制御、更にはワード線に印加す
る高電圧のレベル制御によって行うことができる。
【０１０３】ビット線に０Ｖを印加するか、６Ｖを印加
するかは、センスラッチ回路ＳＬにラッチさせる書込み
制御情報の論理値で決定される。書込み動作選択メモリ
マット側においてセンスラッチ回路のラッチデータが論
理値“１”で書込み非選択、論理値“０”で書込み選択
となるように制御される。
するかは、センスラッチ回路ＳＬにラッチさせる書込み
制御情報の論理値で決定される。書込み動作選択メモリ
マット側においてセンスラッチ回路のラッチデータが論
理値“１”で書込み非選択、論理値“０”で書込み選択
となるように制御される。
【０１０４】上記センスラッチ回路に対する書込み制御
情報のラッチ動作は、前記３回に分けた書込み動作の各
動作毎に制御される。この書込み制御はモード制御回路
１２８が行い、そのとき、前記センスラッチ回路ＳＬが
ラッチすべき書込み制御情報は、データラッチ回路ＤＬ
Ｌ，ＤＬＲが保持している書込みデータビットを用いた
演算を書込み動作毎に行なって生成し、それをセンスラ
ッチ回路ＳＬにラッチさせる。例えば、図３４に例示さ
れるように、データラッチ回路ＤＬＬ，ＤＬＲにラッチ
された書込みデータが“０１”であったとすると、図３
５に例示されるように“０１”状態は第３の書込み状態
である。消去状態の後の３回に分けた書込み動作が、図
３７の第２の態様（Ｃａｓｅ２）の如く閾値電圧の低い
順に書込み状態を生成していく書込み手順が採用されて
いる場合、第１回目に第１の書込み状態を得るための書
込み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込み
データ（“０１”）を用いて演算された結果は論理値
“１”、第２回目に第２の書込み状態を得るための書込
み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデ
ータ（“０１”）を用いて演算された結果は論理値
“１”、第３回目に第３の書込み状態を得るための書込
み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデ
ータ（“０１”）を用いて演算された結果は論理値
“０”とされる。そのような演算は、前記スイッチ回路
・演算回路を動作させて行なう。したがって、第３回目
の書込み時だけ、書込み電圧が印加され、当該メモリセ
ルには４値の内の第３の書込み状態（“０１”）が実現
される。
情報のラッチ動作は、前記３回に分けた書込み動作の各
動作毎に制御される。この書込み制御はモード制御回路
１２８が行い、そのとき、前記センスラッチ回路ＳＬが
ラッチすべき書込み制御情報は、データラッチ回路ＤＬ
Ｌ，ＤＬＲが保持している書込みデータビットを用いた
演算を書込み動作毎に行なって生成し、それをセンスラ
ッチ回路ＳＬにラッチさせる。例えば、図３４に例示さ
れるように、データラッチ回路ＤＬＬ，ＤＬＲにラッチ
された書込みデータが“０１”であったとすると、図３
５に例示されるように“０１”状態は第３の書込み状態
である。消去状態の後の３回に分けた書込み動作が、図
３７の第２の態様（Ｃａｓｅ２）の如く閾値電圧の低い
順に書込み状態を生成していく書込み手順が採用されて
いる場合、第１回目に第１の書込み状態を得るための書
込み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込み
データ（“０１”）を用いて演算された結果は論理値
“１”、第２回目に第２の書込み状態を得るための書込
み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデ
ータ（“０１”）を用いて演算された結果は論理値
“１”、第３回目に第３の書込み状態を得るための書込
み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデ
ータ（“０１”）を用いて演算された結果は論理値
“０”とされる。そのような演算は、前記スイッチ回路
・演算回路を動作させて行なう。したがって、第３回目
の書込み時だけ、書込み電圧が印加され、当該メモリセ
ルには４値の内の第３の書込み状態（“０１”）が実現
される。
【０１０５】このようにして、３回に分けて書込み動作
が行なわれたとき、最初にデータラッチ回路ＤＬＬ，Ｄ
ＬＲにラッチされた書込みデータは破壊されず、そのま
ま維持されている。データラッチ回路ＤＬＬ，ＤＬＲに
ラッチされた２ビットの書込みデータを、書込み動作毎
に演算に用いて毎回センスラッチ回路ＳＬにセットする
という、制御シーケンスを採用するからである。
が行なわれたとき、最初にデータラッチ回路ＤＬＬ，Ｄ
ＬＲにラッチされた書込みデータは破壊されず、そのま
ま維持されている。データラッチ回路ＤＬＬ，ＤＬＲに
ラッチされた２ビットの書込みデータを、書込み動作毎
に演算に用いて毎回センスラッチ回路ＳＬにセットする
という、制御シーケンスを採用するからである。
【０１０６】尚、書込み動作において閾値電圧を変化さ
せる順番などは図３７の第２の態様（Ｃａｓｅ２）に限
定されず、第１の態様（Ｃａｓｅ１）のように閾値電圧
の高いものから設定したり、或いは第３の態様（Ｃａｓ
ｅ３）のようにどの書込み状態に対しても１回の書込み
動作で得る閾値電圧の変化率を同じようにしたり、或い
は第４の態様（Ｃａｓｅ４）又は第５の態様（Ｃａｓｅ
５）の如く制御することも可能である。
せる順番などは図３７の第２の態様（Ｃａｓｅ２）に限
定されず、第１の態様（Ｃａｓｅ１）のように閾値電圧
の高いものから設定したり、或いは第３の態様（Ｃａｓ
ｅ３）のようにどの書込み状態に対しても１回の書込み
動作で得る閾値電圧の変化率を同じようにしたり、或い
は第４の態様（Ｃａｓｅ４）又は第５の態様（Ｃａｓｅ
５）の如く制御することも可能である。
【０１０７】データ読み出し動作時は、ワード線に印加
するワード線選択レベルとしての電圧を、３種類設定
し、３種類のワード線選択レベルを順次変更しながら３
回の読み出し動作を行い、個々の読み出し動作でメモリ
セルから読み出される２値（１ビット）のデータをセン
スラッチ回路にラッチする。ラッチされる度に、センス
ラッチされた内容をデータラッチ回路の２ビットの情報
に反映させる演算を行なう。３回のセンスラッチの結果
によってデータラッチ回路ＤＬＬ，ＤＬＲに得られた２
ビットが、当該メモリセルが保有する４値の情報に対応
されるデータとされる。
するワード線選択レベルとしての電圧を、３種類設定
し、３種類のワード線選択レベルを順次変更しながら３
回の読み出し動作を行い、個々の読み出し動作でメモリ
セルから読み出される２値（１ビット）のデータをセン
スラッチ回路にラッチする。ラッチされる度に、センス
ラッチされた内容をデータラッチ回路の２ビットの情報
に反映させる演算を行なう。３回のセンスラッチの結果
によってデータラッチ回路ＤＬＬ，ＤＬＲに得られた２
ビットが、当該メモリセルが保有する４値の情報に対応
されるデータとされる。
【０１０８】上記多値フラッシュメモリ１１１において
も図１、図１５、図１６で説明した定電流源に対するト
リミングの為の回路が適用され、前記レプリカＭＯＳト
ランジスタ２、前記外部測定端子３、前記制御電圧発生
回路１０、及び前記記憶手段１３を有し、配線１６を介
して制御電圧ｖｔｒｉが定電流源を有する回路に供給さ
れ、レプリカＭＯＳトランジスタ２のゲート電極にはそ
の制御電圧ｖｔｒｉが印加される。定電流源を有する回
路として、前記クランプ回路７が内部電源回路１３０に
設けられ、前記リングオシレータ５及び遅延回路４が前
記モード制御回路１２８に設けられ、前記リファレンス
回路８及びベリファイセンスアンプ９が前記メモリ部１
１３に設けられる。これにより、多値フラッシュメモリ
においても定電流決定のための測定を正確に、しかも短
時間で行なうことができ、プロセスばらつきによっても
高い信頼性をもって定電流特性を揃えることができる。
も図１、図１５、図１６で説明した定電流源に対するト
リミングの為の回路が適用され、前記レプリカＭＯＳト
ランジスタ２、前記外部測定端子３、前記制御電圧発生
回路１０、及び前記記憶手段１３を有し、配線１６を介
して制御電圧ｖｔｒｉが定電流源を有する回路に供給さ
れ、レプリカＭＯＳトランジスタ２のゲート電極にはそ
の制御電圧ｖｔｒｉが印加される。定電流源を有する回
路として、前記クランプ回路７が内部電源回路１３０に
設けられ、前記リングオシレータ５及び遅延回路４が前
記モード制御回路１２８に設けられ、前記リファレンス
回路８及びベリファイセンスアンプ９が前記メモリ部１
１３に設けられる。これにより、多値フラッシュメモリ
においても定電流決定のための測定を正確に、しかも短
時間で行なうことができ、プロセスばらつきによっても
高い信頼性をもって定電流特性を揃えることができる。
【０１０９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１１０】例えば、本発明に係る上記定電流源をトリ
ミングするための手段は、フラッシュメモリ、フラッシ
ュメモリ内蔵マイクロコンピュータに限定されず、ＤＲ
ＡＭ、ＳＲＡＭなどの半導体メモリ、それらメモリを内
蔵したマイクロコンピュータ、フラッシュメモリを内蔵
したグラフィックスコントローラ等、その他の半導体装
置に広く適用することができる。また、定電流源を用い
た回路は上記説明に係る回路に限定されず、その他の適
宜の回路であってもよい。また、フラッシュメモリセル
はフローティングゲートとコントロールゲートの縦積み
構造に限定されず、ＭＯＳトランジスタのゲート電極を
フローティングゲート電極とし当該ゲート電極を延在さ
せて形成したＭＯＳゲート容量を介してチャネル領域を
コントロールゲート電極に用いるようなデバイス構造な
どを採用してもよい。また、以上の説明では各種回路の
電源電圧を…Ｖｄｄで統一したが、これは必ずしも電圧
レベルが夫々同じであることを意味するものではない。
また、多値フラッシュメモリに対する書き込み動作は上
記説明のように書き込み動作を大きく３回に分けて行な
う処理に限定されず書込みデータに応じて１回若しくは
１種類の書き込み動作で実現してよいことは言うまでも
ない。また、フラッシュメモリはマイクロコンピュータ
のオンチップに限定されず、単体フラッシュメモリＬＳ
Ｉとしてフラッシュメモリカードなどに適用可能であ
る。
ミングするための手段は、フラッシュメモリ、フラッシ
ュメモリ内蔵マイクロコンピュータに限定されず、ＤＲ
ＡＭ、ＳＲＡＭなどの半導体メモリ、それらメモリを内
蔵したマイクロコンピュータ、フラッシュメモリを内蔵
したグラフィックスコントローラ等、その他の半導体装
置に広く適用することができる。また、定電流源を用い
た回路は上記説明に係る回路に限定されず、その他の適
宜の回路であってもよい。また、フラッシュメモリセル
はフローティングゲートとコントロールゲートの縦積み
構造に限定されず、ＭＯＳトランジスタのゲート電極を
フローティングゲート電極とし当該ゲート電極を延在さ
せて形成したＭＯＳゲート容量を介してチャネル領域を
コントロールゲート電極に用いるようなデバイス構造な
どを採用してもよい。また、以上の説明では各種回路の
電源電圧を…Ｖｄｄで統一したが、これは必ずしも電圧
レベルが夫々同じであることを意味するものではない。
また、多値フラッシュメモリに対する書き込み動作は上
記説明のように書き込み動作を大きく３回に分けて行な
う処理に限定されず書込みデータに応じて１回若しくは
１種類の書き込み動作で実現してよいことは言うまでも
ない。また、フラッシュメモリはマイクロコンピュータ
のオンチップに限定されず、単体フラッシュメモリＬＳ
Ｉとしてフラッシュメモリカードなどに適用可能であ
る。
【０１１１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１１２】すなわち、容易かつ短時間のテストでロッ
ト／ウェーハ／チップ間のデバイス特性ばらつき、温度
変動に依らず特性ばらつきの小さい遅延回路、リングオ
シレータ、タイマ等、種々の定電流源適用回路が実現さ
れる。特に、同一チップ上にそれら定電流源適用回路が
複数個設けられる場合でも、テスト時間の増大なくそれ
ら全ての回路特性を良好にすることが容易化される。
ト／ウェーハ／チップ間のデバイス特性ばらつき、温度
変動に依らず特性ばらつきの小さい遅延回路、リングオ
シレータ、タイマ等、種々の定電流源適用回路が実現さ
れる。特に、同一チップ上にそれら定電流源適用回路が
複数個設けられる場合でも、テスト時間の増大なくそれ
ら全ての回路特性を良好にすることが容易化される。
【０１１３】したがって、デバイス特性のばらつき等に
依らず所望の特性となることが望まれる回路に対してそ
の特性が高い信頼性をもって調整可能にされた半導体装
置、マイクロコンピュータ、フラッシュメモリを提供す
ることができる。
依らず所望の特性となることが望まれる回路に対してそ
の特性が高い信頼性をもって調整可能にされた半導体装
置、マイクロコンピュータ、フラッシュメモリを提供す
ることができる。
【図１】本発明に係る半導体装置の一例を示すブロック
図である。
図である。
【図２】ＭＯＳトランジスタの電流特性を例示する説明
図である。
図である。
【図３】図２の１００の領域を拡大した説明図である。
【図４】ＭＯＳトランジスタのチャネル長と閾値電圧と
の関係を示した説明図である。
の関係を示した説明図である。
【図５】ＭＯＳトランジスタのチャネル幅と閾値電圧と
の関係を示した説明図である。
の関係を示した説明図である。
【図６】レプリカＭＯＳトランジスタ及び定電流源ＭＯ
Ｓトランジスタの平面図である。
Ｓトランジスタの平面図である。
【図７】半導体装置の論理回路において通常使用するＭ
ＯＳトランジスタの平面図である。
ＯＳトランジスタの平面図である。
【図８】遅延回路の詳細を例示する回路である。
【図９】図８の遅延回路の動作原理を例示するタイミン
グチャートである。
グチャートである。
【図１０】遅延素子としてのインバータ回路の別の例を
示す回路図である。
示す回路図である。
【図１１】リングオシレータの詳細を例示する回路図で
ある。
ある。
【図１２】リングオシレータに含まれる遅延回路の別の
例を示す回路図である。
例を示す回路図である。
【図１３】タイマを例示するブロック図である。
【図１４】クランプ回路の詳細を例示する回路図であ
る。
る。
【図１５】本発明に係るフラッシュメモリを例示するブ
ロック図である。
ロック図である。
【図１６】本発明に係るフラッシュメモリの別の例を示
すブロック図である。
すブロック図である。
【図１７】フラッシュメモリセルの書き込み動作及び消
去動作における電圧印加状態、並びに書き込み及び消去
状態のフラッシュメモリセルの閾値電圧分布を示す説明
図である。
去動作における電圧印加状態、並びに書き込み及び消去
状態のフラッシュメモリセルの閾値電圧分布を示す説明
図である。
【図１８】本発明に係るマイクロコンピュータを例示す
るブロック図である。
るブロック図である。
【図１９】リードセンス回路の詳細を例示する回路図で
ある。
ある。
【図２０】リファレンス回路の機能説明図である。
【図２１】ベリファイセンスアンプの詳細を例示する回
路図である。
路図である。
【図２２】制御電圧発生回路の詳細を例示する回路図で
ある。
ある。
【図２３】外部測定端子の兼用化の例を示す説明図であ
る。
る。
【図２４】外部測定端子を用いてトリミング可能な電圧
トリミング回路の詳細を例示する回路図である。
トリミング回路の詳細を例示する回路図である。
【図２５】制御データを保持する記憶手段の形態を類型
的に例示する説明図である。
的に例示する説明図である。
【図２６】図２５の（Ｂ）の記憶手段を用いてトリミン
グを実施する手順を例示するフローチャートである。
グを実施する手順を例示するフローチャートである。
【図２７】図２５の（Ａ）の記憶手段を用いてトリミン
グを実施する手順を例示するフローチャートである。
グを実施する手順を例示するフローチャートである。
【図２８】図２５の（Ｂ）の記憶手段を用いてトリミン
グを実施する別の手順を例示するフローチャートであ
る。
グを実施する別の手順を例示するフローチャートであ
る。
【図２９】図２５の（Ａ）の記憶手段を用いてトリミン
グを実施する別の手順を例示するフローチャートであ
る。
グを実施する別の手順を例示するフローチャートであ
る。
【図３０】トリミング手順の中のレプリカＭＯＳトラン
ジスタの電流値測定方法を例示する説明図である。
ジスタの電流値測定方法を例示する説明図である。
【図３１】トリミング手順の中でトリミングデータを不
揮発メモリへ書き込む方法を例示する説明図である。
揮発メモリへ書き込む方法を例示する説明図である。
【図３２】本発明を適用した多値フラッシュメモリを例
示するブロック図である。
示するブロック図である。
【図３３】多値フラッシュメモリのメモリ部に含まれる
データラッチ回路とセンスラッチ回路との関係を示すブ
ロック図である。
データラッチ回路とセンスラッチ回路との関係を示すブ
ロック図である。
【図３４】選択メモリマット側のデータラッチ、非選択
メモリマット側のデータラッチと、データ入出力端子と
を対応させたデータ設定例を示す説明図である。
メモリマット側のデータラッチと、データ入出力端子と
を対応させたデータ設定例を示す説明図である。
【図３５】フラッシュメモリセルの２ビットの記憶デー
タと閾値電圧との関係を示す閾値電圧分布図である。
タと閾値電圧との関係を示す閾値電圧分布図である。
【図３６】消去・書き込みの電圧印加条件の一例を示す
説明図である。
説明図である。
【図３７】書込み動作において閾値電圧を変化させる順
番の態様を類型的に示す説明図である。
番の態様を類型的に示す説明図である。
１ 半導体装置 １Ａ，１Ｂ フラッシュメモリ ２ レプリカＭＯＳトランジスタ ３ 外部測定端子 ４ 遅延回路 ５ リングオシレータ ６ タイマ ７ クランプ回路 ８ リファレンス回路 ９ ベリファイセンスアンプ １０ 制御電圧発生回路 １１ 電源回路 １２ 切替回路 ｄａｔａｉｎ 制御データ １３ 記憶手段 １３Ａ メモリセルアレイ上の記憶領域 １３Ｂ レジスタ １３ＮＶ 不揮発性記憶手段 １３Ｖ 揮発性記憶手段 ｖｔｒｉ 制御電圧 １６ 制御電圧の配線 Ｍ１３Ａ 定電流源ＭＯＳトランジスタ ２０ 定電流源回路 Ｍ１ 定電流源ＭＯＳトランジスタ ３０，３１，３２ 遅延素子 ４０ カウンタ ４１ 差動アンプ ４２ 出力回路 ５０ 電源回路 ５３ タイミング回路 ５４ メモリ部 ５９ 書き込みラッチ回路 ６０ リードセンス回路 ７０ マイクロコンピュータ ７１ ＣＰＵ ８６ 差動アンプ １１１ 多値フラッシュメモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｇ１１Ｃ 11/34 ３４１Ｄ ５Ｌ１０６ 27/115 17/00 ６３２Ｄ 27/10 ４６１ ６４１ ４８１ Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 (72)発明者 竹内 幹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 平木 充 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 田中 利広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B003 AC00 AD02 AD03 AD05 AD09 AE04 5B015 HH01 HH03 JJ45 KB62 KB81 KB91 QQ15 QQ16 5B025 AD04 AD06 AD09 AD15 AD16 AE09 5F001 AA01 AB08 AC06 AE02 AE08 AG40 5F083 EP02 EP23 ER02 ER22 ZA13 ZA21 5L106 AA01 AA02 AA10 DD03 DD31 GG07
Claims (35)
- 【請求項１】 制御データに基づいて制御電圧を生成す
る制御電圧発生回路と、前記制御電圧に基づいて定電流
を生成する定電流源を用いた回路と、前記定電流源に前
記制御電圧を与える信号線に制御端子が接続された電流
測定用トランジスタと、前記電流測定用トランジスタの
電流端子に接続され前記電流測定用トランジスタに流れ
る電流を外部から測定可能にする外部測定端子と、制御
データを保持して前記制御電圧発生回路に与える記憶手
段と、を半導体チップに有して成るものであることを特
徴とする半導体装置。 - 【請求項２】 前記定電流源を有する回路を複数個備
え、前記複数個の回路の夫々の前記定電流源に前記制御
電圧が共通に与えられるものであることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記定電流源は前記制御電圧を制御端子
に受けて相互コンダクタンスが制御される定電流源ＭＯ
Ｓトランジスタを含んで成るものであることを特徴とす
る請求項１又は２記載の半導体装置。 - 【請求項４】 前記電流測定用トランジスタは、前記定
電流源ＭＯＳトランジスタと同一プロセスで製造された
ＭＯＳトランジスタであることを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 前記電流測定用トランジスタは、前記定
電流源ＭＯＳトランジスタと夫々同一サイズであって相
互に並列形態で接続された複数個のＭＯＳトランジスタ
から成るものであることを特徴とする請求項３記載の半
導体装置。 - 【請求項６】 前記電流測定用トランジスタは、ｎチャ
ネル型のＭＯＳトランジスタであることを特徴とする請
求項４又は５記載の半導体装置。 - 【請求項７】 前記電流測定用トランジスタのチャネル
長はチャネル長ばらつきに対する閾値電圧の変動が小さ
いチャネル長に設定されて成るものであることを特徴と
する請求項４乃至６の何れか１項記載の半導体装置。 - 【請求項８】 前記電流測定用トランジスタのチャネル
幅はチャネル幅ばらつきに対する閾値電圧の変動が小さ
いチャネル幅に設定されて成るものであることを特徴と
する請求項４乃至６の何れか１項記載の半導体装置。 - 【請求項９】 前記定電流源は前記制御電圧を制御端子
に受けて相互コンダクタンスが制御される定電流源ＭＯ
Ｓトランジスタとカレントミラー負荷とを有し、定電圧
を出力可能な定電流源回路であることを特徴とする請求
項１又は２記載の半導体装置。 - 【請求項１０】 前記定電流源を用いた回路は、遅延素
子を有する遅延回路であって、前記遅延素子は前記定電
流源回路から出力される定電圧によって遅延時間が制御
されるものであることを特徴とする請求項９記載の半導
体装置。 - 【請求項１１】 前記定電流源を用いた回路は、複数個
の遅延素子を有するリングオシレータであって、前記遅
延素子は前記定電流源回路から出力される定電圧によっ
て遅延時間が制御されるものであることを特徴とする請
求項９記載の半導体装置。 - 【請求項１２】 前記定電流源を用いた回路は、複数個
の遅延素子を有するリングオシレータと、前記リングオ
シレータから出力される周期信号を計数してパルス信号
を出力するカウンタとを有するタイマであって、前記遅
延素子は前記定電流源回路から出力される定電圧によっ
て遅延時間が制御されるものであることを特徴とする請
求項９記載の半導体装置。 - 【請求項１３】 前記定電流源を用いた回路は、前記定
電流源回路から出力される定電圧を制御端子に夫々受け
る第１のＭＯＳトランジスタ及び第２のＭＯＳトランジ
スタと、それら第１及び第２のＭＯＳトランジスタの間
に配置されてスイッチ制御される第３のＭＯＳトランジ
スタと、を定電流を選択的に流す回路として有するもの
であることを特徴とする請求項９記載の半導体装置。 - 【請求項１４】 前記定電流源を用いた回路は、前記定
電流源回路から出力される定電圧を制御端子に夫々受け
る第１のＭＯＳトランジスタ及び第２のＭＯＳトランジ
スタと、それら第１及び第２のＭＯＳトランジスタの間
に配置されてスイッチ制御される第３のＭＯＳトランジ
スタと、を充電用定電流を選択的に流す回路として有
し、前記第３のＭＯＳトランジスタと相補的にスイッチ
制御され前記第２のＭＯＳトランジスタに直列接続され
た第４のＭＯＳトランジスタを放電用定電流を流す回路
として有するものであることを特徴とする請求項９記載
の半導体装置。 - 【請求項１５】 前記定電流源を用いた回路は、前記定
電流源回路から出力される第１の定電圧を制御端子に夫
々受ける第１のＭＯＳトランジスタ及び第２のＭＯＳト
ランジスタと、それら第１及び第２のＭＯＳトランジス
タの間に配置されてスイッチ制御される第３のＭＯＳト
ランジスタと、を充電用定電流を選択的に流す第１回路
として有し、前記定電流源回路から出力される第２の定
電圧を制御端子に夫々受ける第４のＭＯＳトランジスタ
及び第５のＭＯＳトランジスタと、それら第４及び第５
のＭＯＳトランジスタの間に配置されてスイッチ制御さ
れる第６のＭＯＳトランジスタと、を放電用定電流を選
択的に流す第２回路として有するものであることを特徴
とする請求項９記載の半導体装置。 - 【請求項１６】 前記定電流源を用いた回路は、前記定
電流源ＭＯＳトランジスタを定電流源とする差動アンプ
と、前記差動アンプの差動出力電圧を制御端子に受ける
出力回路とを有し、前記出力回路の出力電圧を前記差動
アンプを介して定電圧に負帰還制御可能なクランプ回路
であることを特徴とする請求項３記載の半導体装置。 - 【請求項１７】 閾値電圧がプログラム可能にされた不
揮発性記憶素子と、前記不揮発性記憶素子の閾値電圧に
応じてデータ線に現れる電圧の判定レベルを生成するリ
ファレンス回路と、前記リファレンス回路の判定レベル
と前記不揮発性記憶素子の閾値電圧とに応じてデータ線
に現れる電圧とを比較するセンスアンプとを有し、 前記リファレンス回路は、ディスチャージ経路に前記定
電流源ＭＯＳトランジスタを有する回路であって前記定
電流源を用いた回路を構成することを特徴とする請求項
３記載の半導体装置。 - 【請求項１８】 前記リファレンス回路は、前記制御電
圧を制御端子に夫々受ける第１のＭＯＳトランジスタ及
び第２のＭＯＳトランジスタと、それら第１及び第２の
ＭＯＳトランジスタの間に配置されてスイッチ制御され
る第３のＭＯＳトランジスタと、を定電流を選択的に流
す回路として有するものであることを特徴とする請求項
１７記載の半導体装置。 - 【請求項１９】 閾値電圧を電気的に変更可能にされた
不揮発性記憶素子と、前記不揮発性記憶素子に対する閾
値電圧の変更を制御するプログラム制御回路と、前記プ
ログラム制御回路による閾値電圧の変更が完了したか否
かを検出するベリファイセンスアンプとを有し、 前記ベリファイセンスアンプは、前記不揮発性記憶素子
のデータ端子に接続され所定の論理閾値電圧を有する論
理ゲートと、前記定電流源ＭＯＳトランジスタを有しこ
れに流れる定電流に基づいて前記論理閾値電圧近傍の定
電圧を生成する定電流源回路と、前記定電流源回路が生
成する定電圧を受けて相互コンダクタンス制御され前記
不揮発性記憶素子のデータ端子に電流を供給し、前記不
揮発性記憶素子の閾値電圧が所定の状態に到達したとき
論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御
する負荷ＭＯＳトランジスタと、を有して成るものであ
ることを特徴とする請求項３記載の半導体装置。 - 【請求項２０】 前記外部測定端子と前記電流測定用ト
ランジスタとの間に第１の選択手段を設け、前記外部測
定端子と前記第１の選択手段との間に第２の選択手段を
介して別の回路が接続されて成るものであることを特徴
とする請求項１乃至１９の何れか１項記載の半導体装
置。 - 【請求項２１】 前記別の回路は、記憶手段に記憶され
た電圧制御データに応じた電圧を出力する電圧出力回路
であって、前記電圧出力回路が出力する電圧を前記第２
の選択手段を介して前記外部測定端子から観測可能にさ
れて成るものであることを特徴とする請求項２０記載の
半導体装置。 - 【請求項２２】 １個の半導体チップにＣＰＵと別の回
路を含むマイクロコンピュータであって、 前記別の回路は、制御データに基づいて制御電圧を生成
する制御電圧発生回路と、前記制御電圧に基づいて定電
流を生成する定電流源トランジスタを用いた回路と、前
記定電流源トランジスタに前記制御電圧を供給する経路
に制御端子が接続された電流測定用トランジスタと、前
記電流測定用トランジスタの電流端子に接続され前記電
流測定用トランジスタに流れる電流を半導体チップの外
部から測定可能にする外部測定端子と、制御データを保
持して前記制御電圧発生回路に与える記憶手段とを含ん
で成るものであることを特徴とするマイクロコンピュー
タ。 - 【請求項２３】 前記記憶手段は、制御データを保有す
る書き換え不可能な不揮発性メモリを含むものであるこ
とを特徴とする請求項２２記載のマイクロコンピュー
タ。 - 【請求項２４】 前記記憶手段は、電気的に書き換え可
能な不揮発性メモリを含むものであることを特徴とする
請求項２２記載のマイクロコンピュータ。 - 【請求項２５】 前記記憶手段は、前記不揮発性記憶手
段から制御データが転送可能にされると共に、外部から
制御データが転送可能にされ、転送された制御データを
制御電圧発生回路に出力するレジスタ手段を更に有して
成るものであることを特徴とする請求項２３又は２４記
載のマイクロコンピュータ。 - 【請求項２６】 前記別の回路はＣＰＵによってアクセ
ス可能なフラッシュメモリを含み、 前記フラッシュメモリは、閾値電圧を電気的に変更可能
にされた不揮発性記憶素子のアレイと、前記不揮発性記
憶素子の閾値電圧を変更するプログラム回路と、不揮発
性記憶素子の記憶情報を読み出すリード回路とを有し、 前記リード回路は、前記不揮発性記憶素子の閾値電圧に
応じてデータ線に現れる電圧の判定レベルを生成するリ
ファレンス回路と、前記リファレンス回路の判定レベル
と前記不揮発性記憶素子の閾値電圧に応じてデータ線に
現れる電圧とを比較するセンスアンプとを有し、 前記リファレンス回路は、ディスチャージ経路に前記定
電流源トランジスタが介在されて成るところの前記定電
流源トランジスタを用いた回路であることを特徴とする
請求項２２記載のマイクロコンピュータ。 - 【請求項２７】 前記リファレンス回路は、前記制御電
圧を制御端子に夫々受ける第１の定電流源ＭＯＳトラン
ジスタ及び第２の定電流源ＭＯＳトランジスタと、それ
ら第１及び第２のＭＯＳトランジスタの間に配置されて
スイッチ制御される第３のＭＯＳトランジスタとから成
り、前記第３のＭＯＳトランジスタのオン状態で定電流
を流す回路であることを特徴とする請求項２６記載のマ
イクロコンピュータ。 - 【請求項２８】 前記プログラム回路は、閾値電圧の変
更が完了したか否かを検出するベリファイセンスアンプ
を有し、 前記ベリファイセンスアンプは、前記不揮発性記憶素子
のデータ端子に接続され所定の論理閾値電圧を有する論
理ゲートと、前記定電流源ＭＯＳトランジスタを有しこ
れに流れる定電流に基づいて前記論理閾値電圧近傍の定
電圧を生成するところの前記定電流源トランジスタを用
いた回路である定電流源回路と、前記定電流源回路が生
成する定電圧を受けて相互コンダクタンス制御され前記
不揮発性記憶素子のデータ端子に電流を供給し、前記不
揮発性記憶素子の閾値電圧が所定の状態に到達したとき
論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御
する負荷ＭＯＳトランジスタと、を有して成るものであ
ることを特徴とする請求項２６記載のマイクロコンピュ
ータ。 - 【請求項２９】 前記プログラム回路は１個の不揮発性
記憶素子につき複数ビットの書き込みデータで指定され
る４種類以上の閾値電圧の中の一つの閾値電圧に設定
し、前記リード回路は１個の不揮発性記憶素子につき閾
値電圧の状態を対応する複数ビットの記憶情報として出
力させて、１個の不揮発性記憶素子の記憶情報を複数ビ
ット化した多値フラッシュメモリを実現するものである
ことを特徴とする請求項２６乃至２８の何れか１項記載
のマイクロコンピュータ。 - 【請求項３０】 前記別の回路はＣＰＵによってアクセ
ス可能なＲＡＭを含み、 前記ＲＡＭは、揮発性記憶素子のアレイと、前記揮発性
記憶素子に書き込みを行なうライト回路と、揮発性記憶
素子の記憶情報を読み出すリード回路とを有し、 前記リード回路は、前記揮発性記憶素子の記憶情報に応
じてデータ線に現れる電圧の判定レベルを生成するリフ
ァレンス回路と、前記リファレンス回路の判定レベルと
前記揮発性記憶素子の記憶情報に応じてデータ線に現れ
る電圧とを比較するセンスアンプとを有し、 前記リファレンス回路は、ディスチャージ経路に前記定
電流源トランジスタが介在されて成るところの前記定電
流源トランジスタを用いた回路であることを特徴とする
請求項２２記載のマイクロコンピュータ。 - 【請求項３１】 閾値電圧を電気的に変更可能にされた
不揮発性記憶素子のアレイと、前記不揮発性記憶素子の
閾値電圧を変更するプログラム回路と、不揮発性記憶素
子の記憶情報を読み出すリード回路と、を１個の半導体
チップに含むフラッシュメモリであって、 前記プログラム回路及びリード回路の一方又は双方は制
御電圧を受けて定電流を生成する定電流源ＭＯＳトラン
ジスタを用いた回路を含み、 更に、前記定電流源ＭＯＳトランジスタに制御電圧を与
える信号線と、前記信号線に制御端子が接続された電流
測定用ＭＯＳトランジスタと、前記電流測定用ＭＯＳト
ランジスタの電流端子に接続され前記電流測定用ＭＯＳ
トランジスタに流れる電流を外部から測定可能にする外
部測定端子と、制御データに基づいて前記制御電圧を生
成する制御電圧発生回路と、前記制御データを保持して
前記制御電圧発生回路に与える記憶手段とを有して成る
ものであることを特徴とするフラッシュメモリ。 - 【請求項３２】 前記リード回路は、前記不揮発性記憶
素子の閾値電圧に応じてデータ線に現れる電圧の判定レ
ベルを生成するリファレンス回路と、前記リファレンス
回路の判定レベルと前記不揮発性記憶素子の閾値電圧に
応じてデータ線に現れる電圧とを比較するセンスアンプ
とを有し、 前記リファレンス回路は、ディスチャージ経路に前記定
電流源ＭＯＳトランジスタが介在されて成るところの前
記定電流源ＭＯＳトランジスタを用いた回路であること
を特徴とする請求項３１記載のフラッシュメモリ。 - 【請求項３３】 前記リファレンス回路は、前記制御電
圧を制御端子に夫々受ける第１の定電流源ＭＯＳトラン
ジスタ及び第２の定電流源ＭＯＳトランジスタと、それ
ら第１及び第２のＭＯＳトランジスタの間に配置されて
スイッチ制御される第３のＭＯＳトランジスタとから成
り、前記第３のＭＯＳトランジスタのオン状態で定電流
を流す回路であることを特徴とする請求項３２記載のフ
ラッシュメモリ。 - 【請求項３４】 前記プログラム回路は、閾値電圧の変
更が完了したか否かを検出するベリファイセンスアンプ
を有し、 前記ベリファイセンスアンプは、前記不揮発性記憶素子
のデータ端子に接続され所定の論理閾値電圧を有する論
理ゲートと、前記定電流源ＭＯＳトランジスタを有しこ
れに流れる定電流に基づいて前記論理閾値電圧近傍の定
電圧を生成するところの前記定電流源ＭＯＳトランジス
タを用いた回路である定電流源回路と、前記定電流源回
路が生成する定電圧を受けて相互コンダクタンス制御さ
れ前記不揮発性記憶素子のデータ端子に電流を供給し、
前記不揮発性記憶素子の閾値電圧が所定の状態に到達し
たとき論理ゲートの入力を前記論理閾値電圧近傍の電圧
に制御する負荷ＭＯＳトランジスタと、を有して成るも
のであることを特徴とする請求項３１記載のフラッシュ
メモリ。 - 【請求項３５】 前記プログラム回路は１個の不揮発性
記憶素子につき複数ビットの書き込みデータで指定され
る４種類以上の閾値電圧の中の一つの閾値電圧に設定
し、前記リード回路は１個の不揮発性記憶素子につき閾
値電圧の状態を対応する複数ビットの記憶情報として出
力させて、１個の不揮発性記憶素子の記憶情報を複数ビ
ット化した多値フラッシュメモリを実現するものである
ことを特徴とする請求項３１乃至３４の何れか１項記載
のフラッシュメモリ。
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