JP3829041B2 - 強誘電体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタとトランジスタによりメモリセルが構成される強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリ（ＦＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用してデータを不揮発に記憶することが可能で且つ、電気的書き換えが可能である。不揮発にデータを記憶する電気的書き換え可能な半導体メモリとして、スタックトゲート構造の不揮発性メモリセルを用いたＥＥＰＲＯＭがあるが、ＦＲＡＭはＥＥＰＲＯＭに比べて、書き換え可能回数が多い、書き込み時間が短い、低電圧動作が可能で低消費電力である、といった利点を有する。
【０００３】
【発明が解決しようとする課題】
一方、ＥＥＰＲＯＭはデータ読み出し動作が非破壊読み出しであるのに対し、ＦＲＡＭは破壊読み出しであるという違いがある。即ち、ＦＲＡＭの場合、読み出しのために電圧が強誘電体キャパシタに印加されたとき、データ“０”，“１”の必ず一方は、自発分極の反転を伴う。従って、読み出し後には、読み出しデータによって、反転した自発分極を再度反転させるという再書き込み動作が必要になる。
【０００４】
図４を参照して具体的に説明すると、次のようになる。強誘電体キャパシタのヒステリシス特性の自発分極Ｐｒ１，Ｐｒ２が例えば、データ“１”，“０”の記憶状態である。この強誘電体キャパシタに、図４の正方向の電圧（例えばプレート電圧）を印加することにより、“０”データについては破線で示したように大きな信号電荷量を発生し、電圧を元に戻すと自発分極が反転した“１”データ状態になる。即ち、破壊読み出しがなされる。“１”データは信号電荷量が小さく、分極反転も生じない。その後、強誘電体キャパシタに負方向の電圧（例えば、ビット線から端子電極に供給される電圧）を印加することによって、破線で示したように“０”データの再書き込みがなされる。
【０００５】
この様な破壊読み出しが行われるＦＲＡＭにおいては、電源投入直後等に、内部電圧が安定しない状態で読み出しが行われ強誘電体キャパシタに電圧が印加されると、例えば破壊読み出しがなされたまま正しい値が再書き込みされずに、保持データが破壊されるといったおそれがある。
ＤＲＡＭにおいては、電源投入後、メモリ内各部の電圧が動作保証範囲になるまで待つように、ダミーサイクルと称して疑似アクセスを行うことを仕様上要求している。しかし、ＦＲＡＭの場合は単にダミーサイクルを設ければよいというものではなく、ダミーサイクルを設けた場合でも、その間に正常に動作しない強誘電体キャパシタに電圧が印加されデータ破壊を生じる可能性がある。
【０００６】
この発明は、上記事情を考慮してなされたもので、電源投入直後等のデータ破壊を確実に防止することを可能とした強誘電体メモリを提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る強誘電体メモリは、１つの強誘電体キャパシタと１つのトランジスタとを並列接続したメモリセル単位を複数個直列に接続して構成されるメモリセルが配列されたメモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイの選択されたメモリセルのデータを検知増幅するセンスアンプ回路と、電源投入後所定の猶予期間を経過せず且つ所定の内部状態に達する前においては、少なくとも前記メモリセルのワード線の全てを電源電位にして前記強誘電体キャパシタの両端を短絡した状態を保ち、電源投入後所定の猶予期間経過するか所定の内部状態に達した後に前記メモリセルアレイへのアクセスを許可するアクセス許可信号を出力するアクセス許可回路とを有することを特徴としている。
【０００８】
この発明によるＦＲＡＭでは、アクセス許可回路を備えて、電源投入後ある猶予期間の間はメモリセルアレイに対するアクセスを禁止する。これにより、強誘電体キャパシタへの不安定状態の電圧印加によるデータ破壊を防止することができる。
【０００９】
この発明において具体的には、外部から供給されるチップイネーブル信号をカウントするカウンタを備え、アクセス許可回路は、前記カウンタのカウント値が所定の値に達したことを検知して前記アクセス許可信号を出力するものとする。これにより、チップ内部状態を正常な状態に初期化してデータ破壊を防止するダミーサイクルが設定される。
【００１０】
この発明において好ましくは、更に外部電源電圧が供給されて内部電源電圧を発生する内部電源回路を有し、アクセス許可回路は、内部電源回路が出力する内部電源電圧が所定の値に達したことを検知してアクセス許可信号を出力するものとする。これにより内部電源が不安定な状態での動作によるデータ破壊を防止することができる。
【００１１】
この発明において好ましくは、外部電源電圧が供給されて内部電源電圧を発生するための、消費電流の切り換え機能を有する内部電源回路を有し、内部電源回路は、前記アクセス許可信号出力前においては低消費電流であり、前記アクセス許可回路から出力されるアクセス許可信号によりその出力前に比べて消費電流の大きい状態に設定されるようにする。これにより、アクセス許可信号出力前の消費電力を抑えながら、電源投入時の内部電圧の初期化を高速化し、アクティブ動作に入ったときの信頼性を確保することができる。
【００１２】
この発明において、アクセス禁止の具体的な態様は、メモリセルアレイとセンスアンプ回路の間に選択ゲートがある場合に、選択ゲート駆動回路がアクセス許可回路から出力されるアクセス許可信号により活性化されるものとする。更に、前記アクセス許可信号出力前においては活性とされてメモリセルアレイのビット線を所定電位にイコライズするイコライズ回路を、アクセス許可回路から出力される許可信号により非活性化されるようにする。これらの態様の適当な組み合わせにより、データ破壊を防止することが可能になる。
【００１３】
更にこの発明において、メモリセルアレイが、アクセス許可回路からのアクセス許可信号の有無に拘わらずアクセス可能なテスト領域が設定されており、アクセス許可回路は、テスト領域に対するテスト書き込みデータとその読み出しデータの一致を判定して前記アクセス許可信号を出力するものとすることができる。これにより、データ破壊のない電圧安定状態を確認してアクセス可能とすることができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１によるＦＲＡＭのブロック構成を示している。メモリセルアレイ１は、強誘電体キャパシタとトランジスタとからなるメモリセルＭが配列されて構成される。メモリセルＭは、ワード線ＷＬ及びプレート線ＰＬとビット線ＢＬの各交差部に配置される。このメモリセルアレイ１のワード線ＷＬを選択駆動するのが、ロウデコーダ２であり、プレート線ＰＬを選択駆動するのがプレート線デコーダ３である。
【００１５】
メモリセルアレイ１は、１ビット線対ＢＬ，ＢＢＬについて示すと図２のように構成されている。ここでは、メモリセルＭｉ（ｉ＝０〜ｎ）が一つのトランジスタＴｉと一つの強誘電体キャパシタＣｉにより構成される１トランジスタ／１キャパシタ構成の例を示している。トランジスタＴｉのゲートはワード線ＷＬｉに接続され、強誘電体キャパシタＣｉの端子（プレート電極）はプレート線ＰＬｉに接続されている。
【００１６】
ワード線ＷＬｉを駆動するワード線駆動回路２３は、ロウデコーダ２に含まれる。プレート線ＰＬｉを駆動するプレート線駆動回路２４は、プレート線デコーダ２に含まれる。ビット線ＢＬ，ＢＢＬは、セルアレイ内部とセンスアンプ回路４の領域の間で、選択ゲート２２のＮＭＯＳトランジスタＱＮ６，ＱＮ７により分離されている。この選択ゲート２２は、例えばチェーン型ＦＲＡＭの場合のブロック選択ゲート、或いは共有センスアンプの接続切り換えを行うための選択ゲート等である。選択ゲート２２がブロック選択ゲートである場合、これを駆動する選択ゲート駆動回路２５は例えば、ロウ系制御回路８−１に含まれるブロックデコーダにより選択的に活性化される。
【００１７】
選択ゲート２２の外のビット線ＢＬ，ＢＢＬにはビット線イコライズ回路２１及び、ビット線センスアンプ回路４が設けられている。イコライズ回路２１は、ビット線ＢＬ，ＢＢＬ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ１０と、各ビット線ＢＬ，ＢＢＬに一端が接続されたプリチャージ用ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を有する。これらのトランジスタのゲートは共通にイコライズ信号ＥＱＬにより制御される。センスアンプ回路４は、ＮＭＯＳトランジスタＱＮ１，ＱＮ２からなるＮＭＯＳフリップフロップと、ＰＭＯＳトランジスタＱＰ１，ＱＰ２からなるＰＭＯＳフリップフロップにより構成される。
【００１８】
ビット線ＢＬ，ＢＢＬは、カラムゲート５を構成するＮＭＯＳトランジスタＱＮ４，ＱＮ５を介してデータ線ＤＱ，ＢＤＱに接続される。カラムゲート５は、カラムデコーダ６により制御される。
読み出しデータは、データバッファ７を介してＩ／Ｏ端子に出力される。またＩ／Ｏ端子から入力される書き込みデータはデータバッファ７を介し、カラムゲート５により選択されたカラムのセンスアンプ回路４に転送されて、メモリセルアレイ１の選択メモリセルに書き込みがなされる。
【００１９】
メモリセルアレイ１の読み出し書き込みの制御を行う制御回路８は、ロウ系制御回路８−１、カラム系制御回路８−２及び、リード／ライト制御回路８−３を有する。ロウ系制御回路８−１は、ロウアドレスを取り込んで、ロウデコーダ２やプレート線デコーダ３を制御する。カラム系制御回路８−２は、カラムアドレスを取り込んでカラムデコーダ６を制御する。リード／ライト制御回路８−３は、ビット線イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ，ＢＳＡＮ等を発生する。
メモリチップ内には、外部電源電圧Ｖｅｘｔが供給されて、内部電源電圧Ｖｉｎｔを発生する内部電源回路９も設けられている。この内部電源回路９は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
【００２０】
チップ外部から供給されるチップイネーブル信号／ＣＥがメモリチップをアクティブ状態に設定するものである。即ち通常は、外部電源が投入され、チップイネーブル信号／ＣＥが“Ｌ”となることにより、制御回路８によりメモリセルアレイのアクセス可能な状態になる。
但しこの実施の形態においては、電源が投入され、チップイネーブル信号／ＣＥが“Ｌ”になっても直ちにはメモリセルアレイ１に対するアクセスが開始されないようにしている。
【００２１】
具体的にこの実施の形態では、チップイネーブル信号／ＣＥの立ち下がりをカウントするカウンタ１０が設けられ且つ、このカウンタ１０のカウント値がある定められた値になったことを検出してアクセス許可信号ＥＮ（ＥＮ０〜ＥＮ４）を発生するアクセス許可回路１１が設けられている。このアクセス許可回路１１により、電源投入後に所定の猶予期間を設定し、その猶予期間経過後に初めてメモリセルアレイ１に対するアクセスを可能としている。
【００２２】
アクセス許可回路１１は、内部電源回路９が出力する内部電源電圧Ｖｉｎｔも監視している。これによりアクセス許可回路１１は、内部電源電圧Ｖｉｎｔがある定められたレベルに達した場合にアクセス許可信号ＥＮを出力するようになっている。具体的に、アクセス許可回路１１によるカウンタ１０のカウント値の判定と、内部電源電圧Ｖｉｎｔの判定とは、アクセス許可信号ＥＮを発生するためのＡＮＤ条件としてもよいし、或いはいずれか一方のみの判定を用いるようにしてもよい。
【００２３】
アクセス許可信号ＥＮとして、図の例では、ロウ系制御回路８−１に入る信号ＥＮ１、カラム系制御回路８−２に入る信号ＥＮ２、リード／ライト制御回路８−３に入る信号ＥＮ３、内部電源回路９に入る信号ＥＮ４、及び外部にフラグとして出力する信号ＥＮ０を示している。これらの信号ＥＮ０〜ＥＮ４は、一つの信号でもよいし、あるいは制御対象回路に応じて少しずつタイミングがずれた別々の信号としてもよい。
【００２４】
図３は、カウンタ１０によりチップイネーブル信号／ＣＥの立ち下がりを３カウントした後に、アクセス許可回路１１からアクセス許可信号ＥＮが発生される様子を示している。図示のように、アクセス許可信号ＥＮは、チップイネーブル信号／ＣＥを所定数カウントした後の、チップイネーブル信号／ＣＥが“Ｈ”の期間に発生させることが好ましい。これにより、制御回路はアクセス許可信号ＥＮが“Ｈ”になった後のチップイネーブル信号／ＣＥの立ち下がりを検出してアクティブ動作に入ることができる。具体的なアクセス許可信号の発生条件として、カウント値は１以上の任意の値を選択することができる。
図３ではまた、アクセス許可信号ＥＮによりイコライズ信号ＥＱＬが“Ｌ”とされること、即ちイコライズ回路２１によるイコライズ動作が解除されることを示している。
【００２５】
アクセス許可信号ＥＮによる各制御回路８−１，８−２，８−３に対する具体的な制御態様は、次のようになる。ロウ系制御回路８−１は、アクセス許可信号ＥＮ＝“Ｈ”が入るまでは、ワード線ＷＬを駆動するロウデコーダ２及びプレート線ＰＬを駆動するプレート線デコーダ３を非活性に保つ。具体的に、アクセス許可信号ＥＮによる制御は、ロウ系制御回路８０１が活性化信号を出力する出力段ゲートを非活性に保つことものであることが好ましい。
【００２６】
これにより、アクセス禁止の猶予期間にはプレート線ＰＬが駆動されず、従って強誘電体キャパシタに電圧が印加されず、データ破壊が防止される。またこの間、ワード線が駆動されないため、プレート線にノイズがのり、電位が上昇したとしても、強誘電体キャパシタのプレート電極と対向するセルノード電極はプレート線のノイズと同期して変動する。従って、強誘電体キャパシタに印加される電圧がプレート線のノイズより小さく抑えられる。例えば、強誘電体キャパシタの容量をＣｃｅｌｌ、セルノード電極の寄生容量をＣｐａｒａとし、プレート線電位変動をＶｎｏｉｓｅとしたとき、強誘電体キャパシタに印加されるノイズ電圧は、Ｖｎｏｉｓｅ×Ｃｐａｒａ／Ｃｃｅｌｌに抑制される。ワード線が駆動されてトランジスタがオンしている場合には、最悪Ｖｎｏｉｓｅの電圧が強誘電体キャパシタに印加されることを考えると、電源が不安定な状態でのデータ破壊防止の効果が得られる。
【００２７】
また、カラム系制御回路８−２は、アクセス許可信号ＥＮ２が“Ｌ”であるアクセス禁止の期間、カラムデコーダ６を非活性に保つ。リード／ライト制御回路８−３は、アクセス禁止の期間、イコライズ信号ＥＱＬを“Ｈ”（活性）に保ち、ビット線電位をプリチャージ電位ＶＢＬＰ（この場合、０Ｖ）に保つ。またセンスアンプ活性化信号ＳＡＰ，ＢＳＡＮも非活性に保つ。これにより、プレート線電位とビット線電位が同電位に保たれるから、ワード線が誤って駆動され、或いはワード線にリークがあった場合にも、強誘電体キャパシタには電圧がかからず、データ破壊が防止される。
【００２８】
更に、ロウ系制御回路８−１或いはカラム系制御回路８−２のいずれかは、メモリセルアレイ１の共有センスアンプ回路との結線の選択を行うデコーダを含み、このデコーダもアクセス許可信号ＥＮ＝“Ｈ”により活性化される。これにより、アクセス許可信号ＥＮが“Ｌ”であるアクセス禁止の期間、選択ゲート駆動回路２５は非活性に保たれ、選択ゲートがオフに保たれる。この場合、メモリセルアレイ１のブロック選択ゲートの外側のイコライズ回路２１やセンスアンプ回路４等の領域で電位変動等があったとしても、メモリセルには電位変動が伝達されず、やはりデータ破壊が防止される。
【００２９】
なお、アクセス禁止の期間、プレート線、ワード線、選択ゲート等の駆動を禁止し、またイコライズ回路を活性に保つという全ての制御を行うことは、必ずしも必要ではない。少なくとも、プレート線、ワード線のいずれかがオフに保たれれば、強誘電体キャパシタの両端にかかる電圧は小さく、データ破壊を防止することができる。アクセス禁止の間、センスアンプ回路とビット線の間の選択ゲートがオフに保たれていれば、或いはプレート線やワード線の駆動が禁止されていれば、イコライズが解除されてもセルアレイには直接影響がないので差し支えない。
【００３０】
この実施例ではまた、アクセス許可信号ＥＮ４が“Ｌ”の間、内部電源回路９は活性であるが低消費電流状態に保たれるようにしている。これにより、アクセス可能となったときの内部電源の所定電位への到達が速やかになり、第１回目のアクセスの信頼性向上が図られる。また第１回目のアクセスが可能となるまでの時間を待機電流を増加させることなく短縮することが可能になる。
【００３１】
図５は具体的に、待機時とアクティブ時とで消費電流を切り換えるようにした内部電源回路９の構成例である。カレントミラー型差動回路５１の差動トランジスタＱＮ５３，ＱＮ５４の共通ソースに接続される基準電流源は、ＮＭＯＳトランジスタＱＮ５１の経路と、抵抗Ｒ０を介在させたＮＭＯＳトランジスタＱＮ５２の２系統が用意されている。
【００３２】
電源出力段は、差動回路５１の出力によりゲートが制御されるＰＭＯＳトランジスタＱＰ５３と負荷回路からなる。負荷回路は、抵抗Ｒ１，Ｒ２の系統と、抵抗Ｒ３，Ｒ４の系統の２系統がある。抵抗Ｒ１，Ｒ２は例えば共に１０ＭΩ程度の高抵抗である。抵抗Ｒ４，Ｒ５は例えば共に１００ｋΩ程度の低抵抗であり、この系統には、アクセス許可信号／ＥＮ４，ＥＮ４によりそれぞれ制御されるＰＭＯＳトランジスタＱＰ５４、ＮＭＯＳトランジスタＱＮ５５が挿入されている。これらの抵抗Ｒ１，Ｒ２の接続ノード及び抵抗Ｒ３，Ｒ４の接続ノードは、差動回路５１のＮＭＯＳトランジスタＱＮ５４のゲートに帰還接続されており、これにより出力安定化が図られている。
【００３３】
この内部電源回路９では、待機状態では、差動回路５１の基準電流源は小さいゲート電圧で駆動されるＮＭＯＳトランジスタＱＮ５２側のみオンであり、小さい消費電流値に抑えられている。アクセス許可信号ＥＮ４が“Ｈ”になることにより、ＮＭＯＳトランジスタＱＮ５１がオンして、消費電流値が大きくなる。消費電流値が大きくなると、応答速度の高速化が可能になる。出力段についても、待機状態では抵抗Ｒ１，Ｒ２の経路が負荷となり、低電流状態に保持され、アクセス許可信号ＥＮ４が“Ｈ”になると、抵抗Ｒ３，Ｒ４が負荷となって、消費電流の大きい状態になる。
以上のように内部電源回路９の消費電流を、アクセス禁止期間とその後のアクセス時とで切り換えることにより、待機時消費電力が抑えられ、且つ電源投入時即ちアクセス禁止期間に内部電位が待機時より高速に所望の値に達するため、１回目のアクセスの信頼性が向上する。
【００３４】
また、図１の構成では、アクセス許可信号ＥＮ０をフラグとして外部に出力するようにしている。これにより、内部電源電位が所定値に達していない等により、アクセスが禁止されていることをシステム側に通知することが可能になる。この場合、アクセス許可信号ＥＮ０は、直接外部に出力してもよいし、適当な手順例えばコマンド等により他の共有ピンから単一ビット或いはコード等により読み出されるようにしてもよい。
【００３５】
［実施の形態２］
図６は、別の実施の形態によるＦＲＡＭのブロック構成を示している。基本的なＦＲＡＭ構成は、図１と同じであり、図１と対応する部分には図１と同じ符号を付してある。この実施の形態では、図７に示すように、メモリセルアレイ１には、アクセス許可回路１１からのアクセス許可信号の有無に拘わらずアクセス可能な、例えば特定のロウアドレスで選択されるテスト用セルアレイ領域（以下、単にテスト領域という）１０１が設定されている。テスト領域１０１は、テストデータの書き込みと読み出しが可能な領域であり、通常動作ではアドレスが割り付けられない冗長領域であってもよい。
【００３６】
この実施の形態の場合、アクセス許可回路１１は、テスト領域１０１に対するテスト書き込みデータと、書き込まれたデータを読み出した読み出しデータとの一致を判定して、アクセス許可信号ＥＮを出力するものとする。
具体的には、図６に示すように、データバッファ７の部分に、書き込みデータを保持するライトデータラッチ回路７１と読み出しデータを保持するリードデータラッチ回路７２が設けられている。予備テスト時、アクセス許可回路１１によりアクセスが禁止されていない、テスト領域１０１に対応する制限されたロウアドレス領域に対して、予備的データ書き込みと読み出しを行う。そして、アクセス許可回路１１は、ライトデータラッチ回路７１の保持データとリードデータラッチ７２の保持データの一致を検出して、アクセス許可信号ＥＮを出力する。
【００３７】
即ちこの実施の形態の場合、アクセス許可回路１１は、アクセス可能幅を変更する機能を持ち、狭いアドレス空間への書き込みデータとその読み出しデータの比較により、アクセス可能幅を切り換え制御することになる。
この実施の形態によっても、電源投入後、データ破壊が許されない領域へのアクセスを禁止してデータ破壊を防止し、データの読み書きが保証されてからアクセス可能とすることができる。
【００３８】
この実施の形態において、テスト時の読み書きデータは好ましくは複数ビットとする。これにより、アクセス許可の判定の信頼性を高いものとすることができる。
なおこの実施の形態では、オンチップでアクセス制限及びデータ比較を行うようにしているが、これらの機能をチップに設けず、システム側に用意してもよい。これによりＦＲＡＭチップのコスト低減が可能になる。但し、システム側にアドレス特定等のアクセス制限を施した場合、その機能が達成されるのはチップに与えるアドレス等がチップで正しく解釈された場合のみであるので、上記実施の形態のようにオンチップでアクセス制限を用いる方がはるかに信頼性は向上する
。
【００３９】
ここまでの実施の形態では、１トランジスタ／１キャパシタのメモリセル構造を持つＦＲＡＭを説明したが、この発明はこれに限られない。例えば、図８に示すように、２トランジスタ／２キャパシタにより１ビット記憶を行うメモリセルＭを構成するＦＲＡＭにも同様にこの発明を適用できる。また、図９に示すように、１トランジスタ／１キャパシタのメモリセルＭを複数個（図の場合、８個）直列にチェーン接続したチェーン型ＦＲＡＭにも同様にこの発明を適用することができる。このチェーン型ＦＲＡＭの場合、待機状態では全ワード線ＷＬを“Ｈ”として、強誘電体キャパシタの両端を短絡した状態を保ち、選択されたワード線を“Ｌ”として読み出し書き込みを行う。従って、アクセス許可回路１１による制御は、▲１▼アクセス許可信号ＥＮが“Ｈ”になるまで、全ワード線を“Ｈ”とした待機状態に保つ、▲２▼プレート線を駆動しない、▲３▼ブロック選択線をオン駆動としない、の少なくとも一つを満たすものとする。
【００４０】
【発明の効果】
以上述べたようにこの発明によるＦＲＡＭでは、アクセス許可回路を備えて、電源投入後ある猶予期間の間はメモリセルアレイに対するアクセスを禁止することにより、強誘電体キャパシタへの不安定状態の電圧印加によるデータ破壊を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＦＲＡＭのブロック構成を示す図である。
【図２】同実施の形態によるメモリセルアレイの構成を示す図である。
【図３】同実施の形態のアクセス許可信号を示す図である。
【図４】同実施の形態の強誘電体キャパシタのヒステリシス特性を示す図である。
【図５】同実施の形態の内部電源回路の構成を示す図である。
【図６】この発明の他の実施の形態によるＦＲＡＭのブロック構成を示す図である。
【図７】同実施の形態のメモリセルアレイの構成を示す図である。
【図８】この発明が適用される他のメモリセルアレイ構成を示す図である。
【図９】この発明が適用される他のメモリセルアレイ構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…プレート線デコーダ、４…センスアンプ回路、５…カラムゲート、６…カラムデコーダ、７…データバッファ、８…制御回路、９…内部電源回路、１０…カウンタ、１１…アクセス許可回路、２１…イコライズ回路、２２…ブロック選択ゲート、２３…ワード線駆動回路、２４…プレート線駆動回路、２５…ブロック選択ゲート駆動回路。

Claims (8)

1. １つの強誘電体キャパシタと１つのトランジスタとを並列接続したメモリセル単位を複数個直列に接続して構成されるメモリセルが配列されたメモリセルアレイと、
   このメモリセルアレイのメモリセル選択を行うデコード回路と、
   前記メモリセルアレイの選択されたメモリセルのデータを検知増幅するセンスアンプ回路と、
   電源投入後所定の猶予期間を経過せず且つ所定の内部状態に達する前においては、少なくとも前記メモリセルのワード線の全てを電源電位にして前記強誘電体キャパシタの両端を短絡した状態を保ち、電源投入後所定の猶予期間経過するか所定の内部状態に達した後に前記メモリセルアレイへのアクセスを許可するアクセス許可信号を出力するアクセス許可回路と
   を有することを特徴とする強誘電体メモリ。
2. 外部から供給されるチップイネーブル信号をカウントするカウンタを備え、
   前記アクセス許可回路は、前記カウンタのカウント値が所定の値に達したことを検知して前記アクセス許可信号を出力するものである
   ことを特徴とする請求項１記載の強誘電体メモリ。
3. 外部電源電圧が供給されて内部電源電圧を発生する内部電源回路を有し、
   前記アクセス許可回路は、前記内部電源回路が出力する内部電源電圧が所定の値に達したことを検知して前記アクセス許可信号を出力するものである
   ことを特徴とする請求項１記載の強誘電体メモリ。
4. 外部電源電圧が供給されて内部電源電圧を発生するための、消費電流の切り換え機能を有する内部電源回路を有し、
   前記内部電源回路は、前記アクセス許可信号出力前においては低消費電流であり、前記アクセス許可回路から出力されるアクセス許可信号によりその出力前に比べて消費電流の大きい状態に設定される
   ことを特徴とする請求項１記載の強誘電体メモリ。
5. 前記デコード回路は、メモリセルアレイを前記センスアンプ回路に接続するための選択ゲートを駆動する選択ゲート駆動回路を有し、
   前記選択ゲート駆動回路が前記アクセス許可回路から出力されるアクセス許可信号により活性化される
   ことを特徴とする請求項１記載の強誘電体メモリ。
6. 前記アクセス許可信号出力前においては活性とされて前記メモリセルアレイのビット線を所定電位にイコライズするイコライズ回路を有し、
   前記イコライズ回路は、前記アクセス許可回路から出力される許可信号により非活性化される
   ことを特徴とする請求項１記載の強誘電体メモリ。
7. 前記メモリセルアレイは、前記アクセス許可回路からのアクセス許可信号の有無に拘わらずアクセス可能なテスト領域が設定されており、
   前記アクセス許可回路は、前記テスト領域に対するテスト書き込みデータとその読み出しデータの一致を判定して前記アクセス許可信号を出力するものである
   ことを特徴とする請求項１記載の強誘電体メモリ。
8. 前記メモリセルアレイのテスト領域に書き込むテスト用データを保持する書き込みデータラッチ回路と、前記メモリセルアレイのテスト領域に書き込まれたデータを読み出して保持する読み出しデータラッチ回路とを備え、
   前記アクセス許可回路は、前記書き込みデータラッチ回路と読み出しデータラット回路の保持データを比較して一致検出がされたときに前記アクセス許可信号を出力するものである
   ことを特徴とする請求項７記載の強誘電体メモリ。

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